JP2000268587A - 同期型半導体集積回路装置 - Google Patents
同期型半導体集積回路装置Info
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- JP2000268587A JP2000268587A JP7561099A JP7561099A JP2000268587A JP 2000268587 A JP2000268587 A JP 2000268587A JP 7561099 A JP7561099 A JP 7561099A JP 7561099 A JP7561099 A JP 7561099A JP 2000268587 A JP2000268587 A JP 2000268587A
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Abstract
(57)【要約】
【課題】セットアップ時間、ホールド時間、アクセス時
間、データホールド時間を容易に変更することが可能
で、システムの開発期間の短縮とコスト削減が可能な同
期型半導体集積回路装置を提供する。 【解決手段】第一の外部信号および第二の外部信号の入
力回路１、１−１〜１−ｎと、それらの可変遅延回路２
−ａ、２−ｂ、２−１〜２−ｎと、可変遅延回路２−ｂ
の出力に同期して可変遅延回路２−１〜２−ｎの出力の
判定を行う外部信号判定回路３−１〜３−ｎと、それら
の出力および第一の外部信号より所定の内部動作を行う
内部論理回路４と、その結果を可変遅延回路２−ａの出
力に同期して出力する出力制御回路５−１〜５−ｎと、
記憶回路６とを備える。
間、データホールド時間を容易に変更することが可能
で、システムの開発期間の短縮とコスト削減が可能な同
期型半導体集積回路装置を提供する。 【解決手段】第一の外部信号および第二の外部信号の入
力回路１、１−１〜１−ｎと、それらの可変遅延回路２
−ａ、２−ｂ、２−１〜２−ｎと、可変遅延回路２−ｂ
の出力に同期して可変遅延回路２−１〜２−ｎの出力の
判定を行う外部信号判定回路３−１〜３−ｎと、それら
の出力および第一の外部信号より所定の内部動作を行う
内部論理回路４と、その結果を可変遅延回路２−ａの出
力に同期して出力する出力制御回路５−１〜５−ｎと、
記憶回路６とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、外部から入力され
る信号に同期し、その他の入力信号の取り込み及び出力
信号の出力を行う同期型半導体集積回路装置に関するも
ので、セットアップ時間、ホールド時間及びアクセス時
間、データホールド時間を容易に変更できる同期型半導
体集積回路装置を提供するものである。
る信号に同期し、その他の入力信号の取り込み及び出力
信号の出力を行う同期型半導体集積回路装置に関するも
ので、セットアップ時間、ホールド時間及びアクセス時
間、データホールド時間を容易に変更できる同期型半導
体集積回路装置を提供するものである。
【０００２】
【従来の技術】従来の同期型半導体集積回路装置の構成
を示す回路図を図５に示す。同図に示す構成では、基準
信号となる第一の外部信号及び複数の第二の外部信号
に、それぞれに設けられた入力回路１，１−１〜１−ｎ
と、あらかじめ定められた遅延量に固定され入力信号を
遅延させる固定遅延回路７−１〜７−ｎと、第一の外部
信号に同期し、第二の外部信号に設けられた遅延回路７
−１〜７−ｎの出力の論理レベル（ハイまたはロウ）を
判定する外部信号判定回路３−１〜３−ｎと、それらの
結果を用いて所定の内部動作を行う内部論理回路４と、
外部クロックに同期し内部論理回路４で得られた結果を
半導体集積回路装置外へ出力する出力制御回路５−１〜
５−ｍを有している。
を示す回路図を図５に示す。同図に示す構成では、基準
信号となる第一の外部信号及び複数の第二の外部信号
に、それぞれに設けられた入力回路１，１−１〜１−ｎ
と、あらかじめ定められた遅延量に固定され入力信号を
遅延させる固定遅延回路７−１〜７−ｎと、第一の外部
信号に同期し、第二の外部信号に設けられた遅延回路７
−１〜７−ｎの出力の論理レベル（ハイまたはロウ）を
判定する外部信号判定回路３−１〜３−ｎと、それらの
結果を用いて所定の内部動作を行う内部論理回路４と、
外部クロックに同期し内部論理回路４で得られた結果を
半導体集積回路装置外へ出力する出力制御回路５−１〜
５−ｍを有している。
【０００３】このような構成では、基準信号となる第一
の外部信号と第二の外部信号との間のセットアップ時
間、ホールド時間は、第二の外部信号に設けられた遅延
回路７−１〜７−ｎの固定された遅延量に応じ決定され
る。
の外部信号と第二の外部信号との間のセットアップ時
間、ホールド時間は、第二の外部信号に設けられた遅延
回路７−１〜７−ｎの固定された遅延量に応じ決定され
る。
【０００４】また、このセットアップ時間、ホールド時
間を変更できる様に、状態設定コマンドとアドレス入力
により状態を設定し信号を出力する状態設定回路を有
し、この状態設定回路の出力信号に応じ、第二の外部信
号に遅延をかけ、セットアップ時間、ホールド時間が決
定できるような同期型半導体集積回路装置も提案されて
いる。
間を変更できる様に、状態設定コマンドとアドレス入力
により状態を設定し信号を出力する状態設定回路を有
し、この状態設定回路の出力信号に応じ、第二の外部信
号に遅延をかけ、セットアップ時間、ホールド時間が決
定できるような同期型半導体集積回路装置も提案されて
いる。
【０００５】
【発明が解決しようとする課題】前述したように、従来
の固定された遅延量に従いセットアップ時間、ホールド
時間（通常１ｎｓ〜３ｎｓ程度）が決まる同期型半導体
集積回路装置では、この半導体集積回路装置を動作させ
る場合は、その規定された時間内に入力信号を半導体集
積回路へ入力しなければならなかった。さらに、同期型
半導体集積回路装置から出力される信号に関しても、第
一の外部信号に同期して出力され、そのデータホールド
時間（通常２ｎｓ〜３ｎｓ）も上記のセットアップ時
間、ホールド時間と同様ある決まった時間になり（決ま
った時間で出力信号が切れてしまう）、その時間内に他
の同期型半導体集積回路装置の信号を受け取ることを完
了しなければならなかった。そのため、同期型半導体集
積回路装置と信号のやりとりを行う別の半導体集積回路
装置においては、基準信号となる第一の外部信号とその
他の第二の外部信号のタイミング調整と第一の外部信号
と受け取る信号の微妙なタイミング調整のための半導体
集積回路装置自体の設計工数の増大や、上記第一の外部
信号とその他の信号のタイミングずれの少ない多層基板
の使用等により、システムとしてコストアップの要因と
なっていた。
の固定された遅延量に従いセットアップ時間、ホールド
時間（通常１ｎｓ〜３ｎｓ程度）が決まる同期型半導体
集積回路装置では、この半導体集積回路装置を動作させ
る場合は、その規定された時間内に入力信号を半導体集
積回路へ入力しなければならなかった。さらに、同期型
半導体集積回路装置から出力される信号に関しても、第
一の外部信号に同期して出力され、そのデータホールド
時間（通常２ｎｓ〜３ｎｓ）も上記のセットアップ時
間、ホールド時間と同様ある決まった時間になり（決ま
った時間で出力信号が切れてしまう）、その時間内に他
の同期型半導体集積回路装置の信号を受け取ることを完
了しなければならなかった。そのため、同期型半導体集
積回路装置と信号のやりとりを行う別の半導体集積回路
装置においては、基準信号となる第一の外部信号とその
他の第二の外部信号のタイミング調整と第一の外部信号
と受け取る信号の微妙なタイミング調整のための半導体
集積回路装置自体の設計工数の増大や、上記第一の外部
信号とその他の信号のタイミングずれの少ない多層基板
の使用等により、システムとしてコストアップの要因と
なっていた。
【０００６】また、状態設定コマンドとアドレス入力に
より状態を設定し、信号を出力する状態設定回路による
信号により、セットアップ時間、ホールド時間を決定で
きる同期型半導体集積回路装置では、その同期型半導体
集積回路装置へデータを送る別の同期型半導体集積回路
装置が上記状態設定回路へ状態を設定できるようにあら
かじめ設計されていなければならず、システムを構築し
た際に、半導体集積回路装置の設計または半導体集積回
路装置間の基板の問題で、第一の外部信号と第二の外部
信号との遅延差が大きく発生し、状態設定回路への設定
情報の変更が発生した場合、その設計変更のため、設計
工数の増大、開発期間の遅れを生じることになる。
より状態を設定し、信号を出力する状態設定回路による
信号により、セットアップ時間、ホールド時間を決定で
きる同期型半導体集積回路装置では、その同期型半導体
集積回路装置へデータを送る別の同期型半導体集積回路
装置が上記状態設定回路へ状態を設定できるようにあら
かじめ設計されていなければならず、システムを構築し
た際に、半導体集積回路装置の設計または半導体集積回
路装置間の基板の問題で、第一の外部信号と第二の外部
信号との遅延差が大きく発生し、状態設定回路への設定
情報の変更が発生した場合、その設計変更のため、設計
工数の増大、開発期間の遅れを生じることになる。
【０００７】本発明は、同期型半導体集積回路装置のセ
ットアップ時間、ホールド時間及びアクセス時間、デー
タホールド時間を容易に変更することが可能で、同期型
半導体集積回路装置を用いたシステムの開発期間の短縮
とコスト削減が可能な同期型半導体集積回路装置を提供
することを目的とする。
ットアップ時間、ホールド時間及びアクセス時間、デー
タホールド時間を容易に変更することが可能で、同期型
半導体集積回路装置を用いたシステムの開発期間の短縮
とコスト削減が可能な同期型半導体集積回路装置を提供
することを目的とする。
【０００８】
【課題を解決するための手段】請求項１記載の同期型半
導体集積回路装置は、第一の外部信号に同期して、複数
の第二の外部信号を入力するとともに複数の信号を出力
する半導体集積回路装置であって、 第一の外部信号および第二の外部信号を取り込む入力回
路と、 この入力回路の出力を遅延させることができる可変遅延
回路と、 第一の外部信号の可変遅延回路の出力に同期して第二の
外部信号の可変遅延回路の出力の論理レベルの判定を行
う外部信号判定回路と、 入力回路で取り込んだ第一の外部信号および外部信号判
定回路の出力より所定の内部動作を行う内部論理回路
と、 この内部論理回路で得られた結果を第一の外部信号の可
変遅延回路の出力に同期して半導体集積回路外へ出力す
る出力制御回路と、 プログラム可能な記憶回路とを備え、 記憶回路に記憶されている情報に応じ、複数の可変遅延
回路の遅延量が独立して変更できることを特徴とするも
のである。
導体集積回路装置は、第一の外部信号に同期して、複数
の第二の外部信号を入力するとともに複数の信号を出力
する半導体集積回路装置であって、 第一の外部信号および第二の外部信号を取り込む入力回
路と、 この入力回路の出力を遅延させることができる可変遅延
回路と、 第一の外部信号の可変遅延回路の出力に同期して第二の
外部信号の可変遅延回路の出力の論理レベルの判定を行
う外部信号判定回路と、 入力回路で取り込んだ第一の外部信号および外部信号判
定回路の出力より所定の内部動作を行う内部論理回路
と、 この内部論理回路で得られた結果を第一の外部信号の可
変遅延回路の出力に同期して半導体集積回路外へ出力す
る出力制御回路と、 プログラム可能な記憶回路とを備え、 記憶回路に記憶されている情報に応じ、複数の可変遅延
回路の遅延量が独立して変更できることを特徴とするも
のである。
【０００９】請求項１記載の同期型半導体集積回路装置
によれば、同期型半導体集積回路装置のセットアップ、
ホールド時間、またアクセス、データホールド時間を簡
単に変更することができる。これにより、本発明の同期
型半導体集積回路装置とデータのやり取りを行なう別の
同期型半導体集積回路装置に最適なセットアップ、ホー
ルド時間、またアクセス、データホールド時間を設定す
ることができ、これらの同期型半導体集積回路を含んだ
システム開発の効率化を図ることができる。
によれば、同期型半導体集積回路装置のセットアップ、
ホールド時間、またアクセス、データホールド時間を簡
単に変更することができる。これにより、本発明の同期
型半導体集積回路装置とデータのやり取りを行なう別の
同期型半導体集積回路装置に最適なセットアップ、ホー
ルド時間、またアクセス、データホールド時間を設定す
ることができ、これらの同期型半導体集積回路を含んだ
システム開発の効率化を図ることができる。
【００１０】請求項２記載の同期型半導体集積回路装置
は、請求項１において、第一の外部信号の入力回路に接
続された可変遅延回路は、入力判定回路及び出力制御回
路用の２つの回路より構成されるものである。
は、請求項１において、第一の外部信号の入力回路に接
続された可変遅延回路は、入力判定回路及び出力制御回
路用の２つの回路より構成されるものである。
【００１１】請求項２記載の同期型半導体集積回路装置
によれば、請求項１と同様な効果のほか、同期型半導体
集積回路装置のセットアップ、ホールド時間とアクセ
ス、データホールド時間をそれぞれ個別に、変更するこ
とができる。これにより、よりフレキシブルな同期型半
導体集積回路装置が実現できる。
によれば、請求項１と同様な効果のほか、同期型半導体
集積回路装置のセットアップ、ホールド時間とアクセ
ス、データホールド時間をそれぞれ個別に、変更するこ
とができる。これにより、よりフレキシブルな同期型半
導体集積回路装置が実現できる。
【００１２】請求項３記載の同期型半導体集積回路装置
は、請求項１において、記憶回路が、任意に書き換え可
能な不揮発性メモリを用いたものである。
は、請求項１において、記憶回路が、任意に書き換え可
能な不揮発性メモリを用いたものである。
【００１３】請求項３記載の同期型半導体集積回路装置
によれば、請求項１と同様な効果がある。
によれば、請求項１と同様な効果がある。
【００１４】請求項４記載の同期型半導体集積回路装置
は、請求項１において、記憶回路が、電源投入時の、第
二の外部信号の電位の状態により書き換え可能なレジス
タを用いたものである。
は、請求項１において、記憶回路が、電源投入時の、第
二の外部信号の電位の状態により書き換え可能なレジス
タを用いたものである。
【００１５】請求項４記載の同期型半導体集積回路装置
によれば、請求項１と同様な効果がある。
によれば、請求項１と同様な効果がある。
【００１６】
【発明の実施の形態】以下、本発明の一実施の形態を図
１から図４により説明する。
１から図４により説明する。
【００１７】図１は、本発明の一実施の形態の半導体集
積回路装置の構成を示すものである。同図に示すよう
に、基準信号となる第一の外部信号及び半導体集積回路
装置の制御を行う複数の第二の外部信号１〜ｎを半導体
集積回路装置内に取り込む入力回路１、１−１〜１−ｎ
と、第一の外部信号および第二の外部信号の入力回路の
出力を遅延させることができる可変遅延回路２−ａ、２
−ｂ、２−１〜２−ｎと、第一の外部信号の可変遅延回
路２−ｂの出力信号に同期して第二の外部信号の可変遅
延回路２−１〜２−ｎの出力の論理レベル（ハイまたは
ロウ）の判定を行う外部信号判定回路３−１〜３−ｎ
と、第一の外部信号及び外部信号判定回路３−１〜３−
ｎの出力結果より所定の内部動作を行う内部論理回路４
と、内部論理回路４で得られた結果を第一の外部信号の
可変遅延回路２−ａの出力に同期して半導体集積回路装
置外へ出力する出力制御回路５−１〜５−ｍと、プログ
ラム可能な記憶回路６とを備え、記憶回路６の出力はそ
の記憶されている情報に応じ、可変遅延回路の遅延量が
独立して決められるように、可変遅延回路２−ａ、２−
ｂおよび２−１〜２−ｎに接続された構成になってい
る。第一の外部信号の入力回路１に接続された可変遅延
回路２−ａ、２−ｂは、入力判定回路及び出力制御回路
用の２つの回路より構成されている。
積回路装置の構成を示すものである。同図に示すよう
に、基準信号となる第一の外部信号及び半導体集積回路
装置の制御を行う複数の第二の外部信号１〜ｎを半導体
集積回路装置内に取り込む入力回路１、１−１〜１−ｎ
と、第一の外部信号および第二の外部信号の入力回路の
出力を遅延させることができる可変遅延回路２−ａ、２
−ｂ、２−１〜２−ｎと、第一の外部信号の可変遅延回
路２−ｂの出力信号に同期して第二の外部信号の可変遅
延回路２−１〜２−ｎの出力の論理レベル（ハイまたは
ロウ）の判定を行う外部信号判定回路３−１〜３−ｎ
と、第一の外部信号及び外部信号判定回路３−１〜３−
ｎの出力結果より所定の内部動作を行う内部論理回路４
と、内部論理回路４で得られた結果を第一の外部信号の
可変遅延回路２−ａの出力に同期して半導体集積回路装
置外へ出力する出力制御回路５−１〜５−ｍと、プログ
ラム可能な記憶回路６とを備え、記憶回路６の出力はそ
の記憶されている情報に応じ、可変遅延回路の遅延量が
独立して決められるように、可変遅延回路２−ａ、２−
ｂおよび２−１〜２−ｎに接続された構成になってい
る。第一の外部信号の入力回路１に接続された可変遅延
回路２−ａ、２−ｂは、入力判定回路及び出力制御回路
用の２つの回路より構成されている。
【００１８】図２は、可変遅延回路２−ａ、２−ｂ、２
−１〜ｎの動作原理を示した図である。記憶回路６の情
報をもとに、入力となる信号に異なる遅延量を加えた出
力のうちどれか一つをセレクタによって選択し出力する
ようになっている。図２の例では、２ビットの記憶情報
をもとに、遅延量の違う４つの信号Ａ、Ｂ、Ｃ、Ｄのう
ちどれかひとつを選択できるようになっている。例え
ば、記憶情報信号１、２がそれぞれ０、０の場合は最も
遅延量の少ない遅延信号Ａを選択し、記憶情報信号１、
２がそれぞれ１、０の場合は、次に遅延量が少ない遅延
信号Ｂを選択し、記憶情報信号１、２がそれぞれ０、１
の場合は、次に遅延量が少ない遅延信号Ｃを選択し、記
憶情報信号１、２がそれぞれ１、１の場合には、最も遅
延量の大きい遅延信号Ｄを選択するようになっている。
−１〜ｎの動作原理を示した図である。記憶回路６の情
報をもとに、入力となる信号に異なる遅延量を加えた出
力のうちどれか一つをセレクタによって選択し出力する
ようになっている。図２の例では、２ビットの記憶情報
をもとに、遅延量の違う４つの信号Ａ、Ｂ、Ｃ、Ｄのう
ちどれかひとつを選択できるようになっている。例え
ば、記憶情報信号１、２がそれぞれ０、０の場合は最も
遅延量の少ない遅延信号Ａを選択し、記憶情報信号１、
２がそれぞれ１、０の場合は、次に遅延量が少ない遅延
信号Ｂを選択し、記憶情報信号１、２がそれぞれ０、１
の場合は、次に遅延量が少ない遅延信号Ｃを選択し、記
憶情報信号１、２がそれぞれ１、１の場合には、最も遅
延量の大きい遅延信号Ｄを選択するようになっている。
【００１９】図３（ａ）に、記憶回路６に記憶された情
報に応じ、遅延量が変更された場合の第一および第二の
外部信号の動作タイミング波形を示す。本実施の形態で
は、第一の外部信号として、ある周期でクロックが入力
され、そのクロックの立ち上がりエッジで、第二の外部
信号のレベルを判定し、内部の動作を決定する半導体集
積回路装置の例を示す。従って、第二の外部信号の遷移
から第一の外部信号立ち上がりエッジまでがセットアッ
プ時間ｔｓ、ｔｓ1 、第一の外部信号の立ち上がりエッ
ジから第二の外部信号の遷移までがホールド時間ｔｈ、
ｔｈ1 となる。セットアップ時間にマージンが少ない場
合には、記憶情報信号１、２がそれぞれ０、０になるよ
うに記憶回路６に情報を記憶させておくと、図（ａ1 ）
のように、第二の外部信号の遅延量は少なくなり、半導
体集積回路装置内部では、よりセットアップ時間のマー
ジンが拡大し、より小さなセットアップ時間でも正常に
動作し、また、ホールド時間にマージンが少ない場合に
は、図（ａ2 ）のように記憶情報信号１、２がそれぞれ
１、１になるように記憶回路６に情報を記憶させておく
と、第二の外部信号の遅延量は大きくなり、半導体集積
回路装置内部では、よりホールド時間のマージンは拡大
し、より小さなホールド時間でも正常に動作することに
なる。
報に応じ、遅延量が変更された場合の第一および第二の
外部信号の動作タイミング波形を示す。本実施の形態で
は、第一の外部信号として、ある周期でクロックが入力
され、そのクロックの立ち上がりエッジで、第二の外部
信号のレベルを判定し、内部の動作を決定する半導体集
積回路装置の例を示す。従って、第二の外部信号の遷移
から第一の外部信号立ち上がりエッジまでがセットアッ
プ時間ｔｓ、ｔｓ1 、第一の外部信号の立ち上がりエッ
ジから第二の外部信号の遷移までがホールド時間ｔｈ、
ｔｈ1 となる。セットアップ時間にマージンが少ない場
合には、記憶情報信号１、２がそれぞれ０、０になるよ
うに記憶回路６に情報を記憶させておくと、図（ａ1 ）
のように、第二の外部信号の遅延量は少なくなり、半導
体集積回路装置内部では、よりセットアップ時間のマー
ジンが拡大し、より小さなセットアップ時間でも正常に
動作し、また、ホールド時間にマージンが少ない場合に
は、図（ａ2 ）のように記憶情報信号１、２がそれぞれ
１、１になるように記憶回路６に情報を記憶させておく
と、第二の外部信号の遅延量は大きくなり、半導体集積
回路装置内部では、よりホールド時間のマージンは拡大
し、より小さなホールド時間でも正常に動作することに
なる。
【００２０】図３（ｂ）に、遅延量が変更された時の出
力信号の動作タイミング波形を示す。アクセス時間にマ
ージンが少ない（本半導体集積回路装置の信号を受ける
半導体集積回路装置のセットアップ時間にマージンがな
い）場合には、図（ｂ1 ）に示すように、第一の外部信
号の入力回路１に接続されている可変遅延回路内で遅延
の少ない信号を選択する事により、アクセス時間（セッ
トアップ時間）のマージンを最大にすることができ、ま
た、データホールド時間にマージンが少ない（本半導体
集積回路装置の信号を受ける半導体集積回路装置のホー
ルド時間にマージンがない）場合には、図（ｂ2 ）に示
すように、第一の外部信号に接続されている可変遅延回
路内で遅延の大きい信号を選択する事により、データホ
ールド時間（ホールド時間）のマージンを最大にするこ
とができる。
力信号の動作タイミング波形を示す。アクセス時間にマ
ージンが少ない（本半導体集積回路装置の信号を受ける
半導体集積回路装置のセットアップ時間にマージンがな
い）場合には、図（ｂ1 ）に示すように、第一の外部信
号の入力回路１に接続されている可変遅延回路内で遅延
の少ない信号を選択する事により、アクセス時間（セッ
トアップ時間）のマージンを最大にすることができ、ま
た、データホールド時間にマージンが少ない（本半導体
集積回路装置の信号を受ける半導体集積回路装置のホー
ルド時間にマージンがない）場合には、図（ｂ2 ）に示
すように、第一の外部信号に接続されている可変遅延回
路内で遅延の大きい信号を選択する事により、データホ
ールド時間（ホールド時間）のマージンを最大にするこ
とができる。
【００２１】このように記憶回路６に蓄えられた情報を
もとに、可変遅延回路２−ａ、２−ｂ、２−１〜２−ｎ
の遅延量を任意に変更し、外部信号判定回路３で、第一
の外部信号に同期して判定できるようにすることや、出
力信号を制御することにより、セットアップ、ホールド
時間及びアクセス時間、データホールド時間を任意に変
更することができるようになる。従って、このような同
期型半導体集積回路装置を使用して、システムを構築す
る場合、当初規定された半導体集積回路装置間のセット
アップ時間、ホールド時間にズレが生じ、正常な動作が
行えないような場合でも、本発明の半導体集積回路を用
いることにより、半導体集積回路装置内の記憶回路の記
憶情報を変えて使用することにより、システムが正常に
動作するセットアップ時間、ホールド時間に変更するこ
とができるようになる。従って、システム設計の当初か
ら、半導体集積回路装置間のセットアップ時間、ホール
ド時間をあまり気にすることなくシステムの設計が行え
ることとなり、その工数が削減できる。また、第一の外
部信号と第二の外部信号の伝達遅延差をあまり気にしな
い、より安価な基板の使用が可能となる。
もとに、可変遅延回路２−ａ、２−ｂ、２−１〜２−ｎ
の遅延量を任意に変更し、外部信号判定回路３で、第一
の外部信号に同期して判定できるようにすることや、出
力信号を制御することにより、セットアップ、ホールド
時間及びアクセス時間、データホールド時間を任意に変
更することができるようになる。従って、このような同
期型半導体集積回路装置を使用して、システムを構築す
る場合、当初規定された半導体集積回路装置間のセット
アップ時間、ホールド時間にズレが生じ、正常な動作が
行えないような場合でも、本発明の半導体集積回路を用
いることにより、半導体集積回路装置内の記憶回路の記
憶情報を変えて使用することにより、システムが正常に
動作するセットアップ時間、ホールド時間に変更するこ
とができるようになる。従って、システム設計の当初か
ら、半導体集積回路装置間のセットアップ時間、ホール
ド時間をあまり気にすることなくシステムの設計が行え
ることとなり、その工数が削減できる。また、第一の外
部信号と第二の外部信号の伝達遅延差をあまり気にしな
い、より安価な基板の使用が可能となる。
【００２２】また、記憶回路６には、任意に書き換え可
能なフラッシュメモリ等の不揮発性メモリ、または、電
源投入時の外部信号の電位を判定し、記憶情報を格納で
きるレジスタ等を用いることにより、記憶情報は本半導
体集積回路装置の製造後に任意にプログラムできるよう
になり、本半導体集積回路装置とデータのやりとりを行
う別の半導体集積回路装置には一切の変更を加えず同期
型半導体集積回路装置を使用したシステムを構築でき
る。
能なフラッシュメモリ等の不揮発性メモリ、または、電
源投入時の外部信号の電位を判定し、記憶情報を格納で
きるレジスタ等を用いることにより、記憶情報は本半導
体集積回路装置の製造後に任意にプログラムできるよう
になり、本半導体集積回路装置とデータのやりとりを行
う別の半導体集積回路装置には一切の変更を加えず同期
型半導体集積回路装置を使用したシステムを構築でき
る。
【００２３】図４には、電源投入時の外部信号の電位を
判定し、記憶情報を格納出来る手段を備え、特定の外部
信号状態のときに情報を記憶できるレジスタを用いた場
合の記憶回路の構成図を示す。
判定し、記憶情報を格納出来る手段を備え、特定の外部
信号状態のときに情報を記憶できるレジスタを用いた場
合の記憶回路の構成図を示す。
【００２４】電源が投入された時（０Ｖから所定の電源
レベルまで電位が上昇する時）、その電位変化を検知し
てその出力信号を発生する電源投入検知回路１０と、電
源投入検知回路１０の出力を利用して、その時の外部信
号を入力する入力ピンの電位レベルを判定する入力ピン
レベル判定回路１１と、入力ピンレベル判定回路１１で
得られた情報を格納するレジスタ１２と、レジスタ１２
の情報を出力するためのレジスタ出力回路１３で構成さ
れている。
レベルまで電位が上昇する時）、その電位変化を検知し
てその出力信号を発生する電源投入検知回路１０と、電
源投入検知回路１０の出力を利用して、その時の外部信
号を入力する入力ピンの電位レベルを判定する入力ピン
レベル判定回路１１と、入力ピンレベル判定回路１１で
得られた情報を格納するレジスタ１２と、レジスタ１２
の情報を出力するためのレジスタ出力回路１３で構成さ
れている。
【００２５】このような構成で、記憶回路６を構成する
ことにより、記憶回路６への情報の記憶に関しては、情
報記憶に必要な入力ピンを基板上で抵抗を介して、電源
に接続するか、グランドに接続するかで実現できる。こ
れは、本同期型半導体集積回路装置と信号のやりとりを
行う半導体集積回路装置自身には、一切の設計変更は必
要なくなり、開発期間の短縮とコストダウンのメリット
は極めて大きい。
ことにより、記憶回路６への情報の記憶に関しては、情
報記憶に必要な入力ピンを基板上で抵抗を介して、電源
に接続するか、グランドに接続するかで実現できる。こ
れは、本同期型半導体集積回路装置と信号のやりとりを
行う半導体集積回路装置自身には、一切の設計変更は必
要なくなり、開発期間の短縮とコストダウンのメリット
は極めて大きい。
【００２６】このように、この実施の形態によれば、プ
ログラム可能な記憶回路に情報を格納し、その情報によ
り第一及び第二の外部信号に接続された可変遅延回路の
遅延量を独立して変化させることができる。これによ
り、基準信号となる第一の外部信号と第二の外部信号と
の位相、及び、第一の外部信号と出力信号の位相を調整
することができ、第二の外部信号のセットアップ時間、
ホールド時間及びアクセス時間、データホールド時間を
容易に変更することができ、それぞれ独立して任意に変
えられる同期型半導体集積回路装置が実現できる。従っ
て、他の同期型半導体集積回路装置に対し一切の設計変
更することなく、システム設計当初の半導体集積回路装
置間でのセットアップ、ホールド時間のミスマッチによ
る誤動作を容易に回避でき、設計変更等の回数が減り開
発期間の短縮が図れると共に、システム設計時の工数の
低減や、基準信号とその他の信号の伝達遅延差をあまり
気にしなくてすむことから基板においても安価なものが
使用でき、システムのコストダウンが図れ、その効果は
きわめて大きい。
ログラム可能な記憶回路に情報を格納し、その情報によ
り第一及び第二の外部信号に接続された可変遅延回路の
遅延量を独立して変化させることができる。これによ
り、基準信号となる第一の外部信号と第二の外部信号と
の位相、及び、第一の外部信号と出力信号の位相を調整
することができ、第二の外部信号のセットアップ時間、
ホールド時間及びアクセス時間、データホールド時間を
容易に変更することができ、それぞれ独立して任意に変
えられる同期型半導体集積回路装置が実現できる。従っ
て、他の同期型半導体集積回路装置に対し一切の設計変
更することなく、システム設計当初の半導体集積回路装
置間でのセットアップ、ホールド時間のミスマッチによ
る誤動作を容易に回避でき、設計変更等の回数が減り開
発期間の短縮が図れると共に、システム設計時の工数の
低減や、基準信号とその他の信号の伝達遅延差をあまり
気にしなくてすむことから基板においても安価なものが
使用でき、システムのコストダウンが図れ、その効果は
きわめて大きい。
【００２７】記憶回路が任意に書き換え可能な不揮発性
メモリを用いると、本半導体集積回路装置とデータのや
りとりを行う別の半導体集積回路装置に対しては一切の
変更なしでシステムを作ることが可能となる。
メモリを用いると、本半導体集積回路装置とデータのや
りとりを行う別の半導体集積回路装置に対しては一切の
変更なしでシステムを作ることが可能となる。
【００２８】
【発明の効果】請求項１記載の同期型半導体集積回路装
置によれば、同期型半導体集積回路装置のセットアッ
プ、ホールド時間、またアクセス、データホールド時間
を簡単に変更することができる。これにより、本発明の
同期型半導体集積回路装置とデータのやり取りを行なう
別の同期型半導体集積回路装置に最適なセットアップ、
ホールド時間、またアクセス、データホールド時間を設
定することができ、これらの同期型半導体集積回路を含
んだシステム開発の効率化を図ることができる。
置によれば、同期型半導体集積回路装置のセットアッ
プ、ホールド時間、またアクセス、データホールド時間
を簡単に変更することができる。これにより、本発明の
同期型半導体集積回路装置とデータのやり取りを行なう
別の同期型半導体集積回路装置に最適なセットアップ、
ホールド時間、またアクセス、データホールド時間を設
定することができ、これらの同期型半導体集積回路を含
んだシステム開発の効率化を図ることができる。
【００２９】請求項２記載の同期型半導体集積回路装置
によれば、請求項１と同様な効果のほか、同期型半導体
集積回路装置のセットアップ、ホールド時間とアクセ
ス、データホールド時間をそれぞれ個別に、変更するこ
とができる。これにより、よりフレキシブルな同期型半
導体集積回路装置が実現できる。
によれば、請求項１と同様な効果のほか、同期型半導体
集積回路装置のセットアップ、ホールド時間とアクセ
ス、データホールド時間をそれぞれ個別に、変更するこ
とができる。これにより、よりフレキシブルな同期型半
導体集積回路装置が実現できる。
【００３０】請求項３記載の同期型半導体集積回路装置
によれば、請求項１と同様な効果がある。
によれば、請求項１と同様な効果がある。
【００３１】請求項４記載の同期型半導体集積回路装置
によれば、請求項１と同様な効果がある。
によれば、請求項１と同様な効果がある。
【図１】本発明の一実施の形態における半導体集積回路
装置のブロック構成図である。
装置のブロック構成図である。
【図２】本発明の一実施の形態における可変遅延回路の
ブロック構成図である。
ブロック構成図である。
【図３】本発明の一実施の形態における動作タイミング
波形図である。
波形図である。
【図４】本発明の一実施の形態における記憶回路のブロ
ック構成図である。
ック構成図である。
【図５】従来例の半導体集積回路装置のブロック構成図
である。
である。
１−１〜１−ｎ 入力回路 ２−１〜２−ｎ 可変遅延回路 ５−１〜５−ｍ 出力制御回路 １ 入力回路 ２−ａ 可変遅延回路 ２−ｂ 可変遅延回路 ３ 外部信号判定回路 ４ 内部論理回路 ６ 記憶回路 ７ 固定遅延回路 １０ 電源投入検知回路 １１ 入力ピンレベル判定回路 １２ レジスタ １３ レジスタ出力回路
Claims (4)
- 【請求項１】 第一の外部信号に同期して、複数の第二
の外部信号を入力するとともに複数の信号を出力する半
導体集積回路装置であって、 前記第一の外部信号および前記第二の外部信号を取り込
む入力回路と、 この入力回路の出力を遅延させることができる可変遅延
回路と、 前記第一の外部信号の前記可変遅延回路の出力に同期し
て前記第二の外部信号の前記可変遅延回路の出力の論理
レベルの判定を行う外部信号判定回路と、 前記入力回路で取り込んだ前記第一の外部信号および前
記外部信号判定回路の出力より所定の内部動作を行う内
部論理回路と、 この内部論理回路で得られた結果を第一の外部信号の前
記可変遅延回路の出力に同期して半導体集積回路外へ出
力する出力制御回路と、 プログラム可能な記憶回路とを備え、 前記記憶回路に記憶されている情報に応じ、複数の前記
可変遅延回路の遅延量が独立して変更できることを特徴
とする同期型半導体集積回路装置。 - 【請求項２】 第一の外部信号の入力回路に接続された
可変遅延回路は、入力判定回路及び出力制御回路用の２
つの回路より構成される請求項１記載の同期型半導体集
積回路装置。 - 【請求項３】 記憶回路は、任意に書き換え可能な不揮
発性メモリを用いた請求項１記載の同期型半導体集積回
路装置。 - 【請求項４】 記憶回路は、電源投入時の、第二の外部
信号の電位の状態により書き換え可能なレジスタを用い
た請求項１記載の同期型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7561099A JP2000268587A (ja) | 1999-03-19 | 1999-03-19 | 同期型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7561099A JP2000268587A (ja) | 1999-03-19 | 1999-03-19 | 同期型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000268587A true JP2000268587A (ja) | 2000-09-29 |
Family
ID=13581164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7561099A Pending JP2000268587A (ja) | 1999-03-19 | 1999-03-19 | 同期型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000268587A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008176929A (ja) * | 2008-04-14 | 2008-07-31 | Matsushita Electric Ind Co Ltd | メモリシステム及び半導体集積回路 |
-
1999
- 1999-03-19 JP JP7561099A patent/JP2000268587A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008176929A (ja) * | 2008-04-14 | 2008-07-31 | Matsushita Electric Ind Co Ltd | メモリシステム及び半導体集積回路 |
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