JP2000268596A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 効率的にプログラム可能であり、かつ高速な
スペアによる救済が可能な半導体記憶装置を提供する。 【解決手段】 メモリコア部１０００は、プログラム部
２０および電圧供給部３０を備える。プログラム部２０
は、プログラム構成部２２、ラッチ部２４およびアドレ
ス比較部２６を含む。プログラム構成部２２は、プログ
ラム電圧によりブローされる電気フューズを含んでい
る。電圧供給部３０は、救済アドレスごとに、プログラ
ム部２０にプログラム電圧を供給する。ラッチ部２４
は、転送信号ＴＧに基づき、プログラム構成部２０にお
けるプログラム状態を保持する。アドレス比較部２６
は、入力アドレスとラッチしたプログラム状態に基づ
き、スペア判定結果を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、不良メモリセルを救済するスペアメモリセ
ルを含む半導体記憶装置に関する。

【０００２】

【従来の技術】従来より、不良のメモリセルを救済する
ためのスペアメモリセルを備える半導体記憶装置がある
（以下、スペアは、冗長を意味する）。このような従来
の半導体記憶装置においては、予め不良のメモリセル位
置を示す不良アドレス（救済アドレス）をプログラムす
るためのプログラム素子を有する内部回路が必要とな
る。当該内部回路が、実使用時に、プログラムした救済
アドレスが入力されたことを検出することによって、不
良メモリセルに代わってスペアメモリセルが使用され
る。

【０００３】

【発明が解決しようとする課題】ところで、従来の内部
回路では、プログラム素子としてレーザによりブローさ
れるフューズを使用している。プログラム素子であるフ
ューズを救済アドレスに従ってレーザブローすることに
より、救済アドレスがプログラムされる。

【０００４】しかしながら、レーザブローのためには、
高価なレーザカッタ装置が必要であり、またブローのた
めの工程負担が大きく、さらにブローの精度にばらつき
があるという問題があった。また、レーザを使用するた
め、構成素子や配線の配置に制限があった。さらに、レ
ーザーブローによると、プログラム状態が固定化され、
救済効率が制限される場合がある。

【０００５】そこで、本発明はかかる問題を解決するた
めになされたものであり、その目的は、レーザブローに
よらず、かつ効率よくスペアを用いた救済を行なうこと
ができる半導体記憶装置を提供することにある。

【０００６】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、行列状に配置される複数のメモリセルを含む
メモリセルアレイと、メモリセルアレイに含まれる不良
メモリセルを救済するための複数のスペアメモリセル
と、複数のアドレスプログラム回路とを備え、複数のア
ドレスプログラム回路のそれぞれは、プログラム電圧に
より不良メモリセルを救済するための救済アドレスをプ
ログラムすることが可能であって、プログラム電圧を外
部から受けるパッドと、複数のアドレスプログラム回路
のそれぞれに対して、プログラム電圧を選択的に供給す
る電圧供給回路とをさらに備える。

【０００７】請求項２に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、電圧供給回路は、複
数のアドレスプログラム回路のそれぞれに対応して設け
られる複数の供給スイッチを含み、複数の供給スイッチ
のそれぞれは、制御信号に応じて、対応するアドレスプ
ログラム回路にプログラム電圧を供給し、複数のアドレ
スプログラム回路のそれぞれは、プログラム電圧により
ブローされる電気フューズを含むプログラム構成回路
と、救済を行なうか否かを判定するため、入力アドレス
と前記電気フューズのプログラム状態とに基づき、入力
アドレスと救済アドレスとの一致／不一致を比較する比
較回路とを含む。

【０００８】請求項３に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、複数のアドレスプロ
グラム回路のそれぞれは、プログラム構成回路と比較回
路との間に設けられ、電気フューズのプログラム状態を
保持するラッチをさらに含む。

【０００９】請求項４に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、複数のアドレスプロ
グラム回路のそれぞれは、プログラム構成回路と比較回
路との間に設けられ、電気フューズのプログラム状態を
保持するラッチと、所定のタイミングで、プログラム構
成回路とラッチとを接続するスイッチとをさらに含む。

【００１０】請求項５に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、メモリセルアレイ
は、複数のバンクに分割され、救済アドレスは、複数の
救済アドレス信号と、複数のバンクのうち対応するバン
クを示すバンクアドレス信号とを含み、複数のアドレス
プログラム回路のそれぞれは、プログラム電圧によりブ
ローされる複数の電気フューズを含み、複数の電気フュ
ーズのそれぞれは、複数の救済アドレス信号および前記
バンクアドレス信号のそれぞれに対応して設けられる。

【００１１】請求項６に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、電気フューズをブロ
ーするプログラムモードを実行するための制御回路をさ
らに備え、制御回路は、プログラムモードにおける所定
のタイミングで入力アドレスとして救済アドレスを比較
回路に供給することにより、電気フューズのプログラム
状態を判定するプログラムチェックモードを実行する。

【００１２】請求項７に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、プログラム構成回路
は、プログラム電圧を受ける電圧ノードと、電気フュー
ズと前記電圧ノードとの間に配置され、所定のタイミン
グで、電圧ノードで受けるプログラム電圧を電気フュー
ズに供給する電圧制御回路とをさらに含む。

【００１３】請求項８に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、外部クロックに基づ
き、内部動作を制御する内部クロックを発生する回路
と、内部クロックを有効にするチップ活性化信号を受け
る信号パッドと、前記チップ活性化信号の入力後に、電
気フューズのプログラム状態を読出すリードモードを実
行するための制御回路とをさらに備える。

【００１４】請求項９に係る半導体記憶装置は、請求項
８に係る半導体記憶装置であって、制御回路は、リード
モードにおいて、複数のリード動作が実行されるように
動作し、複数のリード動作のそれぞれにおいて、複数の
アドレスプログラム回路のうちの所定数から電気フュー
ズのプログラム状態が読出される。

【００１５】請求項１０に係る半導体記憶装置は、請求
項８に係る半導体記憶装置であって、複数のアドレスプ
ログラム回路のそれぞれは、プログラム構成回路と比較
回路との間に設けられ、電気フューズのプログラム状態
を保持するラッチと、所定のタイミングでプログラム構
成回路とラッチとを接続するスイッチとをさらに含む。

【００１６】請求項１１に係る半導体記憶装置は、請求
項８に係る半導体記憶装置であって、プログラム構成回
路は、プログラム電圧を受ける電圧ノードと、電気フュ
ーズと電圧ノードとの間に配置され、プログラムモード
および電気フューズのプログラム状態を読出すリードモ
ードにおいて、電圧ノードで受けるプログラム電圧を電
気フューズに供給する電圧制御回路とをさらに含む。

【００１７】請求項１２に係る半導体記憶装置は、請求
項２に係る半導体記憶装置であって、電気フューズの不
良を検出する不良検出回路をさらに備え、複数のアドレ
スプログラム回路のそれぞれは、所定の信号に応じて、
電気フューズを前記不良検出回路に接続する検出スイッ
チをさらに含む。

【００１８】請求項１３に係る半導体記憶装置は、請求
項１２に係る半導体記憶装置であって、不良検出回路
は、基準電流と電気フューズを流れる電流とを比較する
電流比較回路を含む。

【００１９】請求項１４に係る半導体記憶装置は、請求
項３に係る半導体記憶装置であって、ラッチの電位を固
定する固定回路をさらに備える。

【００２０】請求項１５に係る半導体記憶装置は、請求
項２に係る半導体記憶装置であって、複数のアドレスプ
ログラム回路のそれぞれは、電気フューズと比較回路と
の間に設けられ、基準電流と前記電気フューズを流れる
電流とを比較して、比較の結果を前記電気フューズのプ
ログラム状態として出力する回路をさらに含む。

【００２１】請求項１６に係る半導体記憶装置は、請求
項１に係る半導体記憶装置であって、救済アドレスは、
複数の救済アドレス信号を含み、複数のアドレスプログ
ラム回路のそれぞれは、複数の救済アドレス信号のそれ
ぞれに対応して設けられる複数のプログラム構成回路を
含み、複数のプログラム構成回路のそれぞれは、プログ
ラム電圧によりブローされる電気フューズを含み、バス
と、複数のプログラム構成回路のそれぞれから読出した
電気フューズのプログラム状態を、順次、バス転送する
転送回路と、複数のプログラム構成回路のそれぞれに対
応して設けられる複数のラッチとをさらに含み、複数の
ラッチのそれぞれは、順次、電気フューズのプログラム
状態を前記バスから受ける、請求項１記載の半導体記憶
装置。

【００２２】請求項１７に係る半導体記憶装置は、請求
項２に係る半導体記憶装置であって、複数のアドレスプ
ログラム回路における比較回路の出力のうち少なくとも
１つが活性化すると活性化するスペア使用信号を発生す
るスペア使用信号発生回路と、複数のプログラムアドレ
ス回路におけるプログラム状態に対応して、救済アドレ
スに対応する救済位置情報をエンコードするエンコーダ
とをさらに備える。

【００２３】請求項１８に係る半導体記憶装置は、請求
項１に係る半導体記憶装置であって、救済アドレスは、
不良メモリセルを含む不良メモリセル行に対応する救済
行アドレスと、不良メモリセルを含む不良メモリセル列
に対応する救済列アドレスとを含み、複数のアドレスプ
ログラム回路は、複数のアドレスプログラム回路は、救
済行アドレスをプログラムすることが可能な第１グルー
プと、救済列アドレスをプログラムすることが第２グル
ープとに分割され、第１グループに属するアドレスプロ
グラム回路および第２グループに属するアドレスプログ
ラム回路のそれぞれは、プログラム電圧によりブローさ
れる電気フューズを含み、メモリセルアレイのアクセス
において、救済行アドレスに対応する電気フューズのプ
ログラム状態と、救済列アドレスに対応する電気フュー
ズのプログラム状態とは、互いに異なるタイミングで読
出される。

【００２４】請求項１９に係る半導体記憶装置は、請求
項１８に係る半導体記憶装置であって、メモリセルアレ
イは、複数のバンクに分割され、救済列アドレスは、複
数の救済列アドレス信号と、複数のバンクのうち対応す
るバンクを示すバンクアドレス信号とを含む。

【００２５】請求項２０に係る半導体記憶装置は、請求
項１に係る半導体記憶装置であって、外部から入力アド
レスを受けるパッドと、入力アドレスをデコードするデ
コーダと、デコーダの出力に基づき、入力アドレスに対
応するメモリセルを選択するための選択回路とをさらに
備え、複数のアドレスプログラム回路のそれぞれは、プ
ログラム電圧によりブローされる電気フューズを含むプ
ログラム構成回路と、救済を行なうか否かを判定するた
め、入力アドレスと電気フューズのプログラム状態とに
基づき、入力アドレスと救済アドレスとの一致／不一致
を比較する比較回路とを含む。

【００２６】請求項２１に係る半導体記憶装置は、請求
項２０に係る半導体記憶装置であって、デコーダは、比
較回路から出力されるスペア使用の判定結果に基づき、
デコード動作を停止する。

【００２７】請求項２２に係る半導体記憶装置は、行列
状に配置される複数のメモリセルを含むメモリセルアレ
イと、メモリセルアレイに含まれる不良メモリセルを救
済するためのスペアメモリセルと、複数のアドレスプロ
グラム回路とを備え、複数のアドレスプログラム回路の
それぞれは、電気フューズを含み、プログラム電圧を用
いて電気フューズをブローすることにより、不良メモリ
セルを救済するための救済アドレスをプログラムするこ
とが可能であって、複数のメモリセルのそれぞれは、第
１不純物領域内に形成される１対のソース／ドレイン領
域と、１対のソース／ドレイン領域の上に絶縁膜を介し
て形成されるゲート電極とを有するメモリセルトランジ
スタと、１対のソース／ドレイン領域の一方と電気的に
接続されるメモリセルキャパシタとを含み、電気フュー
ズは、第２不純物領域内に形成され、第２不純物領域と
同じ導電型を有し、かつメモリセルトランジスタの１対
のソース／ドレイン領域に相当する１対の第３不純物領
域と、１対の第３不純物領域の一方に電気的に接続され
た、メモリセルキャパシタに相当するプログラム素子と
を含む。

【００２８】請求項２３に係る半導体記憶装置は、請求
項２２に係る半導体記憶装置であって、プログラム素子
は、１対の第３不純物領域の一方に電気的に接続された
ストレージノードと、ストレージノードの上に誘電体を
介して形成されたセルプレートとを含み、プログラムモ
ードにおいて、セルプレートには、プログラム電圧を供
給し、１対の第３不純物領域の他方に対して低電圧を供
給する。

【００２９】請求項２４に係る半導体記憶装置は、請求
項２２に係る半導体記憶装置であって、プログラム素子
は、１対の第３不純物領域の一方に電気的に接続された
ストレージノードと、ストレージノードの上に誘電体を
介して形成されたセルプレートとを含み、電気フューズ
は、複数個存在し、複数個のストレージノードは、電気
的に接続状態にあり、複数個の電気フューズは、セルプ
レートが電源電位を受ける第１グループと、セルプレー
トが接地電位を受ける第２グループとに分割される。

【００３０】請求項２５に係る半導体記憶装置は、行列
状に配置される複数のメモリセルを含むメモリセルアレ
イと、メモリセルアレイにおける不良メモリセルを含む
不良メモリセル列を救済するための複数のスペアメモリ
セル列と、メモリセルアレイのデータを転送するための
複数のデータ線対と、複数のスペアメモリセル列のデー
タを転送するための複数のスペアデータ線対と、外部と
メモリセルアレイとの間でデータを転送するためのデー
タバスと、複数のアドレスプログラム回路とを備え、複
数のアドレスプログラム回路のそれぞれは、プログラム
電圧により不良メモリセル列を救済するために救済列ア
ドレスをプログラムすることが可能であって、複数のア
ドレスプログラム回路のプログラム状態に応じて、不良
メモリセル列のデータを転送するためのデータ線対がデ
ータバスと非接続になるように、複数のデータ線対のそ
れぞれとデータバスとの電気的な接続関係を切替える切
替回路と、複数のデータ線対とデータバスと接続関係に
応じて、複数のスペアデータ線対のそれぞれを選択的に
前記データバスに接続する選択回路とをさらに備える。

【００３１】請求項２６に係る半導体記憶装置は、請求
項２５に係る半導体記憶装置であって、プログラム電圧
を外部から受けるパッドと、救済列アドレスに応じて、
対応するアドレスプログラム回路にプログラム電圧を選
択的に供給する電圧供給回路とをさらに備え、複数のア
ドレスプログラム回路のそれぞれは、プログラム電圧に
よりブローされる電気フューズを含むプログラム構成回
路と、入力アドレスと電気フューズのプログラム状態と
に基づき、入力アドレスと救済列アドレスとの一致／不
一致を比較してスペア判定を出力する回路とを含む。

【００３２】請求項２７に係る半導体記憶装置は、請求
項２６に係る半導体記憶装置であって、切替回路は、複
数のデータ線対のそれぞれに対応して設けられる複数の
トランジスタを含み、複数のトランジスタのそれぞれ
は、対応するプログラムアドレス回路におけるスペア判
定および救済列アドレスに基づきオン／オフすることに
より、対応するデータ線対と前記データバスとの接続関
係を切替える。

【００３３】

【発明の実施の形態】［実施の形態１］本発明の実施の
形態１における半導体記憶装置について、図１〜図３を
用いて説明する。なお、以下の説明において、先頭に記
号“／”がついた信号は、当該記号“／”を付けない信
号を反転したものとする。

【００３４】図１は、本発明の実施の形態１における半
導体記憶装置を説明するための図である。図１を参照し
て、メモリコア部１０００とロジック回路ブロック１０
０１とはともに、チップ１００２上に形成されている。
後述するように、メモリコア部１０００は、ロジック回
路ブロック１００１と接続ノード２ａ〜２ｏを介して信
号の送受信を行なう。

【００３５】図２は、図１に示すロジック回路ブロック
１００１の構成を説明するための図である。図３は、図
１に示すメモリコア部１０００の構成を説明するための
図である。

【００３６】図２および図３を参照して、ロジック回路
ブロック１００１は、外部端子１ａ、１ｂ、１ｃおよび
１ｄを備える。外部端子１ａは、ビルトインセルフテス
ト信号ＢＩＳＴ、ビルトインセルフリペア信号ＢＩＳＲ
およびビルトインセルフプログラム信号ＢＩＳＰを受け
る。外部端子１ｂは、クロック信号ＣＬＫを受ける。外
部端子１ｃは、コマンド信号ＣＭＤを受ける。外部端子
１ｄは、データＤＡＴＡの入出力を行なう。ロジック回
路ブロック１００１は、入力した信号に対して論理処理
を施し、ノード２ａ〜２ｍに対して対応する信号を出力
する。ロジック回路ブロック１００１はさらに、メモリ
コア部１０００の出力するデータをノード２ｎから受け
て、対応するデータＤＡＴＡを外部端子１ｄに出力す
る。

【００３７】メモリコア部１０００は、接続ノード２ａ
〜２ｏを備える。ノード２ａには、外部端子１ｃで受け
るコマンド信号ＣＭＤに基づき、ロジック回路ブロック
１００１から信号ＰＲＧＶが与えられる。ノード２ｂに
は、外部端子１ａから入力される信号ＢＩＳＴ、信号Ｂ
ＩＳＲおよびＢＩＳＰが与えられる。ノード２ｃには、
ロジック回路ブロック１００１から、クロック信号ＣＬ
Ｋおよび／ＣＬＫが与えられる。ノード２ｄには、ロジ
ック回路ブロック１００１からクロックイネーブル信号
ＣＫＥが与えられる。

【００３８】ノード２ｅには、ロジック回路ブロック１
００１から、内部制御信号（信号ＲＯＷＡ、信号ＰＣ、
信号ＲＥＡＤ、信号ＷＲＩＴＥ、信号ＡＰＣ、信号ＲＥ
Ｆ、信号ＳＲＩおよび信号ＳＲＯ）が与えられる。信号
ＲＯＷＡは、ロウ系のアクセスが行なわれることを示す
信号であり、信号ＰＣは、プリチャージ動作を指示し
て、ロウ系の回路動作の終了を指示する信号である。ま
た信号ＲＥＡＤは、コラム系の回路に対して読出動作
（リード動作）を指示するための信号であり、信号ＷＲ
ＩＴＥは、コラム系の回路に対して書込動作（ライト動
作）を指示するための信号である。信号ＡＰＣは、オー
トプリチャージ動作を指示する信号である。オートプリ
チャージ動作が指定されると、バーストサイクルの終了
とともにプリチャージ動作が自動的に開始される。信号
ＳＲＩおよびＳＲＯは、セルフリフレッシュモードに関
する信号である。

【００３９】ノード２ｆには、ロジック回路ブロック１
００１から、バンクアドレス信号ＡＢ０、ＡＢ１、…、
ＡＢ７が与えられる。バンクアドレス信号は、ロウ系お
よびコラム系のそれぞれのアクセス時において、アクセ
スするバンクを指定する。ノード２ｇには、ロジック回
路ブロック１００１から、バンクプリチャージ信号ＰＢ
０、ＰＢ１、…、ＰＢ７が与えられる。

【００４０】ノード２ｈには、ロジック回路ブロック１
００１から、バンク読出信号ＲＢ０、ＲＢ１、…、ＲＢ
７が与えられる。ノード２ｉには、ロジック回路ブロッ
ク１００１からバンク書込信号ＷＢ０、ＷＢ１、…、Ｗ
Ｂ７が与えられる。ノード２ｊには、ロジック回路ブロ
ック１００１から、ロウアドレス信号ＡＡ０、ＡＡ１、
…、ＡＡ１０が与えられる。ノード２ｋには、ロジック
回路ブロック１００１から、読出アドレス信号ＲＡ０、
ＲＡ１、…、ＲＡ５が与えられる。ノード２ｌには、ロ
ジック回路ブロック１００１から、書込アドレス信号Ｗ
Ａ０、ＷＡ１、…、ＷＡ５が与えられる。ノード２ｍに
は、ロジック回路ブロック１００１から、書込データＤ
Ｉ０、ＤＩ１、ＤＩ２、…、ＤＩ５１１が与えられる。
ノード２ｎからは、メモリコア部１０００から読出デー
タＤＱ０、ＤＱ１、…、ＤＱ５１０、ＤＱ５１１が出力
される。さらにノード２ｏには、ロジック回路ブロック
１００１から、基準電位Ｖｒｅｆが与えられる。

【００４１】メモリコア部１０００はさらに、バッファ
３ｃ〜３ｏ、モードデコーダ４、アクトバンクラッチ５
ｆ、プリチャージバンクラッチ５ｇ、リードバンクラッ
チ５ｈ、ライトバンクラッチ５ｉ、ロウアドレスラッチ
５ｊ、リードアドレスラッチ５ｋおよびライトアドレス
ラッチ５ｌを備える。バッファは、基準電位Ｖｒｅｆを
受けて動作する。

【００４２】バッファ３ｃは、クロック信号ＣＬＫおよ
び／ＣＬＫを受けて、内部クロック信号Ｉｎｔ．ＣＬＫ
および／Ｉｎｔ．ＣＬＫを出力する。バッファ３ｄは、
クロックイネーブル信号ＣＫＥを受ける。バッファ３ｅ
は、信号ＣＫＥに応じて動作する。モードデコーダ４
は、バッファ３ｅを介して、ノード２ｅから制御信号
（信号ＲＯＷＡ、信号ＰＣ、信号ＲＥＡＤ、信号ＷＲＩ
ＴＥ、信号ＡＰＣ、信号ＲＥＦ、信号ＳＲＩおよび信号
ＳＲＯ）を受け、信号ＲＯＷＡ、ＣＯＬＡ、ＰＣ、ＲＥ
ＡＤ、ＷＲＩＴＥ、ＡＰＣおよびＳＲを出力する。

【００４３】アクトバンクラッチ５ｆは、バッファ３ｆ
を介して、ノード２ｆで受けるバンクアドレス信号ＡＢ
０〜ＡＢ７をラッチする。プリチャージバンクラッチ５
ｇは、バッファ３ｇを介して、ノード２ｇで受けるバン
クプリチャージ信号ＰＢ０〜ＰＢ７をラッチする。リー
ドバンクラッチ５ｈは、バッファ３ｈを介して、ノード
２ｈで受けるバンク読出信号ＲＢ０〜ＲＢ７を受ける。
ライトバンクラッチ５ｉは、バッファ３ｉを介して、ノ
ード２ｉで受けるバンク書込信号ＷＢ０〜ＷＢ７をラッ
チする。ロウアドレスラッチ５ｊは、バッファ３ｊを介
して、ノード２ｊで受けるロウアドレス信号ＡＡ０〜Ａ
Ａ１０をラッチする。リードアドレスラッチ５ｋは、バ
ッファ３ｋを介して、ノード２ｋで受ける読出アドレス
信号ＲＡ０〜ＲＡ５をラッチする。ライトアドレスラッ
チ５ｌは、バッファ３ｌを介して、ノード２ｌで受ける
書込アドレス信号ＷＡ０〜ＷＡ５をラッチする。

【００４４】メモリコア部１０００はさらに、セルフリ
フレッシュタイマ６、リフレッシュアドレスカウンタ
７、マルチプレクサ８、プリデコーダ９、１０および１
１、ならびにモードレジスタ１２を備える。

【００４５】セルフリフレッシュタイマ６は、モードデ
コーダ４から出力される信号ＳＲを受けて動作を開始す
る。リフレッシュアドレスカウンタ７は、セルフリフレ
ッシュタイマ６からの指示に従い、リフレッシュ動作を
行なうためのアドレスを発生する。マルチプレクサ８
は、通常動作においてはロウアドレスラッチ５ｊからの
出力を、セルフリフレッシュ動作においてはリフレッシ
ュアドレスカウンタ７からの出力を選択して出力する。
プリデコーダ９は、マルチプレクサ８から受けるロウ
（行）アドレスをプリデコードする。プリデコーダ１０
は、リードアドレスラッチ５ｋから受けるコラム（列）
アドレスをプリデコードする。プリデコーダ１１は、ラ
イトアドレスラッチ５ｌから受けるコラムアドレスをプ
リデコードする。モードレジスタ１２は、ロウアドレス
ラッチ５ｊの出力に応じて、所定の動作モードに対する
情報（バースト長に対するデータ等）を保持する。

【００４６】メモリコア部１０００はさらに、バンク
０、バンク１、…、バンク７、書込（ライト）用グロー
バルデータバスＧＩＯ２、読出（リード）用グローバル
データバスＧＩＯ１およびデータ入出力回路１５を備え
る。

【００４７】バンクのそれぞれは、読出動作／書込動作
を各々独立で行なうことが可能である。バンク０〜バン
ク７のそれぞれは、メモリセルアレイ１５００と、プリ
デコーダ９の出力に応答して対応するバンクのロウ（ワ
ード線）を選択するためのロウデコーダ１３と、プリデ
コーダ１０、１１の出力に応じて対応するバンクのコラ
ム（ビット線対）を選択するためのコラムデコーダ１４
と、Ｉ／Ｏポート２１５２とを含む。

【００４８】メモリセルアレイ１５００は、行列状に配
置される複数のメモリセル、複数のワード線および複数
のビット線を含む。図４５は、メモリセルアレイ１５０
０の構成を示す図である。図４５では、ワード線ＷＬ
１、ＷＬ２、ビット線ＢＬ、／ＢＬおよびメモリセルＭ
Ｃを示している。メモリセルＭＣは、メモリセルトラン
ジスタ９００およびメモリセルキャパシタ９０１で構成
される。メモリセルトランジスタ９００は、ゲート電極
が対応するワード線（図中記号、ＷＬ１、ＷＬ２）と接
続され、一方の導通端子が対応するビット線（図中記
号、ＢＬ、／ＢＬ）と接続され、他方の導通端子は、メ
モリセルキャパシタ９０１の一方の端子と接続されてい
る。メモリセルキャパシタ９０１の他方の端子は所定の
電圧を受ける。

【００４９】図３を参照して、Ｉ／Ｏポート２１５２
は、読出動作においては、選択メモリセルから読出され
たデータをグローバルデータバスＧＩＯ１に与え、書込
動作においては、グローバルデータバスＧＩＯ２を介し
て伝達されたデータを対応するバンクに与える。

【００５０】データ入出力回路１５は、バッファ３ｍを
介して、ノード２ｍから書込データＤＩ０〜ＤＩ５１１
を受け、シリアル／パラレル変換を行ないグローバルデ
ータバスＧＩＯ２に出力する。データ入出力回路１５は
さらに、グローバルデータバスＧＩＯ１に出力された読
出データを、バッファ３ｎを介してノード２ｎに出力す
る。

【００５１】メモリコア部１０００はさらに、プログラ
ム部２０、電圧供給部３０、自動プログラム制御部４０
およびＢＩＳＴ／冗長判定回路５０を備える。メモリコ
ア部１０００では、信号ＢＩＳＴに応じて自動的にメモ
リセルアレイに対するテストが行われる。信号ＢＩＳＴ
によるテスト終了後、信号ＢＩＳＲに従い、ＢＩＳＴ／
冗長判定回路５０は不良メモリセルに対応する救済アド
レス（プログラムアドレス）を自動的に発生する。自動
プログラム制御部４０は、信号ＢＩＳＰに従い、プログ
ラムアドレスおよび後述する転送信号ＴＧを出力する。

【００５２】プログラム部２０は、複数のプログラム構
成部２２、複数のラッチ部２４および複数のアドレス比
較部２６を含む。複数のプログラム構成部２２、複数の
ラッチ部２４および複数のアドレス比較部２６は、複数
のプログラムブロックに分割される。ここでは、一例と
して、１組のプログラム構成部２２、ラッチ部２４およ
びアドレス比較部２６（プログラムブロック）を、１つ
のプログラムアドレスに対応させる。

【００５３】自動プログラム制御部４０は、プログラム
ブロックのそれぞれに対してプログラムアドレス、およ
び転送信号ＴＧを出力する。プログラム構成部２２は、
プログラムアドレスに従ってブロー（プログラム）され
る図示しない電気フューズを含む。プログラム構成部２
２におけるプログラム状態、すなわちプログラム情報
は、自動プログラム制御部４０から出力される転送信号
ＴＧに応答して、ラッチ部２４に転送される。

【００５４】マルチプレクサ２９は、自動プログラム制
御部４０の出力するプログラムアドレスまたはロジック
回路ブロック１００１を介して受けるアドレスを選択的
にアドレス比較部２６に出力する。アドレス比較部２６
は、マルチプレクサ２９の出力する入力アドレスとラッ
チ部２４でラッチしたプログラム情報とを比較し、スペ
ア判定結果を出力する。スペア判定結果は、スペアメモ
リセルによる不良メモリセルの救済を行うか否かを示
す。メモリセルアレイ１５００へのアクセス時には、こ
のスペア判定結果をもとに、スペアによる救済が行われ
る。

【００５５】電圧供給部３０は、ノード２ａと接続され
ている。電圧供給部３０は、自動プログラム制御部４０
から出力される信号ＰＲＧおよび信号ＰＲＧ０〜ＰＲＧ
Ｎに基づき、複数のプログラムブロックのそれぞれに対
して選択的に高電圧（プログラム電圧）を供給する。こ
こで、信号ＰＲＧは、当該プログラム電圧をプログラム
部２０に伝達するための信号である。信号ＰＲＧ０〜Ｐ
ＲＧＮは、プログラムブロックのそれぞれに対応してい
る。

【００５６】ここで、電圧供給部３０について、図４を
用いて説明する。図４は、電圧供給部３０の構成を説明
するための図である。図４を参照して、電圧供給部３０
は、セルフブースト回路３２、プログラムブロック対応
の制御回路３５、ならびにトランジスタＴ６およびＴ７
♯０、Ｔ７♯１、Ｔ７♯２、Ｔ７♯３、…を含む。セル
フブースト回路３２は、トランジスタＴ１〜Ｔ５および
インバータ３３を含む。トランジスタＴ１およびＴ２
は、ＰＭＯＳ型トランジスタであり、トランジスタＴ３
〜Ｔ５は、ＮＭＯＳ型トランジスタである。

【００５７】トランジスタＴ１は、一方の導通端子は電
源電圧と接続され、他方の導通端子はトランジスタＴ３
の一方の導通端子とトランジスタＴ２のゲート電極とに
接続される。トランジスタＴ３の他方の導通端子は、接
地電位と接続され、ゲート電極に信号ＰＲＧを受ける。
インバータ３３は、信号ＰＲＧを反転する。トランジス
タＴ２は、一方の導通端子は電源電圧と接続され、他方
の導通端子はトランジスタＴ４およびＴ５の一方の導通
端子とトランジスタＴ１のゲート電極とに接続される。
トランジスタＴ４の他方の導通端子は、接地電位と接続
され、ゲート電極にインバータ３３の出力を受ける。ト
ランジスタＴ５のゲート電極は電源電位を受ける。信号
ＰＲＧがＨレベルの場合、トランジスタＴ５の他方の導
通端子はＨレベルになる。また信号ＰＲＧがＬレベルの
場合、トランジスタＴ５の他方の導通端子がＬレベルに
なる。

【００５８】トランジスタＴ６は、一方の導通端子がノ
ード２ａと接続され、他方の導通端子がトランジスタＴ
７♯０、Ｔ７♯１、Ｔ７♯２、Ｔ７♯３、…のそれぞれ
の一方の導通端子と接続されている。制御回路３５のそ
れぞれは、対応する信号ＰＲＧ０、ＰＲＧ１、ＰＲＧ
２、ＰＲＧ３、…により、対応するトランジスタＴ７♯
０、Ｔ７♯１、Ｔ７♯２、Ｔ７♯３、…をオンさせるた
めの信号を出力する。トランジスタＴ７♯０、Ｔ７♯
１、Ｔ７♯２、Ｔ７♯３、…のそれぞれは、対応する制
御回路３５の出力に基づき選択的にオンする。なお、制
御回路３５の出力は、トランジスタＴ７♯０、Ｔ７♯
１、Ｔ７♯２、Ｔ７♯３、…のそれぞれが高電圧を伝達
できるように電源電位よりも高い電圧に昇圧されてい
る。

【００５９】これにより、トランジスタＴ７♯０、Ｔ７
♯１、Ｔ７♯２、Ｔ７♯３、…のそれぞれの他方の導通
端子から、選択的に高電圧信号Ｖｇ０、Ｖｇ１、Ｖｇ
２、Ｖｇ３、…が出力される。これらは、後述するよう
に電気フューズをブロー（プログラム）するために用い
る。

【００６０】なお、当該高電圧信号をチップ内部で発生
するようにしてもよい。チップ外部から印加される場合
には、他の通常使用される信号を受けるためのパッドと
当該高電圧を印加するための信号を受けるパッドとを共
有することにより、チップのピン数を削減する子とが可
能である。なお、この場合、ノード２ａで受ける信号
は、バッファ３４を介して内部信号が出力される。ま
た、専用ピンを設けることも可能である。

【００６１】次に、プログラム部２０の具体的構成につ
いて図５および図６を用いて説明する。図５および図６
は、プログラム部２０の構成について説明するための図
であり、１つのプログラムブロックに対応する回路構成
である。

【００６２】図５に示す回路（プログラムブロック１０
０と称す）は、プログラム回路１０２ａ、１０２ｂ、１
０２ｃ、…、１０２ｎを含むプログラムユニット１０１
を備える。プログラム回路１０２ａ、…を、以下、総称
的にプログラム回路１０２と称す。プログラム回路１０
２はそれぞれプログラム素子である電気フューズを含
む。電気フューズは、プログラム電圧Ｖｇによりブロー
される。プログラムアドレスを構成するプログラムアド
レス信号に基づき、電気フューズをブローする。以下、
アドレスとして、ロウ方向のアドレス（ロウアドレス）
を代表例として説明する。なお、コラム方向のアドレス
についても適用可能である。

【００６３】プログラム回路１０２はさらに、入力アド
レスとプログラムアドレス信号とを比較する比較回路を
含む。コモンノードＺは、比較回路における比較結果に
応じて電位を変化させる。コモンノードＺの電位は、ス
ペア判定結果ＯＵＴとしてノード１０４から出力され
る。コモンノードＺと出力ノード１０４との間には、保
持回路１０３が配置される。

【００６４】保持回路１０３は、コモンノードＺの電位
を一定にするために使用する。保持回路１０３は、トラ
ンジスタＴ８およびＴ９ならびにＮＡＮＤ回路Ｎ１を含
む。トランジスタＴ８およびＴ９は、ＰＭＯＳ型トラン
ジスタである。トランジスタＴ８およびＴ９のそれぞれ
は、電源電位とコモンノードＺとの間に接続される。Ｎ
ＡＮＤ回路Ｎ１は、コモンノードＺと出力ノード１０４
との間に接続される。

【００６５】プログラムブロック１００はさらに、プロ
グラムが行なわれたか否かを認識するためのプログラム
認識回路１０５を含む。プログラム認識回路１０５は、
プログラム構成回路１０６、スイッチ１０７、ＮＡＮＤ
回路Ｎ２およびＮ３、ならびにインバータ１１０、１０
９および１０８を含む。プログラム構成回路１０６はプ
ログラムユニット１０１と同じ高電圧Ｖｇを受ける。プ
ログラム構成回路１０６は、電気フューズを含む。

【００６６】プログラム構成回路１０６は、電気フュー
ズがブローされた場合にはＨレベルの信号を出力し、そ
れ以外の場合にはＬレベルの信号を出力する。インバー
タ１１０は、スイッチ１０７とプログラム構成回路１０
６との間に配置される。スイッチ１０７は、転送信号Ｔ
Ｇに応答して開閉する。インバータ１０７およびＮＡＮ
Ｄ回路Ｎ２はラッチ回路を構成する。ＮＡＮＤ回路Ｎ２
の一方の入力端子は、パワーオンリセット信号／ＰＯＲ
とインバータ１０９の出力とを受ける。インバータ１０
９の入力ノードは、スイッチ１０７およびＮＡＮＤ回路
Ｎ２の出力ノードと接続される。電源投入時には、パワ
ーオンリセット信号／ＰＯＲによりラッチ回路（インバ
ータ１０７およびＮＡＮＤ回路Ｎ２）はリセットされ
る。

【００６７】インバータ１０８は、プリチャージ信号Ｚ
ＰＲＥを反転して出力する。ＮＡＮＤ回路Ｎ３は、イン
バータ１０９および１０８の出力を受ける。トランジス
タＴ８のゲート電極は、ＮＡＮＤ回路Ｎ３の出力を受け
る。ＮＡＮＤ回路Ｎ１の一方の入力ノードはインバータ
１０９の出力を受け、他方の入力ノードはコモンノード
Ｚと接続される。プログラム構成回路１０６において電
気フューズがブローされていない（プログラムユニット
が非プログラム状態）場合は、コモンノードＺに対する
プリチャージが行われない。

【００６８】次に、図６を参照してプログラムユニット
１０１の具体的構成の一例について説明する。図６を参
照して、プログラムユニット１０１は、プログラム／ラ
ッチ回路１１２ａ、１１２ｂ、１１２ｃ、…と、複数の
比較回路１１４とで構成されている。以下、総称的にプ
ログラム／ラッチ回路１１２と称す。プログラム／ラッ
チ回路１１２および比較回路１１４は、プログラム回路
１０２に含まれる。

【００６９】プログラム／ラッチ回路１１２ａを代表例
として説明する（他のプログラム／ラッチ回路１１２も
同様の構成である）。プログラム／ラッチ回路１１２ａ
は、プログラム構成回路１１６、スイッチ１１７、ラッ
チ１１８および１１９を含む。プログラム構成回路１１
６は、図３におけるプログラム構成部２２に対応してい
る。インバータ１１８ａおよび１１８ｂから構成される
ラッチ１１８は、図３におけるラッチ部２４に対応して
いる。また、比較回路１１４は、図３におけるアドレス
比較部２６に対応している。

【００７０】プログラム構成回路１１６は、電圧供給部
３０から高電圧信号Ｖｇを受ける電圧ノード１２５、ト
ランジスタＴ１５、Ｔ１６およびＴ１７、電気フューズ
１２０およびダイオード１２１を含む。ノード１２５の
電圧をプログラム電圧Ｖｇと称す。ノード１２５とノー
ドＹとの間にトランジスタＴ１５を接続する。ノードＹ
とノードＸとの間に電気フューズ１２０を接続する。ノ
ードＸと接地電位との間にトランジスタＴ１６を接続す
る。

【００７１】トランジスタＴ１６のゲート電極は、プロ
グラムアドレスの構成要素であるロウ方向のバンクアド
レス信号ＲＡＣＴＢを受ける。すなわち、プログラム／
ラッチ回路１１２ａは、対応するバンクを認識する。こ
れにより、複数のバンクでプログラムブロックを共有す
ることができる。なお、他のプログラム／ラッチ回路１
１２は、プログラムアドレスの構成要素であるロウアド
レス信号を受ける。上述したように、プログラムアドレ
ス（総称的に、プログラムアドレスＡｄｄＢと記す）
は、自動プログラム制御部４０から出力される。

【００７２】ノード１２５とノードＸとの間にダイオー
ド１２１を接続する。トランジスタＴ１５のゲート電極
は、ノードＸと接続される。ノード１２６とノード１２
５との間にトランジスタＴ１７を接続する。トランジス
タＴ１７のゲート電極は、リセット信号ＲＳＴを受け
る。なお、上述したプログラム構成回路１０６は、プロ
グラム構成回路１１６と同様の構成を有している。

【００７３】電気フューズ１２０は、電気的にストレス
を与えることにより誘電体が破壊される。電気フューズ
１２０は、ゲート酸化膜、ＯＮ膜や、ＴａＯ₂膜、ＰＳ
Ｔ膜、キャパシタ誘電体膜等により形成される。なお、
ここでは電気フューズ１２０としてキャパシタを用いる
例を挙げるが、高電圧を印加することによりブローされ
るプログラム素子であればこれに限定されず、たとえば
ゲート−ソース／ドレインエッジや、ゲートサイドウォ
ールを挟んだゲート−配線間膜等をブローするように構
成してもよい。

【００７４】電気フューズ１２０をブローする際には、
ノードＹに高電圧を印加し、トランジスタＴ１６をオン
させる。電気フューズ１２０をブローすると、ノードＸ
の電流量が変化する。なお、トランジスタＴ１５は、ノ
ードＸの状態に基づき電圧供給量を調整する。

【００７５】リセット信号ＲＳＴは、トランジスタＴ１
７への高電圧の印加を停止させるために使用する。これ
により、所定のタイミング以外（たとえば、プログラム
時とプログラム情報のリード時以外）には、電気フュー
ズ１２０の膜に電気的にストレスが掛からないようにす
る。これにより、膜の信頼性が向上する。

【００７６】スイッチ１１７は、転送信号ＴＧに応答し
て、ノードＸとラッチ１１８とを接続する。これによ
り、ラッチ１１８にプログラム情報が転送される。ラッ
チ１１８からは、信号ａ１が出力される。また、インバ
ータ１１９は、ラッチ１１８の信号を反転して信号ａ２
を出力する。

【００７７】比較回路１１４のそれぞれは、コモンノー
ドＺと接地電位との間に直列に接続されるシリアルトラ
ンジスタ（トランジスタＴ１２、Ｔ１１およびＴ１０）
を含む。トランジスタＴ１２のゲート電極は、電源電位
と接続される。

【００７８】トランジスタＴ１０のゲート電極はそれぞ
れ、ロウ方向のバンクアドレス信号ＲＡＣＴ、／ＲＡＣ
Ｔ、ロウアドレス信号ＡｄｄＲ０、／ＡｄｄＲ０、Ａｄ
ｄＲ１、／ＡｄｄＲ１等を受ける。これらのアドレス
（総称的に、入力アドレスＡｄｄＲと記す）は、上述し
たようにマルチプレクサ２９から出力される。

【００７９】トランジスタＴ１１のゲート電極はそれぞ
れ、対応するプログラム／ラッチ回路１１２の出力する
信号ａ１または信号ａ２を受ける。比較回路１１４のそ
れぞれは、対応するプログラム／ラッチ回路１１２の出
力（信号ａ１または信号ａ２）と入力アドレスＡｄｄＲ
とに応じてコモンノードＺの電位を変化させる。

【００８０】次に、転送信号ＴＧおよびリセット信号Ｒ
ＳＴの発生について、図７を用いて説明する。図７は、
転送信号ＴＧおよびリセット信号ＲＳＴについて説明す
るためのブロック図であり、自動プログラム制御部４０
に含まれる。図７に示す回路は、１／２分周回路１３
０、カウンタ／マルチプレクサ１３１、フリップフロッ
プ１３２および遅延回路１３４を含む。１／２分周回路
１３０は、クロックイネーブル信号ＣＫＥが入力された
後に受けるクロック信号ＣＬＫを分周する。カウンタ／
マルチプレクサ１３１は、１／２分周回路１３０の出力
をカウントし、順次クロック信号を出力する。カウンタ
／マルチプレクサ１３１から出力される第１番目のクロ
ック信号は、高電圧信号Ｖｇの電圧レベルを上昇（電気
フューズのブロー状態の読出）するタイミングを決定す
る。第２番目のクロックＴＧ１、第３番目のクロックＴ
Ｇ２、…、第（Ｎ＋１）番目のクロックＴＧＮは、それ
ぞれ転送信号ＴＧとして使用される。クロック信号ＴＧ
Ｎが発生すると、カウンタ／マルチプレクサ１３１は、
その動作を停止する。クロック信号ＴＧＮに応答して、
フリップフロップ１３２がセットされる。フリップフロ
ップ１３２から、リセット信号ＲＳＴが出力される。遅
延回路１３４はリセット信号ＲＳＴを遅延して出力す
る。フリップフロップ１３２は、遅延回路１３４の出力
に応じてリセットされる。

【００８１】プリチャージ信号／ＺＰＲＥについて、図
８および図９を用いて説明する。図８は、プリチャージ
信号／ＺＰＲＥを発生する回路について説明するための
図である。図９は、図８に示す回路の動作を説明するた
めのタイミングチャートである。

【００８２】図８に示す回路は、ＯＲ回路１３５、ＡＮ
Ｄ回路１３６およびワンショットパルス発生回路１３７
を含む。図８に示す回路は、ロウアクセスまたはコラム
アクセスに関する制御回路に含まれる。ＯＲ回路１３５
は、コラムアクセスに関するコマンドまたはロウアクセ
スに関するコマンドを受ける。ＡＮＤ回路１３６は、ク
ロック信号ＣＬＫおよびＯＲ回路１３５の出力を受け
る。ワンショットパルス発生回路１３７は、ＡＮＤ回路
１３６の出力を受けてワンショットのパルス信号（プリ
チャージ信号／ＺＰＲＥ）を出力する。

【００８３】図９を参照して、クロック信号ＣＬＫが、
時刻ｔ０、ｔ１、ｔ２で立上がる。これに対し、コマン
ドが、時刻ｔ０、ｔ１、ｔ２で取込まれる。プリチャー
ジ信号／ＺＰＲＥは、時刻ｔ０、ｔ２から微小時間経過
した後にＨレベルに立上がる。プリチャージ信号／ＺＰ
ＲＥがＨレベル（または、プリチャージ信号ＺＰＲＥが
Ｌレベル）の期間ｔが、冗長（スペア）判定のための判
定時間となる。

【００８４】次に、本発明の実施の形態１におけるプロ
グラム部の動作についてタイミングチャートである図１
０〜図１２を用いて説明する。

【００８５】図１０は、プログラム部２０におけるプロ
グラム時の動作を説明するためのタイミングチャートで
ある。図１０を参照して、時刻ｔ０において電源が投入
される。時刻ｔ１においてプログラムサイクルが設定さ
れる。信号ＰＲＧ、および信号ＰＲＧ０〜ＰＲＧｎによ
り、選択されたプログラムブロック（ここでは、１つの
プログラムアドレス）に高電圧信号が供給される。プロ
グラム電圧Ｖｇが上昇する。救済アドレスであるプログ
ラムアドレスＡｄｄＢが与えられる。

【００８６】ノードＹに、高電圧ＶＰＰが印加される。
既にブローされているものに対しては、ノードＸの電位
は、時刻ｔ１直後にＨレベルに立上がる（図中記号
ｂ）。ブロー対象のものについては、徐々にノードＸの
電圧がＨレベルになっていく（図中記号ａ）。

【００８７】所定の間隔（時刻ｔ２、ｔ４、…）で、プ
ログラムチェックサイクルがＮ回設定される。各回ごと
に、プリチャージ信号ＺＰＲＥをＬレベルに設定して、
コモンノードＺをＨレベルにする。転送信号ＴＧを活性
状態にして、ラッチ１１８にプログラム情報（ノードＸ
の状態）を転送する。

【００８８】マルチプレクサ２９を介して、プログラム
アドレスＡｄｄＢを入力アドレスＡｄｄＲとして比較回
路１１４に与える。電気フューズ１２０がブローされた
場合（プログラム完了状態）には、コモンノードＺはプ
リチャージされた後Ｈレベルを維持し、スペア判定結果
ＯＵＴはＬレベルを維持する。電気フューズ１２０がブ
ローされていない場合（未プログラム状態）、プリチャ
ージが行われず、スペア判定結果ＯＵＴはＨレベルであ
る。時刻ｔ５においてプログラム判定がなされ、プログ
ラムが完了していればプログラムサイクルを終了させ
る。

【００８９】図１１は、プログラム部２０におけるプロ
グラム情報のリードおよびラッチへ転送を説明するため
のタイミングチャートである。プログラム情報のリード
動作は、チップ活性化時、バンク活性化時、もしくは電
源投入時に一度実施する。なお、図１１は、クロックイ
ネーブル信号ＣＫＥが入力（Ｈレベルに活性化）されて
から、プログラム情報のリード動作が実行する例を示し
ている。リード動作では、プログラム電圧Ｖｇを上昇さ
せる。続いて、転送信号ＴＧを活性化して、プログラム
情報をラッチに転送する。

【００９０】リード動作が終了すれば、リセット信号Ｒ
ＳＴにより、プログラム電圧ＶｇをＬレベルに設定す
る。これにより、電気フューズ１２０へのストレスの印
加を防止する。

【００９１】自動プログラム制御部４０の制御に基づ
き、プログラム情報を複数回に分割してリードする。す
なわち、１回のリード動作で、複数のプログラム構成部
２２のすべてから一度にプログラム情報を読出すのでは
なく、１回のリード動作で所定数のプログラム情報（た
とえば１つプログラムブロック）を読出す。これによ
り、高電圧の発生に伴う周辺素子への影響を抑える。な
お、スペア数が少ない場合は、１回であってもよい。な
お、図１１においては、２サイクルに一度、リード動作
を実行する場合を示している。

【００９２】時刻ｔ０において電源を投入する。時刻ｔ
１において、クロックイネーブル信号ＣＫＥが入力され
る。時刻ｔ２において、１のプログラムブロックに対し
てプログラム情報のリード動作（ＰＲＧ ＲＥＡＤ１）
を指定する。時刻ｔ４において、１のプログラムブロッ
クに対してプログラム情報のリード動作（ＰＲＧ ＲＥ
ＡＤ２）を指定する。時刻ｔ１以降は、図示しないクロ
ックリカバリ回路等の初期設定サイクルが同時並列的に
実行されている場合があり、内部クロック信号がまだ完
全に波形成形されていない可能性もある。したがって、
ここでのクロック信号は、外部クロック信号ＣＬＫを用
いて動作させる。クロックリカバリ回路等の初期設定が
完了するまでは、外部クロック信号ＣＬＫを内部クロッ
ク信号として動作し、クロックリカバリ回路がロックし
た場合にはクロックリカバリ回路からの出力クロックを
内部クロック信号として利用する。この場合、マルチプ
レクサによるクロック信号の切換を行う。

【００９３】クロック信号ＣＫＥが入力されると、プロ
グラム電圧Ｖｇが上昇する。リード動作時（時刻ｔ２、
時刻ｔ４）、プログラムアドレスＡｄｄＢをすべてＨレ
ベルにして、ノードＸをＬレベルに初期設定する。電気
フューズ１２０がブローされている場合には、ノードＸ
の電圧がＬレベルからＨレベルに立上がる。転送信号Ｔ
Ｇを活性化させることにより、プログラム情報がラッチ
１１８に転送される。

【００９４】図１２は、メモリセルアレイに対するアク
セス時の動作について説明するためのタイミングチャー
トである。図１２を参照して、クロック信号ＣＬＫの立
上がりに応答して、書込コマンド（ＷＲＩＴＥ）や、リ
ードコマンド（ＲＥＡＤ）等のコマンドが入力された場
合について説明する。図１２においては、時刻ｔ１にお
いて書込コマンドＷＲＩＴＥが、時刻ｔ３およびｔ５に
おいて読出コマンドＲＥＡＤが入力されている。

【００９５】この場合、プログラムアドレスＡｄｄＢお
よびプログラム電圧Ｖｇを、Ｌレベルにする。プログラ
ム電圧ＶｇがＬレベルの状態にするため、電気フューズ
１２０には、電気的なストレスが印加されない。

【００９６】コマンドの入力のタイミングで、プリチャ
ージ信号ＺＰＲＥをＬレベルさげ、コモンノードＺをＨ
レベルに一旦充電する。その後、入力アドレスＡｄｄＲ
とプログラム状態とを比較する。比較結果に応じて、ス
ペア判定結果ＯＵＴが変化する。なお、この場合の入力
アドレスＡｄｄＲは、ロジック回路ブロック１００１の
出力に基づくものである。

【００９７】プログラムされている（冗長使用）場合に
は、スペア判定結果ＯＵＴは、Ｌレベルになる。それ以
外（冗長非使用）の場合には、スペア判定結果ＯＵＴ
は、Ｈレベルである。

【００９８】ところで、電気フューズ１２０に不良があ
る場合、プログラムを行なうことができないため、正常
動作が保証されない。そこで、電気フューズ１２０の初
期不良をチェックする初期不良チェック回路について、
図１３を用いて説明する。図１３は、電気フューズ１２
０の初期不良をチェックするための初期不良チェック回
路１３０について説明するための図である。図１３に示
すプログラム／ラッチ回路１２２ａ、１２２ｂ、１２２
ｃ、…は、プログラム／ラッチ回路１１２の回路構成に
加えてスイッチ１２３を含む。以下、プログラム／ラッ
チ回路１２２ａ、１２２ｂ、１２２ｃ、…を、総称的に
プログラム／ラッチ回路１２２と称す。スイッチ１２３
は、ノードＸに接続されている。スイッチ１２３は、初
期不良チェック時にデコード信号を受ける。当該デコー
ド信号により、スイッチ１２３は開閉する。

【００９９】初期不良チェック回路１３０は、トランジ
スタＴ２０、Ｔ２１、Ｔ２２およびＴ２３、定電流源１
３１、ならびにインバータ１３３を含む。トランジスタ
Ｔ２２およびＴ２３は、ＮＭＯＳ型トランジスタであ
り、カレントミラー回路を構成する。トランジスタＴ２
０およびＴ２１は、ＰＭＯＳ型トランジスタである。ト
ランジスタＴ２０は、電源電位と定電流源１３１との間
に接続される。トランジスタＴ２１は、電源電位とノー
ド１３２との間に接続される。トランジスタＴ２０およ
びＴ２１のそれぞれのゲート電極は、定電流源１３１と
接続される。

【０１００】トランジスタＴ２２は、スイッチ１２３と
接地電位との間に接続される。トランジスタＴ２３は、
ノード１３２と接地電位との間に接続される。トランジ
スタＴ２２およびＴ２３のゲート電極は、ともにスイッ
チ１２３に接続されている。定電流源１３１は、基準電
圧源に基づき定電流を発生させる。なお、外部掃引によ
り電流を供給する構成を取ってもよい。

【０１０１】トランジスタＴ２２およびＴ２３から構成
されるカレントミラー回路は、定電流源１３１の電流と
スイッチ１２３を介して受けるノードＸの電流とを比較
する。ノード１３２の電圧レベルは、当該比較結果によ
り変化する。初期不良チェック回路１３０の出力ノード
１３４は、インバータ１３３を介してノード１３２の電
圧に応じて変化する。

【０１０２】プログラム実行時以前において、電気フュ
ーズ１２０が不良である場合と正常な場合とで、ノード
Ｘの電流量が異なる。したがって、デコード信号に従い
スイッチ１２３を閉めることにより、初期不良チェック
回路１３０の出力ノード１３４は、電気フューズの正常
／不良に応じてその電圧レベルを変化させることにな
る。

【０１０３】なお、初期不良チェック回路１３０を用い
て、電気フューズ１２０が正常にブローにされたか否か
についてのチェックすることも可能である。初期不良の
チェックの場合には定電流源１３１で発生する電流を微
量とし、ブロー後のチェックには、初期不良チェック時
よりも大きな電流を掃引する。なお、いずれの電流をも
使用できるように、たとえば、スイッチ回路を設けて、
複数の電流を選択的に切換えて使用できるようにする。

【０１０４】また、初期不良チェック回路１３０とプロ
グラム／ラッチ回路１２２のそれぞれとの間にスイッチ
回路を設け、選択的にいずれか１つのプログラム／ラッ
チ回路１２２と初期不良チェック回路１３０とが接続さ
れるようにする。これにより、複数のプログラム／ラッ
チ回路１２２で、初期不良チェック回路１３０を共有す
ることが可能となる。

【０１０５】ここで、初期不良チェック回路１３０によ
り検出された不良プログラム素子を除去するための構成
について、図１４および図１５を用いて説明する。図１
４および図１５は、不良のプログラム素子を除去するた
めの回路構成を説明するための図である。図１４に示す
プログラムユニット１０１ａ、１０１ｂ、１０１ｃ、１
０１ｄのそれぞれは、上述したプログラムユニット１０
１と同様の回路構成を有し、各々は１組のプログラムア
ドレスに対応している。

【０１０６】プログラムユニット１０１ａ〜１０１ｄの
それぞれに対応して、保持回路１４３ａ〜１４３ｄのそ
れぞれを配置する（以下保持回路１４３と称する）。保
持回路１４３ａ〜１４３ｄのそれぞれは、コモンノード
Ｚａ〜Ｚｄのそれぞれをプリチャージする。保持回路１
４３は、トランジスタＴ８およびＴ９、ならびにインバ
ータ１４４から構成される。

【０１０７】トランジスタＴ８およびＴ９は、電源電位
と対応するコモンノードとの間に接続されている。イン
バータ１４４は、コモンノードと接続されている。トラ
ンジスタＴ９のゲート電極は、インバータ１４４の出力
を受ける。トランジスタＴ８のゲート電極は、プリチャ
ージ信号（ＺＰＲＥａ〜ＺＰＲＥｄ）を受ける。トラン
ジスタＴ８は、プリチャージ信号に応じて、対応するコ
モンノードに電圧を供給する。

【０１０８】保持回路１４３を制御するプリチャージ信
号の発生回路の一例について、図２７を用いて説明す
る。図２７は、保持回路１４３を制御するプリチャージ
信号の発生回路の一例について説明するための図であ
る。図２７に示す回路は、プログラム構成回路１０６お
よびＡＮＤ回路１４９を受ける。ＡＮＤ回路１４９は、
対応するプログラムユニットが受けるバンクアドレス信
号とプログラム構成回路１０６の出力とプリチャージ信
号／ＺＰＲＥとを受け、プリチャージ信号ＺＰＲＥａを
出力する。これにより、バンク毎に独立して、コモンノ
ードに電源が供給される。

【０１０９】図１４を参照して、コモンノードＺａ〜Ｚ
ｄに対して、選択回路１４５を配置する。選択回路１４
５は、スイッチ１４７ａ、１４７ｂ、１４７ｃおよび１
４７ｄを含む。選択回路１４５は、選択信号ＳＥＬ／オ
ール選択信号ＡＬＬを受ける。オール選択信号ＡＬＬが
入力された場合、スイッチ１４７ａ〜１４７ｄはすべて
オンする。これによりコモンノードＺａ〜Ｚｄのそれぞ
れの出力は、後述するシフトレジスタ１４８に伝達され
る。

【０１１０】選択信号ＳＥＬが入力された場合には、ス
イッチ１４７ａ〜１４７ｄのうち対応するスイッチがオ
ンする。オン状態にあるスイッチを介して、対応するコ
モンノードの電圧は後述するシフトレジスタ１４８に伝
達される。

【０１１１】シフトレジスタ１４８は、選択回路１４５
の出力を受ける。シフトレジスタ１４８は、シフト信号
ＳＦＴに応答して入力信号を出力ノードＯＵＴａ、ＯＵ
Ｔｂ、ＯＵＴｃに伝達する。図１４においては、スイッ
チ１４７ａ〜１４７ｃのそれぞれが、出力ノードＯＵＴ
ａ〜ＯＵＴｃのそれぞれと接続状態にある。

【０１１２】図１４に示すプログラムユニット１０１ｃ
において、プログラム素子の不良が検出された場合につ
いて、図１５を用いて説明する。図１５を参照して、選
択信号ＳＥＬにより、スイッチ１４７ｃを除くスイッチ
１４７ａ、１４７ｂ、１４７ｄのそれぞれをオンする。
シフトレジスタ１４８は、シフト信号ＳＦＴに応答し
て、スイッチ１４７ｃに代わってスイッチ１４７ｄと出
力ノードＯＵＴｃとを接続する。この結果、プログラム
ユニット１０１ｄが、プログラムユニット１０１ｃに代
わって動作することになる。なお、シフトレジスタ１４
８の構成は、後述する図３２以降での説明と同様の回路
構成でよい。

【０１１３】次に、スペアメモリセルのテストを行なう
ための回路構成について、図１６を用いて説明する。図
１６は、スペアメモリセルのテストを行なうためのテス
ト回路の構成を説明するための図である。図１６を参照
して、スイッチ１１７に対し、テスト回路１５０を設け
る。テスト回路１５０は、スイッチ１５１および１５２
を含む。スイッチ１５１は、一方の端子がスイッチ１１
７とラッチ１１８との接続ノードに接続され、他方の端
子が電源電位に接続される。スイッチ１５２は、一方の
端子がスイッチ１１７とラッチ１１８との接続ノードに
接続され、他方の端子が接地電位に接続される。

【０１１４】スイッチ１５１または１５２をオンするこ
とにより、ラッチ１１８でラッチするプログラム情報を
強制的に書換えることが可能となる（固定する）。すな
わち、電気フューズ１２０のプログラム状態によらず、
任意にプログラム状態を作り出すことが可能となる。た
とえば、プログラム構成回路１１６を非プログラム状態
に戻したい場合には、スイッチ１５２をオンする。この
ようにして、スペアメモリセルのテストを任意に行なう
ことが可能となる。なお、この場合、プリチャージを決
定するプログラム認識回路１０５については、冗長を完
全に非使用化するため、ＮＡＮＤ回路Ｎ３にさらにリセ
ットモードを指定する信号を入力するように構成する。

【０１１５】なお、スペアメモリセルのテスト時以外
は、スイッチ１５１および１５２はともにオフにしてお
く。この場合、プログラム／ラッチ回路１１２ａ、１１
２ｂ、１１２ｃ、…のそれぞれは、上述したように動作
する。

【０１１６】次に、プログラム構成回路の他の例につい
て、図１７を用いて説明する。図１７は、プログラム構
成回路の構成の一例を説明するための図である。図１７
に示すプログラム／ラッチ回路１５５ａ、１５５ｂ、１
５５ｃは、プログラム構成回路１５７を含む。プログラ
ム構成回路１５７は、ダイオード１２１に代わって、セ
ルフブースト回路１５６を備える。

【０１１７】セルフブースト回路１５６は、トランジス
タＴ２５、Ｔ２６、Ｔ２７、Ｔ２８およびＴ２９、なら
びにインバータ１５７を含む。トランジスタＴ２５およ
びＴ２６は、ＰＭＯＳ型トランジスタであり、トランジ
スタＴ２７〜Ｔ２９は、ＮＭＯＳ型トランジスタであ
る。トランジスタＴ２７のゲート電極およびインバータ
１５７は、プログラムアドレス（バンクアドレス信号Ｒ
ＡＣＴＢ、またはロウアドレス信号ＡｄｄＲ）を受け
る。トランジスタＴ２８のゲート電極は、インバータ１
５７の出力を受ける。

【０１１８】トランジスタＴ２５は、一方の導通端子は
電源電圧と接続され、他方の導通端子はトランジスタＴ
２７の一方の導通端子とトランジスタＴ２６のゲート電
極とに接続される。トランジスタＴ２７の他方の導通端
子は、接地電位と接続される。トランジスタＴ２６は、
一方の導通端子は電源電圧と接続され、他方の導通端子
はトランジスタＴ２８およびＴ２９の一方の導通端子と
トランジスタＴ２５のゲート電極とに接続される。トラ
ンジスタＴ２８の他方の導通端子は、接地電位と接続さ
れ、ゲート電極にインバータ１５７の出力を受ける。

【０１１９】この場合、ＮＭＯＳトランジスタＴ３０
を、トランジスタＴ１５に代わってノード１２５とノー
ドＹとの間に接続する。セルフブースト回路１５６は、
外部から入力されるアドレス信号をトランジスタＴ３０
のゲート電極に完全に伝達させる。

【０１２０】次に、図１７に示す構成に対し、プログラ
ム状態の検出精度を向上させるための構成について図１
８を用いて説明する。図１８は、図１７に示す構成に対
し、プログラム状態の検出精度を向上させるための構成
を説明するための図である。図１８を参照して、プログ
ラム／ラッチ回路１６０ａ、１６０ｂ、１６０ｃは、プ
ログラム構成回路１６２を含む。プログラム構成回路１
６２は、上述したプログラム構成回路１５７の構成要素
に対しさらにトランジスタＴ３１、３２、３３を含む。
トランジスタＴ３１およびＴ３２は、ＮＭＯＳ型トラン
ジスタであり、カレントミラー回路を構成する。トラン
ジスタＴ３１の一方の導通端子は、ノードＸに接続さ
れ、他方の導通端子は接地電位に接続されている。トラ
ンジスタＴ３２の一方の導通端子は、スイッチ１１７に
接続され、他方の導通端子は接地電位に接続されてい
る。トランジスタＴ３３はＰＭＯＳ型トランジスタであ
り、トランジスタＴ３２の一方の導通端子と電源電位と
の間に接続されている。トランジスタＴ３３のゲート電
極には、基準電流発生回路１６４を接続する。

【０１２１】基準電流発生回路１６４は、スイッチ１６
５および１６６、トランジスタＴ３４およびＴ３５、な
らびに定電流源１６７および１６８を含む。スイッチ１
６５は、トランジスタＴ３３のゲート電極とトランジス
タＴ３４のゲート電極との間に接続される。スイッチ１
６６は、トランジスタＴ３３のゲート電極とトランジス
タＴ３５のゲート電極との間に接続される。トランジス
タＴ３４およびＴ３５は、ともにＰＭＯＳ型トランジス
タである。トランジスタＴ３４は、電源電位と定電流源
１６７との間に接続され、ゲート電極は定電流源１６７
と接続される。トランジスタＴ３５は、電源電位と定電
流源１６８との間に接続され、ゲート電極は定電流源１
６８と接続される。

【０１２２】スイッチ１６５をオンすると、トランジス
タＴ３３が導通状態になる。これによりトランジスタＴ
３３を介して流れる電流（基準電流）とノードＸの電流
量とが比較される。比較結果により、トランジスタＴ３
３とＴ３２との接続ノードの電位が決定される。この結
果、ノードＸにおける電流の変化を高精度に検出するこ
とが可能となる。なお、図１８においては、２つの定電
流源１６７および１６８を示しているが、一方は初期不
良チェック用に微小電流を供給し、他方はプログラム完
了後のブロー確認およびリード動作用に大電流を供給す
る。なお、ブロー確認用の基準電流と、リード動作時の
基準電流との間に差を設ける（ブロー確認用の基準電流
＞リード動作時の基準電流）ならば、さらに定電流源と
スイッチとを追加して、３つの基準電流を使い分けるよ
うに構成する。

【０１２３】［実施の形態２］本発明の実施の形態２に
おけるアレイ構成について、図１９を用いて説明する。
図１９は、本発明の実施の形態２におけるアレイ構成に
ついて説明するための図である。なお実施の形態２の全
体構成は、基本的に図１と同じである。図１９に示すメ
モリセルアレイは、センスアンプ帯２１４８とサブワー
ドドライバ帯２１５０とに囲まれたメモリセルアレイ単
位（バンク）に細分化されている。メモリセルアレイ
は、メモリセルアレイ単位ごとに活性化される。各行に
対応してメインロウデコーダ、メインワードドライバ群
が設けられ、各列に対応してＩ／Ｏセクタ２１５２が設
けられている。

【０１２４】メインワード線ＭＷＬは、各メモリセルア
レイ単位を跨いで設けられ、対応するサブワードドライ
バを活性化させる。サブワードドライバの活性化に応じ
て、対応するサブワード線ＳＷＬが活性化される。セン
スアンプは、メモリセルアレイ単位を挟んで交互に配置
される構成となっている。活性化させる領域（バンク）
の選択線とセンス選択線とが交差する領域に属するセン
スアンプが活性化される。

【０１２５】コラム（列）を選択するＹＳ線は、階層構
造（メインＹＳ線ＭＹＳ、サブＹＳ線ＳＹＳ）を有す
る。メインＹＳ線ＭＹＳおよびサブＹＳ線ＳＹＳとは、
メモリセルアレイ単位の行方向に沿って、センスアンプ
帯を横切るように配置されている。

【０１２６】ロウ（行）方向に沿って配置されるメイン
ＹＳ線ＭＹＳと、ＹＳセグメントデコーダ２１６０から
の出力に応じて制御されるサブＹＳデコーダ２２１０と
により、サブＹＳ線ＳＹＳが活性化される。この結果、
ゲート回路２１６２は、コラム（列）方向の選択、すな
わち選択されたメモリセルの接続するビット線対の電位
レベルを増幅するセンスアンプとメインデータ線対Ｍ−
Ｉ／Ｏとを選択的に接続する（なお、Ｉ／Ｏは、入力／
出力を表わす）。なお、読出データ／書込データを独立
して転送することが可能なように、リード線とライト線
とが分離されているが、ここでは、１対のデータ線とし
て総称する。書込／読出データの授受は、グローバルデ
ータバスＧＩＯ（ＧＩＯ１、ＧＩＯ２を含む）とインタ
フェース２３３６を介して行われる。

【０１２７】メインＹＳ線ＭＹＳおよびサブＹＳ線ＳＹ
Ｓが活性化されることにより、ＹＳ線ＭＹＳおよびＳＹ
Ｓと活性化されるバンク選択線とが交差する領域（バン
ク）が活性化される。活性化された領域（バンク）から
は、たとえば４センスアンプごとに１データが読出され
る。この読出データは、メモリセルアレイ上をワード線
と直交する方向に走るメインデータ線対Ｍ−Ｉ／Ｏを通
じて読出／書込アンプ（以下、Ｒ／Ｗアンプ）２１５４
に伝達される。その後、周辺回路上やデータバス領域を
介して、たとえば、図３に示すデータ入出力回路１５に
読出データが伝達される。さらに、図１に示すメモリ／
ロジックシステムにおいては、ロジック回路ブロック１
００１に読出データが伝達される。

【０１２８】ロウ系の選択動作について説明する。ロウ
アドレス信号に応じて、メインワードドライバ２１５６
により、メインワード線ＭＷＬが選択的に活性化され
る。続いて、サブワードドライバ２１６８が活性化され
る。これに応じて、サブワード線ＳＷＬが活性化され、
選択されたメモリセルに接続されているアクセストラン
ジスタが導通状態となる。この結果、選択されたメモリ
セル行に対応して設けられるビット線対２１５８にデー
タが出力される。

【０１２９】次にコラム方向の選択動作を説明する。セ
グメントＹＳドライバ２１６０によって、メインＹＳ線
ＭＹＳが活性化される。サブＹＳデコーダ２２１０によ
って、サブＹＳ線ＳＹＳが活性化される。この結果、選
択的に対応するゲート回路２１６２が活性状態となり、
メインデータ線対Ｍ−Ｉ／Ｏを介して読出データが外部
に出力される。

【０１３０】ロウ方向のスペア構成であるスペアロウ部
２３００は、正規のバンクと別領域に配置される。スペ
アロウ部２３００は、不良メモリセルを含むメモリセル
行を救済するスペアメモリセル行を含む。プログラム部
２０におけるプログラム情報に応じて、スペアメモリセ
ル行を選択することにより、不良メモリセルを含むメモ
リセル行の救済が行なわれる。

【０１３１】コラム方向に関しては、メモリセルアレイ
単位ＭＣＡＵとは別の領域であるスペアコラム部２５０
０に、スペア構成が設けられている。スペアコラム部２
５００は、不良メモリセルを含むメモリセル列を救済す
るスペアメモリセル列を含む。プログラム部２０におけ
るプログラム情報に応じて、不良メモリセルを含むメモ
リセル列の救済が行なわれる。

【０１３２】なお図１９では、スペアコラム部２５００
の構成例が、メモリセルアレイ単位ＭＣＡＵ０の片側に
示されている。このスペアコラム部２５００を挟んで対
称的にメモリセルアレイ単位ＭＣＡＵが配置される構成
となってもよい。

【０１３３】スペアコラム部２５００では、メインワー
ド線ＭＷＬの活性化とバンク選択線の活性化に応じて活
性化されるサブワードドライバ２１６８ｂとに応じて、
サブワード線ＳＷＬが活性化される。スペアメモリセル
列の選択は、スペアＹＳドライバ２２００ｂとスペアサ
ブＹＳ線とによって行われる。ゲート回路２１６２ｂ
は、スペアサブＹＳ線により活性化する。ゲート回路２
１６２ｂは、スペアコラム部において選択されたスペア
メモリセル列とスペアＩ／Ｏ線対ＳＭ−Ｉ／Ｏとを選択
的に接続する。

【０１３４】スペアコラム部２５００から出力される読
出データは、ゲート回路２１６２ｂの活性化に従い、ス
ペアＩ／Ｏ線対ＳＭ−Ｉ／Ｏに選択的に伝達される。ス
ペア判定の結果により、メインＩ／Ｏ線対およびスペア
Ｉ／Ｏ線対とグローバルデータバスとの接続関係を変え
る。コラム系のスペア救済情報（プログラム情報）は、
たとえば、ロウ系と同様、プログラム部２０に格納する
ことができる。

【０１３５】ここで、スペアサブＹＳ線は、救済アドレ
スと入力アドレスとの比較結果にかかわらず常に活性化
することができるため、リード時のアクセスを高速化す
ることが可能となる。

【０１３６】次に、図１９に示すメモリセルアレイのサ
ブワードドライバ部の詳細な構成について図２０を用い
て説明する。図２０は、図１９に示すメモリセルアレイ
のサブワードドライバ部の詳細な構成を説明するための
図である。図２０においては、１つのメインワード線Ｍ
ＷＬが、各バンクにおいて４本のサブワード線を制御す
る。４本の選択線ＳＬのうちの一つが活性化することに
より、４本のサブワード線ＳＷＬのうちの一つが選択状
態となる。

【０１３７】サブワードドライバ８０００は、選択トラ
ンジスタ８１００と、トランジスタ８１０２、８１０４
および８１０６とを含む。選択トランジスタ８１００
は、メインワード線ＭＷＬと内部ノードｎ１との間に設
けられる。トランジスタ８１０２は、ノードｎ１にゲー
トが接続され、いずれか１つの選択線ＳＬとサブワード
線ＳＷＬとの間に接続される。トランジスタ８１０４
は、サブワード線ＳＷＬとノードｎ１との間に設けら
れ、ゲート電極はトランジスタ８１０２が接続される選
択線ＳＬに接続される。トランジスタ８１０６は、サブ
ワード線ＳＷＬと接地電位との間に設けられ、ゲート電
極はリセット線ＲＳＬのいずれか１本に接続される。そ
の他のメインワード線ＭＷＬおよびサブワード線につい
ても同様の構成が成立している。

【０１３８】メインワード線ＭＷＬおよびバンク選択線
ＢＳＬが活性化し、かつ選択線ＳＬのいずれか１つが活
性化することで、対応するサブワード線ＳＷＬが活性状
態（高電位ＶＰＰ）になる。さらにリセット線ＲＳＬの
いずれか１つが選択的に活性化することにより、対応す
るサブワード線ＳＷＬが接地電位ＧＮＤに放電される。
なお選択線ＳＬとリセット線ＲＳＬとは相補的な関係に
ある。

【０１３９】待機時は、バンク選択線ＢＳＬおよび選択
線ＳＬは接地電位ＧＮＤにあり、リセット線ＲＳＬが電
源電位ＶＣＣにある。

【０１４０】活性化時においては、対応するリセット線
ＲＳＬを接地電位ＧＮＤとし、活性化すべきサブワード
線ＳＷＬに対応するバンク選択線ＢＳＬを活性化（昇圧
電位ＶＰＰ）する。続いてメインワード線ＭＷＬを活性
化（ＶＰＰ）する。選択線ＳＬのうちのいずれか１つの
電位レベルを昇圧電位レベルＶＰＰに昇圧する。対応す
るサブワード線ＳＷＬの電圧レベルは、昇圧電位レベル
ＶＰＰに変化する。サブワード線ＳＷＬの活性化後、バ
ンク選択線ＢＳＬは、接地電位ＶＳＳになり状態をラッ
チする。

【０１４１】リセット動作時には、バンク選択線ＢＳＬ
を電源電位ＶＣＣにし、かつ選択線ＳＬを接地電位ＧＮ
Ｄにする。さらに、リセット線ＲＳＬを電源電位ＶＣＣ
にすることで、サブワード線ＳＷＬに貯えられた電荷が
放電する。このようにサブワードドライバ８０００を４
つのトランジスタ（ＮＭＯＳトランジスタ）で構成する
ことが可能であり、素子数を削減することができる。

【０１４２】メインワード線ＭＷＬはワンショットパル
ス信号により活性化する。すなわち、選択されたワード
線に対応するサブワードドライバ８０００中のトランジ
スタ８１０２および８１０４により、メインワード線の
活性状態が一旦保持された後、メインワード線はリセッ
トされる。このような構成では、複数のバンクがメイン
ワード線方向に並んでいる場合においても、バンク選択
線ＢＳＬが活性化されない限りメインワード線の電位レ
ベルはサブワードドライバ８０００に影響を与えること
がない。これにより、ロウ方向に互いに隣接する２つの
バンクを独立に動作させることが可能となる。

【０１４３】次に、図１９におけるコラム系のアレイ構
成の詳細を、図２１を用いて説明する。図２１は、図１
９におけるコラム系のアレイ構成の一例を説明するため
の図である。ここでは、データ線は、リードデータ線Ｒ
ＩＯとライトデータ線ＷＩＯとで構成されている。リー
ドデータ線ＲＩＯは、ノイズ低減のためツイスト構成を
なしている。

【０１４４】センスアンプ回路部３０１０は、バンクア
ドレスとサブバンクアドレスとで選択される。センスア
ンプ回路部３０１０には、図示しないＰＭＯＳトランジ
スタとＮＭＯＳトランジスタとのクロスカップル構成に
よるセンスアンプと、ビット線対のイコライズを行なう
イコライズドトランジスタとが存在している。

【０１４５】図２１では、ビット線間の中央部にセンス
アンプが位置している。これにより、メモリセルからの
センスアンプノードまでの読出時間の高速化やイコライ
ズの高速化が可能となる。これは、センスアンプがビッ
ト線の中央部にあることで、センスアンプノードからビ
ット線端部までの抵抗が低減されるからである。

【０１４６】センスアンプ回路部３０１０の入出力ノー
ドは、リードゲートトランジスタ８４００および８４０
２のゲート電極とそれぞれ接続される。トランジスタ８
４００および８４０２のソースは、リードサブソース線
ＳＲＧＬにより選択的に接地電位に設定される。トラン
ジスタ８４００および８４０２のドレインは、それぞれ
対応するリードデータ線ＲＩＯに接続されている。

【０１４７】リード動作には、リードソース線を階層化
させたリードサブソース線ＳＲＧＬを用いる。リードサ
ブソース線ＳＲＧＬの電位は、選択されるコラムバンク
アドレスと、４個のセンスアンプ回路部３０１０のいず
れから読出すかを決定するメインＹＳ線とのＡＮＤ論理
で決定される。なお、所定の範囲指定が必要であれば、
当該範囲指定を示す信号を含めてＡＮＤ処理を行なう。

【０１４８】この場合、トランジスタ８４００および８
４０２のソースは、リードサブソース線ＳＲＧＬにより
選択的に接地電位とされる。トランジスタ８４００およ
び８４０２のソースをプリチャージレベルから接地電位
レベルに駆動することで、リードデータ線ＲＩＯにデー
タを伝達するリードゲート構成が取られている。

【０１４９】ライト動作には、ライトＹＳ線を階層化さ
せたライトサブＹＳ線ＲＳＹＳを用いる。ライトサブＹ
Ｓ線ＲＳＹＳの電位は、選択されるコラムバンクアドレ
スと、４個のセンスアンプのうちいずれにデータを書込
むかを決定するメインＹＳ線とのＡＮＤ論理で決定され
る。なお、範囲指定が必要であれば、当該範囲指定を示
す信号を含めたＡＮＤ論理でライトサブＹＳ線ＲＳＹＳ
の電位レベルを決定する。

【０１５０】そして、トランジスタ３０００、３００
２、３００４および３００６を動作させる。トランジス
タ３０００および３００２はライトサブＹＳ線ＲＳＹＳ
により導通状態となる。トランジスタ３０００および３
００２の一方の導通端子は、それぞれ対応するライトデ
ータ線ＷＩＯと接続される。トランジスタ３００４およ
び３００６のゲート電極は、ライト制御線ＷＣＬと接続
されている。トランジスタ３００４は、センスアンプ回
路部３０１０とトランジスタ３０００の他方の導通端子
との間に接続される。トランジスタ３００６は、センス
アンプ回路部３０１０と、トランジスタ３００２の他方
の導通端子との間に接続される。

【０１５１】トランジスタ３００４および３００６が、
ライト制御線ＷＣＬにより導通状態になると、ライトデ
ータ線ＷＩＯのデータがセンスアンプ回路部３０１０に
伝送されることになる。

【０１５２】トランジスタ３００４および３００６は、
ライトマスク動作を行なうためのトランスファーゲート
である。通常時においては、ライト制御線ＷＣＬをＨレ
ベルにプリチャージしておくことで、トランジスタ３０
０４および３００６をオンにする。これによりライトサ
ブＹＳ線ＲＳＹＳに従って選択されたセンスアンプ回路
部３０１０にデータが書込まれる。一方、センスアンプ
回路部３０１０へのデータ書込動作を中止させるライト
マスク動作を行なう場合、ライト制御線ＷＣＬをＬレベ
ルに変化させる。これにより、上記動作を強制的に停止
させる。なお、ライトマスク動作およびライトドライバ
構成については、後ほど詳細に説明する。

【０１５３】なお、上述した手法とは逆に、通常時にお
いては、ライト制御線ＷＣＬをＬレベルにプリチャージ
して（トランジスタ３００４および３００６をオフ）、
ライトサブＹＳ線ＲＳＹＳの状態にかかわらずセンスア
ンプ回路部３０１０へのデータの書込を中止し、必要な
タイミングでライト制御線ＷＣＬをＨレベルに変化させ
ることでライト動作を可能にさせることも可能である。

【０１５４】次に、図１９に示すスペアロウ部２３００
の構成の詳細を、図２２を用いて説明する。図２２は、
図１９に示すスペアロウ部２３００の構成を説明するた
めの図である。図２２に示す構成では、正規（ノーマ
ル）のメモリセルアレイ部におけるリードデータ線対Ｒ
ＩＯは、何度かのツイストを繰返した後にアレイ端部に
到着する。スペアロウ部２３００には、記憶素子とし
て、センスアンプ３００５が配置される。スペアビット
線対ＢＬＳ、／ＢＬＳは、センスアンプ３００５に対し
て設けられる。

【０１５５】センスアンプ３００５は、スペアサブＹＳ
線によりオン／オフするトランジスタを介して、データ
Ｉ／Ｏ線ＳＩＯと接続される。スペアビット線対ＢＬ
Ｓ、／ＢＬＳは短く、抵抗および容量が非常に小さいた
め、センスアンプ３００５の駆動能力が相対的に強い。
このため、スペアロウ部２３００では、上述したような
リードゲート構成ではなく、書込動作／読出動作に対し
てデータＩ／Ｏ線対ＳＩＯを使用するＩ／Ｏコモン構成
をとる。

【０１５６】正規の（ノーマル）メモリセルアレイ部と
別個のデータ入出力線を構成することにより、データ入
出力線の寄生容量および寄生抵抗を小さくすることがで
き、この結果、短時間での制御が可能となる。またこの
結果、センスアンプ３００５の駆動能力を相対的に強く
することが可能となる。

【０１５７】たとえば、バンク活性化後の最初のリード
時でも、ビット線容量が小さいため、センスアンプ３０
０５においてビット線対の電位差を高速に大きくするこ
とができる。また、十分に電位差が大きくなっていない
間にセンスアンプの入出力ノードとデータＩ／Ｏ線ＳＩ
Ｏとが接続されたとしても、データＩ／Ｏ線ＳＩＯの寄
生容量が小さいため、センスアンプの入出力ノードの電
位に影響を与えることはない。また、ライトマスク動作
に関しても、ライト制御線ＷＣＬにより制御されるトラ
ンスファーゲートをシリアル接続する必要がなく、アレ
イ端部におけるライトドライバの駆動を中止してデータ
Ｉ／Ｏ線ＳＩＯをフローティング状態にするだけでよい
ことになる。

【０１５８】なお、バンク活性化直後のライトマスク動
作におけるセンスアンプノードの誤動作を防ぐために、
ライト動作時において、スペアロウ部２３００における
サブＹＳ線の活性化タイミングは、ノーマルメモリセル
アレイ部のサブＹＳ線の活性タイミングに比べて遅くす
る。なお、このように遅くしても、データＩ／Ｏ線ＳＩ
Ｏの寄生容量が小さいため、タイミングマージは大き
い。

【０１５９】ここで、ライトマスク動作時においてライ
トドライバを非活性化するための回路構成について図２
３を用いて説明する。図２３は、ライトドライバをライ
トマスク動作時に非活性化するための回路構成について
説明するための図であり、アレイ端部に配置される。ラ
イト用グローバルデータバスＧＩＯ２から伝達されるデ
ータは、図２３に示すライトドライバ３０２０を介し
て、ライトデータ線対（記号ＷＩＯ、記号／ＷＩＯ）に
データが書込まれる。ライトデータ線ＷＩＯおよび／Ｗ
ＩＯは、それぞれ、図示しないセレクタを介してセンス
アンプに接続される。

【０１６０】ライトドライバ３０２０に対して、データ
ラッチ３０１２、マスクデータラッチ３０１４、インバ
ータ３０１６およびＡＮＤ回路３０１８を配置する。デ
ータラッチ３０１２は、グローバルデータバスＧＩＯ２
から伝送されるライトデータをラッチする。マスクデー
タラッチ３０１４は、マスクデータＭＳＫをラッチす
る。マスクデータＭＳＫは、ライト可能な場合にはＨレ
ベルに、ライトマスク動作の場合にはＬレベルに設定さ
れる。ＡＮＤ回路３０１８は、ライトパルスとマスクデ
ータラッチ３０１４の出力とを受ける。インバータ３０
１６は、ＡＮＤ回路３０１８の出力を反転する。

【０１６１】ライトドライバ３０２０は、トランジスタ
Ｔ４０〜Ｔ４４、Ｔ４５〜Ｔ４９を含む。トランジスタ
Ｔ４０、Ｔ４１、Ｔ４４およびＴ４５、Ｔ４６、Ｔ４９
は、ＰＭＯＳ型トランジスタである。トランジスタＴ４
２、Ｔ４３およびＴ４７、Ｔ４８は、ＮＭＯＳ型トラン
ジスタである。

【０１６２】トランジスタＴ４４は、電源電位とライト
データ線ＷＩＯとの間に接続され、ゲート電極にプリチ
ャージ信号／ＰＣを受ける。トランジスタＴ４９は、電
源電位とライトデータ線／ＷＩＯとの間に接続され、ゲ
ート電極にプリチャージ信号／ＰＣを受ける。プリチャ
ージ信号／ＰＣは、ライト動作時にＬレベルに設定され
る。プリチャージ信号により、ライトデータ線は電源電
位にプリチャージされる。

【０１６３】トランジスタＴ４０〜Ｔ４３は、電源電位
と接地電位との間に直列に接続される。トランジスタＴ
４１およびＴ４２のそれぞれのゲート電極は、データラ
ッチ３０１２の出力を受ける。トランジスタＴ４５〜Ｔ
４８は、電源電位と接地電位との間に直列に接続され
る。トランジスタＴ４６およびＴ４７のそれぞれのゲー
ト電極は、データラッチ３０１２の出力を受ける。トラ
ンジスタＴ４１とＴ４２との接続ノードはライトデータ
線ＷＩＯに接続されている。トランジスタＴ４６とＴ４
７との接続ノードがライトデータ線／ＷＩＯに接続され
ている。

【０１６４】トランジスタＴ４０およびＴ４５のそれぞ
れのゲート電極は、インバータ３０１６の出力を受け
る。トランジスタＴ４３およびＴ４８のそれぞれのゲー
ト電極は、ＡＮＤ回路３０１８の出力を受ける。

【０１６５】ライトデータとマスクデータＭＳＫとは同
じタイミングで同時にデータラッチ３０１２およびマス
クデータラッチ３０１４にそれぞれ保持される。これら
と同一のサイクルでライトパルスが伝達される。ライト
パルスの入力により、ライトドライバ３０２０は非活性
状態になる。このため、ライトデータ線対へのデータ書
込が強制的に中止することになる。

【０１６６】なお、ライトパルスとマスクデータＭＳＫ
とのレーシングにより、ライトドライバ３０２０がわず
かに活性化してしまう場合がある。このため、完全にラ
イトドライバの活性化を阻止する場合には、マスクデー
タＭＳＫをマスクデータラッチ３０１４に保持した後
に、ライトパルスを到着させるようにする。

【０１６７】次に、ライトマスク動作に係るメモリセル
アレイ部の構成を、図２４を用いて説明する。図２４
は、ライトマスク動作に係るメモリセルアレイ部の構成
を説明するための図である。図においては、ライト系の
みを示している。なお、スペア系も省略している。

【０１６８】図２４においては、４つのビット線対ＢＬ
Ｐ１〜ＢＬＰ４、およびこれらのビット線対にそれぞれ
接続するセンスアンプＳＡ１〜ＳＡ４を１つの繰返し単
位として配置する。センスアンプＳＡ１は、トランジス
タＴ５０およびＴ５１を介してライトドライバ３０２０
と接続されている。センスアンプＳＡ２は、トランジス
タＴ５０およびＴ５２、センスアンプＳＡ３は、トラン
ジスタＴ５０およびＴ５３、センスアンプＳＡ４は、ト
ランジスタＴ５０およびＴ５４を介してライトドライバ
３０２０に接続されている。トランジスタＴ５０は、ラ
イト制御線ＷＣＬから受けるＬレベルのライトパルスに
よりオン／オフする。

【０１６９】ライトドライバ３０２０は、上述したよう
に、データラッチ３０１２を介して書込用のグローバル
データバスＧＩＯ２と接続されている。デコーダ２６０
０．１〜２６００．ｎ（ｎは自然数）は、バンクアドレ
ス信号ＢＡおよびサブバンクアドレス信号ＳＢＡをデコ
ードする。デコーダ２６００．１〜２６００．ｎからの
デコード信号に応答して、センスアンプＳＡ１〜ＳＡ４
のうちのいずれかのセンスアンプがライトドライバ３０
２０と接続される。

【０１７０】ＮＡＮＤ回路２４００は、マスクデータＭ
ＳＫを受ける。ＮＡＮＤ回路２４００は、ライトマスク
線ＭＳＫＬと接続されている。ライトドライバ３０２０
は、ライトマスク線ＭＳＫＬの電圧レベルにより（すな
わち、マスクデータにより）、非活性化される。

【０１７１】通常時においては、データラッチ３０１２
にラッチされたライトデータに基づき、メインＩ／Ｏ線
Ｍ−Ｉ／Ｏまたはライトデータ線の状態が変化する。一
方、ライトマスク動作時には、ライトマスクデータＭＳ
Ｋに従い、ライトドライバ３０２０が非活性になる。な
お、同時に上述したライト制御線ＷＣＬにより、アレイ
側のトランスファーゲートもオフにする。

【０１７２】続いて、本発明の実施の形態２における電
気フューズの構造の具体例について説明する。本発明の
実施の形態２においては、プログラム素子である電気フ
ューズは、メモリセル構造を有する。

【０１７３】図４６は、メモリセル構造を説明するため
の断面図である。図４６を参照して、基板の主表面上に
Ｐウェル９０２を形成する。Ｐウェル９０２の主表面上
に、所定の間隔でＮ型の不純物領域９０３および９０４
を形成する。Ｎ型の不純物領域９０３および９０４は、
メモリセルトランジスタにおける１対のソース／ドレイ
ン領域を構成する。不純物領域９０４と電気的に接続さ
れるように配線９０６（ビット線ＢＬ）を形成する。不
純物領域９０３および９０４の上方に、絶縁膜を介して
ゲート電極９０５（ワード線ＷＬ）を形成する。図４５
に示すメモリセルトランジスタ９００は、一対のソース
／ドレイン領域（不純物領域９０３、９０４）および一
対のソース／ドレイン領域の上方に形成されるゲート電
極９０５により構成される。

【０１７４】不純物領域９０３と電気的に接続するよう
に、ストレージノード９０７を形成する。誘電体を介し
てストレージノード９０７の上にセルプレート９０８を
形成する。図４５に示すメモリセルキャパシタ９０１
は、一対のストレージノード９０７、セルプレート９０
８、および誘電体により構成される。

【０１７５】図２５は、本発明の実施の形態２における
電気フューズの構成について説明するための断面図であ
る。図２５を参照して、基板の主表面上にＮウェル２０
４を所定の間隔で形成する。Ｎウェル２０４の間には、
トレンチアイソレーション２０６を形成する。Ｎウェル
２０４の主表面上に、所定の間隔でＮ型の不純物領域２
１０および２１２を形成する。Ｎ型の不純物領域２１０
および２１２は、メモリセルにおける１対のソース／ド
レイン領域に相当する。Ｎウェル２０４、不純物領域２
１０および２１２は、すべて同電位である（なお、上述
したように、メモリセルの場合は、Ｎウェル２０４に変
わって、Ｐウェル９０２を形成する）。

【０１７６】不純物領域２１２と電気的に接続するよう
に、配線（ビット線に相当）を形成する（図中記号、２
２０、２２１）。不純物領域２１０および２１２の上方
に、絶縁膜を介して配線（ワード線に相当）を形成する
（図中記号２１４）。不純物領域２１０と電気的に接続
するように、ストレージノード２０２を形成する。誘電
体を介してストレージノード２０２の上にセルプレート
２００を形成する。

【０１７７】ストレージノード２０２およびセルプレー
ト２００は、メモリセルキャパシタに相当する。ストレ
ージノード２０２およびセルプレート２００からなるプ
ログラム素子を、電気フューズとして使用する。配線２
０８は、プログラム電圧Ｖｇをセルプレート２００に印
加する。配線２０８は、複数のプログラム素子で共有す
る。たとえば、図に示す配線２２０にＬレベルの電圧を
供給することにより、ストレージノード２０２を低電位
に設定する。セルプレート２００には、配線２０８から
高電圧が印加される。これにより、選択的に電気フュー
ズをブロー（プログラム）することが可能となる。

【０１７８】なお、メモリセル形状が壊れないように、
所定の間隔でダミーメモリセルを配置する。ダミーメモ
リセルの配線２２１は、Ｎ型不純物領域２１２と非接続
状態にある。ダミーメモリセルにおいては、セルプレー
ト２００、ストレージノード２０２およびワード線２１
４が同電位である。

【０１７９】図２６は、メモリセルキャパシタ構造を他
の用途に使用する一例を示している。図２６では、メモ
リセル構造を、電源−ＧＮＤ間のデカップリング容量と
して利用する例を示すが、実際にはそれ以外の場合、任
意の２ノード間の容量として自由に利用可能である。電
源−ＧＮＤ間のデカップリング容量として利用する場
合、メモリセルキャパシタ構造部分の両端ノードにキャ
パシタの耐圧以上の電界が印加されることにを防ぐため
に、２個のキャパシタを直列に接続して構成する。

【０１８０】構成例としては、図２６に示すように、キ
ャパシタの活性層側のノード（ソース／ドレイン領域に
相当）の基板をＮウェル２０４で形成し、活性層側のノ
ード２１０、２１２およびＮウェル２０４を電気的に同
電位とする。

【０１８１】図２６に示す構成では、セルプレート２０
０ａを共有する複数のメモリセルキャパシタ構造部分
と、セルプレート２００ｂを共有する複数のメモリセル
キャパシタ構造部分とが直列に接続されている。セルプ
レート２００ａの電位は、電源電位ＶＣＣに固定する。
セルプレート２００ｂの電位は、接地電位ＧＮＤに固定
する。

【０１８２】この際、Ｎウェル２０４の電位は、電気的
に電源−ＧＮＤ間の中間電位になるため、メモリセルキ
ャパシタ構造部分に高電位が印加されることを防ぐた
め、Ｎウェル２０４に中間電位を供給する。たとえば、
ビット線に相当する配線２２０から１／２ＶＣＣの電圧
を供給する。なお、中間電位とは、１／２ＶＣＣのよう
な電位でよい。

【０１８３】ワード線に相当する配線は、電源電位ＶＣ
Ｃとすることで、チャネル容量として利用する。ＮＭＯ
Ｓトランジスタのゲート部分である配線２１４が、Ｎウ
ェル上にあることで、キャパシタとしての効率を向上さ
せることができる。

【０１８４】これにより、電源電位ＶＣＣと接地電位Ｇ
ＮＤとの間にメモリセルキャパシタに相当するプログラ
ム素子が２個直列に接続されることになる（デカップリ
ングキャパシタ）。これにより、単体でのメモリセルキ
ャパシタに比べて耐圧が向上する。

【０１８５】なお、図２６に示す構造は、プログラム素
子としても使用可能である。この場合には、セルプレー
ト２００ａに、高電圧を印加する。一方、セルプレート
２００ｂには、プログラムアドレスに従って、接地電位
ＧＮＤを供給するか、またはフローティングとする。

【０１８６】図２５および図２６のいずれの場合も、ト
ランジスタが存在しない領域や配線下に容易に埋めるこ
とが出来る。従来レーザブローするフューズの上は配線
不可能であったが、メモリセルキャパシタ構造を電気フ
ューズとして用いると、電気フューズの上に配線するこ
とが可能となる。

【０１８７】また、従来は、ＭＯＳキャパシタでデカッ
プリングキャパシタを構成していたのに対して、図２６
に示すように３次元のメモリセル構造でデカップリング
キャパシタを構成することにより、省面積でデカップリ
ング容量を大きくすることが可能となる。

【０１８８】［実施の形態３］本発明の実施の形態３で
は、コラム系のスペアについて説明する。図２８は、本
発明の実施の形態３におけるコラム系のスペアについて
説明するための図である。図２８を参照して、コラム方
向の置換は、データ線のシフト設定によって行なう。

【０１８９】第１シフト部５０５０および第２シフト部
５０６０は、互いに独立に制御される。第１シフト部５
０５０および第２シフト部５０６０により、メインＩ／
Ｏ線対Ｍ−Ｉ／ＯとグローバルデータバスＧＩＯとの接
続状態が順次切換えられる。すなわち、シフトリダンダ
ンシ構成を有する。

【０１９０】メインＩ／Ｏ線にそれぞれ読出されたデー
タは、シフト部５０４０（第１シフト部５０５０および
第２シフト部５０６０）を介してラッチ５０２０に保持
される。ラッチ５０２０のデータは、ラッチ５０２０に
それぞれ対応して設けられるアンプ５０３０により、対
応するグローバスデータバスＧＩＯのうちのいずれかに
伝達される。

【０１９１】スペアコラム部２５００に対応するドライ
バ５０３０は、選択回路５６００により、選択的にグロ
ーバルデータバスＧＩＯに接続される。本構成において
は、スペアＩ／Ｏ線についてはシフト動作をさせず、選
択回路５６００を使用する。

【０１９２】不良メモリセル列に対応するメインＩ／Ｏ
線対は、シフト部５０４０により、ラッチ５０２０と非
接続状態になる。不良メモリセル列に対応するメインＩ
／Ｏ線対の個数だけ、スペアコラム部２５００における
スペアＩ／Ｏ線をグローバスデータバスＧＩＯと接続す
る。

【０１９３】たとえば、図２９は、２ヶ所のメインＩ／
Ｏ線対において不良が検出された場合の動作を説明する
ための概念図である。図２９に示した例においては、正
規のメインＩ／Ｏ線対（記号Ｍ−Ｉ／Ｏ０〜Ｍ−Ｉ／Ｏ
５）のうち、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏ１およびＭ−
Ｉ／Ｏ２に対応するメモリセルに不良が存在している。
この場合、第１シフト部５０５０および第２シフト部５
０６０がそれぞれシフト動作を行なうことで、グローバ
ルデータバスＧＩＯにはこれら２つのメインＩ／Ｏ線対
Ｍ−Ｉ／Ｏ１およびＭ−Ｉ／Ｏ２がいずれも接続されな
い。これに代わって、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏ３
が、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏ１が接続していたグロ
ーバルデータバスと接続される。また、メインＩ／Ｏ線
対Ｍ−Ｉ／Ｏ２が接続されていたグローバルデータバス
には、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏ４が接続される。こ
れにともない、他のメインＩ／Ｏ線対も、順次シフト部
によりシフトされ、グローバルデータバスと接続される
ようになる。このように構成すれば、不良メモリセルに
対応するメインＩ／Ｏ線対はデータバスと接続されるこ
となく、スペア置換を行なうことが可能となる。この場
合、スペアＩ／Ｏ線は、２本ともにグローバルデータバ
スに接続されることになる。

【０１９４】これにより、たとえば、不良メモリセルか
ら読出されたデータは、データバスに出力さない。一
方、スペアコラム部２５００によって救済されるべきデ
ータが、スペアＩ／Ｏ線対介して、グローバルデータバ
スＧＩＯに出力されることになる。

【０１９５】このように構成することにより、ＹＳ線
（列選択線）が階層構造になった場合に、スペアを効率
よく使用することができる。階層構造にあるＹＳ線ごと
にシフト動作が独立に制御可能であるため、スペアＩ／
Ｏ線がいずれの階層Ｉ／Ｏ線のデータも補完できるよう
になるからである（全体をシフトさせてしまうと、階層
Ｉ／Ｏ線の境界部において不具合が発生する場合があ
る）。

【０１９６】シフトリダンダンシ構成の他の例を、図３
０を用いて説明する。図３０は、シフトリダンダンシ構
成の他の例を示す図である。図３０に示す構成が、図２
９に示す構成と異なる点は、以下のとおりである。ま
ず、正規のメインＩ／Ｏ線対Ｍ−Ｉ／Ｏに対して、マル
チプレクサ５１００を配置する。マルチプレクサ５１０
０により、正規のメインＩ／Ｏ線対（記号Ｍ−Ｉ／Ｏ）
からのデータ、またはスペアロウ部２３００のＩ／Ｏ線
対（記号Ｍ−Ｉ／ＯＲ）からのデータが、選択的にシフ
ト部５０４０を介してラッチ５０２０に与えられる。ラ
ッチ５０２０に取込まれたデータは、アンプ５０３０に
より、グローバルデータバスＧＩＯに出力される。

【０１９７】さらに、スペアコラム部２５００における
スペアＩ／Ｏ線対（Ｓ−Ｉ／ＯＡ，Ｓ−Ｉ／ＯＢ）のそ
れぞれに対して、マルチプレクサ５１００を配置する。
マルチプレクサ５１００により、スペアＩ／Ｏ線対から
のデータ、またはスペアロウ部のＩ／Ｏ線対対Ｍ−Ｉ／
ＯＲからのデータが選択される。

【０１９８】マルチプレクサ５１００は、ロウ方向に関
するスペア判定結果を保持する。当該スペア判定結果が
ノーマル使用であれば、コラムアクセスの際バンクにア
クセスした時に、ノーマル使用であることを認識して、
正規のメインＩ／Ｏ線対のデータを選択的にラッチ５０
２０に出力する。また、マルチプレクサは５１００、当
該スペア判定結果がスペア使用であれば、コラムアクセ
スの際バンクにアクセスした時に、スペア使用であるこ
とを認識して、スペアロウ部２３００から読出したデー
タを選択的にラッチ５０２０に出力する。

【０１９９】なお正規のメインＩ／Ｏ線対については、
アクセス動作の当初は、スペア判定結果によらずアクセ
スするが、スペア判定結果が出力されることにより、そ
のままアクセスを継続するか中止するかが決定される。

【０２００】ライト動作時は、グローバルデータバスＧ
ＩＯのデータをアンプ５０４０で受けた後、ラッチ５０
２０にデータを取込む。ラッチ５０２０に取込まれたデ
ータにより、ライトドライバ５１１０は、正規のメイン
Ｉ／Ｏ線対Ｍ−Ｉ／Ｏをドライブする。これと同時に、
スペアロウ部のＩ／Ｏ線対Ｍ−Ｉ／ＯＲをドライブす
る。

【０２０１】フラグとして保持されているロウ方向のス
ペア判定結果に基づき、ノーマルメモリセルアレイ部の
ＹＳ線を活性化してデータを書込むか、ノーマルメモリ
セルアレイ部のＹＳ線を活性化を中止しかつスペアロウ
部のロウに接続してデータの書込を行なうかが決定され
る。この際、スペアのロウとスペアのロウ上のＩ／Ｏ線
対については、ロウアドレスのスペア判定結果を保持す
るフラグとコラムアクセス時のバンクとに応じて、コラ
ムアクセスを行なうバンクのフラグがスペア使用を示し
ていたならば、そのスペアに対応するサブＹＳ線が活性
化される。

【０２０２】スペアＩ／Ｏ線に対しては、シフト部は存
在せず、グローバルデータバスとの接続の取換えを行な
う取換ロジック回路６００および６１００を設けてい
る。シフトリダンダンシ構成（２段のシフト）により、
正規のメインＩ／Ｏ線がシフトされた結果、正規のメイ
ンＩ／Ｏ線対の最端部に位置する線がグローバルデータ
バス（記号ＢｎおよびＢｎ−１）と非接続状態になる。
この際、取換ロジック回路６００および６１００によ
り、コラム方向のスペアとなるスペアＩ／Ｏ線対Ｓ−Ｉ
／ＯＡ、Ｓ−Ｉ／ＯＢがグローバルデータバスＢｎおよ
びＢｎ−１に接続される。

【０２０３】リード動作時には、２つのスペアＩ／Ｏ線
対は、ラッチ５０２０ｂにデータを伝送する。取替ロジ
ック回路６０００および６１００は、スぺア判定結果に
基づき、対応するラッチ５０２０ｂをグローバルデータ
バスに接続するかを決定する。いずれかのＩ／Ｏ線対
が、既に他バンクのメインＩ／Ｏ線対と置換されるよう
に設定する場合、残りのスペアＩ／Ｏ線対で置換を行な
う必要があるからである。このように構成することによ
り、異なるバンク間で同一のスペアを用いて救済を行な
うことが可能となるため、装置全体として配置するスペ
アの数を減らしつつスペアによる救済の自由度が向上
し、歩留りが向上する。

【０２０４】また、スペアＩ／Ｏ線は、サブＹＳ線単位
で不良部位を置換可能なため、ビット線ペア単位で救済
を行なうことが可能となる。これにより、歩留りが向上
する。なお、図３０に示す構成では、２段のシフト部が
記載されているが、たとえばシフト部を３段設けること
も可能である。

【０２０５】図３０に示す回路動作を、図３１を用いて
詳しく説明する。図３１は、図３０に示す回路動作を詳
しく説明するためのフローチャートである。図３１を参
照して、リード動作においては、入力ロウアドレスと不
良ロウアドレス（プログラムアドレス）との比較が行な
われる。これと並行して、バンクアドレスおよびロウア
ドレスのデコードが行なわれる。正規のメモリセルアレ
イ部においては、このデコード結果に基づいて、コラム
選択のための信号ＹＳが生成される。

【０２０６】一方、入力コラムアドレスと不良コラムア
ドレス（プログラムアドレス）との比較が行なわれる。
この比較結果により、スペアコラム対応のスペアコラム
Ｉ／Ｏ線が選択された場合、信号ＹＳによる正規のメモ
リセルアレイ部におけるコラム選択が中止される。さら
に、シフト部の設定が完了することにより、第２シフト
部５０６０のシフト動作が行なわれ、続いて第１シフト
部５０５０のシフト動作が行なわれる。

【０２０７】続いてスペアロウ部２３００から読出され
たデータとスペアＩ／Ｏから取出されたデータとのいず
れかが、マルチプレクサ５１００により選択的にデータ
バスＤＢＳに与えられる。

【０２０８】ライト動作においては、与えられたロウア
ドレスと不良ロウアドレスとの比較が行なわれる。これ
と並行して、バンクアドレスおよびコラムアドレスのデ
コードが行なわれる。さらに、与えられたコラムアドレ
スと不良コラムアドレスとの比較も行なわれる。これと
並行して、書込データはデータバスＤＢＳを介してラッ
チ５０２０に伝達され、ライトドライバ５１１０により
増幅される。これにより、書込データは、シフト部５０
４０、ならびにスペアロウ部のＩ／Ｏ線対に伝達され
る。

【０２０９】ロウアドレスと不良ロウアドレスとの比較
に応じて、スペアロウが選択された場合、スペアロウ部
のコラム選択信号ＹＳが活性化され、正規のメモリセル
アレイ部に対するコラム選択動作が中止される。

【０２１０】一方、コラムアドレスと不良コラムアドレ
スとの比較結果により、スペアＩ／Ｏ線対が選択される
場合、第１シフト部５０５０のシフト動作が行なわれ、
続いて第２シフト部５０６０のシフト動作が行なわれ
る。これにより、正規のメインＩ／Ｏ線対Ｍ−Ｉ／Ｏに
よりノーマルメモリセルアレイ部にデータが書込まれ、
スペアＩ／Ｏ線対Ｓ−Ｉ／Ｏによりスペアコラム部２５
００にデータが書込まれる。

【０２１１】次に、シフト部の構成例について、図３２
〜図３５を用いて説明する。図３２は、シフト部５０４
０の構成の一例を示す図である。ここでは、説明を容易
にするために、電気フューズをＮＭＯＳトランジスタと
し、メモリセルアレイ側の相補データ線対ＤＸ１〜ＤＸ
４（総称的に、データ線対ＤＸと記す）とグローバルデ
ータバス側の相補データ線対ＤＹ１〜ＤＹ４（総称的
に、データ線対ＤＹと記す）との間のシフト動作につい
て説明する。

【０２１２】救済前、もしくは、救済する必要がない場
合は、初期の接続（データ線対ＤＸとデータ線対ＤＹと
が１対１に接続）で維持されている。電気フューズ４０
７２、４０７４、４０７６、４０７８は、信号ＴＲを受
けるノード４０８１と接地電位との間に直列に接続され
ている。電気フューズ４０７３、４０７５、４０７７、
４０７９は、信号ＴＲを受けるノード４０８１と電源電
位との間に直列に接続されている。

【０２１３】リダンダンシによるシフト時には、信号Ｔ
Ｒが“Ｈ”レベルとなり、冗長制御回路４０８０の制御
を受けるトランジスタ４０８２、４０８３を介して電流
が流れる。冗長制御回路４０８０は、プログラム部２０
におけるスペア判定結果、および救済アドレスおよびバ
ンクアドレスに基づき、電気フューズ４０７２〜４０７
９をオン／オフする信号を出力する。

【０２１４】電気フューズがオン状態（接続が切れてい
ない）では、電気フューズ４０７２、４０７４、４０７
６、４０７８を繋ぐ配線が接地電位ＧＮＤに、電気フュ
ーズ素子４０７３、４０７５、４０７７、４０７９を繋
ぐ配線が“Ｈ”レベルとなる。これにより、トランジス
タ４０５６〜４０７１の状態に応じて、図に示す接続状
態を維持する。たとえば、トランジスタ４０５６および
４０５７がオンとなり、メモリセルアレイ側のデータ線
対ＤＸ１とグローバルデータバス側のデータ線対ＤＹ１
とが接続される。トランジスタ４０５８および４０５９
はオフとなっており、データ線対ＤＸ２からデータ線対
ＤＹ１への接続を遮断している。

【０２１５】図３３は、不良メモリセル列が存在する場
合の救済を行なう構成を示す図である。図においては、
簡単のため電気フューズをスイッチの形態で表してい
る。不良メモリセル列に対して、不良箇所に該当するデ
ータ線対ＤＸ２をデータ線対ＤＹと非接続にする。この
場合、電気フューズ４０７６および４０７７をオフさせ
る。これにより、データ線ＤＸ３は、いずれのデータ線
対ＤＹとも電気的に非接続状態となる。代わって、接続
関係を１段上にシフトする構成変更が行なわれる。具体
的には、データ線対ＤＸ４が、データ線対ＤＹ３と接続
状態となる。

【０２１６】図３４は、シフト部５０４０の他の構成例
を示す図である。図３４では、図３２に代わって、デー
タ線対同士を接続するトランスファゲートをＮＭＯＳト
ランジスタとＰＭＯＳトランジスタとの対によって構成
することにより、電気フューズ４１２０、４１２１、４
１２２、４１２３を一列に配置する。電気フューズ４１
２０〜４１２３はそれぞれ、図示しない冗長制御回路４
０８０によりオン／オフが制御される。

【０２１７】なお、図に示すように、冗長制御回路４０
８０に代わって、抵抗素子４１２５を配置することによ
り電流制限を行なっている。また、接続部のトランスフ
ァーゲート（４０８５〜４１１５）をＣＭＯＳ化するこ
とで、データ線対の抵抗を低減している。

【０２１８】図３５は、図３４において電気フューズ４
１２２をオフした状態を示す図である。図においては、
簡単のため電気フューズをスイッチの形態で表してい
る。これにより、データ線ＤＸ３は、いずれのデータ線
対ＤＹとも電気的に非接続状態となる。代わって、接続
関係を１段上にシフトする構成変更が行なわれる。具体
的には、データ線対ＤＸ４が、データ線対ＤＹ３と接続
状態となる。

【０２１９】なお、実施の形態１で説明したシフトレジ
スタ１４８に対しても、図３２〜図３５の構成が適用で
きる。

【０２２０】マルチバンク構成において、ダイナミック
に接続状態を変更するため制御について、図３６を用い
て説明する。図３６は、マルチバンク構成におけるシフ
ト部の制御について説明するための図である。マルチバ
ンク（マルチマット）構成の場合、Ｉ／Ｏ線が他のバン
ク（マット）上を跨いで配置される。そのため、バンク
ごと（マットごと）で救済するＩ／Ｏが異なる場合に
は、シフト部におけるシフト関係（接続形態）を変更す
る必要がある。したがって、入力されるバンクアドレス
（マットアドレス）に従って、第１シフト部のシフト情
報および第２シフト部のシフト情報を変更する。

【０２２１】第１シフト部、第２シフト部ともに共通の
プログラム構成部４５０にシフト情報（プログラム情
報）を格納していおく。プログラム構成部４５０は、プ
ログラム構成部２２と基本構成が同じであってよい。こ
れらのシフト情報は電源投入後、もしくはチップ活性化
後に読出され、ラッチ部及びアドレス比較部４５２に転
送され、ラッチされる。転送されるタイミングは、パワ
ーオンリセット（チップ活性化信号、またはバンク活性
化信号）が発生された時点から、比較動作が必要となる
コラム動作までの間に行なわれる構成となっている。ラ
ッチ部及びアドレス比較部４５２は、ラッチ部２４およ
びアドレス比較部２６と基本的に同じ構成を有するよう
な構成であって良い。

【０２２２】なお、上述したように、救済アドレスをプ
ログラムするプログラム素子は、強誘電体膜を用いた不
揮発メモリや、フラッシュＲＯＭ等による不揮発型ＲＡ
Ｍ構造によるものなど種々の構造でも可能である。

【０２２３】なお、ラッチ部への転送を行なう構成とし
ては、並列に転送する手法や、シフトレジスタを用いて
シリアルに転送する場合などがある。

【０２２４】後述するように、シフトレジスタで転送す
る場合には、アドレス比較部のラッチ部分も含めてシフ
トレジスタの一部とする。これにより、転送作業が容易
になる。転送クロックは、内部にて適当な周期のリング
オシレータで発生する構成としてもよいし、外部クロッ
クをもとに発生する構成としてもよい。

【０２２５】アドレス比較部は、バンクアドレス（マッ
トアドレス）と転送されたＲＯＭ情報とを比較して、一
致／不一致の結果に従って救済情報を出力する。救済情
報は、シフト場所をエンコードしたエンコード信号とし
て出力され、この信号をさらにデコードすることでシフ
ト状態を変更する。このとき、上述したように、シフト
部における電気フューズをＭＯＳトランジスタで構成す
る。デコード信号はスイッチである当該ＭＯＳトランジ
スタのオン／オフを制御する。

【０２２６】以上、第１シフト部を代表例として説明し
たが、第２シフト部も基本的に同じ構成である。異なる
部分は、スペアＩ／Ｏ部が上側にも下側にも切替可能な
点である。これを満足させるには、スペアＩ／Ｏ線Ｓ−
Ｉ／ＯＡ上側のシフト箇所のエンコード信号がすべてＬ
レベルならば、直左に接続する状態を維持するととも
に、接続関係を下側に向かってもシフトする。逆に、ス
ペアＩ／Ｏ線Ｓ−Ｉ／ＯＢは、下側のシフト箇所のエン
コード信号がすべてＬレベルならば、直左に接続する状
態を維持するとともに、接続関係を上側に向かってもシ
フトする。

【０２２７】［実施の形態４］本発明の実施の形態４で
は、プログラム部の改良例について説明する。レイアウ
トの状況によっては、プログラム構成部２２、ラッチ部
２４およびアドレス比較部２６と、スペア判定により置
換を制御する冗長制御部（たとえば、冗長制御回路４０
８０）との位置が離れる場合もある。また、プログラム
構成部２２と、ラッチ部２４、アドレス比較部２６およ
び冗長制御部との位置が離れる場合もある。いずれの場
合も、スペアが複数存在すると、これらを結ぶ配線が増
大し、処理効率が低下する。この問題を解消するたの構
成例を、図３７〜図３９を用いて説明する。図３７〜図
３９は、本発明の実施の形態４におけるプログラム部の
構成例について説明するための図である。

【０２２８】図３７は、プログラム構成部２２とラッチ
部２４とが、物理的に互いに離れて配置されている場合
の構成例を示している。この場合、マルチプレクサを配
置することにより、プログラム構成部とラッチ部とを結
ぶ配線数を削減する。図３７を参照して、プログラム構
成回路１１６のそれぞれに対応してスイッチ４００をそ
れぞれ配置する。スイッチ４００のそれぞれは、転送信
号ＴＧに従い順次開閉する。スイッチ４００は、マルチ
プレクサとして機能する。スイッチ４００のそれぞれ
は、ラッチ４０４と接続される。ラッチ４０４の出力
は、インバータ４０６を介してバスＢＳに転送される。

【０２２９】バスＢＳの終点には、プログラム構成回路
１１６のそれぞれに対応するスイッチ４０２、ラッチ１
１８およびインバータ１１９が配置されている。スイッ
チ４０２のそれぞれは、転送信号／ＴＧに従い順次開閉
する。転送信号／ＴＧと転送信号ＴＧとは、逆相の関係
にある（すなわち、一方がＨレベルになると、他方はＬ
レベルになる）。ラッチ１１８（ラッチ部２４を構成）
のそれぞれは、スイッチ４０２からプログラム情報を受
取る。図示しないアドレス比較部２６は、インバータ１
１９を介して、ラッチ１１８の出力を受ける。

【０２３０】転送信号ＴＧがＨレベルになると、送信側
のスイッチ４００のそれぞれが順次オンになる。これに
より、リードされたプログラム情報が、ラッチ４０４に
順次ラッチされる。バスＢＳを介して、プログラム情報
が、順次、受信側に送信される。転送信号ＴＧがＬレベ
ル（転送信号／ＴＧがＨレベルになる）と、受信側のス
イッチ４０２のそれぞれが順次オン状態になる。これに
より、プログラム情報が対応するラッチ１１８にラッチ
される。これを基づき、アドレス比較が行われる。

【０２３１】図３８は、プログラム構成部２２とラッチ
部２４とが、物理的に互いに離れて配置されている場合
の他の構成例を示している。この場合、シフトレジスタ
を配置することにより、プログラム構成部２２とラッチ
部２４とを結ぶ配線数を削減する。図３８を参照して、
プログラム構成回路１１６のそれぞれに対して配置され
るスイッチ１１７に対して、ラッチ４１０をそれぞれ設
ける。スイッチ１１７は、転送信号ＴＧに従い開閉す
る。ラッチ４１０のそれぞれは、転送信号ＴＧに従い順
次対応するスイッチ１１７の出力をラッチする。

【０２３２】バスＢＳの終点には、プログラム構成回路
１１６のそれぞれに対応してラッチ１１８およびインバ
ータ１１９をそれぞれ配置する。図示しないアドレス比
較部２６は、インバータ１１９を介して、ラッチ１１８
の出力を受ける。

【０２３３】転送信号ＴＧがＨレベルになると、送信側
のスイッチ１１７のそれぞれがオンする。リードされた
プログラム情報が、ラッチ４１０に順次ラッチされる。
バスを介して、プログラム情報が、順次、送信側に送信
される。これにより、プログラム情報がラッチ１１８の
それぞれにラッチされる。これを基づき、アドレス比較
が行われる。

【０２３４】図３８において、ラッチ４１０から構成さ
れるラッチ列、およびラッチ１１８から構成されるラッ
チ列は、図示上省略しているがシフトレジスタをバスＢ
Ｓ方向に形成している。

【０２３５】図３９は、アドレス比較部２６とスペア判
定結果を受ける冗長制御部とが、物理的に互いに離れて
配置されている場合の構成例を示している。ここでは、
プログラムユニット１０１と保持回路１４３とで構成さ
れるプログラムブロック４２５を用いて説明する。

【０２３６】プログラムブロックの数を２のＮ乗個とす
る。プログラムブロックのそれぞれから出力されるスペ
ア判定結果を、ＯＲ回路４２０で受ける。ＯＲ回路４２
０は、スペア使用信号を出力する。スペア使用信号は、
活性状態のスペア判定結果を少なくとも１つ受けると、
活性状態になる。スペア使用信号は、１本の信号線を介
して冗長制御回路に送信される。

【０２３７】エンコーダ４２２は、スペアの位置情報を
ビット情報（Ｎビット）に変換する。スペアの位置情報
の一例としては、上述したシフト部における切替情報
（各電気フューズのオン／オフに関する情報）が挙げら
れる。ビット情報は、Ｎ本の信号線を介して冗長制御回
路に送信される。比較結果を受ける冗長制御回路では、
当該ビット情報をデコードする。

【０２３８】これにより、（Ｎ＋１）本の信号線を用い
て、スペア情報が送信されることになる。なお、コラム
方向のスペアに関しても図３７〜図３９の構成が適用さ
れる。

【０２３９】［実施の形態５］本発明の実施の形態５で
は、ロウ系およびコラム系のスペア情報の設定経路につ
いて説明する。図４０は、本発明の実施の形態５におけ
るスペア置換情報の設定経路例について説明するための
図である。基本構成は、実施の形態１において説明した
とおりである。図４０においては、スペアロウ部による
置換と、シフト部を用いたコラム系の置換との関係が示
されている。

【０２４０】ロウ系のプログラム情報は、プログラム構
成部４５４にＲＯＭ情報として格納されている。プログ
ラム構成部４５４の構成は、プログラム構成部２２と基
本的に同じ構成であってよい。より具体的には、プログ
ラム構成部４５４の電気フューズをロウ系の救済行アド
レスに基づきブローする（なお、レーザーブローにより
ＲＯＭ情報を格納するように構成してもよい）。

【０２４１】同様に、コラム系のプログラム情報、すな
わち第１シフト部のシフト情報は、プログラム構成部４
５６にＲＯＭ情報として格納され、第２シフト部のシフ
ト情報は、プログラム構成部４５８にＲＯＭ情報として
格納されている。プログラム構成部４５６および４５８
の構成は、プログラム構成部２２と基本的に同じであっ
てよい。より具体的には、プログラム構成部４５６、４
５８の電気フューズをシフト情報（救済列アドレス）に
基づきブローする（なお、レーザーブローによりＲＯＭ
情報を格納するように構成してもよい）。

【０２４２】プログラム構成部４５４におけるロウ系の
ＲＯＭ情報は、ロウサイクル以前に読出す。より具体的
には、プログラム構成部４５４におけるロウ系のＲＯＭ
情報を、パワーオンリセット（チップ活性化信号、また
はクロックイネーブル信号ＣＫＥがＨレベルに活性化し
た時点等）でリードし、対応するラッチ部およびアドレ
ス比較部４６０に転送する。この際、全てのプログラム
構成部４５４に格納されているプログラム情報が転送さ
れる。

【０２４３】そして、ラッチ及びアドレス比較部４６０
は、バンクアドレス（またはマットアドレス）およびロ
ウアドレスと転送されたＲＯＭ情報とを比較して、一致
／不一致の結果をエンコードして出力する。ラッチ部お
よびアドレス比較部４６０は、ラッチ部２４およびアド
レス比較部２６と基本的に同じ構成であってよい。エン
コード信号は、デコードされる。デコード信号に基づ
き、対応するスペアワード線が活性化される。

【０２４４】一方、プログラム構成部４５６および４５
８におけるコラム系のＲＯＭ情報（シフト情報）は、ロ
ウサイクルが開始された時点でリードし、そしてコラム
系対応のラッチ部およびアドレス比較部４６２、４６４
に転送する。対応のラッチ部およびアドレス比較部４６
２、４６４は、バンクアドレス（またはマットアドレ
ス）およびコラムアドレスと転送されたＲＯＭ情報とを
比較して、一致／不一致の結果をエンコードして出力す
る。第１シフト部および第２シフト部用のエンコード信
号はそれぞれ、デコードされる。デコード信号に基づ
き、対応するスイッチがオフされる。ロウ系に関するプ
ログラム情報をリードした後、コラム系に関するプログ
ラム情報をリードすることにより、消費電流を低減する
ことが可能となる。ラッチ部およびアドレス比較部４６
２、４６４は、ラッチ部２４およびアドレス比較部２６
と基本的に同じ構成であってよい。

【０２４５】次に、本発明の実施の形態５におけるスペ
ア置換情報の他の設定例について図４１を用いて説明す
る。図４１は、本発明の実施の形態５におけるスペア置
換情報の他の設定例について説明するための図である。
図４１の例が、図４０に示す例と異なるのは、第１シフ
ト部のシフト情報は、プログラム構成部４７６にＲＯＭ
情報として格納され、第２シフト部のシフト情報は、プ
ログラム構成部４７８にＲＯＭ情報として格納されてい
る点である。プログラム構成部４７６は、第１シフト部
シフト情報を格納する部分（プログラム構成部２２に相
当）とバンクを示すフラグを格納する部分とを有する。
プログラム構成部４７８は、第２シフト部シフト情報を
格納する部分（プログラム構成部２２に相当）とバンク
を示すフラグを格納する部分とを有する。

【０２４６】これにより、バンク活性化時に、プログラ
ム構成部４７６から活性化されたバンクのプログラム情
報のみがリードされ、対応するラッチ部およびアドレス
比較部４８２に転送され、プログラム構成部４７８から
活性化されたバンクのプログラム情報のみがリードさ
れ、対応するラッチ部およびアドレス比較部４８４に転
送される。

【０２４７】プログラム構成部４５４に格納されている
ロウ系のＲＯＭ情報は、パワーオンリセット時にリード
し、対応するラッチ部およびアドレス比較部４６０に転
送する。上述したように、ロウ系対応のアドレス比較部
４６０は比較動作を行ない、一致／不一致の結果をエン
コードして出力する。エンコード信号は、デコードされ
る。デコード信号に基づき、対応するスペアワード線が
活性化される。

【０２４８】一方、プログラム構成部４７６、４７８に
格納されているコラム系のＲＯＭ情報（シフト情報）
は、ロウサイクルが開始された時点で、活性化されるロ
ウ方向のバンクアドレス（ロウバンクアドレス）に基づ
きリードされるようにする。リードされたＲＯＭ情報
は、コラム系対応のラッチ部およびアドレス比較部４８
２、４８４に転送される。ラッチ部およびアドレス比較
部４８２は、コラム方向のバンクアドレス（またはマッ
トアドレス）およびコラムアドレスと転送されたＲＯＭ
情報とを比較して、一致／不一致の結果をエンコードし
て出力する。ラッチ部およびアドレス比較部４８４は、
コラム方向のバンクアドレス（またはマットアドレス）
およびコラムアドレスと転送されたＲＯＭ情報とを比較
して、一致／不一致の結果をエンコードして出力する。
第１シフト部および第２シフト部用のエンコード信号は
それぞれ、デコードされる。デコード信号に基づき、対
応するスイッチがオフされる。

【０２４９】このように構成することにより、ロウ系お
よびコラム系のいずれにおいても必要のないプログラム
情報を読出すことを必要とせず、電流および処理時間の
削減を図ることが可能となる。特に、ラッチ部およびア
ドレス比較部４８２、４８４以降の構成（ラッチ部およ
びアドレス比較部４８２、４８４を含む）を、複数のバ
ンクで共有することが可能となるため、プログラム構成
部４７６、４７８の数に対して、ラッチ部４８２、４８
４以降の構成を削減することが可能となる。

【０２５０】［実施の形態６］本発明の実施の形態６に
おける救済アドレスと入力アドレスとの比較についての
改良例を説明する。コラムアクセスに関する時間が短縮
化されると、コラムアクセス時間に占めるアドレス比較
判定時間の比率が大きくなる。そこで、アドレス比較判
定の改良例について、図４２および図４３を用いて説明
する。図４２は、本発明の実施の形態６におけるアドレ
ス比較判定の動作例について説明するためのフローチャ
ートであり、図４３は、図４２に対応する構成図であ
る。

【０２５１】図４２を参照して、時刻ｔ０、ｔ１、ｔ
２、ｔ３においてクロック信号ＣＬＫが入力される。ク
ロック信号ＣＬＫが入力されるタイミングでプログラム
部におけるコモンノードＺのプリチャージを実行する。
そして、アドレスセットアップ期間にアドレスの比較判
定を行う。たとえば、時刻ｔ１ａ（ｔ１ａ＜ｔ１）にお
いて、アドレス信号Ａｄｄが入力される。アドレスセッ
トアップ期間（ｔ１ａ〜ｔ１）内の期間ｔ１ｂ〜ｔ１
（ｔ１ａ＜ｔ１ｂ＜ｔ１）に、アドレス比較判定（一
致）を行う。同様に、時刻ｔ３ａ（ｔ３ａ＜ｔ３）にお
いて、アドレス信号Ａｄｄが入力される。アドレスセッ
トアップ期間（ｔ３ａ〜ｔ３）内の時刻ｔ３ｂ〜ｔ３
（ｔ３ａ＜ｔ３ｂ＜ｔ３）に、アドレス比較判定（一
致）を行う。

【０２５２】図４２では、２サイクルに一度（時刻ｔ１
およびｔ３）、コマンドＣＭＤが取込まれる。コマンド
ＣＭＤが入力された時点でのアドレス比較判定結果を有
効とし、当該アドレス比較判定結果に応じて以後の動作
を行う。したがって、時刻ｔ１、ｔ２におけるスペア判
定結果は有効とされ、時刻ｔ０におけるスペア判定結果
は無効とされる。

【０２５３】図４３を参照して、パッド６０００で受け
る入力アドレスＡｄｄは、アドレスバッファ６００２を
介して、アドレス取込み用スイッチ６００２およびプロ
グラム部６００６に送られる。プログラム部６００６で
アドレスの比較判定が行われる。上述したＯＲ回路４２
０は、スペア判定結果のＯＲ（スペア使用信号）を出力
する。また、エンコーダ４２２は、スペア判定結果に基
づき、対応するスペアエンコードアドレスを出力する。

【０２５４】スイッチ６００４を閉じることにより、取
込まれた入力アドレスは、ラッチ６００８でラッチされ
る。ラッチされた入力アドレスは、プリデコーダ６０１
０でデコードされる。プリデコーダ６０１０は、スペア
判定結果のＯＲに基づき動作を停止する。

【０２５５】具体例として、プログラム部６００６は、
上述したプログラム構成部２２、ラッチ部２４およびア
ドレス比較部２６を含むプログラム部２０と同様の構成
を有する。この場合、プリデコーダ６０１０は、実施の
形態１のプロデコーダ９，１０、１１と同様の構成を有
し、実施の形態１と同様にデコーダ１３、１４に接続さ
れている。

【０２５６】救済アドレスと入力アドレスＡｄｄとが一
致した場合、プリデコーダ６０１０は動作を停止する。
スペアエンコードアドレスに基づき、入力アドレスに対
応するスペアアドレスがアレイ部に送信される。一方、
救済アドレスと入力アドレスＡｄｄとが不一致の場合、
プリデコーダ６０１０の出力が、通常のアドレス伝達経
路で送信される。すなわち、入力アドレスがアレイ部に
送信される。

【０２５７】アドレス比較判定の他の改良例について、
図４４を用いて説明する。図４４は、本発明の実施の形
態６におけるアドレス比較判定のための構成を示す図で
ある。通常のアドレス入力系とスペア判定系とを並列に
配置する。図４４を参照して、パッド６０００が受ける
入力アドレスは、アドレスバッファ６００２を介して、
アドレス取込み用スイッチ６００４および６００５に送
られる。プログラム部６００６は、スイッチ６００５を
介して入力アドレスを受け、アドレスの比較判定を行
う。上述したＯＲ回路４２０は、スペア判定結果のＯＲ
を出力する。また、上述したエンコーダ４２２は、スペ
ア判定結果に基づき、対応するスペアエンコードアドレ
スを出力する。

【０２５８】スイッチ６００４を閉じることにより、取
込まれた入力アドレスは、ラッチ６００８でラッチされ
る。ラッチ６００８でラッチされた入力アドレスは、プ
リデコーダ６０１０でデコードされる。

【０２５９】アドレス伝達部６０１２は、スペア判定結
果のＯＲに基づき、プリデコーダ６０１０の出力または
スペアエンコードアドレスを選択的に出力する。スペア
使用（救済）の場合には、スペアエンコードアドレスに
基づき、入力アドレスに対応するスペアアドレスがアレ
イ部に送信される。一方、ノーマル使用の場合、プリデ
コーダ６０１０の出力が、通常のアドレス伝達経路で送
信される。すなわち、入力アドレスがアレイ部に送信さ
れる。

【０２６０】なお、アレイ部は、リード動作において
は、スぺア制御はリードサイクルの後半で実行されるた
め、アクセス時間のオーバヘッドを起こさない。ライト
動作の場合は、ディレイドライト化することにより、オ
ーバーヘッドを隠すようにする。

【０２６１】このようにスペア判定を通常のアドレスセ
ット動作と並行して行なうことにより、高速な動作が保
証される。

【０２６２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えるべきであ
る。本発明の範囲は上気した実施の形態の説明ではなく
て特許請求の範囲によって示され、特許請求の範囲と均
等の意味および範囲内でのすべての変更が含まれること
が意図される。

【０２６３】

【発明の効果】請求項１に係る半導体記憶装置によれ
ば、プログラム電圧を用いてプログラム可能な複数のア
ドレスプログラム回路と、それぞれに対して選択的にプ
ログラム電圧を供給する電圧供給回路とを備えることに
より、周辺回路への影響を抑えて、確実にプログラムす
ることが可能となる。

【０２６４】請求項２に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、救済プログラムごと
にプログラム電圧を印加することが可能となるため、効
率的にかつ周辺回路の影響を抑えてプログラムすること
が可能となる。電気フューズをブローすることによりプ
ログラムが可能であるため、作業工程が簡単化され、ま
たレーザカッタ装置等が不要となる。

【０２６５】請求項３に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、プログラム状態を保
持するラッチを備えることにより、簡単な回路構成でプ
ログラム情報を保持することが可能となる。

【０２６６】請求項４に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、プログラム状態を保
持するラッチを備えることにより、簡単な回路構成でプ
ログラム情報を保持することが可能となる。さらに、所
定のタイミングでラッチとプログラム構成回路との間を
接続するスイッチとを備えることにより、所望のタイミ
ングでプログラム情報を保持することが可能となる。

【０２６７】請求項５に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、アドレスプログラム
回路は、アドレス信号およびバンクアドレス信号をプロ
グラムする。これにより、複数のバンクを有する場合
に、バンク間でアドレスプログラム回路を共有すること
が可能となる。

【０２６８】請求項６に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、プログラムモードに
おいて、プログラム状態をチエックするモードを設け
る。これにより、確実にプログラムすることが可能とな
る。

【０２６９】請求項７に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、プログラム電圧の印
加を制御する電圧制御回路を設ける。これにより、電気
フューズに不要なストレスを与えることを防止すること
が可能となる。

【０２７０】請求項８に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、チップ活性化信号の
入力をトリガとしてプログラム状態を読出す。これによ
り、高速なスペア判定および高速な救済が可能となる。

【０２７１】請求項９に係る半導体記憶装置は、請求項
８に係る半導体記憶装置であって、、プログラム状態を
複数回に分けて読出す。これにより、電気フューズに不
要なストレスを与えることを防止することが可能とな
る。

【０２７２】請求項１０に係る半導体記憶装置は、請求
項８に係る半導体記憶装置であって、プログラム状態を
保持するラッチを備えることにより、簡単な回路構成で
プログラム情報を保持することが可能となる。さらに、
所定のタイミングでラッチとプログラム構成回路との間
を接続するスイッチとを備えることにより、所望のタイ
ミングでプログラム情報を保持することが可能となる。

【０２７３】請求項１１に係る半導体記憶装置は、請求
項８に係る半導体記憶装置であって、プログラム電圧の
印加を制御する電圧制御回路を設ける。これにより、所
望のタイミング以外で、電気フューズに不要なストレス
を与えることを防止することが可能となる。

【０２７４】請求項１２、請求項１３に係る半導体記憶
装置は、請求項２に係る半導体記憶装置であって、電気
フューズの不良を検出する不良検出回路を設ける。これ
により、電気フューズの初期不良や、プログラム状態の
確認を行なうことが可能となる。

【０２７５】請求項１４に係る半導体記憶装置は、請求
項３に係る半導体記憶装置であって、ラッチに保持する
プログラム状態を任意に設定する固定回路を備える。こ
れにより、プログラム状態とは別に、スペアメモリセル
のテストを行なうことが可能となる。

【０２７６】請求項１５に係る半導体記憶装置は、請求
項２に係る半導体記憶装置であって、基準電流と電気フ
ューズを流れる電流とを比較する較回路を備えることに
より、プログラム状態を高精度に検出することができ
る。

【０２７７】請求項１６に係る半導体記憶装置は、請求
項１に係る半導体記憶装置であって、転送回路を用いこ
とにより、プログラム構成回路とプログラム状態を保持
するラッチとの間の配線数を削減することが可能とな
る。

【０２７８】請求項１７に係る半導体記憶装置は、請求
項２に係る半導体記憶装置であって、スペア情報をまと
めて送信する。これにより、アドレスプログラム回路と
冗長制御回路とを結ぶ配線数を削減することが可能とな
る。

【０２７９】請求項１８に係る半導体記憶装置は、請求
項１に係る半導体記憶装置であって、アドレスプログラ
ム回路は、ロウ方向救済アドレスをプログラムすること
が可能なものと、コラム方向の救済アドレスをプログラ
ムすることが可能なものとを含み、プログラム状態の読
出タイミングがロウ方向とコラム方向とで異なる。これ
により、消費電流を低減しつつ、高速な救済動作を行な
うことが可能となる。

【０２８０】請求項１９に係る半導体記憶装置は、請求
項１８に係る半導体記憶装置であって、アドレスプログ
ラム回路は、列アドレス信号およびバンクアドレス信号
をプログラムする。これにより、複数のバンクを有する
場合に、バンク間でコラム方向のアドレスプログラム回
路を共有することが可能となる。

【０２８１】請求項２０、請求項２１に係る半導体記憶
装置は、請求項１に係る半導体記憶装置であって、アド
レスプログラム回路は、アドレスセットアップ動作と並
行してスペア判定を行なう。これにより、高速な救済動
作が可能となる。

【０２８２】請求項２２に係る半導体記憶装置によれ
ば、メモリセル構造を有し、プログラム電圧によりプロ
グラムされる電気フューズを備える。これにより、配線
間等に、電気フューズを形成することが可能となる。

【０２８３】請求項２３に係る半導体記憶装置は、請求
項２２に係る半導体記憶装置であって、メモリセルキャ
パシタに相当する部位にプログラムのための電圧を供給
することが可能となる。これにより、配線を用いて、電
気フューズを容易にブローすることが可能となる。

【０２８４】請求項２４に係る半導体記憶装置は、請求
項２２に係る半導体記憶装置であって、メモリセルキャ
パシタに相当する部位を接続して、デカップリングキャ
パシタを形成する。これにより、省面積で大容量のプロ
グラム素子を形成することが可能となる。

【０２８５】請求項２５に係る半導体記憶装置によれ
ば、スペア判定に基づき、データ線とグローバルデーダ
線との接続関係を切替え、欠落したデータ線数だけスペ
アのデータ線をデータバスに接続する。これにより、ス
ペア方向の救済を効率よく行なうことが可能となる。

【０２８６】請求項２６に係る半導体記憶装置は、請求
項２５に係る半導体記憶装置であって、プログラム電圧
を用いてプログラムを行なうことが可能なアドレスプロ
グラム回路を備える。これにより、周辺回路への影響を
抑えて、確実にスペア救済のためのプログラムを行なう
ことが可能となる。

【０２８７】請求項２７に係る半導体記憶装置は、請求
項２６に係る半導体記憶装置であって、電気フューズ
（トランジスタ）のオン／オフにより、データ線の切替
が可能となる。これにより、複数のバンクを有する場合
であっても、スペア判定に基づき、適宜データ線を繋ぎ
かえることが可能となる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における半導体記憶装
置を説明するための図である。

【図２】 図１に示すロジック回路ブロック１００１の
構成を説明するための図である。

【図３】 図１に示すメモリコア部１０００の構成を説
明するための図である。

【図４】 電圧供給部３０の構成を説明するための図で
ある。

【図５】 プログラム部２０の構成について説明するた
めの図である。

【図６】 プログラム部２０の構成について説明するた
めの図である。

【図７】 転送信号ＴＧおよびリセット信号ＲＳＴにつ
いて説明するためのブロック図である。

【図８】 プリチャージ信号／ＺＰＲＥを発生する回路
について説明するための図である。

【図９】 図８に示す回路の動作を説明するためのタイ
ミングチャートである。

【図１０】 プログラム部２０におけるプログラム時の
動作を説明するためのタイミングチャートである。

【図１１】 プログラム部２０におけるプログラム状態
のリードおよびラッチへ転送を説明するためのタイミン
グチャートである。

【図１２】 メモリセルアレイに対するアクセス時の動
作について説明するためのタイミングチャートである。

【図１３】 電気フューズ１２０の初期不良をチェック
するための初期不良チェック回路１３０について説明す
るための図である。

【図１４】 不良のプログラム素子を除去するための回
路構成を説明するための図である。

【図１５】 不良のプログラム素子を除去するための回
路構成を説明するための図である。

【図１６】 スペアメモリセルのテストを行なうための
テスト回路の構成を説明するための図である。

【図１７】 プログラム構成回路の構成の一例を説明す
るための図である。

【図１８】 図１７に示す構成に対し、プログラム状態
の検出精度を向上させるための構成を説明するための図
である。

【図１９】 本発明の実施の形態２におけるアレイ構成
について説明するための図である。

【図２０】 図１９に示すメモリセルアレイのサブワー
ドドライバ部の詳細な構成を説明するための図である。

【図２１】 図１９におけるコラム系のアレイ構成の一
例を説明するための図である。

【図２２】 図１９に示すスペアロウ部２３００の構成
を説明するための図である。

【図２３】 ライトドライバをライトマスク動作時に非
活性化するための回路構成について説明するための図で
ある。

【図２４】 ライトマスク動作に係るメモリセルアレイ
端部の構成を説明するための図である。

【図２５】 本発明の実施の形態２における電気フュー
ズの構成について説明するための断面図である。

【図２６】 メモリセル構造を他の用途に使用する一例
を示す断面図である。

【図２７】 保持回路１４３を制御するプリチャージ信
号の発生回路の一例について説明するための図である。

【図２８】 本発明の実施の形態３におけるコラム系の
スペアについて説明するための図である。

【図２９】 ２ヶ所のメインＩ／Ｏ線対において不良が
検出された場合の動作を説明するための概念図である。

【図３０】 シフトリダンダンシ構成の他の例を示す図
である。

【図３１】 図３０に示す回路動作を詳しく説明するた
めのフローチャートである。

【図３２】 シフト部５０４０の構成の一例を示す図で
ある。

【図３３】 不良メモリセル列が存在する場合の救済を
行なう構成を示す図である。

【図３４】 シフト部５０４０の他の構成例を示す図で
ある。

【図３５】 図３４において電気フューズ４１２２をオ
フした状態を示す図である。

【図３６】 マルチバンク構成におけるシフト部の制御
について説明するための図である。

【図３７】 本発明の実施の形態４におけるプログラム
部の構成例について説明するための図である。

【図３８】 本発明の実施の形態４におけるプログラム
部の構成例について説明するための図である。

【図３９】 本発明の実施の形態４におけるプログラム
部の構成例について説明するための図である。

【図４０】 本発明の実施の形態５におけるスペア置換
情報の設定経路例について説明するための図である。

【図４１】 本発明の実施の形態５におけるスペア置換
情報の他の設定例について説明するための図である。

【図４２】 本発明の実施の形態６におけるアドレス比
較判定の動作例について説明するためのフローチャート
である。

【図４３】 図４２に対応する構成図である。

【図４４】 本発明の実施の形態６におけるアドレス比
較判定のための構成を示す図である。

【図４５】 メモリセルアレイの構成を示す図である。

【図４６】 メモリセル構造を説明するための断面図で
ある。

【符号の説明】

２０ プログラム部、２２ プログラム構成部、２４
ラッチ部、２６ アドレス比較部、３０ 電圧供給部、
４０ 自動プログラム制御部、５０ ＢＩＳＴ／冗長判
定回路、１００ プログラムブロック、１０１ プログ
ラムユニット、１０２ プログラム回路、１０３，１４
３ 保持回路、１０５ プログラム認識回路、１０６，
１１６ プログラム構成回路、１１４ 比較回路、１１
８ ラッチ、１３０ 初期不良チェック回路、１４５
選択回路、１４８ シフトレジスタ、２１０，２１２
Ｎ型の不純物領域、２０４ Ｎウェル、２００ セルプ
レート、２０２ ストレージノード、１０００ メモリ
コア部、１００１ ロジック回路ブロック。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 Ｇ１１Ｃ 17/00 ６３９Ａ 21/8242 Ｈ０１Ｌ 27/10 ６２１Ｃ ６８１Ｆ

Claims (27)

【特許請求の範囲】
1. 【請求項１】 行列状に配置される複数のメモリセルを
   含むメモリセルアレイと、 前記メモリセルアレイに含まれる不良メモリセルを救済
   するための複数のスペアメモリセルと、 複数のアドレスプログラム回路とを備え、前記複数のア
   ドレスプログラム回路のそれぞれは、プログラム電圧に
   より前記不良メモリセルを前記救済するための救済アド
   レスをプログラムすることが可能であって、 前記プログラム電圧を外部から受けるパッドと、 前記複数のアドレスプログラム回路のそれぞれに対し
   て、前記プログラム電圧を選択的に供給する電圧供給回
   路とをさらに備える、半導体記憶装置。
2. 【請求項２】 前記電圧供給回路は、 前記複数のアドレスプログラム回路のそれぞれに対応し
   て設けられる複数の供給スイッチを含み、複数の供給ス
   イッチのそれぞれは、制御信号に応じて、対応するアド
   レスプログラム回路に前記プログラム電圧を供給し、 前記複数のアドレスプログラム回路のそれぞれは、 前記プログラム電圧によりブローされる電気フューズを
   含むプログラム構成回路と、 前記救済を行なうか否かを判定するため、入力アドレス
   と前記電気フューズのプログラム状態とに基づき、前記
   入力アドレスと前記救済アドレスとの一致／不一致を比
   較する比較回路とを含む、請求項１記載の半導体記憶装
   置。
3. 【請求項３】 前記複数のアドレスプログラム回路のそ
   れぞれは、 前記プログラム構成回路と前記比較回路との間に設けら
   れ、前記電気フューズのプログラム状態を保持するラッ
   チをさらに含む、請求項２記載の半導体記憶装置。
4. 【請求項４】 前記複数のアドレスプログラム回路のそ
   れぞれは、 前記プログラム構成回路と前記比較回路との間に設けら
   れ、前記電気フューズのプログラム状態を保持するラッ
   チと、 所定のタイミングで、前記プログラム構成回路と前記ラ
   ッチとを接続するスイッチとをさらに含む、請求項２記
   載の半導体記憶装置。
5. 【請求項５】 前記メモリセルアレイは、複数のバンク
   に分割され、 前記救済アドレスは、 複数の救済アドレス信号と、 前記複数のバンクのうち対応するバンクを示すバンクア
   ドレス信号とを含み、 前記複数のアドレスプログラム回路のそれぞれは、 前記プログラム電圧によりブローされる複数の電気フュ
   ーズを含み、 前記複数の電気フューズのそれぞれは、 前記複数の救済アドレス信号および前記バンクアドレス
   信号のそれぞれに対応して設けられる、請求項１記載の
   半導体記憶装置。
6. 【請求項６】 前記電気フューズをブローするプログラ
   ムモードを実行するための制御回路をさらに備え、 前記制御回路は、 前記プログラムモードにおける所定のタイミングで、前
   記入力アドレスとして前記救済アドレスを前記比較回路
   に供給することにより、前記電気フューズのプログラム
   状態を判定するプログラムチェックモードを実行する、
   請求項２記載の半導体記憶装置。
7. 【請求項７】 前記プログラム構成回路は、 前記プログラム電圧を受ける電圧ノードと、 前記電気フューズと前記電圧ノードとの間に配置され、
   所定のタイミングで、前記電圧ノードで受ける前記プロ
   グラム電圧を前記電気フューズに供給する電圧制御回路
   とをさらに含む、請求項２記載の半導体記憶装置。
8. 【請求項８】 外部クロックに基づき、内部動作を制御
   する内部クロックを発生する回路と、 前記内部クロックを有効にするチップ活性化信号を受け
   る信号パッドと、 前記チップ活性化信号の入力後に、前記電気フューズの
   プログラム状態を読出すリードモードを実行するための
   制御回路とをさらに備える、請求項２記載の半導体記憶
   装置。
9. 【請求項９】 前記制御回路は、 前記リードモードにおいて、複数のリード動作が実行さ
   れるように動作し、 前記複数のリード動作のそれぞれにおいて、前記複数の
   アドレスプログラム回路のうちの所定数から前記電気フ
   ューズのプログラム状態が読出される、請求項８記載の
   半導体記憶装置。
10. 【請求項１０】 前記複数のアドレスプログラム回路の
    それぞれは、 前記プログラム構成回路と前記比較回路との間に設けら
    れ、前記電気フューズのプログラム状態を保持するラッ
    チと、 所定のタイミングで前記プログラム構成回路と前記ラッ
    チとを接続するスイッチとをさらに含む、請求項８記載
    の半導体記憶装置。
11. 【請求項１１】 前記プログラム構成回路は、 前記プログラム電圧を受ける電圧ノードと、 前記電気フューズと前記電圧ノードとの間に配置され、
    前記プログラムモードおよび前記電気フューズのプログ
    ラム状態を読出すリードモードにおいて、前記電圧ノー
    ドで受ける前記プログラム電圧を前記電気フューズに供
    給する電圧制御回路とをさらに含む、請求項８記載の半
    導体記憶装置。
12. 【請求項１２】 前記電気フューズの不良を検出する不
    良検出回路をさらに備え、 前記複数のアドレスプログラム回路のそれぞれは、 所定の信号に応じて、前記電気フューズを前記不良検出
    回路に接続する検出スイッチをさらに含む、請求項２記
    載の半導体記憶装置。
13. 【請求項１３】 前記不良検出回路は、 基準電流と前記電気フューズを流れる電流とを比較する
    電流比較回路を含む、請求項１２記載の半導体記憶装
    置。
14. 【請求項１４】 前記ラッチの電位を固定する固定回路
    をさらに備える、請求項３記載の半導体記憶装置。
15. 【請求項１５】 前記複数のアドレスプログラム回路の
    それぞれは、 前記電気フューズと前記比較回路との間に設けられ、基
    準電流と前記電気フューズを流れる電流とを比較して、
    前記比較の結果を前記電気フューズのプログラム状態と
    して出力する回路をさらに含む、請求項２記載の半導体
    記憶装置。
16. 【請求項１６】 前記救済アドレスは、複数の救済アド
    レス信号を含み、 前記複数のアドレスプログラム回路のそれぞれは、 前記複数の救済アドレス信号のそれぞれに対応して設け
    られる複数のプログラム構成回路を含み、前記複数のプ
    ログラム構成回路のそれぞれは、前記プログラム電圧に
    よりブローされる電気フューズを含み、 バスと、 前記複数のプログラム構成回路のそれぞれから読出した
    前記電気フューズのプログラム状態を、順次、前記バス
    に転送する転送回路と、 前記複数のプログラム構成回路のそれぞれに対応して設
    けられる複数のラッチとをさらに含み、前記複数のラッ
    チのそれぞれは、順次、前記電気フューズのプログラム
    状態を前記バスから受ける、請求項１記載の半導体記憶
    装置。
17. 【請求項１７】 前記複数のアドレスプログラム回路に
    おける前記比較回路の出力のうち少なくとも１つが活性
    化すると活性化するスペア使用信号を発生するスペア使
    用信号発生回路と、 前記複数のプログラムアドレス回路におけるプログラム
    状態に対応して、前記救済アドレスに対応する救済位置
    情報をエンコードするエンコーダとをさらに備える、請
    求項２記載の半導体記憶装置。
18. 【請求項１８】 前記救済アドレスは、 前記不良メモリセルを含む不良メモリセル行に対応する
    救済行アドレスと、 前記不良メモリセルを含む不良メモリセル列に対応する
    救済列アドレスとを含み、 前記複数のアドレスプログラム回路は、 前記救済行アドレスをプログラムすることが可能な第１
    グループと、前記救済列アドレスをプログラムすること
    が第２グループとに分割され、 前記第１グループに属するアドレスプログラム回路およ
    び前記第２グループに属するアドレスプログラム回路の
    それぞれは、 前記プログラム電圧によりブローされる電気フューズを
    含み、 前記メモリセルアレイのアクセスにおいて、前記救済行
    アドレスに対応する前記電気フューズのプログラム状態
    と、前記救済列アドレスに対応する前記電気フューズの
    プログラム状態とは、互いに異なるタイミングで読出さ
    れる、請求項１記載の半導体記憶装置。
19. 【請求項１９】 前記メモリセルアレイは、複数のバン
    クに分割され、 前記救済列アドレスは、 複数の救済列アドレス信号と、 前記複数のバンクのうち対応するバンクを示すバンクア
    ドレス信号とを含む、請求項１８記載の半導体記憶装
    置。
20. 【請求項２０】 外部から入力アドレスを受けるパッド
    と、 前記入力アドレスをデコードするデコーダと、 前記デコーダの出力に基づき、前記入力アドレスに対応
    するメモリセルを選択するための選択回路とをさらに備
    え、 前記複数のアドレスプログラム回路のそれぞれは、 前記プログラム電圧によりブローされる電気フューズを
    含むプログラム構成回路と、 前記救済を行なうか否かを判定するため、前記入力アド
    レスと前記電気フューズのプログラム状態とに基づき、
    前記入力アドレスと前記救済アドレスとの一致／不一致
    を比較する比較回路とを含む、請求項１記載の半導体記
    憶装置。
21. 【請求項２１】 前記デコーダは、 前記比較回路から出力されるスペア使用の判定結果に基
    づき、デコード動作を停止する、請求項２０記載の半導
    体記憶装置。
22. 【請求項２２】 行列状に配置される複数のメモリセル
    を含むメモリセルアレイと、 前記メモリセルアレイに含まれる不良メモリセルを救済
    するためのスペアメモリセルと、 複数のアドレスプログラム回路とを備え、前記複数のア
    ドレスプログラム回路のそれぞれは、電気フューズを含
    み、プログラム電圧を用いて前記電気フューズをブロー
    することにより、前記不良メモリセルを前記救済するた
    めの救済アドレスをプログラムすることが可能であっ
    て、 前記複数のメモリセルのそれぞれは、 第１不純物領域内に形成される１対のソース／ドレイン
    領域と、前記１対のソース／ドレイン領域の上に絶縁膜
    を介して形成されるゲート電極とを有するメモリセルト
    ランジスタと、 前記１対のソース／ドレイン領域の一方と電気的に接続
    されるメモリセルキャパシタとを含み、 前記電気フューズは、 第２不純物領域内に形成され、前記第２不純物領域と同
    じ導電型を有し、かつ前記メモリセルトランジスタの前
    記１対のソース／ドレイン領域に相当する１対の第３不
    純物領域と、 前記１対の第３不純物領域の一方に電気的に接続され
    た、前記メモリセルキャパシタに相当するプログラム素
    子とを含む、半導体記憶装置。
23. 【請求項２３】 前記プログラム素子は、 前記１対の第３不純物領域の一方に電気的に接続された
    ストレージノードと、 前記ストレージノードの上に誘電体を介して形成された
    セルプレートとを含み、 プログラムモードにおいて、前記セルプレートには、前
    記プログラム電圧を供給し、前記１対の第３不純物領域
    の他方に対して低電圧を供給する、請求項２２記載の半
    導体記憶装置。
24. 【請求項２４】 前記プログラム素子は、 前記１対の第３不純物領域の一方に電気的に接続された
    ストレージノードと、前記ストレージノードの上に誘電
    体を介して形成されたセルプレートとを含み、 前記電気フューズは、複数個存在し、 前記複数個の前記ストレージノードは、電気的に接続状
    態にあり、 前記複数個の前記電気フューズは、 前記セルプレートが電源電位を受ける第１グループと、
    前記セルプレートが接地電位を受ける第２グループとに
    分割される、請求項２２記載の半導体記憶装置。
25. 【請求項２５】 行列状に配置される複数のメモリセル
    を含むメモリセルアレイと、 前記メモリセルアレイにおける不良メモリセルを含む不
    良メモリセル列を救済するための複数のスペアメモリセ
    ル列と、 前記メモリセルアレイのデータを転送するための複数の
    データ線対と、 前記複数のスペアメモリセル列のデータを転送するため
    の複数のスペアデータ線対と、 外部と前記メモリセルアレイとの間でデータを転送する
    ためのデータバスと、 複数のアドレスプログラム回路とを備え、前記複数のア
    ドレスプログラム回路のそれぞれは、プログラム電圧に
    より前記不良メモリセル列を前記救済するために救済列
    アドレスをプログラムすることが可能であって、 前記複数のアドレスプログラム回路のプログラム状態に
    応じて、前記不良メモリセル列のデータを転送するため
    のデータ線対が前記データバスと非接続になるように、
    前記複数のデータ線対のそれぞれと前記データバスとの
    電気的な接続関係を切替える切替回路と、 前記複数のデータ線対と前記データバスと接続関係に応
    じて、前記複数のスペアデータ線対のそれぞれを選択的
    に前記データバスに接続する選択回路とをさらに備え
    る、半導体記憶装置。
26. 【請求項２６】 前記プログラム電圧を外部から受ける
    パッドと、 前記救済列アドレスに応じて、対応するアドレスプログ
    ラム回路に前記プログラム電圧を選択的に供給する電圧
    供給回路とをさらに備え、 前記複数のアドレスプログラム回路のそれぞれは、 前記プログラム電圧によりブローされる電気フューズを
    含むプログラム構成回路と、 入力アドレスと前記電気フューズのプログラム状態とに
    基づき、前記入力アドレスと前記救済列アドレスとの一
    致／不一致を比較してスペア判定を出力する回路とを含
    む、請求項２５記載の半導体記憶装置。
27. 【請求項２７】 前記切替回路は、 前記複数のデータ線対のそれぞれに対応して設けられる
    複数のトランジスタを含み、前記複数のトランジスタの
    それぞれは、対応するプログラムアドレス回路における
    前記スペア判定および前記救済列アドレスに基づきオン
    ／オフすることにより、対応するデータ線対と前記デー
    タバスとの接続関係を切替える、請求項２６記載の半導
    体記憶装置。