JP2000269326A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2000269326A JP2000269326A JP11068192A JP6819299A JP2000269326A JP 2000269326 A JP2000269326 A JP 2000269326A JP 11068192 A JP11068192 A JP 11068192A JP 6819299 A JP6819299 A JP 6819299A JP 2000269326 A JP2000269326 A JP 2000269326A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- contact hole
- resist
- etching
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 半導体製造過程での、コンタクトホールのエ
ッチング時に、シリコン基板に達しないようにエッチン
グを行った後、コンタクトホールの底に残ったレジスト
を、再度エッチングする際に同時に抜く時に、コンタク
トホール底部のオーバーエッチング等の膜厚制御が難し
いという問題があった。 【解決手段】 溝配線パターン形成時の現像終了時にＵ
ＶＯ３９を照射する事によりレジスト５を硬化させる。
ッチング時に、シリコン基板に達しないようにエッチン
グを行った後、コンタクトホールの底に残ったレジスト
を、再度エッチングする際に同時に抜く時に、コンタク
トホール底部のオーバーエッチング等の膜厚制御が難し
いという問題があった。 【解決手段】 溝配線パターン形成時の現像終了時にＵ
ＶＯ３９を照射する事によりレジスト５を硬化させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の埋め
込み構造の配線形成方法に関するもので、特に埋め込み
ダマシンプロセスに使用される半導体装置の製造方法に
関する。
込み構造の配線形成方法に関するもので、特に埋め込み
ダマシンプロセスに使用される半導体装置の製造方法に
関する。
【０００２】
【従来の技術】近年、半導体装置の埋め込み構造の配線
形成は微細化の一途をたどり、高信頼性の半導体装置の
製造方法が求められてきている。
形成は微細化の一途をたどり、高信頼性の半導体装置の
製造方法が求められてきている。
【０００３】従来の技術を以下に図１３から図２１を用
いて説明する。
いて説明する。
【０００４】図１３、図１４に示すように、シリコン基
板１０１上に絶縁膜１０２を形成し、この上にレジスト
を塗布しレジスト層１０３を形成する。
板１０１上に絶縁膜１０２を形成し、この上にレジスト
を塗布しレジスト層１０３を形成する。
【０００５】次に、図１５に示すように、パターニング
し、コンタクトホールを形成するためのマスクパターン
を形成する。
し、コンタクトホールを形成するためのマスクパターン
を形成する。
【０００６】次に、図１６に示すように、マスクパター
ンをマスクに用いて、絶縁膜１０２をＲＩＥし、コンタ
クトホールを形成する。
ンをマスクに用いて、絶縁膜１０２をＲＩＥし、コンタ
クトホールを形成する。
【０００７】次に、図１７に示すように、さらにマスク
（図示せず）をかけ、ＲＩＥなどでオーバーエッチング
を行う。このとき、前記絶縁膜１０２上のレジスト１０
３は後退し、コンタクトホール内にもレジスト１０３が
残る。
（図示せず）をかけ、ＲＩＥなどでオーバーエッチング
を行う。このとき、前記絶縁膜１０２上のレジスト１０
３は後退し、コンタクトホール内にもレジスト１０３が
残る。
【０００８】この後、図１８に示すように、ポストベー
クを行い、レジスト１０３が硬化される。
クを行い、レジスト１０３が硬化される。
【０００９】次に、図１９に示すように、さらにＲＩＥ
などを持ちいてオーバーエッチングを行う。
などを持ちいてオーバーエッチングを行う。
【００１０】このとき、ダマシンプロセスでは、絶縁膜
にコンタクトホールを形成後、コンタクトホールを加工
するためには、コンタクトホール底部にレジスト１０３
を残してはいけない。
にコンタクトホールを形成後、コンタクトホールを加工
するためには、コンタクトホール底部にレジスト１０３
を残してはいけない。
【００１１】よって従来の技術においては、レジスト１
０３を完全に除去するためには、本来の溝配線エッチン
グ量よりも、オーバーエッチングを実施しなければなら
ない。
０３を完全に除去するためには、本来の溝配線エッチン
グ量よりも、オーバーエッチングを実施しなければなら
ない。
【００１２】この為、図１９に示すように、本来の溝配
線寸法よりも大きくなってしまうということがあった。
線寸法よりも大きくなってしまうということがあった。
【００１３】また、コンタクトホールのエッチングと同
時に、コンタクトホールを加工するため、制御性にかけ
てしまい、微細化に対応できない。例えば、図１９に示
すように、前記オーバーエッチングにより、コンタクト
ホールがシリコン基板１０１に達してしまい、電極を埋
め込んだときに、リークが起こることもあった。
時に、コンタクトホールを加工するため、制御性にかけ
てしまい、微細化に対応できない。例えば、図１９に示
すように、前記オーバーエッチングにより、コンタクト
ホールがシリコン基板１０１に達してしまい、電極を埋
め込んだときに、リークが起こることもあった。
【００１４】次に図２０に示すように、前記レジスト１
０３を剥離させ、Ａｌなどの導体を堆積し、導体層１０
５を形成する。
０３を剥離させ、Ａｌなどの導体を堆積し、導体層１０
５を形成する。
【００１５】次に図２１に示すように、前記導体層１０
５をＲＩＥなどでエッチングし、配線１０５を形成す
る。
５をＲＩＥなどでエッチングし、配線１０５を形成す
る。
【００１６】以上のように、従来の技術では、シリコン
基板１０１に達しないように、コンタクトホールのエッ
チングを行い、この後、配線溝のエッチングを行い、配
線溝のエッチング時に、コンタクトホールが基板１０１
に達するようにしている。しかし、配線溝のエッチング
時にコンタクト底部がオーバーエッチング等のエッチン
グ量制御が難しいという問題があった。
基板１０１に達しないように、コンタクトホールのエッ
チングを行い、この後、配線溝のエッチングを行い、配
線溝のエッチング時に、コンタクトホールが基板１０１
に達するようにしている。しかし、配線溝のエッチング
時にコンタクト底部がオーバーエッチング等のエッチン
グ量制御が難しいという問題があった。
【００１７】
【発明が解決しようとする課題】近年、半導体装置の埋
め込み構造の配線形成は微細化の一途をたどり、微細加
工技術の高信頼が求められてきている。
め込み構造の配線形成は微細化の一途をたどり、微細加
工技術の高信頼が求められてきている。
【００１８】半導体製造過程での、コンタクトホールの
エッチング時に、シリコン基板に達しないようにエッチ
ングを行い、コンタクトホールの底に残ったレジスト
を、再度エッチングする際に同時に抜くことで形状を得
ているが、コンタクトホール底部のオーバーエッチング
等のエッチング量制御が難しいという問題があった。
エッチング時に、シリコン基板に達しないようにエッチ
ングを行い、コンタクトホールの底に残ったレジスト
を、再度エッチングする際に同時に抜くことで形状を得
ているが、コンタクトホール底部のオーバーエッチング
等のエッチング量制御が難しいという問題があった。
【００１９】本発明の目的は、コンタクト底部のレジス
ト残しにより、コンタクトホールのエッチング時の耐Ｒ
ＩＥ性が向上させ、コンタクト底部が適正にエッチング
され、微細化が容易な半導体装置の製造方法を提供する
ことである。
ト残しにより、コンタクトホールのエッチング時の耐Ｒ
ＩＥ性が向上させ、コンタクト底部が適正にエッチング
され、微細化が容易な半導体装置の製造方法を提供する
ことである。
【００２０】
【課題を解決するための手段】本発明による半導体装置
は、基体に絶縁膜を形成する工程と、前記絶縁膜に、前
記基体に達するコンタクト孔を形成する工程と、前記コ
ンタクトホール孔の底に、前記基体を保護する保護層を
形成する工程と、前記保護層を硬化する工程と、前記絶
縁膜に、前記保護層により前記基体を保護しながら前記
コンタクト孔に重なる配線溝を形成する工程と、前記コ
ンタクト孔および前記配線溝に、前記基体に接続されて
いる配線を形成することを特徴とするものであり、前記
保護層は、レジストであることを特徴とするものであ
り、前記保護層は、反射防止膜であることを特徴とする
ものであり、前記保護層を硬化する方法が、短波長光を
照射することを特徴とするものである。また、前記硬化
温度は２０℃以上１００℃未満としたことを特徴とし、
前記短波長光が、ＵＶであるまたはＵＶＯ３であること
を特徴とするものであり、前記レジストを硬化させる方
法として低温ベークすることを特徴とするものであり、
前記コンタクトホールのパターニングにて現像する時
に、所定の厚さ以上にレジストを残留させることを特徴
とする半導体装置の製造方法である。
は、基体に絶縁膜を形成する工程と、前記絶縁膜に、前
記基体に達するコンタクト孔を形成する工程と、前記コ
ンタクトホール孔の底に、前記基体を保護する保護層を
形成する工程と、前記保護層を硬化する工程と、前記絶
縁膜に、前記保護層により前記基体を保護しながら前記
コンタクト孔に重なる配線溝を形成する工程と、前記コ
ンタクト孔および前記配線溝に、前記基体に接続されて
いる配線を形成することを特徴とするものであり、前記
保護層は、レジストであることを特徴とするものであ
り、前記保護層は、反射防止膜であることを特徴とする
ものであり、前記保護層を硬化する方法が、短波長光を
照射することを特徴とするものである。また、前記硬化
温度は２０℃以上１００℃未満としたことを特徴とし、
前記短波長光が、ＵＶであるまたはＵＶＯ３であること
を特徴とするものであり、前記レジストを硬化させる方
法として低温ベークすることを特徴とするものであり、
前記コンタクトホールのパターニングにて現像する時
に、所定の厚さ以上にレジストを残留させることを特徴
とする半導体装置の製造方法である。
【００２１】上記構成を有する半導体集積回路装置であ
ると、コンタクトホールのエッチング時の耐ＲＩＥ性が
向上するため、コンタクト底部がオーバーエッチングさ
れるという問題がなくなり、信頼性が向上する。
ると、コンタクトホールのエッチング時の耐ＲＩＥ性が
向上するため、コンタクト底部がオーバーエッチングさ
れるという問題がなくなり、信頼性が向上する。
【００２２】
【発明の実施の形態】本発明は以下の実施の形態を図面
を用いて説明するが、本発明はここで説明する実施の形
態に限定されるものではない。下記実施の形態は発明の
目的を逸脱しない限りにおいて多様に変形することがで
きる。
を用いて説明するが、本発明はここで説明する実施の形
態に限定されるものではない。下記実施の形態は発明の
目的を逸脱しない限りにおいて多様に変形することがで
きる。
【００２３】本発明の第１の実施の形態を以下に図１か
ら図８を用いて説明する。
ら図８を用いて説明する。
【００２４】まず、図１、図２に示すように、基体（シ
リコン基板や配線等）上に、例えばシリコン基板１上に
絶縁膜２、レジスト３をこの順序で堆積させる。
リコン基板や配線等）上に、例えばシリコン基板１上に
絶縁膜２、レジスト３をこの順序で堆積させる。
【００２５】次に、図３に示すように、レジスト３をPE
P(Photo Engraving Process)でパターニング後、続いて
ＲＩＥなどのエッチングを用いて、コンタクトホールを
形成する。
P(Photo Engraving Process)でパターニング後、続いて
ＲＩＥなどのエッチングを用いて、コンタクトホールを
形成する。
【００２６】このとき、前記コンタクトホールは、シリ
コン基板１に到達するようにＪＵＳＴサイズで形成す
る。
コン基板１に到達するようにＪＵＳＴサイズで形成す
る。
【００２７】次に、図４に示すように、コンタクトホー
ル形成後、再度レジスト４を塗布する。
ル形成後、再度レジスト４を塗布する。
【００２８】さらに、図５に示すように、電極配線用パ
ターン用のマスク（図示せず）をかけレジスト４をパタ
ーニングする。
ターン用のマスク（図示せず）をかけレジスト４をパタ
ーニングする。
【００２９】次に、従来行っていたポストベークの代わ
りに、ＵＶＯ３の照射を行う。このとき、例えば波長１
７２ｎｍのＵＶＯ３を用いる。
りに、ＵＶＯ３の照射を行う。このとき、例えば波長１
７２ｎｍのＵＶＯ３を用いる。
【００３０】図６に示すように、ＵＶＯ３照射器６か
ら、ＵＶＯ３９を照射する。この時の雰囲気中の温度
は、２０度以上１００度未満が望ましい。
ら、ＵＶＯ３９を照射する。この時の雰囲気中の温度
は、２０度以上１００度未満が望ましい。
【００３１】次に絶縁膜２に、例えばＲＩＥなどのエッ
チングを再度施すが、この時、コンタクト底部５は、前
記ＵＶＯ３９照射によって硬化したレジストであるの
で、エッチング時の影響はうけず、配線溝のみのエッチ
ングが施される。
チングを再度施すが、この時、コンタクト底部５は、前
記ＵＶＯ３９照射によって硬化したレジストであるの
で、エッチング時の影響はうけず、配線溝のみのエッチ
ングが施される。
【００３２】このとき、前記レジストを硬化するため
に、ＵＶＯ３ではなくＵＶ(ultraviolet)を用いてもよ
く、また、低温でポストベークを行ってもよい。
に、ＵＶＯ３ではなくＵＶ(ultraviolet)を用いてもよ
く、また、低温でポストベークを行ってもよい。
【００３３】次いで図７に示すように、再度例えばＲＩ
Ｅなどを用いてエッチングし、レジストを剥離する。こ
の時、前記硬化されたコンタクト底部５（図６参照）に
よって、シリコン基板１までエッチングされることな
く、希望通りのエッチング効果を得ることができる。
Ｅなどを用いてエッチングし、レジストを剥離する。こ
の時、前記硬化されたコンタクト底部５（図６参照）に
よって、シリコン基板１までエッチングされることな
く、希望通りのエッチング効果を得ることができる。
【００３４】その後、図８に示すように、例えばＣｕな
どの金属配線８を埋め込み、例えばＲＩＥなどでエッチ
ングし、平垣化後、電極配線を得る。同様にして、多層
配線を得ることも可能である。
どの金属配線８を埋め込み、例えばＲＩＥなどでエッチ
ングし、平垣化後、電極配線を得る。同様にして、多層
配線を得ることも可能である。
【００３５】本発明を用いることにより、コンタクト底
部のレジストを残すことができ、コンタクトホールのエ
ッチング時の耐ＲＩＥ性が向上するため、コンタクト底
部はオーバーエッチングされる問題が解消することがで
きる。
部のレジストを残すことができ、コンタクトホールのエ
ッチング時の耐ＲＩＥ性が向上するため、コンタクト底
部はオーバーエッチングされる問題が解消することがで
きる。
【００３６】次に、 本発明の第２の実施の形態を以下
に図９から図１２を用いて説明する。
に図９から図１２を用いて説明する。
【００３７】本発明の第２の実施の形態の第１の実施の
形態との相違点は、以下の通りである。本発明の第１の
実施の形態では、エッチングによってシリコン基板まで
オーバーエッチングするのを防止するために、レジスト
をＵＶＯ３によって硬化したが、本発明の第２の実施の
形態は、さらに反射防止膜を１層多く堆積させている。
形態との相違点は、以下の通りである。本発明の第１の
実施の形態では、エッチングによってシリコン基板まで
オーバーエッチングするのを防止するために、レジスト
をＵＶＯ３によって硬化したが、本発明の第２の実施の
形態は、さらに反射防止膜を１層多く堆積させている。
【００３８】図９に示すように、本発明の第２の実施の
形態は、図３までの第１の実施の形態の工程の後に、反
射防止膜７を堆積させる。
形態は、図３までの第１の実施の形態の工程の後に、反
射防止膜７を堆積させる。
【００３９】次に、図１０に示すように、反射防止膜７
を堆積した後、再度レジスト４を塗布する。
を堆積した後、再度レジスト４を塗布する。
【００４０】さらに、図１１に示すように、電極配線用
パターン用のマスク（図示せず）をかけレジスト４をパ
ターニングする。
パターン用のマスク（図示せず）をかけレジスト４をパ
ターニングする。
【００４１】次いで図１２に示すように、再度例えばＲ
ＩＥなどを用いて絶縁膜２をエッチングする。この時コ
ンタクト底部は反射防止膜７のために、シリコン基板１
までエッチングされることなく、希望通りのエッチング
効果を得ることができる。
ＩＥなどを用いて絶縁膜２をエッチングする。この時コ
ンタクト底部は反射防止膜７のために、シリコン基板１
までエッチングされることなく、希望通りのエッチング
効果を得ることができる。
【００４２】その後、本発明の第１の実施と同様図８に
示すように、金属配線８を埋め込み、例えばＲＩＥなど
でエッチングし、平垣化後、電極配線を得る。同様にし
て、多層配線を得ることも可能である。
示すように、金属配線８を埋め込み、例えばＲＩＥなど
でエッチングし、平垣化後、電極配線を得る。同様にし
て、多層配線を得ることも可能である。
【００４３】本発明を用いることにより、コンタクト底
部のレジストを残すことができ、コンタクトホールのエ
ッチング時の耐ＲＩＥ性が向上するため、コンタクト底
部はオーバーエッチングされる問題が解消することがで
きる。
部のレジストを残すことができ、コンタクトホールのエ
ッチング時の耐ＲＩＥ性が向上するため、コンタクト底
部はオーバーエッチングされる問題が解消することがで
きる。
【００４４】
【発明の効果】本発明を用いることにより、コンタクト
ホールのエッチング時の耐ＲＩＥ性が向上するため、コ
ンタクト底部がオーバーエッチングされるという問題が
なくなり、信頼性が向上する。また、制御性もコントロ
ールしやすくなる。
ホールのエッチング時の耐ＲＩＥ性が向上するため、コ
ンタクト底部がオーバーエッチングされるという問題が
なくなり、信頼性が向上する。また、制御性もコントロ
ールしやすくなる。
【図１】本発明の第１の実施形態に係る半導体装置の製
造工程で、基板に絶縁膜を堆積させた時の状態を示す断
面図。
造工程で、基板に絶縁膜を堆積させた時の状態を示す断
面図。
【図２】本発明の第１の実施形態に係る半導体装置の製
造工程で、絶縁膜にレジストを堆積させた時の状態を示
すを示す断面図。
造工程で、絶縁膜にレジストを堆積させた時の状態を示
すを示す断面図。
【図３】本発明の第１の実施形態に係る半導体装置の製
造工程で、絶縁膜をエッチングした時の状態を示す断面
図。
造工程で、絶縁膜をエッチングした時の状態を示す断面
図。
【図４】本発明の第１の実施形態に係る半導体装置の製
造工程で、コンタクトホールにレジストを堆積させた時
の状態を示す断面図。
造工程で、コンタクトホールにレジストを堆積させた時
の状態を示す断面図。
【図５】本発明の第１の実施形態に係る半導体装置の製
造工程で、絶縁膜をエッチングした時の状態を示す断面
図。
造工程で、絶縁膜をエッチングした時の状態を示す断面
図。
【図６】本発明の第１の実施形態に係る半導体装置の製
造工程で、レジストに紫外線を照射した時の状態を示す
断面図。
造工程で、レジストに紫外線を照射した時の状態を示す
断面図。
【図７】本発明の第１の実施形態に係る半導体装置の製
造工程で、レジストを剥離した時の状態を示す断面図。
造工程で、レジストを剥離した時の状態を示す断面図。
【図８】本発明の第１の実施形態に係る半導体装置の製
造工程で、コンタクトホールに電極を埋め込み、エッチ
ングした時の状態を示す断面図。
造工程で、コンタクトホールに電極を埋め込み、エッチ
ングした時の状態を示す断面図。
【図９】本発明の第２の実施形態に係る半導体装置の製
造工程で、反射防止膜を堆積する時の状態を示す断面
図。
造工程で、反射防止膜を堆積する時の状態を示す断面
図。
【図１０】本発明の第２の実施形態に係る半導体装置の
製造工程で、コンタクトホールにレジストを堆積させた
時の状態を示す断面図。
製造工程で、コンタクトホールにレジストを堆積させた
時の状態を示す断面図。
【図１１】本発明の第２の実施形態に係る半導体装置の
製造工程で、絶縁膜をエッチングした時の状態を示す断
面図。
製造工程で、絶縁膜をエッチングした時の状態を示す断
面図。
【図１２】本発明の第２の実施形態に係る半導体装置の
製造工程で、レジストと絶縁膜をエッチングした時の状
態を示す断面図。
製造工程で、レジストと絶縁膜をエッチングした時の状
態を示す断面図。
【図１３】従来の技術に係る半導体装置の製造工程で、
基板に絶縁膜を堆積させた時の状態を示す断面図。
基板に絶縁膜を堆積させた時の状態を示す断面図。
【図１４】従来の技術に係る半導体装置の製造工程で、
絶縁膜にレジストを堆積させた時の状態を示すを示す断
面図。
絶縁膜にレジストを堆積させた時の状態を示すを示す断
面図。
【図１５】従来の技術に係る半導体装置の製造工程で、
絶縁膜をエッチングした時の状態を示す断面図。
絶縁膜をエッチングした時の状態を示す断面図。
【図１６】従来の技術に係る半導体装置の製造工程コン
タクトホールにレジストを堆積させた時の状態を示す断
面図。
タクトホールにレジストを堆積させた時の状態を示す断
面図。
【図１７】従来の技術に係る半導体装置の製造工程で、
絶縁膜をエッチングした時の状態を示す断面図。
絶縁膜をエッチングした時の状態を示す断面図。
【図１８】従来の技術に係る半導体装置の製造工程で、
ポストベークを行ってレジストを硬化させた状態を示す
断面図。
ポストベークを行ってレジストを硬化させた状態を示す
断面図。
【図１９】従来の技術に係る半導体装置の製造工程で、
オーバーエッチングを行った状態示す断面図。
オーバーエッチングを行った状態示す断面図。
【図２０】従来の技術に係る半導体装置の製造工程で、
コンタクトホールに電極を埋め込んだ時の状態を示す断
面図。
コンタクトホールに電極を埋め込んだ時の状態を示す断
面図。
【図２１】従来の技術に係る半導体装置の製造工程で、
埋め込んだ電極をエッチングした時の状態を示す断面
図。
埋め込んだ電極をエッチングした時の状態を示す断面
図。
１、１０１…シリコン基板 ２、１０２…絶縁膜 ３、１０３…第１のレジスト ４…第２のレジスト ５…硬化した第２のレジスト ６…紫外線照射装置 ７…反射防止膜 ８、１０５…電極配線 ９…紫外線
フロントページの続き Ｆターム(参考） 4M104 BB04 DD08 DD15 DD20 DD62 DD65 DD73 EE01 EE12 EE14 EE18 FF07 FF21 FF27 GG13 HH20 5F033 HH11 JJ01 JJ11 KK01 MM02 NN01 QQ01 QQ02 QQ09 QQ13 QQ21 QQ25 QQ28 QQ37 QQ54 QQ74 RR01 RR27 TT04 WW00 WW02 WW03 XX00
Claims (9)
- 【請求項１】基体に絶縁膜を形成する工程と、 前記絶縁膜に、前記基体に達するコンタクト孔を形成す
る工程と、 前記コンタクトホール孔の底に、前記基体を保護する保
護層を形成する工程と、 前記保護層を硬化する工程と、 前記絶縁膜に、前記保護層により前記基体を保護しなが
ら前記コンタクト孔に重なる配線溝を形成する工程と、 前記コンタクト孔および前記配線溝に、前記基体に接続
されている配線を形成することを特徴とする半導体装置
の製造方法。 - 【請求項２】前記保護層は、レジストであることを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項３】前記保護層は、反射防止膜であることを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】前記保護層を硬化する方法が、短波長光を
照射することを特徴とする請求項１から請求項３までの
いずれかに記載の半導体装置の製造方法。 - 【請求項５】前記硬化温度は２０℃以上１００℃未満と
したことを特徴とする請求項１から請求項４までのいず
れかに記載の半導体装置の製造方法。 - 【請求項６】前記短波長光が、ＵＶであることを特徴と
する請求項１から請求項５までのいずれかに記載の半導
体装置の製造方法。 - 【請求項７】前記短波長光がＵＶＯ３であることを特徴
とする請求項１から請求項５までのいずれかに記載の半
導体装置の製造方法。 - 【請求項８】前記レジストを硬化させる方法として低温
ベークすることを特徴とする請求項１から請求項７まで
のいずれかに記載の半導体装置の製造方法。 - 【請求項９】前記コンタクトホールのパターニングにて
現像する時に、所定の厚さ以上にレジストを残留させる
ことを特徴とする請求項１から請求項８までのいずれか
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11068192A JP2000269326A (ja) | 1999-03-15 | 1999-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11068192A JP2000269326A (ja) | 1999-03-15 | 1999-03-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269326A true JP2000269326A (ja) | 2000-09-29 |
Family
ID=13366688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11068192A Pending JP2000269326A (ja) | 1999-03-15 | 1999-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000269326A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6835652B2 (en) | 2002-04-17 | 2004-12-28 | Nec Electronics Corporation | Method of fabricating patterns with a dual damascene process |
| US6898851B2 (en) | 2003-02-21 | 2005-05-31 | Renesas Technology Corp. | Electronic device manufacturing method |
-
1999
- 1999-03-15 JP JP11068192A patent/JP2000269326A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6835652B2 (en) | 2002-04-17 | 2004-12-28 | Nec Electronics Corporation | Method of fabricating patterns with a dual damascene process |
| US6898851B2 (en) | 2003-02-21 | 2005-05-31 | Renesas Technology Corp. | Electronic device manufacturing method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6861376B1 (en) | Photoresist scum free process for via first dual damascene process | |
| US6835652B2 (en) | Method of fabricating patterns with a dual damascene process | |
| US7785997B2 (en) | Method for fabricating semiconductor device | |
| JP2000269326A (ja) | 半導体装置の製造方法 | |
| JP3906037B2 (ja) | 半導体装置の製造方法 | |
| KR100529654B1 (ko) | 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법 | |
| JP2002198370A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR100929625B1 (ko) | 반도체 소자의 다마신 패턴 형성방법 | |
| JP4023236B2 (ja) | 金属配線の形成方法 | |
| KR100598308B1 (ko) | 반도체 소자의 다마신 패턴 형성방법 | |
| KR100431992B1 (ko) | 레티클을 이용한 반도체소자의 제조방법 | |
| KR100571388B1 (ko) | 열경화성 포토레지스트막을 이용한 반도체 소자의 컨택플러그 형성 방법 | |
| KR100365756B1 (ko) | 반도체소자의콘택홀형성방법 | |
| KR100370121B1 (ko) | 반도체소자의 공정단순화 방법 | |
| KR100307488B1 (ko) | 반도체디바이스의콘택홀형성방법 | |
| JP3156389B2 (ja) | 半導体装置の製造方法 | |
| KR100467496B1 (ko) | 반도체 소자 제조 방법 | |
| KR101199436B1 (ko) | 반도체 소자의 제조방법 | |
| KR100456421B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2006186020A (ja) | 半導体装置の製造方法 | |
| KR19990060895A (ko) | 반도체 소자의 제조 방법 | |
| KR20060075100A (ko) | 반도체 소자 제조 방법 | |
| KR19990070955A (ko) | 반도체소자의 보호막을 재작업하는 방법 | |
| KR20010061546A (ko) | 강유전체 메모리 소자의 콘택식각 방법 | |
| KR20050052175A (ko) | 반도체 소자의 보호막 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040607 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050401 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070731 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071127 |