JP2000269356A

JP2000269356A - 半導体装置

Info

Publication number: JP2000269356A
Application number: JP11068058A
Authority: JP
Inventors: Eiji Yamazaki; 英治山崎; Takeshi Sakata; 健阪田
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1999-03-15
Filing date: 1999-03-15
Publication date: 2000-09-29

Abstract

(57)【要約】【課題】グランド電位より低い基板電位あるいは供給
電位よりも高いウェル電位を印加する回路では，電源投
入時にしきい電圧が低く、貫通電流が流れる。このこと
は、半導体装置の動作電圧の低電圧化と高速動作の要求
を両立し難くする。【解決手段】被電源供給回路と電源との間にしきい電
圧が基板あるいはウエル電位の変動の影響を受けないあ
るいは小さい接続手段を用い、その接続手段を少なくと
も電源立ち上がり時に遮断することにより貫通電流を遮
断する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は低電圧駆動且つ高
速動作を実現せんとする半導体装置に関するものであ
る。より具体的には、半導体装置の電源電圧投入時の電
源回路の立ち上がり前の貫通電流防止に関するものであ
る。

【０００２】

【従来の技術】従来、半導体記憶装置、例えばダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）では、
アレー部のウェルにチップ内部で発生した電圧を印加し
ている。それは次の理由に寄る。第１はメモリセルへの
電子の注入を防ぐため、第２はメモリセルから信号が読
み出されるビット線に接続された拡散層容量を軽減する
ため、さらに第３にはメモリセルトランジスタの基板バ
イアス効果によるしきい値電圧の影響を軽減するためで
ある。

【０００３】図１にその基本構成の断面図を示す。尚、
図１は回路を構成する主要部分のみを並置して示す概略
図である。より具体的な詳細は省略されている。Ｐ型半
導体基板１０１内に、Ｎ型ウエル１０５が形成されて
いる。そしてＮ型ウエル１０５およびＰ型領域１０２内
にＭＩＳ型トランジスタを構成すべくＰ型不純物領域１
０３およびＮ型不純物領域１０４が形成されている。符
号１０６がＰチャネルＭＯＳ型トランジスタのゲート、
符号１０７がＮチャネルＭＯＳ型トランジスタのゲート
である。勿論この下部にゲート絶縁膜が設けられている
ことは言うまでもない。符号１０９はＮ型ウエルへのウ
エル電位供給線である。そして、前記した通り、通例、
半導体基板１０１にバイアスが印加される。こうした構
成の半導体記憶装置の具体例は、例えば特開平８―１８
１２９２に見られる。

【０００４】

【発明が解決しようとする課題】前述の半導体基板にバ
イアスを印加する構成を取る半導体装置では、ゲート絶
縁型（ＭＩＳ型）電界効果型半導体装置のしきい値電
圧が、半導体基板に印加される基板電圧に依存する。よ
り具体的には、例えば、前述の図１の例において、不純
物領域１０４、１０７を有して構成されるＮチャネルＭ
ＯＳ型トランジスタのしきい電圧はＰ型基板１０１に印
加される基板電圧に依存する。この為、特に電源投入時
に基板電圧発生回路が十分立ち上がるまでは同トランジ
スタのしきい電圧は低く、電源の立ち上がった定常的な
状態と比べ大きな電流が流れる。電源電圧が高い場合に
は、定常状態でのしきい電圧の設定値が十分高いため、
電源投入時に、定常状態と比較してしきい電圧が低くな
っても許容範囲である。

【０００５】しかしながら近年、半導体装置の耐圧の面
から動作電圧の低電圧化が進む一方で、プロセッサの高
速化に伴いより高速動作が要求されてきている。

【０００６】素子動作のより高速化を図る為には、定常
状態でのしきい電圧を低く設定することで対応が可能で
ある。しかし、電源投入時のしきい電圧低下に伴う貫通
電流の増加が問題となる。すなわち、電源投入時に半導
体内部の基板電圧発生装置が立ち上がるまで、しきい電
圧が低い状態となる。この為、電源が十分立ち上がった
状態では遮断できる状態の素子にも貫通電流が流れ、基
板に流れ込みラッチアップ等を起こす恐れがある。

【０００７】

【課題を解決するための手段】本願発明の目的は、以上
に述べたような動作電圧の低電圧化と高速動作の要求に
伴って発生する問題を解決した半導体装置を実現するこ
とにある。

【０００８】本願発明は、上述の課題に対応する為、グ
ランド電位より低い基板電位あるいは供給電位よりも高
いウェル電位を印加する素子を有する半導体装置の電源
電圧投入時の電源回路の立ち上がり前の貫通電流を防止
するものである。

【０００９】更には、本願発明は、上述の課題に対応す
る為、電源電圧を投入した直後において基板電圧発生回
路、ウエル電圧発生回路が十分立ち上がる前に、これら
の両電圧が印加されるべき絶縁ゲート型電界効果型トラ
ンジスタ（代表例はＭＯＳ型トランジスタである）のし
きい電圧が低い状態で貫通電流が流れることを防止する
ことにある。

【００１０】即ち、本願発明は、被電源供給回路と電源
との間にしきい電圧が基板あるいはウエル電位の変動の
影響を受けないあるいは小さい接続手段を用い、その接
続手段を少なくとも電源立ち上がり時に遮断することに
より貫通電流を遮断する。ここで、前記被電源供給回
路、即ち、貫通電流を阻止せんとする具体的な回路とし
て、実施の形態の欄では、インバータ回路、半導体記憶
装置のセンスアンプ、差動増幅器等の具体的例を示す
が、本願発明は、基板バイアスの影響を受ける半導体装
置、更に具体的にはグランド電位より低い基板電位ある
いは供給電位よりも高いウェル電位を印加する素子を有
する半導体装置、あるいはこれらを有する論理回路等広
く適用出来るものである。

【００１１】以下に本願発明の主要な形態を列挙する。

【００１２】（１）本願発明の第１の形態は、被電源供
給回路と、前記被電源供給回路は半導体基板内の不純物
領域内あり且つ第１の電位が供給される第１の絶縁ゲー
ト型電界効果型トランジスタと、第２の電位が供給され
る第２の絶縁ゲート型電界効果型トランジスタとを少な
くとも有し、前記不純物領域は他の半導体基板内の領域
とは電気的に分離された不純物領域とされ、第３の絶縁
ゲート型電界効果型トランジスタを少なくとも介して前
記第１もしくは第２の絶縁ゲート型電界効果型トランジ
スタあるいはその両者に前記第１の電位もしくは第２の
電位が供給され、且つ前記第３の絶縁ゲート型電界効果
型トランジスタは前記第１および第２の絶縁ゲート型電
界効果型トランジスタに比較し前記第１もしくは第２の
電圧に対してのしきい電圧の依存性が小さいことを特徴
とする半導体装置である。尚、前記他の半導体基板内の
領域とは電気的に分離された不純物領域は通例ウエルを
称される。

【００１３】前記の第３の絶縁ゲート型電界効果型トラ
ンジスタを有する回路領域は電流制限手段を構成する。
この電流制限手段は、被電源供給回路の有する第１の電
位が供給される第１の絶縁ゲート型電界効果型トランジ
スタと、第２の電位が供給される第２の絶縁ゲート型電
界効果型トランジスタのいずれか一方、あるいはその両
者に対して設けることが出来る。その設け方の実際は後
述の実施の形態の欄で説明される。

【００１４】（２）本願発明の第２の形態は、前記第３
の絶縁ゲート型電界効果型トランジスタの一対の不純物
領域の一方と当該トランジスタの基板側電位とが接続さ
れている前記項目（１）の半導体装置である。

【００１５】本例は電流制限手段の代表例を示すもの
で、極めて簡便で有用である。この形態をより具体的な
例を述べれば、電界効果型トランジスタのソースとウエ
ル電位を接続する、あるいはソースと基板電位を接続す
るものである。従って、トランジスタのしきい電圧は定
常状態と同じ電圧に設定され、当該半導体装置への電源
投入時の段階でも電流が制限、遮断される。勿論、この
絶縁ゲート型電界効果型トランジスタが定常状態でスイ
ッチとして電流制限、遮断できる素子としてしておくこ
とは言うまでもない。

【００１６】（３）本願発明の第３の形態は、上記第１
の電圧を当該半導体装置の内部で発生する内部電圧発生
回路を有する前記項目（１）もしくは（２）の半導体装
置である。

【００１７】（４）本願発明の第４の形態は、上記第２
の電圧を当該半導体装置の内部で発生する内部電圧発生
回路を有することを特徴とする前記項目（１）より
（３）の半導体装置である。当然、前記第１および第２
の電圧を発生する内部電圧発生回路の両者を該半導体装
置の内部に有することが有用である。これら（３）およ
び（４）の形態の利点等については実施の形態の欄で説
明される。

【００１８】（５）本願発明の第５の形態は、上記第１
の電圧及び上記第２の電圧が、内部電圧発生回路を用い
ず外部から供給されることを特徴とする前記項目（１）
より（２）の半導体装置である。

【００１９】（６）本願発明の第６の形態は、前記第３
の絶縁ゲート型電界効果型トランジスタは半導体基板内
の不純物領域内に設けられ、且つこの不純物領域は他の
半導体基板内の領域とは電気的に分離されており、且つ
前記不純物領域には前記第１の電圧が供給されているこ
とを特徴とする前記項目（１）より（５）の半導体装置
である。この不純物領域は通例ウェルと称されている。
勿論、ウエルを用いない構成も可能である。

【００２０】（７）本願発明の第７の形態は、第１の電
圧と第２の電圧を動作電圧とする回路ブロックと、上記
第１の電圧が供給される第１の電圧端子と上記回路ブロ
ックとの間の電流経路に設けられた電流制限手段を有す
る半導体装置において、上記電流制限手段は、電源投入
時に、上記回路ブロックを通じて流れる電流を十分小さ
く制限することを特徴とする半導体装置である。

【００２１】（８）本願発明の第８の形態は、上記電流
制限手段が、上記回路ブロックが非活性状態である時
に、上記回路ブロックを通じて流れる電流を十分小さく
制限することを特徴とする前記項目（７）の半導体装置
である。

【００２２】（９）本願発明の第９の形態は、上記諸半
導体装置において、メモリ領域を含むことを特徴とする
半導体装置である。

【００２３】この半導体装置において、上記メモリは、
1個のＭＯＳ型トランジスタと1個のキャパシタで構成さ
れた複数のダイナミック型メモリセルを含むことのが多
用形態であるとする。

【００２４】（１０）本願発明の第１０の形態は、上記
回路ブロックは、上記メモリセルから読み出された信号
を増幅するセンスアンプを含むことを特徴とする半導体
装置である。

【００２５】センスアンプに本願発明を適用することに
よって、半導体記憶装置の低電圧駆動且つ高速動作を簡
便に可能とする。

【００２６】（１１）本願発明の第１１の形態は、上記
諸半導体装置において、上記回路ブロックは、差動アン
プを含むことを特徴とする半導体装置である。

【００２７】（１２）本願発明の第１１の形態は、第１
の電源線と第２の電源線とＮチャネルＭＯＳ型トランジ
スタと第１のＰチャネルＭＯＳ型トランジスタと第２の
ＰチャネルＭＯＳ型トランジスタで構成され、第１の電
源線は第一のＰチャネルＭＯＳ型トランジスタのソース
に接続され、第１のＰチャネルＭＯＳ型トランジスタの
ドレインは単数あるいは複数の第２のＰチャネルＭＯＳ
型トランジスタのソースに接続され、第２のＰチャネル
ＭＯＳ型トランジスタのドレインは単数あるいは複数の
ＮチャネルＭＯＳ型トランジスタのドレインに接続さ
れ、ＮチャネルＭＯＳ型トランジスタのソースは第２の
電源線に接続され、第１のＰチャネルＭＯＳ型トランジ
スタと第２のＰチャネルＭＯＳ型トランジスタのウエル
は接続され、第１の電源線の電位は第２の電源線の電位
よりも高く、電源投入時に第１のＰチャネルＭＯＳ型ト
ランジスタに遮断する信号を供給する回路を有する半導
体装置である。

【００２８】尚、前記項目（２）の上記内部電圧発生回
路は昇圧回路が好適である。又、上記第１の電圧を発生
する内部電圧発生回路は降圧回路が好適である。

【００２９】

【発明の実施の形態】＜実施の形態１＞実施の形態１
は、半導体装置の電源投入時の貫通電流を抑制する具体
的例である。その回路例を図２に、その基本要素の要部
の断面構造を図３に示す。図３においては、回路の基本
要素の構造のみを示すもので、具体的回路装置の正確な
断面図ではないことをことわっておく。尚、この例を基
本として本願発明の原理を合わせて説明する。

【００３０】図２を参酌すれば、回路構成は次の通りで
ある。回路ブロック７が本願発明を適用せんとする被電
源供給回路で、Ｐチャネル電界効果型トランジスタ５
０、Ｎチャネル電界効果型トランジスタ５１を有し、入
力端５２、出力端５３とするインバータ回路を構成して
いる。Ｐチャネル電界効果型トランジスタ５０にはウ
エル電圧供給線２が、Ｎチャネル電界効果型トランジ
スタ５１には基板電圧供給線４が供され、各々バックバ
イアスされている。ウエル電圧供給線２にはウエル電圧
発生回路１０が、基板電圧供給線４には基板電圧発生回
路１１が供され、各電圧発生回路はスイッチ５、６に接
続されている。

【００３１】このスイッチ５、６が本願発明に直接関与
するスイッチである。スイッチ５は具体例は絶縁ゲート
型トランジスタであり、ブロック７に電源電圧を供給す
るスイッチである。スイッチ６の具体例は絶縁ゲート型
トランジスタであり、グランドに電流を引き抜くための
スイッチである。第１の電源線１はウエル電圧発生回路
１０に供される。又、グランド線３は基板電圧発生回路
１１に供される。

【００３２】スイッチ５はそのソースとウエル電位を第
１の電源線１に接続、スイッチ６はソースと基板電位を
グランド線３に接続している。この為、各スイッチは電
圧に対してのしきい電圧の依存性が小さいものとなって
いる。スイッチ５は、そのゲートに接続された第１の信
号線８によって、制御、駆動信号が供される。又、スイ
ッチ５の基板側は前記第１の電源線１に接続されてい
る。スイッチ６は、そのゲートに接続された第２の信号
線９によって、制御、駆動信号が供される。又、スイッ
チ６の基板側は前記グランド線３に接続されている。こ
のようなインバータ回路７は、通例、電源投入後、電源
電圧が十分立ち上がってから、回路が正常動作を行なう
ように設計されている。

【００３３】前述の如き回路を構成する具体的な半導体
装置構造の例を図３に例示する。勿論具体的構造として
は他の構造も取り得る。

【００３４】基本的な考え方は、次の通りである。図３
においてＴｒ２（回路図、図２における５０）、Ｔｒ３
（図２における５１）で構成される通例のＣＭＯＳ型イ
ンバータに対して本願発明に係るスイッチＴｒ１（図２
における５）およびＴｒ４（図２における６）を追加し
た状態を示している。

【００３５】Ｐ型シリコン基板１０１にＮ型ウエル１０
５が形成され、この内部にＮチャネルトランジスタＴｒ
２（５０）が形成されている。また、Ｔｒ３はＰチャネ
ルトランジスタＴｒ３（５１）が形成されている。図３
において、１０３はＰ型拡散領域、１０４はＮ型拡散領
域、１０６はＰチャネルＭＯＳ型トランジスタのゲー
ト、１０７はＮチャネルＭＯＳ型トランジスタのゲー
ト、１０８はＰチャネルＭＯＳトランジスタの第１の不
純物領域からＮチャネルＭＯＳトランジスタの第２の不
純物領域を接続する結線である。そして、Ｎ型ウエル１
０５はウエル給電線１０９を通してウエル電位が供給さ
れる。尚、ここでＮシリコン基板１０１と称したが、具
体的には結晶成長用半導体基板１２０上にＰ型エピタキ
シャル層１２１を成長させ、これをデバイス形成用の半
導体基板１０１として用いている。又、ある場合には、
結晶成長用の半導体基板１２０にバッファ層１２１を形
成し、この上にデバイスを組み込む為のエピタキシャル
層を成長させる場合等もある。本願明細書ではこうした
デバイス形成用として準備された半導体基体を「半導体
基板」、「シリコン基板」あるいは「基板」と称する。

【００３６】さて、本願発明の係るスイッチＴｒ１は通
例のＮ型ウエル１２５を持いたＰチャネルＭＯＳ型トラ
ンジスタである。１２６はＰ型拡散領域、１２７はＰチ
ャネルＭＯＳ型トランジスタのゲート、１２４はＴｒ２
への接続用の結線である。ＰチャネルトランジスタＴｒ
１では第２の不純物領域がウエル１２５に接続され、こ
れが前記第１の電源線に接続されている。

【００３７】Ｔｒ４は、半導体基板１０１に深いＮ型ウ
エル１１２、１１３を形成し、この中にＰ型ウエル１１
５を形成する。このＰ型ウエル１１５の中にＮ型絶縁ゲ
ート型電界効果型トランジスタを形成する。本例では、
通常のＣＭＯＳ型インバータに対して、深いウェル中の
Ｎ型ＭＯＳ型トランジスタＴｒ４と、ウエルが分離され
たＰチャネルＭＯＳ型トランジスタＴｒ１を追加してい
ることとなる。符号１１４はＮ型拡散領域、１１７はＮ
チャネルＭＯＳ型トランジスタのゲートである。符号１
１８はＮチャネルＭＯＳ型トランジスタへ接続する電源
線である。尚、これらの半導体装置の各部の製造法は周
知の方法を適用すれば良いので詳細は省略する。

【００３８】次に、電源投入時の動作を、図４、図５お
よび図６を用いて説明する。図４は第１の電源線１、ウ
エル電源線２、グランド線３、および基板電圧線４での
電源投入後の電圧の変化を示す図、図５は絶縁ゲ−ト型
電界効果型トランジスタの基板電圧としきい電圧の関係
の例を示す図、図６は当該トランジスタの各種電圧、電
流の電源投入後の変化を示す図である。尚、図におい
て、ｔ０は電源投入開始時点、ｔ１は電源が立ち上がっ
ている時点、ｔ２は電源の立ち上がりが完了した時点、
Ｖｃｃは電源線１の電源の立ち上がりが完了した時点で
の電圧、Ｖｄｄはウエル電圧の電源の立ち上がりが完了
した時点での電圧、Ｖｓｓはグランド線の電圧、Ｖｂｂ
は基板電圧の電源立ち上がりが完了した時点での電圧で
ある。

【００３９】図４に従えば、時刻ｔ０で電源が投入され
ると、ウェル電源線２の電位は電源線１の電位と同じよ
うに上昇する。また、グランド線３の電位は一定に保た
れる。一方、基板電圧線４の電位は基板電圧発生回路１
１からの電圧により下降する。その下降はゆっくりであ
る。それは、基板電圧発生回路１１が、チャージポンプ
などにより構成され、基板は大きな容量を持つためであ
る。時刻ｔ１で電源電圧が、電源線１の定常状態での電
位Ｖｃｃに達すると、それ以後は電源線１の電位がＶｃ
ｃに保たれる。一方、ウエル電位発生回路１０によりウ
ェル電源線２の電位は定常状態の電位Ｖｄｄとなるまで
上昇を続ける。時刻ｔ２で基板電圧はＶｂｂにウエル電
位はＶｄｄに到達し定常状態となる。

【００４０】電源投入後の図２の回路における、諸点に
おける電位変化を考察する。電源投入後、第１の信号線
８の電位は第１の電源線１の電位と同じように上昇す
る。また、第２の信号線９の電位はグランド線３の電位
と同じようにＶＳＳと一定である。この状態では、電源
投入期間では、第１の電源線１とウェル電圧供給線２と
の電位差及びグランド線３と基板電圧供給線４の電位差
は、定常状態よりも小さくなっている。従って、Ｐチャ
ネルおよびＮチャネルの電界効果型トランジスタのしき
い電圧は定常状態よりも小さくなっている。

【００４１】次にこの電源投入時での貫通電流について
説明する。たとえばＮチャネルＭＯＳ型トランジスタの
しきい電圧ＶｔはＶｔ＝Ｖｔｏ＋Ｋ（ｓｑｒｔ（｜ＶＢＢ｜＋２Ｐ）―ｓｑａｔ（２Ｐ））…（１）で表される。尚、上記式（１）で「ｓｑｒｔ」は平方根
を表すものとする。

【００４２】又、Ｖｔｏはソースに対する基板電圧ある
いはウエル電圧０Ｖの場合のしきい電圧に相当する、Ｖ
ＢＢは基板電圧あるいはウエル電圧に対するソースの電
位であり、Ｋは半導体装置に固有の係数、Ｐは半導体と
シリコンの仕事関数差である。Ｋおよび２Ｐは製造プロ
セスに依存して決められる。各値の符号はともに正であ
る。

【００４３】上記の式（１）から理解される様に、基板
電圧あるいはウエル電圧がソースに対して低くなるほど
しきい電圧は大きくなる。

【００４４】しきい電圧は特に低電源電圧の回路では高
速化のため電流を流すため低く設定されている。基板電
圧あるいはウエルの電圧が十分印加されない状態ではし
きい電圧Ｖｔが負となりＶｇｓが０でも電流が流れる。
したがって回路ブロック７の内部の絶縁ゲート型電界効
果型半導体装置のしきい電圧も定常状態よりも低くなっ
ておりインピーダンスが低くなっている。

【００４５】一方、第１の信号線８および第２の信号線
９は前記電界効果型半導体装置のソースと基板あるいは
ウエル電圧端を接続しているので、定常状態と同じしき
い電圧である。これらの電界効果型半導体装置は定常状
態でスイッチとして電流遮断できる素子として設計する
ので、電源投入時の段階でも電流を遮断できる。また、
第１の信号線８および第２の信号線９が接続されるスイ
ッチ５およびスイッチ６のゲートの電位は、ソースと同
一であるので同様の遮断機能がある。したがって回路ブ
ロック７の内部の素子のインピーダンスが低下していて
もスイッチ５、６が遮断することにより、回路ブロック
７での貫通電流を抑制できる。

【００４６】ここでは説明を簡単にするために、前記第
１の電源線１およびグランド線３をグランド線とした
が、ここで用いた電圧の供給は、当該回路構成の外部か
ら供給される電源でも、当該被電源供給回路の内部に所
望の電圧発生回路を設け、これに寄って変換された電位
を用いても、同様な議論が成り立つ。例えば、ウェル電
源線２に外部電源電圧を供給し、チップ内部で降圧する
ことにより発生した内部電圧を電源線１に供給する構成
がある。この場合、ウェル電圧の発生に昇圧回路を用い
ずに済み、昇圧回路の効率による損失が防がれる。また
第１の電源線１に外部電源電圧を供給し、チップ内部で
昇圧することにより発生した内部電圧を、ウェル電源線
２に供給する構成が有りうる。この場合、比較的低電圧
での動作が可能である。尚、内部電源を用いた構成例は
図７を用いて後述する。

【００４７】次に、図４では基板電圧の降下が電源電圧
の上昇と共に開始される例を、原理説明として説明し
た。しかし、基板電圧の降下を電源電圧の上昇の開始よ
り遅らせた例もある。図６に示す動作例はこの例であ
る。

【００４８】図５は、この例に用いたＮチャネルＭＯＣ
トランジスタの基板電圧としきい電圧の関係の例を示す
もので、基板電位の約１Ｖの変化に対してしきい電圧は
−０．０５Ｖから０．０５Ｖの変化が見られる。基板電
圧が十分立ち上がった定常状態でのしきい電圧に比べ、
立ち上がり時のしきい電圧は低い。ゲート電圧が０Ｖで
もしきい電圧が負であれば電流が流れる。たとえ、しき
い電圧が正であってもい０Ｖ近傍ではサブスレッショル
ド電流が流れる。

【００４９】図６は、前記のＮチャネルＭＯＣトランジ
スタにおける、Ｋ＝０．２、Ｖｔｏ＝―０．０５Ｖの例
でのＶｔのＶＢＢ依存性を示す図である。図において、
９１は基板電位、９２はしきい電圧、９３は基板電圧、
９４は貫通電流の特性を示す曲線である。図６では基板
電位が正常に上昇すると仮定した場合の貫通電流と電圧
の時間変化を示している。基板電位が十分立ち上がって
いない場合、しきい電圧が低く貫通電流が流れる。そし
て、基板電流の上昇と共にこの貫通電流が減少する。つ
まり、トランジスタの初期のデプレッション状態からエ
ンハンスメント状態に変化することに対応している。し
かし、この事例では回路が正常に動作するとしたが、貫
通電流が大きすぎると実際には、基板電圧が立ち上がら
ず回路が正常に動作できないという問題が生ずる。尚、
上記図６での電流値は最大値を１とした時の相対値であ
る。

【００５０】具体的技術の側面からは、本願発明は、こ
の電流投入時の電源回路の立ち上がり前の貫通電流（図
６の電流９４）を防止せんとするものである。

【００５１】これまで電位のレベルで説明してきたが、
ここで、本願発明の実施に用いるスイッチのゲートを制
御する回路の具体例を例示する。勿論、スイッチノゲ−
トを制御する回路の具体的構成としてはその他の例も用
い得ることは言うまでもない。又、こうした回路が本願
の実施の諸形態に適用できることも言うまでもない。図
１２はこうした回路例、図１３はこの動作時の各ノード
での電位関係を示すものである。尚、電源電圧は２０５
で示される。本例は、電源を投入した時に、ハイ（Ｈｉ
ｇｈ）を出力し、しばらくしてロー（Ｌｏｗ）になる信
号を出力する回路である。ノード２００は電源が投入さ
れた後、抵抗を通して容量に充電され、インバータ２０
３の論理しきい電圧を越えたところでノード２０１はロ
ーとなる。ここでノード２０２は反転信号となる。この
ノード２０１での信号を本願発明の回路のＰＭＯＳ側の
スイッチのゲートに入力し、一方、ノード２０２の信号
を本願発明の回路のＮＭＯＳ側のスイッチのゲートに入
力すれば良い。

【００５２】［各種変形構成について］さて、前述の回
路ブロック７は、この例は入力端５２出力端５３を持つ
インバータ回路で構成しているが、論理回路を含むいか
なる回路でもよい。２個以上の論理回路やその他の回路
を接続した方が、面積増加を小さくできる。スイッチは
回路ブロック７の両側についている場合を述べたが、勿
論いずれかの片側でも良い。例えばしきい電圧がＮチャ
ネルＭＯＳ型トランジスタ、ＰチャネルＭＯＳ型トラン
ジスタともに同じ程度であれば、ＮチャネルＭＯＳ型ト
ランジスタはサブスレッシュホルド領域の電流遮断特性
が良いのでＰチャネルＭＯＳ型トランジスタ側のみに入
れれば良く、その方が面積の増加が小さくできる。ま
た、素子の構造として３重ウエル構成では無い場合、Ｐ
チャネルＭＯＳ型トランジスタはバルク−ソース間を接
続する場合が多いのでＮチャネルＭＯＳ型トランジスタ
側だけに該当の電流遮断用の回路素子が必要となる。

【００５３】本例では、ウェルを分離したＭＯＳ型トラ
ンジスタを用いているが、ブロック７で使われている素
子の基板電圧あるいはウエル電圧依存性よりも小さい依
存性を持つ素子で構成すれば、ウェルを分離しない構成
も可能である。

【００５４】図７は電源電圧として、内部発生電圧を用
いた具体例を示すものである。本願発明に係るスイッチ
が、半導体装置の電源投入時の貫通電流を抑制する旨は
実施の形態１と全く同じである。尚、本例に示す外部電
源を用いる方法は、以下に述べる各実施の形態において
も用いることが出来ることは言うまでもない。

【００５５】前述の外部電源部分を異にする以外、回路
構成は実施の形態１と同様である。即ち、回路ブロック
７が本願発明の適用をせんとする被電源電圧供給回路
で、Ｐチャネル電界効果型トランジスタ５０、Ｎチャネ
ル電界効果型トランジスタ５１を有し、入力端５２、出
力端５３とするインバータ回路を構成している。

【００５６】これに対して、スイッチ５、およびスイッ
チ６を設けて、これらのスイッチはそのソ−スとウエル
電位を第１の電源線１に接続、スイッチ６はソ−スと基
板電位をグランド線３に接続している。こうして、これ
らのスイッチのしきい電圧の基板電圧あるいはウエル電
圧に対して依存性が小さいものとされている。

【００５７】さて、外部電源線６０は内部供給電圧発生
回路６２およびウエル電位発生回路１１０に供される。
同様に外部グランド線６１は内部グランド電圧発生回路
６３および基板電圧発生回路１１に供される。

【００５８】スイッチ５は、そのゲートに接続された第
１の信号線８によって、制御、駆動信号が供される。
又、スイッチ５の基板側は前記第１の電源線１に接続さ
れる。スイッチ６は、そのゲートに接続された第２の信
号線９によって、制御、駆動信号が供される。又、スイ
ッチ６の基板側は前記グランド線３に接続される。こう
して、こうしたインバータ回路７は、通例、電源投入
後、電源電圧が十分立ち上がってから、回路が正常動作
を行なうように設計されている。尚、動作の基本は前述
の例と同様である。

【００５９】＜実施の形態２＞実施の形態２は電源投入
時の貫通電流を抑制するスイッチに、待機時のリーク電
流を抑制する機能を持たせたものに、本願発明を適用し
た例である。このリーク電流抑制機能を実現する構成自
体は、例えば特開平５―２１０９７６に開示されている
ものである。

【００６０】図８に、待機時のリーク電流を低減する回
路の電源線と接続するスイッチに基板電圧依存性の小さ
なＭＯＳ型トランジスタを適用した回路構成を示す。Ｐ
チャネルＭＯＳ型トランジスタ３１、ＮチャネルＭＯＳ
型トランジスタ３２とがインバータを構成する。第１の
電源線１とＰチャネルＭＯＳ型トランジスタ３１のソー
スをスイッチ２７を介して接続する。又、ＰチャネルＭ
ＯＳ型トランジスタ２９とＮチャネルＭＯＳ型トランジ
スタ３０とはインバータを構成する。グランド線３とＮ
チャネルＭＯＳ型トランジスタ３０のソースをスイッチ
３７を介して接続する。第１の信号線３６はスイッチ２
７のゲートに入る。第２の信号線はスイッチ２８のゲー
トに入る。

【００６１】前述の回路の動作は次の通りである。電源
投入時、信号線３６は第１の電源線１と同電位で上昇す
る。第２の信号線３７はグランド線３と同電位のままで
あり、スイッチ２８は遮断しており貫通電流は流れな
い。このスイッチ２８は電源が十分立ち上がった状態で
もＰチャネルＭＯＳ型トランジスタ２９とＮチャネルＭ
ＯＳ型トランジスタ３０で構成されるインバータおよび
ＰチャネルＭＯＳ型トランジスタ３１とＮチャネルＭＯ
Ｓ型トランジスタ３２とで構成されるインバータが非活
性状態のときには電源投入時と同様に、遮断状態とな
る。それは、第１の信号線３６は第１の電源線１と同電
位、第２の信号線３７は第２の電源線３と同電位になっ
ている為である。尚、非活性状態とは、インバータへの
入力信号線３３の電位がロー（ｌｏｗ）、結線３４がハ
イ（ｈｉｇｈ）の状態である。尚、結線３４とは前述の
インバータ１の出力端と前述のインバータ２の入力端と
を結ぶ結線である。

【００６２】この構成例の特長は、（１）半導体装置の
面積を小さくなし得ること、（２）駆動能力の低下を防
ぎながら電源投入時の貫通電流を抑制できる、ことであ
る。即ち、新たに電源投入時のみに遮断するスイッチを
設ける必要がないので、面積を小さくすることが出来
る。さらに、前述の貫通電流対策の効果は、ＭＯＳ型ト
ランジスタを直列に接続するということは、即ち駆動能
力が小さくなる為である。

【００６３】実施の形態１では電源線側およびグランド
線側の両方にスイッチが入っている例であった。しか
し、電源投入時の状態、すなわち待機時の状態に合わ
せ、本例のように、各インバータに対してその電源線側
およびグランド線側のどちらか一方にスイッチが入って
入れば良い。また、本願発明に係る回路として、インバ
ータ回路の場合に本技術を適用したが、待機時の状態が
決まっていればどのような回路であっても本願の技術が
適用出来る。

【００６４】＜実施の形態３＞実施の形態３はダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）のセンスアン
プに本願発明を適用した例である。即ち、本例は電源投
入時の貫通電流を抑制するスイッチにダイナミックラン
ダムアクセスメモリのセンスアンプを駆動する機能を持
たせたものと言うことが出来る。

【００６５】図９に、ダイナミックランダムアクセスメ
モリのセンスアンプの駆動ＭＯＳ型トランジスタに基板
電圧依存性の小さなＭＯＳ型トランジスタを適用した回
路構成例を示す。

【００６６】図１０は本例の半導体記憶装置の記憶部の
基本回路構成の例を示す図である。半導体記憶装置で
は、多数のメモリセル部２５０が搭載され、これらが、
例えば図８のように、ワード線２５１によってワード線
ドライバ２５２、およびビット線２５３によってセンス
アンプ２５４に接続されている。本例はこうしたＤＲＡ
Ｍのセンスアンプに本願発明の回路を用いるものであ
る。

【００６７】当該センスアンプは、通例の通り２つの増
幅回路が差動に接続されている。即ち、ＰチャネルＭＯ
Ｓ型トランジスタ４０、ＮチャネルＭＯＳ型トランジス
タ４２で構成される第１の増幅器と、ＰチャネルＭＯＳ
型トランジスタ４１、ＮチャネルＭＯＳ型トランジスタ
４３で構成される第２の増幅器の２つの増幅器が入出力
端を互いに接続され、且つ、それぞれのＰチャネルＭＯ
Ｓ型トランジスタのソースをＰチャネル駆動ＭＯＳ型ト
ランジスタ４４のソースに接続し、ＮチャネルＭＯＳ型
トランジスタのソースをＮチャネル駆動ＭＯＳ型トラン
ジスタ４５のソースに接続されている。尚、前記の第１
の増幅器では、入力端４７、出力端４６であり、一方、
前記第２の増幅器では入力端４６、出力端４７である。
実施の形態１の回路ブッロクが前記センスアンプである
以外、その他の回路構成は、実施の形態１と同様であ
る。第１の電源線１とセンスアンプのＰチャネル絶縁ゲ
ート型電界効果型トランジスタのソースを接続するのが
スイッチ３８、第２の電源線３とセンスアンプのＮチャ
ネルトランジスタのソースを接続するのがスイッチ３９
である。各スイッチ３８、３９はおのおの第１の信号線
４４、第２の信号線４５で制御される。尚、図１０にお
いて、符号１０はウエル電位発生回路、符号１１は基板
電圧発生回路、符号２はウエル電源線、符号４は基板電
圧線である。

【００６８】本例の回路の動作は次の通りである。本例
は実施の形態１の回路ブロックを異にするのみであるの
で、動作の基本はこれに準ずる。当該回路に電源投入
時、第１の信号線４４は第１の電源電圧線１と同一の電
圧で上昇する。一方第２の信号線４５はグランド線３と
同一の電圧の状態である。このスイッチは基板効果が無
いので遮断され電流は流れない。

【００６９】他方、電源が立ち上がった状態では、端子
４６、端子４７に信号が読み出された時、第１の信号線
４４はグランド、第２の信号線４５はＶｃｃになり増幅
回路を活性化する。

【００７０】この構成例では、新たに電源投入用のスイ
ッチを設ける必要が無く、素子面積を小さくでき効率が
上がる。ダイナミックランダムアクセスメモリに使われ
るこの増幅回路は、一つの半導体装置に必要な個数も多
く、従って素子面積上の効率が上がる。

【００７１】本例の特長は、従来の駆動スイッチに電源
投入時の遮断スイッチを兼ね備えさせることにより、ウ
エル分離の領域の増加分だけで抑えることができことで
ある。従って、素子数を増加させずに電源投入時の貫通
電流を抑制できる。

【００７２】＜実施の形態４＞実施の形態４は電源投入
時の貫通電流を抑制するスイッチにアナログ回路である
差動アンプを駆動する機能を持たせたものである。

【００７３】図１１に、差動アンプの駆動ＭＯＳ型トラ
ンジスタに基板電圧依存性の小さなＭＯＳ型トランジス
タを適用した回路構成を示す。即ち、本例は駆動用の絶
縁ゲート型電界効果型トランジスタ５６を、本願発明に
係る基板電圧依存性の小さなトランジスタとなしたもの
である。

【００７４】本願発明に係る回路ブロックは差動アンプ
であって、これは、電流を供給する負荷ＭＯＳとしての
Ｐチャネル絶縁ゲート型（ＭＯＳ型）トランジスタ５７
およびＰチャネルＭＯＳ型トランジスタ５８、ゲートの
差動線が入り、信号を受ける第１のＭＯＳ型トランジス
タ５９、ゲートの差動線が入り、第２のＭＯＳ型トラン
ジスタ６０、更に駆動ＭＯＳとして絶縁ゲート型トラン
ジスタ５６によって構成される。このうち駆動ＭＯＳ５
６のソースと基板を接続し、負荷ＭＯＳ５７および５８
はウエル電位発生端に、信号を受けるＭＯＳ５９および
６０は基板電圧発生回路端に接続する。尚、図１１にお
いて、符号１０はウエル電位発生回路、符号１１は基板
電圧発生回路、符号２はウエル電源線、符号４は基板電
圧線である。

【００７５】本例の回路の動作は次の通りである。本例
は実施の形態１の回路ブロックを差動アンプとし且つそ
の駆動ＭＯＳに貫通電流阻止の機能を持たせるものであ
る。当該回路に電源投入時に駆動ＭＯＳ型トランジスタ
５６の入力信号線６２の電圧を第２の電源線３と等しく
してＭＯＳ型トランジスタ５６は遮断する。作動アンプ
としての動作をさせる所望の期間では、入力信号線６２
の電圧を上げ駆動ＭＯＳ型トランジスタ５６を導通させ
る。

【００７６】本例の特長は、駆動ＭＯＳ型トランジスタ
に電源投入時の貫通電流抑制機能を持たせることによっ
て、新たにスイッチを追加する必要がないことである。
素子構造上、ウエル分離することによる面積の増加はあ
るが、素子数増加による面積の増加は抑えてかつ電源投
入時の貫通電流を抑制できる。

【００７７】

【発明の効果】本願発明は低電圧駆動且つ高速動作なる
半導体装置を提供することが出来る。より技術的には、
半導体装置の電源電圧投入時の電源回路の立ち上がり前
の貫通電流防止することが出来る。

【００７８】しきい値電圧が低いＭＯＳ型トランジスタ
で構成された論理回路の、電源投入時の貫通電流を抑制
することができる。その結果、電源立ち上げ時にはラッ
チアップも起こさず正常に立ち上がり、十分立ち上がっ
た後では高速に動作し、且つ低電圧駆動の為、消費電力
が小さい半導体装置が実現される。

【００７９】本願発明の別異の形態によれば、低電圧駆
動且つ高速動作なる半導体記憶装置を提供できる。

【００８０】更に、本願発明の別異な形態によれば、低
電圧駆動且つ高速動作なる差動増幅器を提供できる。

【図面の簡単な説明】

【図１】図１は従来の基板バイアス効果を有する半導体
記憶装置の要部断面図である。

【図２】図２は本願発明の原理を説明する回路図であ
る。

【図３】図３は本願発明を実現する為の半導体装置の基
本構造の例を示す断面図である。

【図４】図４の回路の動作を説明するためのタイミング
図である。

【図５】図５は本願発明の係わるトランジスタの各電位
と貫通電流の時間的変化を示す図である。

【図６】図６は絶縁ゲート型電界効果型トランジスタの
しきい電圧の基板電位依存性を示す図である。

【図７】図７は外部電源回路を用いた実施の形態を示す
回路図である。

【図８】図８は待機時にリーク電流を低減する回路に適
用した実施の形態を示す回路図である。

【図９】図９はＤＲＡＭのセンスアンプに適用した実施
の形態を示す回路図である。

【図１０】図１０はＤＲＡＭのメモリ部の基本構成を示
す図である。

【図１１】図１１は差動増幅器に適用した実施の形態を
示す図である。

【図１２】図１２はスイッチのゲ−トを制御する回路の
例を示す図である。

【図１３】図１３は図１２の回路の諸ノ−ドでの電位の
変化を示す図である。

【符号の説明】

１…電源線、２…ウエル電圧供給線、３…グランド線、
４…基板電圧線、１０…ウエル電圧発生回路、１１…基
板電圧発生回路、５…スイッチ素子、６…スイッチ素
子、７…電源電圧が十分立ち上がった時に動作するよう
に設計された回路、８…第１の信号線、９…第２の信号
線、５０…ＰチャネルＭＯＳ型トランジスタ、５１…Ｎ
チャネルＭＯＳ型トランジスタ、２７…スイッチ素子、
３７…スイッチ素子、２９…ＰチャネルＭＯＳ型トラン
ジスタ、３０…ＮチャネルＭＯＳ型トランジスタ、３１
…ＰチャネルＭＯＳ型トランジスタ、３０…Ｎチャネル
ＭＯＳ型トランジスタ、３３…インバータの入力信号
線、３４…第１のインバータの出力端と第２のインバー
タの入力端を結ぶ結線、３５…第１のインバータの出力
線、３８…スイッチ素子、３９…スイッチ素子、４４…
信号線、４５…信号線、４０…ＰチャネルＭＯＳ型トラ
ンジスタ、４２…ＮチャネルＭＯＳ型トランジスタ、４
１…ＰチャネルＭＯＳ型トランジスタ、４３…Ｎチャネ
ルＭＯＳ型トランジスタ、５７…負荷ＭＯＳ型トランジ
スタ、５８…負荷ＭＯＳ型トランジスタ、５９…ＭＯＳ
型トランジスタ、６０…ＭＯＳ型トランジスタ、６１…
差動信号１入力端、６２…差動信号２入力端、６２…差
動増幅回路の駆動ＭＯＳ型トランジスタ、１０１…Ｐ型
基板、１０２…Ｎ型ウエル、１０３…Ｐ型拡散層、１０
４…Ｎ型拡散層、１０５…Ｐ型ウエル、１０６…Ｐチャ
ネルＭＯＳ型トランジスタのゲート、１０７…Ｎチャネ
ルＭＯＳ型トランジスタのゲート、１０８…結線、１０
９…ｎ型ウエル給電層、１１２…Ｎ型ウエル、１１３…
Ｎ型ウエル給電層、１１４…Ｎ型拡散層、１１５…Ｐ型
ウエル、１１７…ＮチャネルＭＯＳ型トランジスタのゲ
ート、１１８…ＮチャネルＭＯＳ型トランジスタへ接続
される電源線、１１９…ＰチャネルＭＯＳ型トランジス
タへ接続される電源線、１２４…結線、１２５…Ｎ型ウ
エル、１２６…Ｐ型拡散層、１２７…ＰチャネルＭＯＳ
型トランジスタのゲートである。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8242 Ｈ０３Ｋ 19/094 // Ｈ０３Ｆ 3/45 (72)発明者阪田健東京都国分寺市東恋ヶ窪一丁目280番地株式会社日立製作所中央研究所内Ｆターム(参考） 5F038 BG05 BG09 BH07 BH15 BH18 DF05 DF12 EZ01 EZ13 EZ20 5F048 AA03 AA07 AB01 AB03 AC02 AC03 AC10 BA01 BB15 BE02 BE03 BE05 BE09 CC13 CC14 CC19 5F083 GA09 GA14 HA03 KA01 LA03 LA08 LA16 LA17 PR46 PR56 ZA08 5J056 AA00 BB19 CC00 DD13 DD29 EE04 EE11 FF07 FF08 KK00 KK02 5J066 AA12 CA56 HA10 KA02 QA02 TA01 TA02

Claims

【特許請求の範囲】

【請求項１】被電源供給回路と、前記被電源供給回路
は半導体基板内の不純物領域内あり且つ第１の電位が供
給される第１の絶縁ゲート型電界効果型トランジスタ
と、第２の電位が供給される第２の絶縁ゲート型電界効
果型トランジスタとを少なくとも有し、前記不純物領域
は他の半導体基板内の領域とは電気的に分離された不純
物領域とされ、第３の絶縁ゲート型電界効果型トランジ
スタを少なくとも介して前記第１もしくは第２の絶縁ゲ
ート型電界効果型トランジスタあるいはその両者に前記
第１の電位もしくは第２の電位が供給され、且つ前記第
３の絶縁ゲート型電界効果型トランジスタは前記第１お
よび第２の絶縁ゲート型電界効果型トランジスタに比較
し前記第１もしくは第２の電圧に対してのしきい電圧の
依存性が小さいことを特徴とする半導体装置。
【請求項２】前記第３の絶縁ゲート型電界効果型トラ
ンジスタの一対の不純物領域の一方と当該トランジスタ
の基板側電位とが接続されていることを特徴とする請求
項１に記載の半導体装置。
【請求項３】上記第１の電圧を当該半導体装置の内部
で発生する内部電圧発生回路を有することを特徴とする
請求項１又は請求項２に記載の半導体装置。
【請求項４】上記第２の電圧を当該半導体装置の内部
で発生する内部電圧発生回路を有することを特徴とする
請求項１より請求項３のいずれかに記載の半導体装置。
【請求項５】上記第１の電圧及び上記第２の電圧が、
当該被電源供給回路の外部から供給されることを特徴と
する請求項１より請求項２のいずれかに記載の半導体装
置。
【請求項６】前記第３の絶縁ゲート型電界効果型トラ
ンジスタは半導体基板内の不純物領域内に設けられ、且
つこの不純物領域は他の半導体基板内の領域とは電気的
に分離されており、且つ前記不純物領域には前記第１の
電圧が供給されていることを特徴とする請求項１より請
求項５のいずれかに記載の半導体装置。
【請求項７】被電源供給回路と、前記被電源供給回路
は半導体基板内の不純物領域内あり且つ第１の電位が供
給される第１の絶縁ゲート型電界効果型トランジスタ
と、第２の電位が供給される第２の絶縁ゲート型電界効
果型トランジスタとを少なくとも有する半導体記憶装置
であって、前記不純物領域は他の半導体基板内の領域と
は電気的に分離された不純物領域とされ、第３の絶縁ゲ
ート型電界効果型トランジスタを少なくとも介して前記
第１もしくは第２の絶縁ゲート型電界効果型トランジス
タあるいはその両者に前記第１の電位もしくは第２の電
位が供給され、且つ前記第３の絶縁ゲート型電界効果型
トランジスタは前記第１および第２の絶縁ゲート型電界
効果型トランジスタに比較し前記第１もしくは第２の電
圧に対してのしきい電圧の依存性が小さいこと半導体装
置。
【請求項８】差動増幅器回路と、前記差動増幅器回路
は半導体基板内の不純物領域内あり且つ第１の電位が供
給される第１の絶縁ゲート型電界効果型トランジスタ
と、第２の電位が供給される第２の絶縁ゲート型電界効
果型トランジスタとを少なくとも有する半導体記憶装置
であって、前記不純物領域は他の半導体基板内の領域と
は電気的に分離された不純物領域とされ、第３の絶縁ゲ
ート型電界効果型トランジスタを少なくとも介して前記
第１もしくは第２の絶縁ゲート型電界効果型トランジス
タあるいはその両者に前記第１の電位もしくは第２の電
位が供給され、且つ前記第３の絶縁ゲート型電界効果型
トランジスタは前記第１および第２の絶縁ゲート型電界
効果型トランジスタに比較し前記第１もしくは第２の電
圧に対してのしきい電圧の依存性が小さいこと半導体装
置。
【請求項９】第１の電源線と第２の電源線とＮチャネル
ＭＯＳ型トランジスタと第１のＰチャネルＭＯＳ型トラ
ンジスタと第２のＰチャネルＭＯＳ型トランジスタで構
成され、第１の電源線は第一のＰチャネルＭＯＳ型トラ
ンジスタのソースに接続され、第１のＰチャネルＭＯＳ
型トランジスタのドレインは単数あるいは複数の第２の
ＰチャネルＭＯＳ型トランジスタのソースに接続され、
第２のＰチャネルＭＯＳ型トランジスタのドレインは単
数あるいは複数のＮチャネルＭＯＳ型トランジスタのド
レインに接続され、ＮチャネルＭＯＳ型トランジスタの
ソースは第２の電源線に接続され、第１のＰチャネルＭ
ＯＳ型トランジスタと第２のＰチャネルＭＯＳ型トラン
ジスタのウエルは接続され、第１の電源線の電位は第２
の電源線の電位よりも高く、電源投入時に第１のＰチャ
ネルＭＯＳ型トランジスタに遮断する信号を供給する回
路を有する半導体装置。