JP2000269432A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 異電圧電源端子間あるいは異電源電圧の回路
間での高信頼性での静電破壊防止を実現した静電保護回
路を備えた半導体集積回路装置を提供する。 【解決手段】 第１の外部端子から供給された第１の電
源電圧で動作する第１の回路第２の外部端子から供給さ
れ、上記第１の電源電圧より低い電位とされた第２の電
源電圧で動作する第２の回路とを備えた半導体集積回路
装置において、上記第１の外部端子から上記第２の外部
端子に向かう電流経路を構成するようにダイオード接続
の複数のＭＯＳＦＥＴを設け、その合成しきい値電圧を
上記第１と第２の外部端子に上記第１と第２の電源電圧
がそれぞれ供給された状態の電位差より大きくし、第１
の外部端子に過電圧が印加された状態の電位差より小さ
くし、上記過電圧印加時にのみ上記電流経路に電流を流
して静電破壊防止を行うよう上記ダイオード接続の複数
のＭＯＳＦＥＴの数を設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、異なる電源電圧（以下、異電源電圧ともい
う）が供給される複数の電源端子（以下、異電圧電源端
子ともいう）を備えたものにおける静電保護技術に利用
して有効な技術に関するものである。

【０００２】

【従来の技術】複数の独立した電源端子を有する半導体
集積回路装置おいては、電源端子間に双方向に接続され
たクランプＭＯＳＦＥＴ又はダイオードを挿入するもの
が特開平６−１３５５５号公報、特開平２−１１１０６
４号公報等より提案されている。また、本願出願人にお
いては、先に特開平８−３７２３８号公報において、ア
ナログ回路とデジタル回路とが混在し、それぞれに独立
した電源端子を設けた半導体集積回路装置に好適な静電
破壊防止回路を提案した。この静電破壊防止回路では、
静電保護素子によって通常動作が妨げられないようにす
るために、層間絶縁膜をゲート絶縁膜とする寄生ＭＯＳ
ＦＥＴを用いる。

【０００３】

【発明が解決しようとする課題】上記特開平６−１３５
５５号公報、特開平２−１１１０６４号公報等より提案
されている回路は、いずれも同じ電位の電源電圧を異な
る電源端子から供給することを前提とするものであるた
めに、上記電源端子に異なる電源電圧を供給するときに
は、その電位差に対応して上記双方向のうちの一方のク
ランプＭＯＳＦＥＴ又はダイオードを通して定常的に電
流が流れてしまうという問題が生じる。本願出願人に係
る特開平８−３７２３８号公報記載のものは、上記寄生
ＭＯＳＦＥＴの大きなしきい値電圧によって、異なる電
源電圧を供給した場合にも適用することができる。

【０００４】しかしながら、半導体技術の進展による素
子の微細化に伴う静電破壊耐圧が低くなる傾向にあるた
め、保護回路としての信頼性の観点等において解決すべ
き技術的課題が残っていることが本願発明者らによって
判明した。すなわち、上記のような層間絶縁膜を利用し
た寄生ＭＯＳＦＥＴでは、オン状態により流せる電流が
小さいために過電圧を放電させるのに時間がかかり、耐
圧の小さな素子の保護を確実に行うようにすることが難
しくなる。また、プロセスバラツキが比較的大きく、外
部電源電圧の多様な形態に対応して最適な保持動作を安
定的に行うのが難しいこと等が判明した。

【０００５】この発明の目的は、異電圧電源端子間ある
いは異電源電圧の回路間での高信頼性での静電破壊防止
を実現した静電保護回路を備えた半導体集積回路装置を
提供することにある。この発明の前記ならびにそのほか
の目的と新規な特徴は、本明細書の記述および添付図面
から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、第１の電源端子（外部端
子）から供給された第１の電源電圧で動作する第１の回
路と、第２の電源端子（外部端子）から供給され、上記
第１の電源電圧より低い電位とされた第２の電源電圧で
動作する第２の回路とを備えた半導体集積回路装置にお
いて、上記第１の電源端子から上記第２の電源端子に向
かう電流経路を構成するようにダイオード接続の複数の
ＭＯＳＦＥＴを設け、その合成しきい値電圧を上記第１
と第２の電源端子に上記第１と第２の電源電圧がそれぞ
れ供給された状態の電位差より大きくし、第１の電源端
子に過電圧（上記第１の電源電圧より絶対値が大きい電
圧）が印加された状態における上記第１及び第２の電源
端子間の電位差より小さくし、上記過電圧印加時にのみ
上記電流経路に電流を流して静電破壊防止を行うよう上
記ダイオード接続の複数のＭＯＳＦＥＴの数を設定す
る。

【０００７】ここで言う上記第１及び第２の回路の動作
とは、論理・算術演算動作、データのリード・ライト動
作、信号の増幅動作等を指し、具体的な回路としては、
後述する図５及び図６に示されるＣＰＵコアや制御回路
部などの演算回路、ＲＯＭやＲＡＭなどのメモリ回路、
ＡＤＣやＤＡＣなどの信号変換回路、更にはレベルシフ
タなどのレベル変換回路等を示す。

【０００８】

【発明の実施の形態】図６には、この発明が適用される
半導体集積回路装置の一実施例を示す概略ブロック図が
示されている。この半導体集積回路装置は、公知の半導
体製造技術により、単結晶シリコンのような１個の半導
体基板上において形成される。

【０００９】この実施例の半導体集積回路装置ＬＳＩ
は、アナログ信号を扱い第１の回路（領域１）と、デジ
タル信号を扱い第２の回路（領域２）とに分けられる。
上記第１の回路は、例えばアナログ−デジタル変換回路
ＡＤＣとデジタル−アナログ変換回路ＤＡＣからなる。
上記ＡＤＣは、外部端子（パッド）から供給されたアナ
ログ信号をデジタル信号に変換し、処理すべき内部信号
として取り込む。上記ＤＡＣは、上記第２の回路で信号
処理されたデジタル信号をアナログ信号に変換して外部
端子を介して半導体集積回路装置ＬＳＩの外部へ出力さ
せる。

【００１０】例えば、上記半導体集積回路装置ＬＳＩを
デジタルビデオカメラの信号処理回路を構成するものに
適用した場合、上記アナログ入力信号は、ＣＣＤ固体撮
像素子によって形成された映像信号であり、上記アナロ
グ出力信号は、液晶ディスプレイ等に画像信号を表示さ
せるための映像信号とされる。

【００１１】第２の回路は、特に制限されないが、マイ
クロプロセッサ（ＣＰＵ）コアと、上記マイクロプロセ
ッサコアによって行わせる信号処理等のプログラムが格
納されたＲＯＭ（リード・オンリー・メモリ）、上記信
号処理等において一時記憶メモリとして用いられるＲＡ
Ｍ（ランダム・アクセス・メモリ）と、上記マイクロプ
ロセッサコアの制御を含めた制御回路（顧客論理）部と
から構成される。

【００１２】デジタルビデオカメラ等の携帯用民生機器
においては、電池寿命を長くする観点から、いかに消費
電力を低減させるかが重要な課題とされている。このた
め、デジタル回路では動作電圧が約２Ｖのように極力低
く抑えることが可能である。これに対して、アナログ回
路においては、動作電圧を低くすると、内蔵されている
アンプ等のダイナミックレンジが低下し、扱えるアナロ
グ信号の電圧範囲が低下してしまう。この電圧範囲の低
下は、相対的に信号対雑音比（Ｓ／Ｎ）の低下につなが
るために、直線性誤差等の性能の悪化をもたらす。した
がって、アナログ回路の動作電圧は、３Ｖ程度とデジタ
ル回路の２Ｖに比べて高い電圧にする必要がある。

【００１３】このようにアナログ回路とデジタル回路と
が混在した半導体集積回路装置では、フル振幅の信号を
扱うデジタル回路においては、信号レベルの切替りにお
いて電源供給線に発生するノイズが、その電源供給線を
介してアナログ回路側に伝わってしまいうことを回避す
るために、アナログ回路とデジタル回路とで独立した電
源端子及び電源供給線を設けるようにすることに加え
て、それぞれに異なる電源電圧が供給されることにも配
慮を行う必要が生じるものとなる。つまり、通常動作状
態において、上記両電源端子間には約１Ｖもの電位差が
生じているから、前記同一の電源電圧が供給された電源
端子間のようにダイオード又はダイオード接続のＭＯＳ
ＦＥＴを用いた単純な静電保護回路を用いることはでき
なくなる。そこで、以下に説明するような本願発明に係
る静電保護回路が必要になるものである。

【００１４】図１には、この発明に係る静電保護回路Ｓ
ＥＰの一実施例の回路図が示されている。この実施例で
は、１つの半導体基板上に形成される半導体集積回路装
置ＬＳＩが少なくとも２つの領域１と領域２に分けら
れ、それぞれに異なる電源電圧で動作する第１と第２の
回路が設けられる。領域１に設けられる第１の回路は、
第１の電源電圧ＶＤＤ１と、第１の回路の接地電位ＧＮ
Ｄ１により動作させられる。上記電源電圧ＶＤＤ１は、
上記半導体基板上に設けられた第１の電源端子ＶＤＤＴ
１から供給が行われる。領域２に設けられる第２の回路
は、上記電源電圧ＶＤＤ１に対して絶対値的に小さな電
位にされた第２の電源電圧ＶＤＤ２（ＶＤＤ１＞ＶＤＤ
２）と第２の回路の接地電位ＧＮＤ２により動作させら
れる。上記電源電圧ＶＤＤ２は、上記半導体基板上に設
けられた第２の電源端子ＶＤＤＴ２から供給が行われ
る。上記各回路の接地電位ＧＮＤ１とＧＮＤ２も、それ
ぞれ独立した外部端子ＧＮＤＴ１とＧＮＤＴ２から回路
の接地電位が供給される。ただし、回路の接地電位ＧＮ
Ｄ１とＧＮＤ２は共に０Ｖと同じ基準電位とされる。

【００１５】なお、上記第２の電源電圧ＶＤＤ２は、上
記第１の電源端子ＶＤＤＴ１から供給される上記第１の
電源電圧ＶＤＤ１を基にして、上記半導体集積回路装置
ＬＳＩの内部で生成されてもよい。また説明するまでも
なく、その逆（第２の電源電圧ＶＤＤ２から上記第１の
電源電圧ＶＤＤ１を生成）も可能である。

【００１６】上記のような領域１と領域２に設けられた
第１と第２の回路を備えた半導体集積回路装置におい
て、上記異電源電圧間の静電保護回路として次のような
回路が設けられる。上記同じ０Ｖのような第１と第２の
回路の接地電位ＧＮＤ１，ＧＮＤ２が供給される接地電
位端子ＧＮＤＴ１とＧＮＤＴ２との間には、保護素子と
して一対の並列形態に接続されたダイオードＤ１とＤ２
が双方向に電流を流すように設けられる。

【００１７】上記第１及び第２の電源端子ＶＤＤＴ１と
ＶＤＤＴ２との間には、ダイオード接続されたＭＯＳＦ
ＥＴＱ０が設けられる。このＭＯＳＦＥＴＱ０は、上記
領域１又は領域２の形成される第１の回路又は第２の回
路に用いられるＭＯＳＦＥＴと同様な製造プロセスによ
り形成される通常のしきい値電圧（又は、上記第１及び
第２の回路のＭＯＳＦＥＴのしきい値電圧と同等なしき
い値電圧）を持つＭＯＳＦＥＴである。このＭＯＳＦＥ
ＴＱ０のゲートとドレインの共通接続されてアノードと
して作用する電極が上記低い電源電圧ＶＤＤ２が供給さ
れている上記第２の電源端子ＶＤＤＴ２に接続され、カ
ソードとして作用するソースが高い電源電圧ＶＤＤ１が
供給されている上記第１の電源端子ＶＤＤＴ１に接続さ
れる。上記電源端子ＶＤＤＴ１とＶＤＤＴ２に前記のよ
うな動作電圧が供給された状態では、ダイオード接続の
ＭＯＳＦＥＴＱ０のゲートとソース間には、ＶＤＤ１−
ＶＤＤ２のような逆バイアス状態の電圧が印加されるた
めに通常のしきい値電圧を持つＭＯＳＦＥＴＱ０にあっ
てもオフ状態となる。

【００１８】半導体集積回路装置の単独あるいは実装基
板に搭載した状態でのハンドリンクや運搬時に発生する
静電気による過電圧が、上記電源電圧ＶＤＤ２を供給す
る上記第２の電源端子ＶＤＤＴ２に発生した場合、上記
ＭＯＳＦＥＴＱ０がオン状態となって、速やかにかかる
過電圧を上記電源端子ＶＤＤＴ１側に放電させる。これ
らより、上記電源端子ＶＤＤＴ２に接続される領域２に
形成される第２の回路を構成するＭＯＳＦＥＴにおいて
ゲート絶縁膜等の絶縁破壊を防止することができる。

【００１９】上記第１及び第２の電源端子ＶＤＤＴ１と
ＶＤＤＴ２との間には、ダイオード接続された複数のＭ
ＯＳＦＥＴＱ１〜Ｑｎが設けられる。これらのＭＯＳＦ
ＥＴＱ１〜Ｑｎは、上記ＭＯＳＦＥＴＱ０と同様に、領
域１又は領域２の形成される第１の回路又は第２の回路
に用いられるＭＯＳＦＥＴと同様な製造プロセスにより
形成される通常のしきい値電圧（又は、上記第１及び第
２の回路のＭＯＳＦＥＴのしきい値電圧と同様なしきい
値電圧）を持つＭＯＳＦＥＴである。この場合、例えば
複数のＭＯＳＦＥＴＱ１〜Ｑｎのうち、１つのＭＯＳＦ
ＥＴＱ１のしきい値電圧Ｖthは、上記通常ＭＯＳＦＥＴ
ではおおよそ１Ｖ以下に小さく形成される。したがっ
て、上記第１及び第２の電源端子ＶＤＤＴ１とＶＤＤＴ
２に前記のような動作電圧が供給された状態では、前記
の例では約１Ｖの電位差が発生しているので保護素子
（Ｑ１〜Ｑｎ）を通して定常的に電流が流れてしまうと
いう問題が生じる。

【００２０】この実施例では、ダイオード接続のＭＯＳ
ＦＥＴの数をＱ１〜Ｑｎのように複数個（ｎ）として、
電流経路のしきい値電圧をＶth×ｎのように増大させる
ものである。これにより、上記第１及び第２の電源端子
ＶＤＤＴ１とＶＤＤＴ２に前記のような動作電圧が供給
された状態でも、ＶＤＤ１−ＶＤＤ２＜Ｖth×ｎのよう
にして電流経路が形成されないようにするものである。
この構成では、上記異電源電圧ＶＤＤ１とＶＤＤ２の差
分に対応して、直列接続するＭＯＳＦＥＴの数（ｎ）を
調整するだけで、最適な静電保護状態を作り出すことが
できる。

【００２１】半導体集積回路装置の単独あるいは実装基
板に搭載した状態でのハンドリンクや運搬時に発生する
静電気により上記Ｖth×ｎを超えるような過電圧が上記
第１の電源端子ＶＤＤＴ１に発生した場合、上記ＭＯＳ
ＦＥＴＱ１〜Ｑｎがオン状態となって、速やかにかかる
過電圧を上記第２の電源端子ＶＤＤＴ２側に放電させ
る。これにより、上記第１の電源端子ＶＤＤＴ１に接続
される領域１に形成される第１の回路を構成するＭＯＳ
ＦＥＴにおいてゲート絶縁膜等の絶縁破壊を防止する。
上記ＭＯＳＦＥＴＱ１〜Ｑｎは、それぞれが上記第１及
び第２の回路を構成するＭＯＳＦＥＴと同様な製造プロ
セスで形成されるものであり、前記のような寄生ＭＯＳ
ＦＥＴに比べて大きな電流を流すことができる。したが
って、上記第１の回路を構成するＭＯＳＦＥＴにおいて
ゲート絶縁破壊等が生じる前に上記過電圧を速やかに安
定的に放電させることができるため、上記寄生ＭＯＳＦ
ＥＴを用いる場合に比べて、上記直接ＭＯＳＦＥＴの数
が最適に設定されることとが相乗的に作用して格段に保
護性能を高くすることができる。

【００２２】図２には、この発明に係る静電保護回路の
他の一実施例の回路図が示されている。この実施例で
は、前記のように１つの半導体基板上が２つの領域に分
けられ、第１と第２の回路Ｃ１，Ｃ２が設けられ、それ
ぞれに電位が異なる電源電圧ＶＤＤ１とＶＤＤ２が供給
される。この場合、第１の回路で形成された信号を第２
の回路に伝達する場合がある。このように第１の回路の
出力信号を第２の回路の入力回路に伝える信号伝達経路
Ｌ１を有し，それぞれが異なる電源端子ＶＤＤＴ１とＶ
ＤＤＴ２に接続される場合、かかる信号伝達経路Ｌ１を
介して第１の回路側に過電圧が印加されたときに第２の
回路の入力回路で静電破壊が生じる可能性がある。

【００２３】領域１に形成されたＰチャンネル型ＭＯＳ
ＦＥＴＱ１０とＮチャンネル型ＭＯＳＦＥＴＱ１１から
なるＣＭＯＳインバータ回路は、電源電圧ＶＤＤ１に対
応した信号振幅を形成して出力する。領域２に形成され
たＰチャンネル型ＭＯＳＦＥＴＱ２０とＮチャンネル型
ＭＯＳＦＥＴＱ２１からなるＣＭＯＳインバータ回路で
構成された入力回路は、上記領域１で形成された上記出
力信号を受けて、電源電圧ＶＤＤ２に対応した信号振幅
に変換する。このように大きな振幅の信号を小さな信号
振幅にする場合、格別な回路を付加することなく、上記
のようなＭＯＳＦＥＴＱ２０とＱ２１からなるＣＭＯＳ
インバータ回路を用いることができる。

【００２４】特に制限されないが、上記Ｎチャンネル型
ＭＯＳＦＥＴＱ２１のコンダクタンスはＰチャンネル型
ＭＯＳＦＥＴＱ２０に比べて小さく設定すること等によ
り、そのロジックスレッショルド電圧を電源電圧ＶＤＤ
２と回路の接地電位ＧＮＤ２との中間電位よりも電源電
圧ＶＤＤ２側に偏倚させるようにし、言い換えるなら
ば、第１の回路のＶＤＤ１と回路の接地電位ＧＮＤ１と
の中間電位に極力近ずけるようにして、上記入力信号の
ハイレベルマージンとロウレベルマージンを大きくする
ことが望ましい。

【００２５】上記領域２に設けられる入力回路（Ｑ２０
とＱ２１；ＣＭＯＳインバータ回路）に付加される静電
保護回路として、上記ＭＯＳＦＥＴＱ２０とＱ２１の共
通化されたゲート電極からなる入力端子ＩＴ１と回路の
接地電位ＧＮＤ２が供給される接地電位端子ＧＮＤＴ２
との間には、そのアノードが上記接地電位端子ＧＮＤＴ
２に接続され、カソードが上記入力端子ＩＴ１に接続さ
れたダイオードＤ２０が設けられる。電源電圧ＶＤＤ
１，ＶＤＤ２が供給された動作状態では、上記ダイオー
ド２０はオフ状態とされて電流経路を形成しない。前記
のように半導体集積回路装置の単独あるいは実装基板に
搭載した状態でのハンドリンクや運搬時における静電気
により、例えば第１の回路に対応した接地電位端子ＧＮ
ＤＴ１に負の過剰電圧が発生した場合、Ｎチャンネル型
ＭＯＳＦＥＴＱ１１を介して第１の回路側から上記負の
過電圧が第２の回路の上記入力回路に伝えられると、上
記ダイオードＤ２０がオン状態となってかかる過電圧を
速やかに放電させて、ＭＯＳＦＥＴＱ２１やＱ２０のゲ
ート絶縁破壊等を防止する。

【００２６】上記領域２に設けられる入力回路（Ｑ２０
とＱ２１）に付加される静電保護回路として、上記ＭＯ
ＳＦＥＴＱ２０とＱ２１の共通化されたゲート電極から
なる入力端子ＩＴ１と電源電圧ＶＤＤ２が供給される電
源端子ＶＤＤＴ２との間には、入力端子ＩＴ１から電源
電圧ＶＤＤ２に向かって電流を流すようにダイオード接
続された複数のＭＯＳＦＥＴＱ２２〜Ｑ２ｎが設けられ
る。これらのＭＯＳＦＥＴＱ２２〜Ｑ２ｎは、前記同様
に第１の回路（Ｃ１；ＣＭＯＳインバータ回路）又は第
２の回路（Ｃ２；ＣＭＯＳインバータ回路）に用いられ
るＭＯＳＦＥＴ（Ｑ１０とＱ１１、Ｑ２０とＱ２１）と
同様な製造プロセスにより形成される通常のしきい値電
圧を持つＭＯＳＦＥＴである。この場合、上記複数のＭ
ＯＳＦＥＴＱ２２〜Ｑ２ｎのうち、１つのＭＯＳＦＥＴ
Ｑ２２のしきい値電圧Ｖthは、上記通常のＭＯＳＦＥＴ
ではおおよそ１Ｖ以下に小さく形成される。したがっ
て、上記電源端子ＶＤＤＴ１とＶＤＤＴ２に前記のよう
な動作電圧が供給された状態では、領域１の出力回路が
電源電圧ＶＤＤ２に対応したハイレベルを出力している
状態で、入力端子から電源端子ＶＤＤＴ２に向かって定
常的に電流が流れてしまうとい問題が生じる。

【００２７】この実施例では、ダイオード接続のＭＯＳ
ＦＥＴの数をＱ２２〜Ｑ２ｎのように複数個（ｎ−１）
として、電流経路のしきい値電圧をＶth×（ｎ−１）の
ように増大させるものである。これにより、上記入力端
子に電源端子ＶＤＤＴ１に対応したハイレベルが供給さ
れた状態でも、ＶＤＤ１−ＶＤＤ２＜Ｖth×（ｎ−１）
のようにして電流経路が形成されないようにするもので
ある。この構成では、上記異電源電圧ＶＤＤ１とＶＤＤ
２の差分に対応して、直列接続するＭＯＳＦＥＴの数
（ｎ−１）を調整するだけで、最適な静電保護状態を作
り出すことができる。

【００２８】半導体集積回路装置の単独あるいは実装基
板に搭載した状態でのハンドリンクや運搬時に発生する
静電気により、上記Ｖth×（ｎ−１）を超えるような過
電圧が上記電源端子ＶＤＤＴ１に発生した場合、出力回
路のＭＯＳＦＥＴＱ１０を通してかかる過電圧が入力回
路の入力端子に伝えられると、上記ＭＯＳＦＥＴＱ２２
〜Ｑ２ｎがオン状態となって、かかる過電圧を電源端子
ＶＤＤＴ２側に放電させ、上記入力回路を構成するＭＯ
ＳＦＥＴＱ２１やＱ２０のゲート絶縁破壊等を防止す
る。

【００２９】図３には、この発明に係る静電保護回路の
他の一実施例の回路図が示されている。この実施例で
は、前記と同様に１つの半導体基板上が２つの領域に分
けられ、第１と第２の回路が設けられ、それぞれに電位
の異なる電源電圧ＶＤＤ１とＶＤＤ２が供給される。こ
の場合、前記とは逆に第２の回路で形成された信号を第
１の回路に伝達する場合がある。このように第２の回路
の出力信号を第３の回路の入力回路に伝える信号伝達経
路Ｌ２を有し，それぞれが異なる電源端子ＶＤＤＴ１と
ＶＤＤＴ２に接続される場合、かかる信号伝達経路Ｌ２
を介して第２の回路側に過電圧が印加されたときに第１
の回路の入力回路で静電破壊が生じる可能性がある。

【００３０】領域２に形成されたＰチャンネル型ＭＯＳ
ＦＥＴＱ２０とＮチャンネル型ＭＯＳＦＥＴＱ２１から
なるＣＭＯＳインバータ回路ＣＩＶ１は、電源電圧ＶＤ
Ｄ２に対応した信号振幅を形成して出力する。領域１に
形成されたＰチャンネル型ＭＯＳＦＥＴＱ１０とＮチャ
ンネル型ＭＯＳＦＥＴＱ１１からなるＣＭＯＳインバー
タ回路ＣＩＶ２で構成された回路は、電源電圧ＶＤＤ１
により動作するものであり、上記ＣＭＯＳインバータ回
路Ｑ２０とＱ２１で形成された出力信号をそのまま上記
領域１のＣＭＯＳインバータ回路（Ｑ１０，Ｑ１１）の
入力に供給すると、電源電圧ＶＤＤ２に対応したハイレ
ベルを出力したとき、ＶＤＤ１−ＶＤＤ２が１Ｖもの電
位差がある場合、Ｐチャンネル型ＭＯＳＦＥＴＱ１０を
オフ状態にすることができなくなり、ＭＯＳＦＥＴＱ１
０とＱ１１を通して直流電流が流れてしまう。

【００３１】したがって、領域１にはレベルシフタＬＳ
が設けられ、上記ＶＤＤ２−ＧＮＤ２の信号振幅をＶＤ
Ｄ１−ＧＮＤ２の信号振幅にレベル変換（増幅）して上
記領域１のＣＭＯＳインバータ回路（Ｑ１０とＱ１１）
の入力に供給させる。このようなレベル変換動作のため
に、レベルシフタＬＳは、上記領域１に対応した電源電
圧ＶＤＤ１と、レベルシフト用として上記領域２の電源
電圧ＶＤＤ２に対応した電源電圧ＶＤＤ３とで動作す
る。つまり、電源電圧ＶＤＤ３は、電源電圧ＶＤＤ１を
分圧して形成してもよいし、上記領域２の電源電圧ＶＤ
Ｄ２をそのまま利用してもよい。ただし、領域１と領域
２とが前記のようにアナログ回路とデジタル回路とに分
けられている場合には、デジタル回路のスイッチングノ
イズがアナログ回路側に伝播するのを防ぐために領域１
と領域２の電源供給線は分離する手段をとる方がよい。

【００３２】前記のようにデジタル−アナログ変換回路
ＤＡＣを構成する回路において、その全体を図６に示し
たように領域１に形成する必要はなく、デジタル信号を
扱う部分では電源電圧ＶＤＤ２で動作させるようにし、
アナログ信号を出力する部分を領域１に形成し、上記電
源電圧ＶＤＤ１により動作させるものであってもよい。
領域１において、レベルシフタを介して入力されたデジ
タル信号を受けて、アナログ信号を形成するために用い
られるＣＭＯＳインバータ回路（Ｑ１０，Ｑ１１）の動
作電圧ＶＤＤ１は、アナログ回路側へのスイッチングノ
イズの伝播を防ぐために、同じ電圧を異なる電源端子か
ら供給する。この場合の静電保護回路は、同一の電源電
圧を供給する電源端子間には前記公知技術のように双方
向にダイオード又はダイオード接続のＭＯＳＦＥＴを設
けるようにするものである。

【００３３】上記領域１に設けられる実質的な入力回路
としてのレベルシフタＬＳに付加される静電保護回路と
して、入力端子ＩＴ２と回路の接地電位ＧＮＤ２が供給
される接地電位端子ＧＮＤＴ２との間には、そのアノー
ドが上記接地電位端子ＧＮＤＴ２に接続され、カソード
が上記入力端子ＩＴ２に接続されたダイオードＤ１０が
設けられる。電源電圧ＶＤＤ１，ＶＤＤ２が供給された
動作状態では、上記ダイオード１０はオフ状態とされて
電流経路を形成しない。前記のように半導体集積回路装
置の単独あるいは実装基板に搭載した状態でのハンドリ
ンクや運搬時における静電気により、例えば第２の回路
に対応した接地電位端子ＧＮＤＴ２に負の過剰電圧が発
生した場合、Ｎチャンネル型ＭＯＳＦＥＴＱ２１を介し
て第２の回路側から上記負の過電圧が第２の回路の上記
入力回路に伝えられると、上記ダイオードＤ１０がオン
状態となってかかる過電圧を速やかに放電させて、レベ
ルシフタを構成するＭＯＳＦＥＴのゲート絶縁破壊等を
防止する。

【００３４】上記領域１に設けられるレベルシフタに付
加される静電保護回路として、上記入力端子と電源電圧
ＶＤＤ３との間には、入力端子から電源電圧ＶＤＤ３に
向かって電流を流すようにダイオードＤ１１が設けられ
る。そして、この電源電圧ＶＤＤ３と領域１の電源電圧
ＶＤＤ１との間には、ダイオード接続された複数のＭＯ
ＳＦＥＴＱ１２〜Ｑ１ｎが設けられる。これらのＭＯＳ
ＦＥＴＱ１２〜Ｑ１ｎは、前記同様に第１の回路又は第
２の回路に用いられるＭＯＳＦＥＴ（Ｑ１０とＱ１１、
Ｑ２０とＱ２１）と同様な製造プロセスにより形成され
る通常のしきい値電圧を持つＭＯＳＦＥＴである。した
がって、例えば１つのダイオード接続のＭＯＳＦＥＴＱ
１２等で構成した場合、上記電源端子ＶＤＤＴ１とＶＤ
ＤＴ３に前記のような動作電圧が供給された状態で、電
源端子ＶＤＤＴ１から電源端子ＶＤＤＴ３に向かって定
常的に電流が流れてしまうとい問題が生じる。

【００３５】この実施例では、ダイオード接続のＭＯＳ
ＦＥＴの数をＱ１２〜Ｑ１ｎのように複数個（ｎ−１）
として、電流経路のしきい値電圧をＶth×（ｎ−１）の
ように増大させるものである。これにより、上記電源電
圧ＶＤＤ１とＶＤＤ３が供給された状態でも、ＶＤＤ１
−ＶＤＤ３＜Ｖth×（ｎ−１）の関係にあるため、かか
るダイオード接続のＭＯＳＦＥＴＱ１２〜Ｑ１ｎにおい
て電流経路が形成されない。この構成では、上記異電源
電圧ＶＤＤ１とＶＤＤ３の差分に対応して、直列接続す
るＭＯＳＦＥＴの数（ｎ−１）を調整するだけで、最適
な静電保護状態を作り出すことができる。

【００３６】半導体集積回路装置の単独あるいは実装基
板に搭載した状態でのハンドリンクや運搬時に発生する
静電気により、上記Ｖth×（ｎ−１）を超えるような過
電圧が上記電源端子ＶＤＤＴ２に発生した場合、出力回
路（ＣＭＯＳインバータ回路ＣＩＶ１）のＭＯＳＦＥＴ
Ｑ２０を通してかかる過電圧がレベルシフタＬＳの入力
端子に伝えられると、ダイオードＤ１１と上記ＭＯＳＦ
ＥＴＱ１２〜Ｑ１ｎがオン状態となって、速やかにかか
る過電圧を電源端子ＶＤＤＴ１側に放電させ、上記入力
回路を構成するＭＯＳＦＥＴＱ２１やＱ２０のゲート絶
縁破壊等を防止する。上記電源端子ＶＤＤＴ３が独立し
た電源端子からなる場合、上記電源端子ＶＤＤＴ２に過
電圧が発生すると、上記ダイオードＤ１１を介して放電
させることができ、かかる電源端子ＶＤＤＴ３に過電圧
が発生すると、上記ＭＯＳＦＥＴＱ１２〜Ｑ１ｎがオン
状態となって放電させることができる。いずれにして
も、この実施例の静電保護回路により、レベルシフタＬ
Ｓを構成するＭＯＳＦＥＴのゲート絶縁膜等の破壊を防
止することができる。

【００３７】図４には、上記レベルシフタＬＳの一実施
例の回路図が示されている。電源電圧ＶＤＤ３で動作す
るＰチャンネル型ＭＯＳＦＥＴＱ３０とＮチャンネル型
ＭＯＳＦＥＴＱ３１は、領域２で形成された信号の反転
信号を形成するＣＭＯＳインバータ回路である。このＣ
ＭＯＳインバータ回路の入力信号と出力信号とは、互い
に逆相にされた相補信号となる。

【００３８】電源電圧ＶＤＤ１にソースが接続されたＰ
チャンネル型ＭＯＳＦＥＴＱ３２とＱ３４は、ゲートと
ドレインとが交差接続されてラッチ形態にされる。上記
ＭＯＳＦＥＴＱ３２とＱ３４のドレインと回路の接地電
位端子との間には、Ｎチャンネル型ＭＯＳＦＥＴＱ３３
とＱ３５がそれぞれ設けられる。上記Ｎチャンネル型Ｍ
ＯＳＦＥＴＱ３３のゲートには、上記電源電圧ＶＤＤ３
（＝ＶＤＤ２）に対応した低振幅の上記入力信号が伝え
られ、上記Ｎチャンネル型ＭＯＳＦＥＴＱ３５のゲート
には、低振幅であって上記入力信号に対して反転された
入力信号が供給される。上記ＭＯＳＦＥＴＱ３２とＱ３
３の共通接続されたドレインからレベル変換された信号
が形成され、上記電源電圧ＶＤＤ１で動作するＰチャン
ネル型ＭＯＳＦＥＴＱ３６とＮチャンネル型ＭＯＳＦＥ
ＴＱ３７からなるＣＭＯＳインバータ回路を介して出力
される。

【００３９】この実施例のレベルシフタの動作は、次の
通りである。入力信号がロウレベルで、その反転信号が
ハイレベル（ＶＤＤ３）であるとき、上記ロウレベルに
よりＮチャンネル型ＭＯＳＦＥＴＱ３１がオフ状態とな
り、上記ハイレベル（ＶＤＤ３）の反転信号によりＮチ
ャンネル型ＭＯＳＦＥＴＱ３５がオン状態にされる。上
記オン状態のＭＯＳＦＥＴＱ３５によりＰチャンネル型
ＭＯＳＦＥＴＱ３２をオン状態にして、そのドレイン電
位をＶＤＤ１に対応した高レベルにする。この結果、Ｐ
チャンネル型ＭＯＳＦＥＴＱ３４のゲートが上記ＶＤＤ
１に対応した高レベルとなってＰチャンネル型ＭＯＳＦ
ＥＴＱ３４がオフ状態にされる。したがって、Ｐチャン
ネル型ＭＯＳＦＥＴＱ３２がオン状態に、Ｎチャンネル
型ＭＯＳＦＥＴＱ３３がオフ状態となって、出力ＣＭＯ
Ｓインバータ回路の入力に電源電圧ＶＤＤ１に対応した
ハイレベルを供給するので、ロウレベルの出力信号が出
力される。

【００４０】入力信号がハイレベル（ＶＤＤ２＝ＶＤＤ
３）に、その反転信号がロウレベルに変化すると、上記
ハイレベルによりＮチャンネル型ＭＯＳＦＥＴＱ３３が
オン状態に、反転信号のロウレベルによりＮチャンネル
型ＭＯＳＦＥＴＱ３５がオフ状態にされる。上記オン状
態のＭＯＳＦＥＴＱ３３によりＰチャンネル型ＭＯＳＦ
ＥＴＱ３４をオン状態にして、そのドレイン電位をＶＤ
Ｄ１に対応した高レベルにする。この結果、Ｐチャンネ
ル型ＭＯＳＦＥＴＱ３２のゲートが上記ＶＤＤ１に対応
した高レベルとなってＰチャンネル型ＭＯＳＦＥＴＱ３
２がオフ状態にされる。したがって、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ３２がオフ状態に、Ｎチャンネル型ＭＯＳ
ＦＥＴＱ３３がオン状態となって、出力ＣＭＯＳインバ
ータ回路の入力にロウレベルを供給するので、ＶＤＤ１
に対応したハイレベルの出力信号が出力される。前記の
ような静電保護回路を付加することにより、上記入力信
号が伝えられるＭＯＳＦＥＴＱ３０、Ｑ３１及びＱ３３
等のゲート静電破壊を防止することができる。

【００４１】図５には、この発明に係る静電保護回路が
設けられ、１つの半導体基板上に形成される半導体集積
回路装置の要部ブロック図が示されている。半導体集積
回路装置は、ＶＤＤ１用ＩＯセルとそれに対応した第１
の回路（ＶＤＤ１領域）と、ＶＤＤ２用ＩＯセルとそれ
に対応した第２の回路（ＶＤＤ２領域）とを備える。上
記ＶＤＤ１用ＩＯセルとＶＤＤ２用ＩＯセルの間には、
特に制限されないが、ＶＤＤ１用ＩＯセル側に前記図１
に示したような静電保護回路が設けられる。この静電保
護回路では、前記のように上記ＶＤＤ１用ＩＯセルに電
源供給を行う電源端子ＶＤＤＴ１及び接地端子ＧＮＤＴ
１と、上記ＶＤＤ２用ＩＯセルに電源供給を行う電源端
子ＶＤＤＴ２及び接地端子ＧＮＤＴ２において、前記の
ようなハンドリングや運搬時に発生した静電気による過
電圧を応答して、それを速やかに放電してＩＯセルを構
成するＭＯＳＦＥＴのゲート絶縁破壊等を防止する。

【００４２】上記ＶＤＤ１領域とＶＤＤ２領域に形成さ
れた第１と第２の回路間で相互に信号伝達を行う場合、
ＶＤＤ２領域には前記図２に示したような静電保護回路
が設けられ、ＶＤＤ１領域には前記図３に示したような
静電保護回路が設けられる。このように異なる電源電圧
で動作する第１と第２の回路の間において信号伝達経路
ｌ１，ｌ２を有する場合には、かかる信号伝達経路ｌ
１，ｌ２を通しても過電圧が伝達するので、それに対す
る内部回路のＭＯＳＦＥＴのゲート絶縁破壊等を防止す
るために前記のような静電保護回路が設けられるもので
ある。

【００４３】図７には、この発明に係る静電保護回路の
一実施例の構成図が示されている。図７（Ａ）には、ダ
イオード接続の直列ＭＯＳＦＥＴのレイアウトパターン
が示され、図７（Ｂ）にはその概略素子断面が示されて
いる。ソース，ドレイン拡散層Ｌ（ＮＬ）を挟むように
形成されたゲート電極ＡＧ１は、その両側において高電
位ＶＤＤ１側に対応したドレイン拡散層に接続されたア
ルミニウム等の金属配線層Ｍ１に接続される。

【００４４】例えば、図１に対応して説明すると高電源
電圧ＶＤＤ１にゲートとドレインとが接続されたＭＯＳ
ＦＥＴＱ１のソースは、それに隣接して設けられるＭＯ
ＳＦＥＴＱ２のドレインと同じ拡散層を用いることによ
り電気的に接続される。このソース及びドレインが共通
化された拡散層には、上記ＭＯＳＦＥＴＱ２のゲート電
極が接続される。このようにして、複数のダイオード接
続のＭＯＳＦＥＴが直列接続され、ＭＯＳＦＥＴＱｎの
ソースは、低電源電圧ＶＤＤ２に接続される。上記ＭＯ
ＳＦＥＴＱ１〜Ｑｎのソース，ドレイン拡散層は、特に
制限されないが、Ｐ型ウェル領域ＰＷＥＬＬに形成さ
れ、このＰ型ウェル領域はＮ型基板（Ｎ−ＳＵＢ）に形
成される。

【００４５】半導体基板としてＰ型基板（Ｐ−ＳＵＢ）
を用いた場合、上記Ｎチャンネル型のダイオード接続の
ＭＯＳＦＥＴＱ１〜Ｑｎは、かかるＰ型基板上に形成さ
れる。この場合、Ｐ型基板Ｐ−ＳＵＢには回路の接地電
位がバイアス電圧として与えられる。したがって、電源
端子ＶＤＤＴ１又はＶＤＤＴ２に過電圧が印加されたと
き、静電保護回路を構成するＭＯＳＦＥＴＱ１やＱｎで
は、ドレインと基板間、ソースと基板間のｐｎ接合ダイ
オードがブレータダウンするので、かかるＭＯＳＦＥＴ
Ｑ１やＱｎのゲート絶縁膜が破壊してしまうことはな
い。上記のようにＰウェル領域にＭＯＳＦＥＴＱ１〜Ｑ
ｎが形成された場合においても、かかるＰ型ウェルには
回路の接地電位が与えられるものであるので上記と同様
である。

【００４６】上記のような静電保護回路を構成するＭＯ
ＳＦＥＴ自体が過電圧によって破壊してしまうのを防止
するためには、必要なダイオード接合面積を確保する必
要があり、特に制限されないが、上記ＭＯＳＦＥＴＱ１
〜Ｑｎのチャンネル幅は約３００μｍ以上に形成するこ
とが望ましい。例えば、半導体集積回路装置に形成され
る様々なサイズのＭＯＳＦＥＴのうち、半導体集積回路
装置の各ＩＯセルに対して設けられた外部端子（パッド
ＰＤ１〜ＰＤ８）を通して出力信号を出力させる出力用
ＭＯＳＦＥＴよりは小さく、信号線がハイインピーダン
ス状態にされた時等においてかかる信号線を電源電圧に
プルアップさせるプルアップＭＯＳＦＥＴや回路の接地
電位にプルダウンさせるプルダウンＭＯＳＦＥＴのよう
な高抵抗素子として作用するものよりも大きなものを上
記ＭＯＳＦＥＴＱ１〜Ｑｎとして用いる。すなわち、上
記プルアップＭＯＳＦＥＴ等は、上記のように高抵抗素
子として用いるものであるので、過電圧を速やかに放電
させる本願発明のような放電経路を形成するものには向
かないことは明らかである。

【００４７】図８には、この発明に係る静電保護回路の
更に他の一実施例の回路図が示されている。（Ａ）の回
路では、静電保護のための電流経路を構成するＭＯＳＦ
ＥＴＱ４０を１個で構成し、そのゲートには上記電源電
圧ＶＤＤ１とＶＤＤ２の差電圧を抵抗ｒ１とｒ２により
分圧して、定常動作状態ではＭＯＳＦＥＴＱ４０をオフ
状態にし、いずれかに過電圧が印加されたときにオン状
態にして放電経路を形成するようにするものである。

【００４８】図８（Ｂ）の回路では、上記（Ａ）の回路
において、電源電圧ＶＤＤ１に前記過電圧が印加された
ときの応答性を高くするためにキャパシタＣ１が追加さ
れる。この回路では、ＭＯＳＦＥＴＱ４１が双方向に電
流を流すので、電源電圧ＶＤＤ２に前記過電圧が印加さ
れても、それに応答してＭＯＳＦＥＴＱ４１がオン状態
とって放電電流を流すようにすることができる。したが
って、キャパシタＣ１と同様なキャパシタを電源電圧Ｖ
ＤＤ２側にも設けるようにしてもよい。

【００４９】図８（Ｃ）の回路では、上記抵抗ｒ１とｒ
２に代えて、ダイオード接続のＭＯＳＦＥＴＱ４３，Ｑ
４４，Ｑ４５〜Ｑ４ｎを用いて、上記同様な分圧動作を
行わせるものである。この構成では、通常動作状態にお
いて電源電圧ＶＤＤ１から電源電圧ＶＤＤ２に向かって
定常的に電流が流れてしまうことを防ぐことができる。

【００５０】図９には、この発明に係る半導体集積回路
装置に対して行われる耐圧試験に用いられる試験装置の
概略構成図が示されている。この耐圧試験は、特に制限
されないが、デバイス帯電モデル（Charged Device Mod
el) 法とされる。ＣＤＭ法では、高圧電源を抵抗を経由
して供試品の被試験端子に接続して供試品を充電させ
る。試験装置は、供試品の全端子を充電するため、抵抗
体が供試品の全端子に接触するようにされている。ま
た、リレーを閉じることにより供試品の電荷をＧＮＤに
放電できるようにされている。

【００５１】このような試験装置を用い、上記のように
アナログ回路とデジタル回路を備え、しかもゲート長が
例えば０．３５μｍのような微細化されたＭＯＳＦＥＴ
を用いて構成された半導体集積回路装置において、前記
図１ないし図３の各静電保護回路を図５に示した各回路
に挿入することにより、かかる半導体集積回路装置の各
端子に４０００Ｖ程度の高電圧を印加し、内部回路のＭ
ＯＳＦＥＴが破壊されないことを確認した。逆にいうな
らば、上記静電保護回路を設けない場合には、上記のよ
うな異電圧の電源端子間あるいは内部回路間のインター
フェイス部においてＭＯＳＦＥＴの静電破壊が生じるこ
とが判明したので、本願発明に係る静電防止回路を備え
た半導体集積回路装置の開発がなされたものである。

【００５２】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 第１の電源端子（外部端子）から供給された第
１の電源電圧で動作する第１の回路と、第２の電源端子
（外部端子）から供給され、上記第１の電源電圧より低
い電位とされた第２の電源電圧で動作する第２の回路と
を備えた半導体集積回路装置において、上記第１の電源
端子から上記第２の電源端子に向かう電流経路を構成す
るようにダイオード接続の複数のＭＯＳＦＥＴを設け、
その合成しきい値電圧を上記第１と第２の電源端子に上
記第１と第２の電源電圧がそれぞれ供給された状態の電
位差より大きくし、第１の電源端子に過電圧（上記第１
の電源電圧より絶対値が大きい電圧）が印加された状態
における上記第１及び第２の電源端子間の電位差より小
さくし、上記過電圧印加時にのみ上記電流経路に電流を
流して静電破壊防止を行うよう上記ダイオード接続の複
数のＭＯＳＦＥＴの数を設定すことにより、通常動作に
は影響を及ぼすことなく、上記第１と第２の電源電圧差
を考慮した最適な静電保護動作を行わせることができる
という効果が得られる。

【００５３】（２） 上記第１の外部端子と第２の外部
端子との間には、第２の外部端子から第１の外部端子に
向かう電流経路を構成するようダイオード接続のＭＯＳ
ＦＥＴを設けることにより、ＭＯＳＦＥＴを用いて第２
の外部端子で発生した過電圧にも対応させることができ
るという効果が得られる。

【００５４】（３） 上記第１の回路と第２の回路は、
それぞれ第３の外部端子と第４の外部端子から供給され
た回路の接地電位が与え、上記第３と第４の外部端子と
の間には、双方向に電流を流すように並列接続された一
対のダイオードが設けることにより、通常動作でのノイ
ズの伝播を防止しつつ、第３又は第４の外部端子に発生
した過電圧に対する保護動作を行わせることができると
いう効果が得られる。

【００５５】（４） 上記ダイオード接続のＭＯＳＦＥ
Ｔは、上記第１又は第２の内部回路を構成するＭＯＳＦ
ＥＴと同様な製造工程で形成することにより、製造プロ
セスを追加することなく、上記第１と第２の電源電圧差
を考慮した最適な静電保護動作を安定確実に行うように
することができるという効果が得られる。

【００５６】（５） 上記第１の内部回路は、上記第２
の電源電圧に対応された第３の電源電圧と上記第１の電
源電圧とで動作し、上記第２の内部回路で形成された信
号を受けて上記第１の電源電圧に対応した信号レベルに
変換するレベルシフタを設け、回路の接地電位と上記レ
ベルシフタの入力端子との間、及び上記入力端子と上記
第３の電源電圧との間にそれぞれ静電保護用ダイオード
が設け、上記第１の電源電圧から上記第３の電源電圧に
向かう電流経路を構成するようにダイオード接続の複数
のＭＯＳＦＥＴを設け、上記第３の電源電圧から上記第
１の電源電圧に向かう電流経路を構成する静電保護用ダ
イオードを設け、かつ、上記ダイオード接続の複数のＭ
ＯＳＦＥＴの数を、その合成しきい値電圧が上記第１と
第２の電源電圧の差電圧より大きくして通常動作状態で
は上記電流経路には電流を流さず、第１の外部端子に過
電圧が印加された状態の電位差より小さくして上記電流
経路に電流を流して静電破壊防止を行うように設定する
ことにより、かかる内部回路間での静電破壊防止動作を
行わせることができるという効果が得られる。

【００５７】（６） 上記第２の内部回路は、上記第１
の内部回路で形成された信号を受けて動作する入力回路
を更に含み、回路の接地電位と上記入力回路の入力端子
との間には静電保護用ダイオードが設け、上記入力端子
と上記第２の電源電圧との間にはダイオード接続の複数
のＭＯＳＦＥＴを設け、かつ、その合成しきい値電圧を
上記第１と第２の電源電圧の差電圧より大きくして通常
動作状態では上記電流経路には電流を流さず、第１の外
部端子に過電圧が印加された状態の電位差より小さくし
て上記電流経路に電流を流すようにして静電破壊防止を
行うように直列接続の数を設定することにより、かかる
内部回路間での静電破壊防止動作を行わせることができ
るという効果か得られる。

【００５８】（７） 上記第１の回路は、アナログ信号
を扱い、上記第２の回路は、デジタル信号を扱う回路と
することにより、デジタル回路での低消費電力化とアナ
ログ回路での性能の向上を図りつつ、安定確実な静電破
壊防止を実現することができるという効果が得られる。

【００５９】（８） 第１の外部端子から供給された第
１の電源電圧で動作する第１の回路と、第２の外部端子
から供給され、上記第１の電源電圧より低い電位とされ
た第２の電源電圧で動作する第２の回路とを備えた半導
体集積回路装置において、上記第１の外部端子と上記第
２の外部端子との間にドレイン・ソース経路が接続され
たＭＯＳＦＥＴと、上記第１の外部端子と第２の外部端
子との間との間に設けられ、両端子間に印加される電圧
を分圧し、上記ＭＯＳＦＥＴのしきい値電圧との関連に
おいて上記第１と第２の外部端子に上記第１と第２の電
源電圧がそれぞれ供給された状態では上記ＭＯＳＦＥＴ
をオフ状態にし、第１の外部端子に過電圧が印加された
状態では上記ＭＯＳＦＥＴをオン状態にするような分圧
比を設定することにより、通常動作には影響を及ぼすこ
となく、上記第１と第２の電源電圧差を考慮した静電保
護動作を行わせることができるという効果が得られる。

【００６０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、内部
回路は、アナログ回路とデジタル回路の他、デジタル回
路であっても、それぞれに要求される回路機能の関係で
異なる電源電圧が与えられるようにするものであっもよ
いし、アナログ回路でも、それぞれに要求される回路機
能の関係で異なる電源電圧が与えられるものであっても
よい。この発明は、異なる電源電圧により動作する各種
半導体集積回路装置に広く利用することができる。

【００６１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、第１の外部端子から供給さ
れた第１の電源電圧で動作する第１の回路第２の外部端
子から供給され、上記第１の電源電圧より低い電位とさ
れた第２の電源電圧で動作する第２の回路とを備えた半
導体集積回路装置において、上記第１の外部端子から上
記第２の外部端子に向かう電流経路を構成するようにダ
イオード接続の複数のＭＯＳＦＥＴを設け、その合成し
きい値電圧を上記第１と第２の外部端子に上記第１と第
２の電源電圧がそれぞれ供給された状態の電位差より大
きくし、第１の外部端子に過電圧が印加された状態の電
位差より小さくし、上記過電圧印加時にのみ上記電流経
路に電流を流して静電破壊防止を行うよう上記ダイオー
ド接続の複数のＭＯＳＦＥＴの数を設定することによ
り、通常動作には影響を及ぼすことなく、上記第１と第
２の電源電圧差を考慮した最適な静電保護動作を行わせ
ることができる。

【図面の簡単な説明】

【図１】この発明に係る静電保護回路の一実施例を示す
回路図である。

【図２】この発明に係る静電保護回路の他の一実施例を
示す回路図である。

【図３】この発明に係る静電保護回路の他の一実施例を
示す回路図である。

【図４】図３のレベルシフタの一実施例を示す回路図で
ある。

【図５】この発明に係る静電保護回路が設けられる半導
体集積回路装置の要部ブロック図である。

【図６】この発明が適用される半導体集積回路装置の一
実施例を示す概略ブロック図でじある。

【図７】この発明に係る静電保護回路の一実施例を示す
構成図である。

【図８】この発明に係る静電保護回路の更に他の一実施
例を示す回路図である。

【図９】この発明に係る半導体集積回路装置に対して行
われる耐圧試験に用いられる試験装置の概略構成図であ
る。

【符号の説明】

ＬＳＩ…半導体集積回路装置、Ｃ１…第１の回路、Ｃ２
…第２の回路、ＶＤＤＴ１〜ＶＤＤＴ３…電源端子、Ｇ
ＮＤＴ１，ＧＮＤＴ２…接地電位端子、Ｌ１，Ｌ２…信
号伝達経路、ＣＩＶ１，ＣＩＶ２…ＣＭＯＳインバータ
回路、ＬＳ…レベルシフタ、ＰＤ１〜ＰＤ８…パッド、
ＣＰＵ…マイクロプロセッサ、ＲＯＭ…リード・オリン
ー・メモリ、ＲＡＭ…ランダム・アクセス・メモリ、Ａ
ＤＣ…アナログ−デジタル変換回路、ＤＡＣ…デジタル
−アナログ変換回路、Ｑ１〜Ｑ４５…ＭＯＳＦＥＴ、Ｄ
１〜Ｄ２０…ダイオード、ｒ１，ｒ２…分圧抵抗、ＡＧ
１…ゲート電極、Ｌ…拡散層、Ｍ１…メタル層，ＣＯＮ
Ｔ…コンタクト部、Ｎ−ＳＵＢ…Ｎ型基板。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BH04 BH05 BH07 BH13 CD02 DF12 EZ20 5F048 AB06 CC06 CC09 CC15 5J032 AA02 AB02 AC18

Claims (8)

【特許請求の範囲】
1. 【請求項１】 第１の外部端子から供給された第１の電
   源電圧で動作する第１の回路と、 第２の外部端子から供給され、上記第１の電源電圧より
   低い電位とされた第２の電源電圧で動作する第２の回路
   と、 上記第１の外部端子から上記第２の外部端子に向かう電
   流経路を構成するようにダイオード接続の複数のＭＯＳ
   ＦＥＴからなり、その合成しきい値電圧を上記第１と第
   ２の外部端子に上記第１と第２の電源電圧がそれぞれ供
   給された状態の電位差より大きくして通常動作状態では
   上記電流経路には電流を流さず、第１の外部端子に過電
   圧が印加された状態の電位差より小さくして上記電流経
   路に電流を流して静電破壊防止を行うよう上記ダイオー
   ド接続の複数のＭＯＳＦＥＴの数を設定してなることを
   特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１において更に、 上記第１の外部端子と第２の外部端子との間には、第２
   の外部端子から第１の外部端子に向かう電流経路を構成
   するようダイオード接続のＭＯＳＦＥＴが設けられるも
   のであることを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１又は請求項２において、 上記第１の回路と第２の回路は、それぞれ第３の外部端
   子と第４の外部端子から供給された回路の接地電位が与
   えられるものであり、 上記第３と第４の外部端子との間には、双方向に電流を
   流すように並列接続された一対のダイオードが設けられ
   るものであることを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項３において、 上記ダイオード接続のＭＯＳＦＥＴは、上記第１又は第
   ２の内部回路を構成するＭＯＳＦＥＴと同様な製造工程
   で形成されるものであることを特徴とする半導体集積回
   路装置。
5. 【請求項５】 請求項１において、 上記第１の内部回路は、上記第２の電源電圧に対応され
   た第３の電源電圧と上記第１の電源電圧とで動作し、上
   記第２の内部回路で形成された信号を受けて上記第１の
   電源電圧に対応した信号レベルに変換するレベルシフタ
   を更に含み、 上記レベルシフタにおいて、 回路の接地電位とその入力端子との間、及び上記入力端
   子と上記第３の電源電圧との間にそれぞれ静電保護用ダ
   イオードが設けられ、 上記第１の電源電圧から上記第３の電源電圧に向かう電
   流経路を構成するようにダイオード接続の複数のＭＯＳ
   ＦＥＴが設けられ、 上記第３の電源電圧から上記第１の電源電圧に向かう電
   流経路を構成する静電保護用ダイオードが設けられ、 かつ、上記ダイオード接続の複数のＭＯＳＦＥＴは、そ
   の合成しきい値電圧を上記第１と第２の電源電圧の差電
   圧より大きくして通常動作状態では上記電流経路には電
   流を流さず、第１の外部端子に過電圧が印加された状態
   の電位差より小さくして上記電流経路に電流を流して静
   電破壊防止を行うように直列接続の数が設定されてなる
   とを特徴とする半導体集積回路装置。
6. 【請求項６】 請求項１において、 上記第２の内部回路は、上記第１の内部回路で形成され
   た信号を受けて動作する入力回路を更に含み、 上記入力回路において、 回路の接地電位とその入力端子との間には静電保護用ダ
   イオードが設けられ、 上記入力端子と上記第２の電源電圧との間にはダイオー
   ド接続の複数のＭＯＳＦＥＴが設けられ、かつ、その合
   成しきい値電圧を上記第１と第２の電源電圧の差電圧よ
   り大きくして通常動作状態では上記電流経路には電流を
   流さず、第１の外部端子に過電圧が印加された状態の電
   位差より小さくして上記電流経路に電流を流して静電破
   壊防止を行うように直列接続の数が設定されてなるとを
   特徴とする半導体集積回路装置。
7. 【請求項７】 請求項１において、 上記第１の回路は、アナログ信号を扱う回路であり、 上記第２の回路は、デジタル信号を扱う回路であること
   を特徴とする半導体集積回路装置。
8. 【請求項８】 第１の外部端子から供給された第１の電
   源電圧で動作する第１の回路と、 第２の外部端子から供給され、上記第１の電源電圧より
   低い電位とされた第２の電源電圧で動作する第２の回路
   と、 上記第１の外部端子と上記第２の外部端子との間にドレ
   イン・ソース経路が接続されたＭＯＳＦＥＴと、 上記第１の外部端子と第２の外部端子との間との間に設
   けられ、両端子間に印加される電圧を分圧して、上記Ｍ
   ＯＳＦＥＴのゲートに分圧電圧を供給する分圧回路とを
   備え、 上記分圧回路は、上記ＭＯＳＦＥＴのしきい値電圧との
   関連において上記第１と第２の外部端子に上記第１と第
   ２の電源電圧がそれぞれ供給された状態では上記ＭＯＳ
   ＦＥＴをオフ状態にし、第１の外部端子に過電圧が印加
   された状態では上記ＭＯＳＦＥＴをオン状態にするよう
   な分圧比を設定してなることを特徴とする半導体集積回
   路装置。