JP2000269488A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000269488A JP2000269488A JP11068485A JP6848599A JP2000269488A JP 2000269488 A JP2000269488 A JP 2000269488A JP 11068485 A JP11068485 A JP 11068485A JP 6848599 A JP6848599 A JP 6848599A JP 2000269488 A JP2000269488 A JP 2000269488A
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Abstract
(57)【要約】
【課題】 ソース／ドレイン領域上に形成される金属シ
リサイド膜の犠牲層であるシリコンエピタキシャル成長
膜に生じるファセットの影響を実質的になくすことがで
きる半導体装置の製造方法を提供する。 【解決手段】 半導体基板２１上に設けられたポリシリ
コンゲート電極２３の側面に形成される側壁絶縁膜を上
からシリコン酸化膜２５、シリコン窒化膜２４の積層構
造にし、露出した半導体基板上に選択的にシリコンエピ
タキシャル成長膜２８を成長させ、シリコン窒化膜２４
上にはポリシリコン膜２９を成長させ、シリコン酸化膜
２５上にはシリコン膜を成長させない成長条件で露出し
た半導体基板上に選択的にシリコンエピタキシャル成長
膜を成長させる。この方法により、前記成長膜の側面に
形成されるファセット面にポリシリコン膜２９が接合
し、前記成長膜のファセット形状が実質的に現れなくな
る。
リサイド膜の犠牲層であるシリコンエピタキシャル成長
膜に生じるファセットの影響を実質的になくすことがで
きる半導体装置の製造方法を提供する。 【解決手段】 半導体基板２１上に設けられたポリシリ
コンゲート電極２３の側面に形成される側壁絶縁膜を上
からシリコン酸化膜２５、シリコン窒化膜２４の積層構
造にし、露出した半導体基板上に選択的にシリコンエピ
タキシャル成長膜２８を成長させ、シリコン窒化膜２４
上にはポリシリコン膜２９を成長させ、シリコン酸化膜
２５上にはシリコン膜を成長させない成長条件で露出し
た半導体基板上に選択的にシリコンエピタキシャル成長
膜を成長させる。この方法により、前記成長膜の側面に
形成されるファセット面にポリシリコン膜２９が接合
し、前記成長膜のファセット形状が実質的に現れなくな
る。
Description
【０００１】本発明は、選択エピタキシャル成長技術を
用いて拡散領域及びゲート電極を低抵抗化したＭＯＳト
ランジスタを有する半導体装置の製造方法に関する。
用いて拡散領域及びゲート電極を低抵抗化したＭＯＳト
ランジスタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来低い拡散層抵抗と浅い接合は、相い
れない条件である。そこでこの条件に近付けるために金
属あるいはシリサイドを拡散層上に貼り付けることが知
られている。この方法は、金属を全面に形成し、シリコ
ン上の金属のみをシリサイド化し、シリコン酸化膜上の
金属は酸でエッチング除去する方法と、ＣＶＤ法でシリ
コン上にのみ金属を形成する方法とがある。前者は、ポ
リシリコンからなるゲート電極が形成された半導体基板
上の全面にＣＶＤ法によりモリブデンなどの金属膜を形
成し、これを熱処理してシリコン表面をシリサイド化す
るものである。しかしこの方法では、ソース／ドレイン
領域自体をシリサイド化するのでこの領域が薄くなり、
この部分で半導体基板とのジャンクションリ−クが発生
する。これを回避する方法として、シリコンエピタキシ
ャル成長膜を犠牲層としてソース／ドレイン領域上に形
成し、この部分をシリサイド化する方法が提案されてい
る。
れない条件である。そこでこの条件に近付けるために金
属あるいはシリサイドを拡散層上に貼り付けることが知
られている。この方法は、金属を全面に形成し、シリコ
ン上の金属のみをシリサイド化し、シリコン酸化膜上の
金属は酸でエッチング除去する方法と、ＣＶＤ法でシリ
コン上にのみ金属を形成する方法とがある。前者は、ポ
リシリコンからなるゲート電極が形成された半導体基板
上の全面にＣＶＤ法によりモリブデンなどの金属膜を形
成し、これを熱処理してシリコン表面をシリサイド化す
るものである。しかしこの方法では、ソース／ドレイン
領域自体をシリサイド化するのでこの領域が薄くなり、
この部分で半導体基板とのジャンクションリ−クが発生
する。これを回避する方法として、シリコンエピタキシ
ャル成長膜を犠牲層としてソース／ドレイン領域上に形
成し、この部分をシリサイド化する方法が提案されてい
る。
【０００３】
【発明が解決しようとする課題】図１１及び至図１２を
参照して選択エピタキシャル成長膜を犠牲層として用い
ソース／ドレイン領域表面をシリサイド化する従来の方
法を説明する。図は、いずれもシリサイド化方法を示す
半導体装置の製造工程断面図である。まず、素子分離構
造（図示せず）を形成した、例えば、ｎ型シリコン半導
体基板上１に、ゲ−ト酸化膜（ＳｉＯ2 ）２を形成す
る。そして、ＣＶＤ(ChemicalVepour Deposition)法、
イオン注入法、ＰＥＰ(Photo Engraving Process) 、Ｒ
ＩＥ(Reactive Ion Etching)法によりポリシリコン膜を
堆積させ、エッチングしてゲ−ト電極３を形成する（図
１１（ａ））。次に、シリコン窒化膜（ＳｉＮ）をＣＶ
Ｄ法により堆積させ、この膜をＲＩＥ法により異方向エ
ッチングを行って、ゲ−ト電極３側面に側壁絶縁膜（Ｓ
ｉＮ）４を形成する。そして、このゲ−ト電極３をマス
クにして、リンなどの不純物をイオン注入してシリコン
半導体基板表面付近にソ−ス領域５及びドレイン領域６
を形成する（図１１（ｂ））。次に、ソース／ドレイン
領域５、６表面のゲ−ト酸化膜２を除去し、シリコン面
上にのみ選択的にエピタキシャル成長膜７を形成する。
このときソース／ドレイン領域５、６上に形成される選
択エピタキシャル成長膜７にはファセット（ａ）が形成
される。
参照して選択エピタキシャル成長膜を犠牲層として用い
ソース／ドレイン領域表面をシリサイド化する従来の方
法を説明する。図は、いずれもシリサイド化方法を示す
半導体装置の製造工程断面図である。まず、素子分離構
造（図示せず）を形成した、例えば、ｎ型シリコン半導
体基板上１に、ゲ−ト酸化膜（ＳｉＯ2 ）２を形成す
る。そして、ＣＶＤ(ChemicalVepour Deposition)法、
イオン注入法、ＰＥＰ(Photo Engraving Process) 、Ｒ
ＩＥ(Reactive Ion Etching)法によりポリシリコン膜を
堆積させ、エッチングしてゲ−ト電極３を形成する（図
１１（ａ））。次に、シリコン窒化膜（ＳｉＮ）をＣＶ
Ｄ法により堆積させ、この膜をＲＩＥ法により異方向エ
ッチングを行って、ゲ−ト電極３側面に側壁絶縁膜（Ｓ
ｉＮ）４を形成する。そして、このゲ−ト電極３をマス
クにして、リンなどの不純物をイオン注入してシリコン
半導体基板表面付近にソ−ス領域５及びドレイン領域６
を形成する（図１１（ｂ））。次に、ソース／ドレイン
領域５、６表面のゲ−ト酸化膜２を除去し、シリコン面
上にのみ選択的にエピタキシャル成長膜７を形成する。
このときソース／ドレイン領域５、６上に形成される選
択エピタキシャル成長膜７にはファセット（ａ）が形成
される。
【０００４】また、この時ゲ−ト電極３上部にも同時に
ポリシリコン層８が形成される（図１１（ｃ））。次
に、選択エピタキシャル成長膜の約３０％の厚さのタン
グステンなどの金属膜９を堆積させ、これをアニ−ルす
ることによって、シリコンと金属膜が接触している部分
のみ金属シリサイド膜１０を形成する。このとき、金属
シリサイド膜厚は、選択エピタキシャル成長膜７の約１
７０％になる。選択エピタキシャル成長膜７は、全てが
金属シリサイド膜１０になるようにする。側壁絶縁膜４
上の金属膜９は、シリサイド化されずそのままの状態で
残る（図１２（ａ））。次に、金属シリサイド膜１０に
対して選択的に、金属膜９のみを除去する（図１２
（ｂ））。次に、ＣＶＤ法などによりＳｉＯ2 などの層
間絶縁膜１１を堆積させる。この層間絶縁膜１１は、表
面が平坦化され、その後ＲＩＥ法により電極引き出し開
口部が形成される。そしてその開口部中にアルミニウム
などの接続配線層１２が形成される。平坦化された層間
絶縁膜１１の上にはアルミニウムなどの金属膜が形成さ
れる。金属膜は、パタ−ンニングされて接続配線層１２
に電気的に接続される金属配線層１３ａ、１３ｂ、１３
ｃが形成される。その後の処理工程を経てＭＯＳトラン
ジスタが完成する（図１２（ｃ））。
ポリシリコン層８が形成される（図１１（ｃ））。次
に、選択エピタキシャル成長膜の約３０％の厚さのタン
グステンなどの金属膜９を堆積させ、これをアニ−ルす
ることによって、シリコンと金属膜が接触している部分
のみ金属シリサイド膜１０を形成する。このとき、金属
シリサイド膜厚は、選択エピタキシャル成長膜７の約１
７０％になる。選択エピタキシャル成長膜７は、全てが
金属シリサイド膜１０になるようにする。側壁絶縁膜４
上の金属膜９は、シリサイド化されずそのままの状態で
残る（図１２（ａ））。次に、金属シリサイド膜１０に
対して選択的に、金属膜９のみを除去する（図１２
（ｂ））。次に、ＣＶＤ法などによりＳｉＯ2 などの層
間絶縁膜１１を堆積させる。この層間絶縁膜１１は、表
面が平坦化され、その後ＲＩＥ法により電極引き出し開
口部が形成される。そしてその開口部中にアルミニウム
などの接続配線層１２が形成される。平坦化された層間
絶縁膜１１の上にはアルミニウムなどの金属膜が形成さ
れる。金属膜は、パタ−ンニングされて接続配線層１２
に電気的に接続される金属配線層１３ａ、１３ｂ、１３
ｃが形成される。その後の処理工程を経てＭＯＳトラン
ジスタが完成する（図１２（ｃ））。
【０００５】この従来方法を用いると、ソース／ドレイ
ン領域上に形成される選択エピタキシャル成長膜にファ
セットが形成されてしまう。その角度は、結晶方位（１
００）のシリコン基板の場合４５度程度である。そのた
め、この部分に金属膜を積層して選択エピタキシャル成
長膜をシリサイド化する際に、選択エピタキシャル成長
膜先端のファセット部分が、図１２（ｃ）中のｂ部分に
示すように、シリサイド化され、このシリサイド化が半
導体基板内部のソース／ドレイン領域内部にまで及んで
しまう。その結果この部分で半導体基板とのジャンクシ
ョンリ−クが発生してしまう。この傾向は、半導体装置
の微細化が進み、その結果としてソース／ドレイン領域
などが浅くなるに連れて一層著しくなる。本発明は、こ
の様な事情によりなされたものであり、ソース／ドレイ
ン領域上に形成される金属シリサイド膜の犠牲層である
シリコンエピタキシャル成長膜に生じるファセットの影
響を実質的に無くすことができる半導体装置の製造方法
を提供する。
ン領域上に形成される選択エピタキシャル成長膜にファ
セットが形成されてしまう。その角度は、結晶方位（１
００）のシリコン基板の場合４５度程度である。そのた
め、この部分に金属膜を積層して選択エピタキシャル成
長膜をシリサイド化する際に、選択エピタキシャル成長
膜先端のファセット部分が、図１２（ｃ）中のｂ部分に
示すように、シリサイド化され、このシリサイド化が半
導体基板内部のソース／ドレイン領域内部にまで及んで
しまう。その結果この部分で半導体基板とのジャンクシ
ョンリ−クが発生してしまう。この傾向は、半導体装置
の微細化が進み、その結果としてソース／ドレイン領域
などが浅くなるに連れて一層著しくなる。本発明は、こ
の様な事情によりなされたものであり、ソース／ドレイ
ン領域上に形成される金属シリサイド膜の犠牲層である
シリコンエピタキシャル成長膜に生じるファセットの影
響を実質的に無くすことができる半導体装置の製造方法
を提供する。
【０００６】
【課題を解決するための手段】本発明は、シリコン単結
晶からなる露出した半導体基板上に設けられたポリシリ
コンゲート電極の側面に形成される側壁絶縁膜を上から
シリコン酸化膜（ＳｉＯ2 ）、シリコン窒化膜（Ｓｉ
Ｎ）の積層構造にし、露出した半導体基板上に選択的に
シリコンエピタキシャル成長膜を成長させ、シリコン窒
化膜上にはポリシリコン膜を成長させ、シリコン酸化膜
上にはシリコン膜を成長させない成長条件で露出した半
導体基板上に選択的にシリコンエピタキシャル成長膜を
成長させることを特徴とする。この方法により、シリコ
ンエピタキシャル成長膜の側面に形成されるファセット
面にポリシリコン膜が接合し、シリコンエピタキシャル
成長膜のファセット形状が実質的に現れなくなる。この
ようなシリコンエピタキシャル成長膜をＭＯＳトランジ
スタのソース／ドレイン領域上に形成し、これを金属シ
リサイド膜の犠牲層にすることによって、その後シリコ
ンエピタキシャル成長膜をシリサイド化する際に金属シ
リサイド膜がソース／ドレイン領域内に形成されるのを
防ぐことができる。
晶からなる露出した半導体基板上に設けられたポリシリ
コンゲート電極の側面に形成される側壁絶縁膜を上から
シリコン酸化膜（ＳｉＯ2 ）、シリコン窒化膜（Ｓｉ
Ｎ）の積層構造にし、露出した半導体基板上に選択的に
シリコンエピタキシャル成長膜を成長させ、シリコン窒
化膜上にはポリシリコン膜を成長させ、シリコン酸化膜
上にはシリコン膜を成長させない成長条件で露出した半
導体基板上に選択的にシリコンエピタキシャル成長膜を
成長させることを特徴とする。この方法により、シリコ
ンエピタキシャル成長膜の側面に形成されるファセット
面にポリシリコン膜が接合し、シリコンエピタキシャル
成長膜のファセット形状が実質的に現れなくなる。この
ようなシリコンエピタキシャル成長膜をＭＯＳトランジ
スタのソース／ドレイン領域上に形成し、これを金属シ
リサイド膜の犠牲層にすることによって、その後シリコ
ンエピタキシャル成長膜をシリサイド化する際に金属シ
リサイド膜がソース／ドレイン領域内に形成されるのを
防ぐことができる。
【０００７】すなわち、本発明の半導体装置の製造方法
は、半導体基板上にゲート絶縁膜を形成し、このゲート
絶縁膜上にポリシリコンゲート電極を形成する工程と、
前記ゲート電極側面及びこの側面に接する前記ゲート絶
縁膜上に第１の側壁絶縁膜を形成する工程と、前記第１
の側壁絶縁膜の前記ゲート電極の側壁に形成された第１
の領域及びこの領域に連続して前記ゲート絶縁膜上に形
成された第２の領域上に第２の側壁絶縁膜を形成する工
程と、前記ゲート電極、第１及び第２の側壁絶縁膜をマ
スクとして不純物を前記半導体基板に注入し、このゲー
ト電極の下の領域を挟んで対向するソース／ドレイン領
域を前記半導体基板に形成する工程と、前記半導体基板
のソース／ドレイン領域が形成された領域上及び前記ゲ
ート電極の上面にシリコンエピタキシャル成長膜を選択
的に形成し、前記第１の側壁絶縁膜の露出している領域
と前記ソース／ドレイン領域が形成された領域上の前記
シリコンエピタキシャル成長膜側面に形成されたファセ
ット部分との間に両者に接してポリシリコン膜を成長さ
せる工程と、前記シリコンエピタキシャル成長膜及び前
記ポリシリコン膜上に金属膜を形成し、これらをアニー
ルして両者を金属シリサイド膜に変える工程とを備えて
いることを特徴とする半導体装置の製造方法。前記第１
の側壁絶縁膜は、シリコン窒化膜からなり、前記第２の
側壁絶縁膜は、シリコン酸化膜からなるようにしても良
い。
は、半導体基板上にゲート絶縁膜を形成し、このゲート
絶縁膜上にポリシリコンゲート電極を形成する工程と、
前記ゲート電極側面及びこの側面に接する前記ゲート絶
縁膜上に第１の側壁絶縁膜を形成する工程と、前記第１
の側壁絶縁膜の前記ゲート電極の側壁に形成された第１
の領域及びこの領域に連続して前記ゲート絶縁膜上に形
成された第２の領域上に第２の側壁絶縁膜を形成する工
程と、前記ゲート電極、第１及び第２の側壁絶縁膜をマ
スクとして不純物を前記半導体基板に注入し、このゲー
ト電極の下の領域を挟んで対向するソース／ドレイン領
域を前記半導体基板に形成する工程と、前記半導体基板
のソース／ドレイン領域が形成された領域上及び前記ゲ
ート電極の上面にシリコンエピタキシャル成長膜を選択
的に形成し、前記第１の側壁絶縁膜の露出している領域
と前記ソース／ドレイン領域が形成された領域上の前記
シリコンエピタキシャル成長膜側面に形成されたファセ
ット部分との間に両者に接してポリシリコン膜を成長さ
せる工程と、前記シリコンエピタキシャル成長膜及び前
記ポリシリコン膜上に金属膜を形成し、これらをアニー
ルして両者を金属シリサイド膜に変える工程とを備えて
いることを特徴とする半導体装置の製造方法。前記第１
の側壁絶縁膜は、シリコン窒化膜からなり、前記第２の
側壁絶縁膜は、シリコン酸化膜からなるようにしても良
い。
【０００８】前記金属シリサイド膜を形成する工程にお
いて、前記半導体基板のソース／ドレイン領域は、シリ
サイド化しないようにしても良い。前記シリコンエピタ
キシャル成長膜を形成する工程において前記第１の側壁
絶縁膜上には前記ポリシリコン膜を成長させ、前記第２
の側壁絶縁膜上にはシリコン膜を成長させないようにエ
ピタキシャル成長条件を設定しても良い。前記シリコン
エピタキシャル成長膜の厚さは、前記ゲート絶縁膜の厚
さと前記第１の側壁絶縁膜の厚さとの和に等しくしても
良い。これらを等しくすると、ポリシリコン膜がファセ
ット部分に形成されたときに、その部分はシリコンエピ
タキシャル成長膜の他の部分とほぼ同じ厚さにすること
ができる。
いて、前記半導体基板のソース／ドレイン領域は、シリ
サイド化しないようにしても良い。前記シリコンエピタ
キシャル成長膜を形成する工程において前記第１の側壁
絶縁膜上には前記ポリシリコン膜を成長させ、前記第２
の側壁絶縁膜上にはシリコン膜を成長させないようにエ
ピタキシャル成長条件を設定しても良い。前記シリコン
エピタキシャル成長膜の厚さは、前記ゲート絶縁膜の厚
さと前記第１の側壁絶縁膜の厚さとの和に等しくしても
良い。これらを等しくすると、ポリシリコン膜がファセ
ット部分に形成されたときに、その部分はシリコンエピ
タキシャル成長膜の他の部分とほぼ同じ厚さにすること
ができる。
【０００９】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図１０を参照して選
択エピタキシャル成長膜をソース／ドレイン領域上の金
属シリサイド膜を形成する際の犠牲層に使用するＭＯＳ
トランジスタの製造方法を説明する。図１乃至図３は、
ＭＯＳトランジスタの製造工程断面図及び平面図、図４
乃至図８は、ＭＯＳトランジスタの製造工程断面図、図
９は、臨界ガス（分子）総数の温度依存性を示す特性
図、図１０は、シリコン半導体基板の平面図である。
の形態を説明する。まず、図１乃至図１０を参照して選
択エピタキシャル成長膜をソース／ドレイン領域上の金
属シリサイド膜を形成する際の犠牲層に使用するＭＯＳ
トランジスタの製造方法を説明する。図１乃至図３は、
ＭＯＳトランジスタの製造工程断面図及び平面図、図４
乃至図８は、ＭＯＳトランジスタの製造工程断面図、図
９は、臨界ガス（分子）総数の温度依存性を示す特性
図、図１０は、シリコン半導体基板の平面図である。
【００１０】半導体基板２１の主面にはＳＴＩ(Shallow
Trench Isolation)などの素子分離構造３５が形成さ
れ、これが素子領域を区画している。半導体基板２１
は、例えば、ｎ型シリコン半導体からなる（図１０）。
次に、半導体基板２１主面に、厚さが２０オングストロ
ーム（２ｎｍ）程度のゲ−ト酸化膜（ＳｉＯ2 ）２２を
形成する。そしてＣＶＤによりポリシリコン膜を堆積さ
せ、イオン注入により不純物を導入し、ＰＥＰ、ＲＩＥ
によりこれをパターニングしてゲ−ト電極２３を形成さ
せる。このパタ−ンニングでは、ソース／ドレイン領域
が形成される方向のみ最終寸法になるようにする（図１
（ａ）、図１（ｂ））。次に、シリコン窒化膜（Ｓｉ
Ｎ）をＣＶＤにより半導体基板２１全面に厚さ４８ｎｍ
程度堆積させ、この膜をＲＩＥにより異方向エッチング
を行って、ゲ−ト電極２３側面及びこの側面端部から所
定の距離だけ離れた位置までゲート酸化膜２２上を延在
するようにパターニングして第１の側壁絶縁膜（Ｓｉ
Ｎ）２４を形成する（図２（ａ）、図２（ｂ））。次
に、ＣＶＤによりシリコン酸化膜（ＳｉＯ2 ）を堆積さ
せ、ＲＩＥによりゲ−トポリシリコン電極により突出し
た部分の側壁のみシリコン酸化膜を残すようにして第２
の側壁絶縁膜２５を形成する。
Trench Isolation)などの素子分離構造３５が形成さ
れ、これが素子領域を区画している。半導体基板２１
は、例えば、ｎ型シリコン半導体からなる（図１０）。
次に、半導体基板２１主面に、厚さが２０オングストロ
ーム（２ｎｍ）程度のゲ−ト酸化膜（ＳｉＯ2 ）２２を
形成する。そしてＣＶＤによりポリシリコン膜を堆積さ
せ、イオン注入により不純物を導入し、ＰＥＰ、ＲＩＥ
によりこれをパターニングしてゲ−ト電極２３を形成さ
せる。このパタ−ンニングでは、ソース／ドレイン領域
が形成される方向のみ最終寸法になるようにする（図１
（ａ）、図１（ｂ））。次に、シリコン窒化膜（Ｓｉ
Ｎ）をＣＶＤにより半導体基板２１全面に厚さ４８ｎｍ
程度堆積させ、この膜をＲＩＥにより異方向エッチング
を行って、ゲ−ト電極２３側面及びこの側面端部から所
定の距離だけ離れた位置までゲート酸化膜２２上を延在
するようにパターニングして第１の側壁絶縁膜（Ｓｉ
Ｎ）２４を形成する（図２（ａ）、図２（ｂ））。次
に、ＣＶＤによりシリコン酸化膜（ＳｉＯ2 ）を堆積さ
せ、ＲＩＥによりゲ−トポリシリコン電極により突出し
た部分の側壁のみシリコン酸化膜を残すようにして第２
の側壁絶縁膜２５を形成する。
【００１１】さらに、第２の側壁絶縁膜２５をマスクに
してシリコン窒化膜２４をエッチングしてゲート電極２
３上に堆積されている部分を含めて不要な部分を除去す
る。さらに、ゲ−ト電極２３をマスクにして、イオン注
入により半導体基板２１表面領域にソ−ス領域２６及び
ドレイン領域２７を形成する。その後ゲ−ト酸化膜２２
もエッチングして、ソース／ドレイン領域２６、２７の
シリコンを露出させる（図３（ａ）、図３（ｂ））。次
に、ソース／ドレイン領域２６、２７上に、例えば、５
０ｎｍ厚のシリコンの選択エピタキシャル成長膜２８を
形成する。このとき、第２の側壁絶縁膜（ＳｉＯ2 ）２
５上には何も堆積させずに第１の側壁絶縁膜（ＳｉＮ）
２４上にはポリシリコンが堆積するように成長条件を設
定する。これは、シリコン酸化膜（ＳｉＯ2 ）とシリコ
ン窒化膜（ＳｉＮ）に対して、選択エピタキシャル成長
が可能な臨界ガス分子総数と成長温度の関係を求める
と、図９のようになり、図中のＸの範囲の条件を使用す
ることにより可能となる。図９は、縦軸が臨界ガス（分
子）総数（ａｔｏｍ比）を表わし、横軸は、成長温度を
表わしている。この条件でシリコンを堆積させることに
より、ゲ−ト電極２３の側壁に形成されている第１の側
壁絶縁膜（ＳｉＮ）２４の露出部からも、同時にポリシ
リコン膜２９が成長し、選択エピタキシャル成長膜２８
のファセット部にこれが接合する。
してシリコン窒化膜２４をエッチングしてゲート電極２
３上に堆積されている部分を含めて不要な部分を除去す
る。さらに、ゲ−ト電極２３をマスクにして、イオン注
入により半導体基板２１表面領域にソ−ス領域２６及び
ドレイン領域２７を形成する。その後ゲ−ト酸化膜２２
もエッチングして、ソース／ドレイン領域２６、２７の
シリコンを露出させる（図３（ａ）、図３（ｂ））。次
に、ソース／ドレイン領域２６、２７上に、例えば、５
０ｎｍ厚のシリコンの選択エピタキシャル成長膜２８を
形成する。このとき、第２の側壁絶縁膜（ＳｉＯ2 ）２
５上には何も堆積させずに第１の側壁絶縁膜（ＳｉＮ）
２４上にはポリシリコンが堆積するように成長条件を設
定する。これは、シリコン酸化膜（ＳｉＯ2 ）とシリコ
ン窒化膜（ＳｉＮ）に対して、選択エピタキシャル成長
が可能な臨界ガス分子総数と成長温度の関係を求める
と、図９のようになり、図中のＸの範囲の条件を使用す
ることにより可能となる。図９は、縦軸が臨界ガス（分
子）総数（ａｔｏｍ比）を表わし、横軸は、成長温度を
表わしている。この条件でシリコンを堆積させることに
より、ゲ−ト電極２３の側壁に形成されている第１の側
壁絶縁膜（ＳｉＮ）２４の露出部からも、同時にポリシ
リコン膜２９が成長し、選択エピタキシャル成長膜２８
のファセット部にこれが接合する。
【００１２】つまり、選択エピタキシャル成長膜２８の
ファセットによって生じる空間にポリシリコン膜２９が
充填されることになるので、ファセットは、領域ｃに示
されるように、実質的に抑制されることになる。またこ
の際、これと同時にポリシリコンのゲ−ト電極２３上部
にもポリシリコン膜３０が成長する（図４）。選択エピ
タキシャル成長膜２８の厚さは、実質的にゲート酸化膜
２２と第１の側壁絶縁膜の厚さの和に等しくするのが適
当である。この様にすれば、ファセット部の欠けた部分
をポリシリコン膜２９が過不足なく補うことができ、こ
の部分は、他の部分とほぼ同じ厚みを維持することがで
きる。次に、選択エピタキシャル成長膜の約３０％の厚
さで、例えば、タングステン、モリブデン、タンタル、
チタンなどから選ばれた金属膜３１を選択エピタキシャ
ル成長膜２８、ポリシリコン膜２９、ポリシリコン膜３
０、第２の側壁絶縁膜２５の上に堆積させる（図５）。
ファセットによって生じる空間にポリシリコン膜２９が
充填されることになるので、ファセットは、領域ｃに示
されるように、実質的に抑制されることになる。またこ
の際、これと同時にポリシリコンのゲ−ト電極２３上部
にもポリシリコン膜３０が成長する（図４）。選択エピ
タキシャル成長膜２８の厚さは、実質的にゲート酸化膜
２２と第１の側壁絶縁膜の厚さの和に等しくするのが適
当である。この様にすれば、ファセット部の欠けた部分
をポリシリコン膜２９が過不足なく補うことができ、こ
の部分は、他の部分とほぼ同じ厚みを維持することがで
きる。次に、選択エピタキシャル成長膜の約３０％の厚
さで、例えば、タングステン、モリブデン、タンタル、
チタンなどから選ばれた金属膜３１を選択エピタキシャ
ル成長膜２８、ポリシリコン膜２９、ポリシリコン膜３
０、第２の側壁絶縁膜２５の上に堆積させる（図５）。
【００１３】次に、このシリコンと金属の積層膜をアニ
−ルすることによって、シリコン膜２８、２９、３０と
金属膜とが接触している部分のみ金属シリサイド膜３２
が形成される。このとき、ソース／ドレインやゲートの
電極となる金属シリサイド膜３２の膜厚は、選択エピタ
キシャル成長膜の約１７０％になり、選択エピタキシャ
ル成長膜の全てが金属シリサイド膜になる。第２の側壁
絶縁膜２５上の金属膜３１は、シリサイド化しないので
金属膜のまま残される（図６）。次に、金属シリサイド
膜３２は、そのままにして、第２の側壁絶縁膜２５上の
金属膜のみをエッチングにより選択的に除去する（図
７）。次に、ＣＶＤ法などによりＳｉＯ2 などの層間絶
縁膜３３を堆積させる。この層間絶縁膜３３は、表面
が、例えば、ＣＭＰ(Chemical Mechanical Polishing)
などにより平坦化され、その後、ＲＩＥ法により電極引
き出し開口部が形成される。層間絶縁膜３３に形成され
る電極引き出し用開口部は、ＭＯＳトランジスタの各領
域（ソース／ドレイン領域及びゲート）上に形成され、
内部に各領域が露出されている。この開口部に埋め込む
ように、例えば、アルミニウムなどの金属膜を層間絶縁
膜３３上に堆積させる。
−ルすることによって、シリコン膜２８、２９、３０と
金属膜とが接触している部分のみ金属シリサイド膜３２
が形成される。このとき、ソース／ドレインやゲートの
電極となる金属シリサイド膜３２の膜厚は、選択エピタ
キシャル成長膜の約１７０％になり、選択エピタキシャ
ル成長膜の全てが金属シリサイド膜になる。第２の側壁
絶縁膜２５上の金属膜３１は、シリサイド化しないので
金属膜のまま残される（図６）。次に、金属シリサイド
膜３２は、そのままにして、第２の側壁絶縁膜２５上の
金属膜のみをエッチングにより選択的に除去する（図
７）。次に、ＣＶＤ法などによりＳｉＯ2 などの層間絶
縁膜３３を堆積させる。この層間絶縁膜３３は、表面
が、例えば、ＣＭＰ(Chemical Mechanical Polishing)
などにより平坦化され、その後、ＲＩＥ法により電極引
き出し開口部が形成される。層間絶縁膜３３に形成され
る電極引き出し用開口部は、ＭＯＳトランジスタの各領
域（ソース／ドレイン領域及びゲート）上に形成され、
内部に各領域が露出されている。この開口部に埋め込む
ように、例えば、アルミニウムなどの金属膜を層間絶縁
膜３３上に堆積させる。
【００１４】そしてこの金属膜をＣＭＰ法などによりポ
リッシングして開口部以外の金属を除去し、開口部にＭ
ＯＳトランジスタのゲート電極２３、ソース／ドレイン
領域２６、２７などに電気的に接続された接続配線層３
４を埋め込み形成する。平坦化された層間絶縁膜３３の
上にはアルミニウムなどの金属膜が形成される。この金
属膜は、パタ−ンニングされて接続配線層３４に電気的
に接続された金属配線層３６ａ、３６ｂ、３６ｃが形成
される。その後の処理工程を経てＭＯＳトランジスタが
完成する（図８）。この方法を用いると、ソース／ドレ
イン領域上に形成される選択エピタキシャル成長膜にフ
ァセットが形成されても第１の側壁絶縁膜の露出部分か
ら成長するポリシリコン膜が補って、ファセット部分の
厚みをほぼ均一にしてしまう。そのため、この部分に金
属膜を積層して選択エピタキシャル成長膜をシリサイド
化する際に、選択エピタキシャル成長膜先端のファセッ
ト部分が存在してもシリサイド化が半導体基板内部のソ
ース／ドレイン領域内部にまで及ぶことはない。その結
果従来この部分で半導体基板とのジャンクションリ−ク
が発生しがちであったのにこの傾向は著しく減少する。
リッシングして開口部以外の金属を除去し、開口部にＭ
ＯＳトランジスタのゲート電極２３、ソース／ドレイン
領域２６、２７などに電気的に接続された接続配線層３
４を埋め込み形成する。平坦化された層間絶縁膜３３の
上にはアルミニウムなどの金属膜が形成される。この金
属膜は、パタ−ンニングされて接続配線層３４に電気的
に接続された金属配線層３６ａ、３６ｂ、３６ｃが形成
される。その後の処理工程を経てＭＯＳトランジスタが
完成する（図８）。この方法を用いると、ソース／ドレ
イン領域上に形成される選択エピタキシャル成長膜にフ
ァセットが形成されても第１の側壁絶縁膜の露出部分か
ら成長するポリシリコン膜が補って、ファセット部分の
厚みをほぼ均一にしてしまう。そのため、この部分に金
属膜を積層して選択エピタキシャル成長膜をシリサイド
化する際に、選択エピタキシャル成長膜先端のファセッ
ト部分が存在してもシリサイド化が半導体基板内部のソ
ース／ドレイン領域内部にまで及ぶことはない。その結
果従来この部分で半導体基板とのジャンクションリ−ク
が発生しがちであったのにこの傾向は著しく減少する。
【００１５】本発明では次のような効果が認められる。
シリコン半導体基板の露出した主面に形成されたゲート
電極の側面上の側壁絶縁膜を下から第１の側壁絶縁膜で
あるシリコン窒化膜（ＳｉＮ）及びその上の第２の側壁
絶縁膜であるシリコン酸化膜（ＳｉＯ2 ）から構成され
た積層構造にし、エピタキシャル成長を行う際は、シリ
コン酸化膜には成長させず、シリコン基板、シリコン膜
に対して選択的にシリコンエピタキシャル成長膜を成長
させる条件を用いることにより、シリコンエピタキシャ
ル成長膜の側面に形成されるファセット面にシリコン窒
化膜表面から成長されたポリシリコン膜が接合し、シリ
コンエピタキシャル成長膜のファセット部分を補う形に
なってファセットの影響を相殺するようになる。このよ
うにしてシリコンエピタキシャル成長膜をシリサイド化
する際に金属シリサイド膜がソース／ドレイン領域内に
形成されることを防ぐことができるので半導体基板との
ジャンクションリークが抑制される。
シリコン半導体基板の露出した主面に形成されたゲート
電極の側面上の側壁絶縁膜を下から第１の側壁絶縁膜で
あるシリコン窒化膜（ＳｉＮ）及びその上の第２の側壁
絶縁膜であるシリコン酸化膜（ＳｉＯ2 ）から構成され
た積層構造にし、エピタキシャル成長を行う際は、シリ
コン酸化膜には成長させず、シリコン基板、シリコン膜
に対して選択的にシリコンエピタキシャル成長膜を成長
させる条件を用いることにより、シリコンエピタキシャ
ル成長膜の側面に形成されるファセット面にシリコン窒
化膜表面から成長されたポリシリコン膜が接合し、シリ
コンエピタキシャル成長膜のファセット部分を補う形に
なってファセットの影響を相殺するようになる。このよ
うにしてシリコンエピタキシャル成長膜をシリサイド化
する際に金属シリサイド膜がソース／ドレイン領域内に
形成されることを防ぐことができるので半導体基板との
ジャンクションリークが抑制される。
【００１６】
【発明の効果】以上のように本発明によれば、エピタキ
シャルＳｉ成長膜の側面に形成されるファセット面にポ
リシリコン膜が接合し、シリコンエピタキシャル成長膜
のファセット形状の影響が相殺される。その結果、シリ
コンエピタキシャル成長膜をＭＯＳトランジスタのソー
ス／ドレイン領域上に形成し、金属シリサイドの犠牲膜
にすることによって、その後成長膜をシリサイド化する
際に金属シリサイド膜が半導体基板のソース／ドレイン
領域に形成されるのを防ぐことができる。半導体基板と
のジャンクションリークを抑制することが可能になる。
シャルＳｉ成長膜の側面に形成されるファセット面にポ
リシリコン膜が接合し、シリコンエピタキシャル成長膜
のファセット形状の影響が相殺される。その結果、シリ
コンエピタキシャル成長膜をＭＯＳトランジスタのソー
ス／ドレイン領域上に形成し、金属シリサイドの犠牲膜
にすることによって、その後成長膜をシリサイド化する
際に金属シリサイド膜が半導体基板のソース／ドレイン
領域に形成されるのを防ぐことができる。半導体基板と
のジャンクションリークを抑制することが可能になる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造工程を示す断面図。
【図２】本発明の半導体装置の製造工程を示す断面図。
【図３】本発明の半導体装置の製造工程を示す断面図。
面図。
面図。
【図４】本発明の半導体装置の製造工程を示す断面図。
【図５】本発明の半導体装置の製造工程を示す断面図。
【図６】本発明の半導体装置の製造工程を示す断面図。
【図７】本発明の半導体装置の製造工程を示す断面図。
【図８】本発明の半導体装置の製造工程を示す断面図。
【図９】本発明の半導体装置の製造工程を示す断面図。
【図１０】本発明の半導体装置に用いる半導体基板の平
面図。
面図。
【図１１】従来の半導体装置の製造工程を示す断面図。
【図１２】従来の半導体装置の製造工程を示す断面図。
１、２１・・・シリコン半導体基板、 ２、２２・・
・ゲート酸化膜、３、２３・・・ポリシリコンゲート電
極、 ４・・・側壁絶縁膜、５、２６・・・ソース領
域、 ６、２７・・・ドレイン領域、７、２８・・・
選択エピタキシャル成長膜、８、２９、３０・・・ポリ
シリコン膜、 ９、３１・・・金属膜、１０、３２・
・・金属シリサイド膜、 １１、３３・・・層間絶縁
膜、１２、３４・・・接続配線層、１３ａ、１３ｂ、１
３ｃ、３６ａ、３６ｂ、３６ｃ・・・金属配線層、２４
・・・第１の側壁絶縁膜（ＳｉＮ膜）、２５・・・第２
の側壁絶縁膜（ＳｉＯ2 膜）。
・ゲート酸化膜、３、２３・・・ポリシリコンゲート電
極、 ４・・・側壁絶縁膜、５、２６・・・ソース領
域、 ６、２７・・・ドレイン領域、７、２８・・・
選択エピタキシャル成長膜、８、２９、３０・・・ポリ
シリコン膜、 ９、３１・・・金属膜、１０、３２・
・・金属シリサイド膜、 １１、３３・・・層間絶縁
膜、１２、３４・・・接続配線層、１３ａ、１３ｂ、１
３ｃ、３６ａ、３６ｂ、３６ｃ・・・金属配線層、２４
・・・第１の側壁絶縁膜（ＳｉＮ膜）、２５・・・第２
の側壁絶縁膜（ＳｉＯ2 膜）。
Claims (5)
- 【請求項１】 半導体基板上にゲート絶縁膜を形成し、
このゲート絶縁膜上にポリシリコンゲート電極を形成す
る工程と、前記ゲート電極側面及びこの側面に接する前
記ゲート絶縁膜上に第１の側壁絶縁膜を形成する工程
と、前記第１の側壁絶縁膜の前記ゲート電極の側壁に形
成された第１の領域及びこの領域に連続して前記ゲート
絶縁膜上に形成された第２の領域上に第２の側壁絶縁膜
を形成する工程と、前記ゲート電極、第１及び第２の側
壁絶縁膜をマスクとして不純物を前記半導体基板に注入
し、このゲート電極の下の領域を挟んで対向するソース
／ドレイン領域を前記半導体基板に形成する工程と、前
記半導体基板のソース／ドレイン領域が形成された領域
上及び前記ゲート電極の上面にシリコンエピタキシャル
成長膜を選択的に形成し、前記第１の側壁絶縁膜の露出
している領域と前記ソース／ドレイン領域が形成された
領域上の前記シリコンエピタキシャル成長膜側面に形成
されたファセット部分との間に両者に接してポリシリコ
ン膜を成長させる工程と、前記シリコンエピタキシャル
成長膜及び前記ポリシリコン膜上に金属膜を形成し、こ
れらをアニールして金属シリサイド膜に変える工程とを
備えていることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１の側壁絶縁膜は、シリコン窒化
膜からなり、前記第２の側壁絶縁膜は、シリコン酸化膜
からなることを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項３】 前記金属シリサイド膜を形成する工程に
おいて、前記半導体基板のソース／ドレイン領域は、シ
リサイド化しないようにすることを特徴とする請求項１
又は請求項２に記載の半導体装置の製造方法。 - 【請求項４】 前記シリコンエピタキシャル成長膜を形
成する工程において、前記第１の側壁絶縁膜上には前記
ポリシリコン膜を成長させ、前記第２の側壁絶縁膜上に
はシリコン膜を成長させないようにエピタキシャル成長
条件を設定することを特徴とする請求項１乃至請求項３
のいずれかに記載の半導体装置の製造方法。 - 【請求項５】 前記シリコンエピタキシャル成長膜の厚
さは、前記ゲート絶縁膜の厚さと前記第１の側壁絶縁膜
の厚さとの和に等しくすることを特徴とする請求項１乃
至請求項４のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11068485A JP2000269488A (ja) | 1999-03-15 | 1999-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11068485A JP2000269488A (ja) | 1999-03-15 | 1999-03-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269488A true JP2000269488A (ja) | 2000-09-29 |
Family
ID=13375046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11068485A Pending JP2000269488A (ja) | 1999-03-15 | 1999-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000269488A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100363097B1 (ko) * | 2001-01-06 | 2002-12-05 | 삼성전자 주식회사 | 기판과 컨택 패드간의 컨택 저항을 줄인 컨택 구조체 및그 형성방법 |
| KR100607817B1 (ko) * | 2002-12-12 | 2006-08-02 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
-
1999
- 1999-03-15 JP JP11068485A patent/JP2000269488A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100363097B1 (ko) * | 2001-01-06 | 2002-12-05 | 삼성전자 주식회사 | 기판과 컨택 패드간의 컨택 저항을 줄인 컨택 구조체 및그 형성방법 |
| KR100607817B1 (ko) * | 2002-12-12 | 2006-08-02 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
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