JP2000269816A - Ｐｗｍ制御回路、マイクロコンピュータ、及び電子機器 - Google Patents

Ｐｗｍ制御回路、マイクロコンピュータ、及び電子機器

Info

Publication number
JP2000269816A
JP2000269816A JP11069709A JP6970999A JP2000269816A JP 2000269816 A JP2000269816 A JP 2000269816A JP 11069709 A JP11069709 A JP 11069709A JP 6970999 A JP6970999 A JP 6970999A JP 2000269816 A JP2000269816 A JP 2000269816A
Authority
JP
Japan
Prior art keywords
edge point
signal
delay
pwm
setting register
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11069709A
Other languages
English (en)
Other versions
JP3817958B2 (ja
Inventor
Makoto Kudo
真 工藤
Katsuya Iida
克哉 飯田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP06970999A priority Critical patent/JP3817958B2/ja
Priority to US09/525,261 priority patent/US6658583B1/en
Priority to KR10-2000-0013060A priority patent/KR100510333B1/ko
Priority to TW089104749A priority patent/TW469370B/zh
Publication of JP2000269816A publication Critical patent/JP2000269816A/ja
Priority to US10/681,302 priority patent/US7017069B2/en
Application granted granted Critical
Publication of JP3817958B2 publication Critical patent/JP3817958B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/02—Digital function generators
    • G06F1/025—Digital function generators for functions having two-valued amplitude, e.g. Walsh functions

Landscapes

  • Analogue/Digital Conversion (AREA)
  • Pulse Circuits (AREA)
  • Power Conversion In General (AREA)
  • Dc Digital Transmission (AREA)

Abstract

(57)【要約】 【課題】 高分解能のＰＷＭ信号を小さな回路規模で生
成できるＰＷＭ制御回路、マイクロコンピュータ、及び
電子機器を提供すること。 【解決手段】 ＰＷＭ周期設定レジスタ１０、カウンタ
１２、エッジ点設定レジスタ１４、第１のエッジ点にお
いてＰＷＭ信号のレベルを変化させるＰＷＭ出力回路２
０、エッジ点設定レジスタ１４の下位に付加して設けら
れ第１のエッジ点の遅延時間を特定する遅延設定レジス
タ１６を含む。ＰＷＭ出力回路２０は、遅延設定レジス
タ１６の設定値に応じて第１のエッジ点をＣＬＫの１ク
ロック周期よりも短い期間だけ遅延させる。これにより
ＰＷＭ信号の分解能を向上できる。遅延設定レジスタ１
６に１ビット又は２ビットの設定値を記憶させ、この設
定値に応じて、１／２クロック周期だけ第１のエッジ点
を遅延させたり、１／４、２／４、３／４クロック周期
だけ第１のエッジ点を遅延させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＰＷＭ制御回路、
マイクロコンピュータ、及び電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】図１
（Ａ）に示すようなＰＷＭ（パルス幅変調）信号を生成
するためのＰＷＭ制御回路が従来より公知である。
【０００３】例えば図１（Ｂ）に示す従来のＰＷＭ制御
回路は、ＰＷＭ周期設定レジスタ９００、カウンタ９０
２、エッジ点設定レジスタ９０４、比較回路９０６、９
０８、ＲＳフリップフロップ９０９を含む。
【０００４】ここでＰＷＭ周期設定レジスタ９００は、
図１（Ｃ）に示すＰＷＭ信号の周期ＴＰを特定するため
の周期設定値を記憶するものである。カウンタ（アップ
カウンタ）９０２は、動作クロックＣＬＫに基づいてカ
ウント動作を行い、カウント値をインクリメントするも
のである。エッジ点設定レジスタ９０４は、ＰＷＭ信号
のレベルが例えばＬレベルからＨレベルに変化する点で
ある図１（Ｃ）の第１のエッジ点（立ち上がりエッジ）
９１０を特定するためのエッジ点設定値を記憶するもの
である。
【０００５】比較回路９０６は、エッジ点設定レジスタ
９０４からのエッジ点設定値とカウンタ９０２からのカ
ウント値を比較し、一致した場合には、ＲＳフリップフ
ロップ９０９の端子Ｓ（セット端子）に出力する信号を
Ｈレベルにする。これにより、図１（Ｃ）の第１のエッ
ジ点（立ち上がりエッジ）９１０に示すように、ＰＷＭ
信号がＬレベルからＨレベルに変化する。
【０００６】比較回路９０８は、ＰＷＭ周期設定レジス
タ９００からの周期設定値とカウンタ９０２からのカウ
ント値を比較し、一致した場合には、ＲＳフリップフロ
ップ９０９の端子Ｒ（リセット端子）に出力する信号を
Ｈレベルにする。これにより、図１（Ｃ）の第２のエッ
ジ点（立ち下がりエッジ）９１２に示すように、ＰＷＭ
信号がＨレベルからＬレベルに戻る。
【０００７】しかしながら、この従来のＰＷＭ制御回路
をマイクロコンピュータやＡＳＩＣに内蔵させた場合
に、以下のような課題があることが判明した。
【０００８】例えば、ＰＷＭ制御回路から出力されるＰ
ＷＭ信号を、アナログの音信号に変換し、ゲーム装置に
おけるゲーム音の生成や、カーナビゲーションシステム
におけるガイド音声の生成に利用する場合を考える。こ
の場合、折り消し雑音の混入を防ぎ、生成される音の高
品質化を図るためには、ＰＷＭ信号の周波数ＦＰを８０
ＫＨＺ以上に設定する必要がある。つまり、図１（Ｃ）
に示すＰＷＭ信号の周期ＴＰを１／ＦＰ＝１２．５μs
以下に設定する必要がある。
【０００９】一方、図１（Ｂ）のカウンタ９０２を動作
させる動作クロックＣＬＫの周波数ＦＣは、ＰＷＭ制御
回路が内蔵されるマイクロコンピュータやＡＳＩＣの性
能により、その上限が制限されてしまう。例えば、低コ
ストを狙った現在の一般的なマイクロコンピュータの場
合、動作クロックＣＬＫの周波数ＦＣは２０ＭＨＺ〜４
０ＭＨＺ程度となる。
【００１０】そして例えばＦＣ＝２０ＭＨＺの場合に
は、ＰＷＭ信号によるＤ／Ａ変換の分解能（変換精度）
は、ＦＣ／ＦＰ＝（２０×１０6）／（８０×１０3）＝
２５０の計算式から、２8程度となる。これは、８ビッ
トのＤ／Ａ変換器の分解能に相当する。また、ＦＣ＝４
０ＭＨＺの場合には、ＰＷＭ信号によるＤ／Ａ変換の分
解能は、ＦＣ／ＦＰ＝（４０×１０6）／（８０×１
０3）＝５００の計算式から、２9程度となる。これは、
９ビットのＤ／Ａ変換器の分解能に相当する。従って、
動作クロックＣＬＫの周波数ＦＣが２０ＭＨＺ〜４０Ｍ
ＨＺであるマイクロコンピュータでは、結局、８〜９ビ
ットの分解能のＰＷＭ信号しか生成できないことにな
る。
【００１１】しかしながら、近年、ゲーム装置やカーナ
ビゲーションシステムなどの電子機器の音出力において
は、１０ビット以上の分解能が要求される場合が多い。
従って、上記のようにＣＬＫの周波数ＦＣが２０ＭＨＺ
〜４０ＭＨＺであるマイクロコンピュータでは、結局、
このような要求に応えることができない。このため、こ
のような電子機器に組み込まれるマイクロコンピュータ
では、ラダー抵抗型、逐次変換型等のアナログ方式のＤ
／Ａ変換器を内蔵せざるを得なかった。そして、このア
ナログ方式のＤ／Ａ変換器は、回路規模が大きいと共に
高性能を実現するための回路設計が難しい。従って、マ
イクロコンピュータの高コスト化、設計期間の長期化等
の問題を招いていた。
【００１２】本発明は、以上のような技術的課題に鑑み
てなされたものであり、その目的とするところは、高分
解能のＰＷＭ信号を小さな回路規模で生成できるＰＷＭ
制御回路、マイクロコンピュータ、及び電子機器を提供
することにある。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に本発明は、ＰＷＭ信号を生成するためのＰＷＭ制御回
路であって、所与の動作クロックに基づいてカウント値
をインクリメント又はデクリメントするカウンタと、Ｐ
ＷＭ信号のレベルが変化する点である第１のエッジ点を
特定するためのエッジ点設定値を記憶するエッジ点設定
レジスタと、前記カウンタからの前記カウント値と前記
エッジ点設定レジスタからの前記エッジ点設定値とに基
づいて、前記エッジ点設定値により特定される前記第１
のエッジ点においてＰＷＭ信号のレベルを変化させるＰ
ＷＭ出力回路と、前記エッジ点設定レジスタの下位に付
加して設けられ、前記第１のエッジ点の遅延時間を特定
するための少なくとも１ビットの遅延設定値を記憶する
遅延設定レジスタとを含み、前記ＰＷＭ出力回路が、前
記遅延設定レジスタに記憶された前記遅延設定値に応じ
て、前記第１のエッジ点を、前記動作クロックの１クロ
ック周期よりも短い期間だけ遅延させることを特徴とす
る。
【００１４】本発明では、エッジ点設定レジスタからの
エッジ点設定値により第１のエッジ点が特定され、その
第１のエッジ点において信号レベルが変化するＰＷＭ信
号が生成される。そして、本発明によれば、上記第１の
エッジ点が、遅延設定レジスタからの遅延設定値に応じ
て、動作クロックの１クロック周期よりも短い期間だけ
遅延する。これにより、動作クロックの周波数を高くし
た場合に得られる分解能と同等の分解能を、動作クロッ
クの周波数を高くすることなく得ることができるように
なる。しかも、本発明によれば、このようなＰＷＭ信号
の分解能の向上を、従来のＰＷＭ制御回路に小規模な回
路を付加するだけで実現できる。従って、高分解能のＰ
ＷＭ信号を小さな回路規模で生成できるようになる。
【００１５】また本発明は、前記遅延設定レジスタが、
１ビットの遅延設定値を記憶し、前記ＰＷＭ出力回路
が、前記遅延設定レジスタに記憶された前記１ビットの
遅延設定値に応じて、前記動作クロックの１／２クロッ
ク周期だけ前記第１のエッジ点を遅延させることを特徴
とする。このようにすれば、１ビットの遅延設定レジス
タや、第１のエッジ点を遅延させる回路等の付加だけ
で、ＰＷＭ信号の分解能を１ビット分だけ向上できるよ
うになる。
【００１６】また本発明は、前記ＰＷＭ出力回路が、前
記カウンタからの前記カウント値と前記エッジ点設定レ
ジスタからの前記エッジ点設定値とを比較し、前記エッ
ジ点設定値により特定される前記第１のエッジ点におい
て信号レベルが変化する第１の信号を生成する比較回路
と、前記第１のエッジ点から前記動作クロックの１／２
クロック周期だけ遅延した点において信号レベルが変化
する第２の信号を、前記第１の信号と前記動作クロック
とに基づき生成する遅延回路と、前記遅延設定レジスタ
に記憶された前記１ビットの遅延設定値が第１のレベル
である場合には、前記第１の信号を選択し、前記１ビッ
トの遅延設定値が第２のレベルである場合には、前記第
２の信号を選択するマルチプレクサとを含むことを特徴
とする。このようにすれば、小規模の回路を付加するだ
けで、ＰＷＭ信号の分解能を１ビット分だけ向上できる
ようになる。しかも、遅延回路における信号遅延は、動
作クロックに基づいて行われるため、精度の高いＰＷＭ
信号を得ることができる。
【００１７】また本発明は、前記遅延設定レジスタが、
Ｍビットの遅延設定値を記憶し、前記ＰＷＭ出力回路
が、前記遅延設定レジスタに記憶された前記Ｍビットの
遅延設定値に応じて、前記動作クロックの略１／２Mク
ロック周期、又は略２／２Mクロック周期・・・・又は
略（２M−１）／２Mクロック周期だけ、前記第１のエッ
ジ点を遅延させることを特徴とする。このようにすれ
ば、Ｍビットの遅延設定レジスタや、第１のエッジ点を
遅延させる回路等の付加だけで、ＰＷＭ信号の分解能を
Ｍビット分だけ向上できるようになる。
【００１８】また本発明は、前記ＰＷＭ出力回路が、前
記カウンタからの前記カウント値と前記エッジ点設定レ
ジスタからの前記エッジ点設定値とを比較し、前記エッ
ジ点設定値により特定される前記第１のエッジ点におい
て信号レベルが変化する第１の信号を生成する比較回路
と、前記第１のエッジ点から前記動作クロックの略１／
２Mクロック周期だけ遅延した点において信号レベルが
変化する第２の信号、及び前記第１のエッジ点から前記
動作クロックの略２／２Mクロック周期だけ遅延した点
において信号レベルが変化する第３の信号・・・・・・
及び前記第１のエッジ点から前記動作クロックの略（２
M−１）／２Mクロック周期だけ遅延した点において信号
レベルが変化する第２Mの信号を、前記第１の信号と前
記動作クロックと所与の遅延素子とに基づいて生成する
遅延回路と、前記遅延設定レジスタに記憶された前記Ｍ
ビットの遅延設定値に応じて、前記第１〜第２Mの信号
のいずれかを選択するマルチプレクサとを含むことを特
徴とする。このようにすれば、ＰＷＭ信号の分解能をＭ
ビット分だけ向上できる。そして、この場合、遅延素子
での素子遅延が変動してしまい、誤差が増大化する可能
性がある。しかしながら、ＰＷＭ制御を用いる本発明で
は１クロックの幅については高い精度が確保されてお
り、１クロック分のレベルの精度については非常に高
い。また、誤差も下位のＭビット分だけの誤差となる。
従って、トータルとしては、抵抗値によってその精度が
決まる抵抗ラダー型Ｄ／Ａ変換などの他の方式に比べれ
ば、より高い精度を得ることができる。
【００１９】また本発明は、情報処理を行うマイクロコ
ンピュータであって、上記のいずれかのＰＷＭ制御回路
を内蔵するプログラマブルタイマと、命令の実行処理を
行うと共に、前記ＰＷＭ制御回路の前記エッジ点設定レ
ジスタ及び前記遅延設定レジスタに対して前記エッジ点
設定値及び前記遅延設定値を記憶させるための処理を行
うプロセッサとを含むことを特徴とする。このようにす
れば、マイクロコンピュータが元来有しているプログラ
マブルカウンタに対して小規模の回路を付加するだけ
で、高分解能のＰＷＭ信号を生成できるＰＷＭ制御回路
をマイクロコンピュータに内蔵させることが可能にな
る。
【００２０】また本発明に係る電子機器は、上記のマイ
クロコンピュータと、前記マイクロコンピュータの処理
対象となるデータの入力源と、前記マイクロコンピュー
タが含む前記ＰＷＭ制御回路により生成されたＰＷＭ信
号を用いてアナログ信号を出力する出力装置とを含むこ
とを特徴とする。このようにすれば、電子機器が出力す
る音などのアナログ信号の高品質化を図りながら、電子
機器の低コスト化を図れるようになる。
【００２１】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面を用いて詳細に説明する。
【００２２】１．第１の実施形態 図２（Ａ）に、本発明の第１の実施形態の構成例を示
す。この第１の実施形態のＰＷＭ制御回路は、ＰＷＭ周
期設定レジスタ１０、カウンタ１２、エッジ点設定レジ
スタ１４、遅延設定レジスタ１６、ＰＷＭ出力回路２０
を含む。またＰＷＭ出力回路２０は遅延回路２２を含
む。
【００２３】ＰＷＭ周期設定レジスタ１０は、図２
（Ｂ）に示すＰＷＭ信号の周期ＴＰを特定するための周
期設定値を記憶するＮビットのレジスタである。カウン
タ１２は、動作クロックＣＬＫに基づいてカウント動作
を行い、カウント値をインクリメント又はデクリメント
するＮビットのカウンタである。エッジ点設定レジスタ
１４は、ＰＷＭ信号のレベルが例えばＬレベルからＨレ
ベルに変化する点である図２（Ｂ）の第１のエッジ点２
００を特定するためのエッジ点設定値を記憶するＮビッ
トのレジスタである。
【００２４】なお、ＰＷＭ周期設定レジスタ１０やエッ
ジ点設定レジスタ１４としては、Ｄフリップフロップ、
論理回路、或いは半導体メモリなどを用いた公知の構成
のレジスタを採用できる。また、カウンタ１２として
は、公知の構成のアップカウンタ、ダウンカウンタを採
用できる。また、ＰＷＭ周期設定レジスタ１０は任意の
構成要素であり、固定の周期設定値を出力する回路（例
えばＮビットのスイッチ群）などで代替えできる。
【００２５】ＰＷＭ出力回路２０は、カウンタ１２から
のカウント値と、エッジ点設定レジスタ１４からのエッ
ジ点設定値とに基づいて、エッジ点設定値によりその位
置が特定される図２（Ｂ）の第１のエッジ点２００にお
いて、ＰＷＭ信号のレベルを変化させるものである。
【００２６】そして本実施形態では、図１（Ｂ）の従来
例と異なり、エッジ点設定レジスタ１４の下位に付加し
て、第１のエッジ点２００の遅延時間を特定するための
１ビット又は複数ビットの遅延設定値を記憶する遅延設
定レジスタ１６が設けられる。そして本実施形態の特徴
は、遅延回路２２が、遅延設定レジスタ１６に記憶され
た遅延設定値に応じて、図２（Ｂ）のＤ１、Ｄ２に示す
ようにＰＷＭ信号の第１のエッジ点２００をＣＬＫの１
クロック周期ＴＣよりも短い期間だけ遅延させる点にあ
る。
【００２７】遅延設定値が１ビットである場合を例にと
ると次のようになる。即ち、遅延設定値であるビット０
が０の場合には、図２（Ｂ）のＤ１に示すようにＰＷＭ
信号の第１のエッジ点２００を遅延させない。一方、遅
延設定値であるビット０が１の場合には、Ｄ２に示すよ
うに例えば動作クロックＣＬＫの１／２クロック周期だ
け第１のエッジ点２００を遅延させる。
【００２８】このようにすることで、回路規模をそれほ
ど大きくすることなく、ＰＷＭ信号の分解能（ＰＷＭ信
号を利用したＤ／Ａ変換の変換精度）を高めることが可
能になる。
【００２９】即ち、図１（Ｂ）の従来例では前述のよう
に、動作クロックＣＬＫの周波数ＦＣが２０ＭＨＺの場
合には８ビットの分解能、４０ＭＨＺの場合には９ビッ
トの分解能しか実現できなかった。
【００３０】これに対して本実施形態によれば、ＣＬＫ
の周波数が２０ＭＨＺの場合には９ビット以上の分解能
を、４０ＭＨＺの場合には１０ビット以上の分解能を実
現できる。例えば遅延設定レジスタ１６の遅延設定値を
１ビットとし、第１のエッジ点２００をＣＬＫの１／２
クロック周期だけ遅延させる制御を行った場合には、Ｃ
ＬＫの周波数が２０ＭＨＺで９ビットの分解能を、４０
ＭＨＺで１０ビットの分解能を実現できる。従って、９
ビットや１０ビットの分解能を要求する電子機器に対し
て、本実施形態のＰＷＭ制御回路を有するマイクロコン
ピュータを組み込むことが可能になる。
【００３１】しかも、本実施形態は、図１（Ｂ）の従来
例の構成に、遅延設定レジスタ１６、遅延回路２２など
の回路を付加するだけで実現できる。従って、回路の大
規模化を最小限に抑えながら、ＰＷＭ信号の分解能を高
めることができる。
【００３２】特に、本実施形態のＰＷＭ制御回路をマイ
クロコンピュータに内蔵させる場合には、マイクロコン
ピュータが通常有するプログラマブルタイマに、最小限
の回路（遅延設定レジスタ１６、遅延回路２２等）を付
加するだけで、本実施形態のＰＷＭ制御回路を実現でき
る。そして、これらの遅延設定レジスタ１６、遅延回路
２２の回路規模は、マイクロコンピュータの回路規模に
比べてほとんど無視できるほど小さい。従って、これら
の遅延設定レジスタ１６、遅延回路２２を付加しても、
マイクロコンピュータの回路規模やコストはほとんど増
加しない。従って、大規模で複雑なアナログ回路で構成
されるＤ／Ａ変換器内蔵のマイクロコンピュータに比べ
て、回路の小規模化、低コスト化、設計期間の短縮化を
図りながらも、９ビットや１０ビットの分解能を必要と
する電子機器の要求に応えることができるようになる。
【００３３】２．第２の実施形態 図３に、本発明の第２の実施形態の構成例を示す。この
第２の実施形態のＰＷＭ制御回路は、１５ビットのＰＷ
Ｍ周期設定レジスタ３０、１５ビットのアップカウンタ
３２、１５ビットのエッジ点設定レジスタ３４、１ビッ
トの遅延設定レジスタ３６、ＰＷＭ出力回路４０を含
む。またＰＷＭ出力回路４０は、遅延回路４２、比較回
路５０、比較回路５２、マルチプレクサ５４を含む。
【００３４】図２（Ａ）の第１の実施形態と主に異なる
のは、アップカウンタ３２を用いている点、遅延設定レ
ジスタ３６のビット数が１である点、及びＰＷＭ出力回
路４０の詳細な構成例が示されている点である。なお、
図３において図２（Ａ）と同名の名前が付されているブ
ロックの機能、構成及び動作については、図２（Ａ）と
同様であるため、ここでは説明を省略する。
【００３５】図３において、比較回路５０は、アップカ
ウンタ３２からのカウント値とＰＷＭ周期設定レジスタ
３０からの周期設定値を比較する。そして、カウント値
が周期設定値に一致した場合には、図４のＥ１、Ｅ２に
示すように、信号ＲＥＳをＨレベルにする。
【００３６】比較回路５２は、アップカウンタ３２から
のカウント値とエッジ点設定レジスタ３４からのエッジ
点設定値を比較する。そして、カウント値がエッジ点設
定値に一致した場合には、Ｅ３に示すように、信号ＣＱ
（第１の信号）を第１のエッジ点２１０においてＬレベ
ルからＨレベルに変化させる。
【００３７】なお、信号ＣＱは、Ｅ４、Ｅ５に示すよう
に、カウント値が周期設定値に一致し、信号ＲＥＳがＨ
レベルになると、Ｌレベルにリセットされる。
【００３８】遅延回路４２は、インバータ４３、Ｄフリ
ップフロップ４４、ＡＮＤ４６を含む。
【００３９】インバータ４３は、動作クロックＣＬＫを
反転させるものであり、このＣＬＫの反転信号はＤフリ
ップフロップ４４の端子Ｃに入力される。そして、Ｄフ
リップフロップ４４の端子Ｄには、比較回路５２からの
信号ＣＱが入力され、Ｄフリップフロップ４４は、この
信号ＣＱをＣＬＫの反転信号でサンプリングする（ＣＬ
Ｋの立ち下がりでサンプリングする）。従って、Ｄフリ
ップフロップ４４の端子Ｑからは、図４のＥ６に示すよ
うに、ＣＬＫの１／２クロック周期だけ信号ＣＱを遅延
させた信号であるＤＱが出力されることになる。
【００４０】そして、信号ＣＱとＤＱはＡＮＤ４６に入
力され、これにより図４に示すような信号ＡＱ（第２の
信号）が生成される。この信号ＡＱは、信号ＤＱのＥ
７、Ｅ８に示す部分をカットした信号になっている。
【００４１】マルチプレクサ５４は、遅延設定レジスタ
３６からの遅延設定値、即ちビット０に基づいて、信号
ＣＱ及びＡＱのいずれかを選択し、選択した信号をＰＷ
Ｍ信号として出力する。即ち、ビット０（遅延設定値）
が０である場合には、Ｅ９に示すように、信号ＣＱがＰ
ＷＭ信号として選択され出力される。一方、ビット０が
１である場合には、Ｅ１０に示すように、信号ＡＱがＰ
ＷＭ信号として選択され出力される。
【００４２】本実施形態によれば、図４の第１のエッジ
点２１０は、エッジ点設定レジスタ３４に設定されたビ
ット１５〜１（エッジ点設定値）により、その位置が変
化する。そして、遅延設定レジスタ３６に設定されたビ
ット０（遅延設定値）が０である場合には、第１のエッ
ジ点２１０は遅延せず、ビット０が１である場合には、
第１のエッジ点２１０は１／２クロック周期だけ遅延す
る。このようにすることで、ＰＷＭ信号の分解能を１ビ
ット分だけ向上させることができるようになる。即ちＣ
ＬＫの周波数が２０ＭＨＺの場合には、図１（Ｂ）の従
来例では８ビットであった分解能を９ビットに向上で
き、４０ＭＨＺの場合には、従来例では９ビットであっ
た分解能を１０ビットに向上できる（ＰＷＭ信号の周波
数が８０ＫＨＺの場合）。
【００４３】しかも、本実施形態は、図１（Ｂ）の従来
例に対して、遅延設定レジスタ３６、遅延回路４２、マ
ルチプレクサ５４等の小規模の回路を付加するだけで実
現できる。従って、回路規模の増大化を最小限に抑えな
がらＰＷＭ信号の分解能を向上できることになる。
【００４４】また、本実施形態によれば、ビット０が１
である場合に、第１のエッジ点２１０が、ほぼ正確に１
／２クロック周期だけ遅延する。従って、量子化誤差を
最適化できる。
【００４５】なお、本実施形態と異なる手法として、Ｐ
ＷＭ周期設定レジスタ３０、アップカウンタ３２、エッ
ジ点設定レジスタ３４、ＰＷＭ出力回路４０の全てを、
ＣＬＫの１／２クロック周期で動作させる手法（ＣＬＫ
の立ち上がり及び立ち下がりエッジの両方を使用して動
作させる手法）も考えることができる。この手法によっ
てもＰＷＭ信号の分解能を１ビット分だけ向上できる。
【００４６】しかしながら、この手法によると、ＰＷＭ
周期設定レジスタ３０、アップカウンタ３２、エッジ点
設定レジスタ３４、ＰＷＭ出力回路４０等の全ての回路
を、高速で動作させる必要がある。例えばＣＬＫが２０
〜４０ＭＨＺであった場合には、これらの全ての回路が
４０〜８０ＭＨＺで動作するように、回路設計しなけれ
ばならなくなる。このため、高コストの製造プロセスが
必要になったり、回路設計が難しくなるという問題が生
じる。
【００４７】これに対して、本実施形態では、高速動作
が要求されるのは遅延回路４２（特にＤフリップフロッ
プ４４）だけである。従って、この遅延回路４２だけ
が、例えば４０〜８０ＭＨＺで動作するように回路設計
しさえすればよい。即ち、ＰＷＭ周期設定レジスタ３
０、アップカウンタ３２、エッジ点設定レジスタ３４、
遅延設定レジスタ３６、比較回路５０、５２などについ
ては、２０〜４０ＭＨＺで動作可能であれば十分とな
る。従って、本実施形態によれば、上記した手法に比べ
て、高コストの製造プロセスを採用することなく、ＰＷ
Ｍ信号の分解能を向上できるという利点を有する。
【００４８】３．第３の実施形態 図５に、本発明の第３の実施形態の構成例を示す。図３
の第２の実施形態と主に異なるのは、遅延設定レジスタ
３６のビット数が２である点、遅延回路７２の構成が異
なる点である。なお、図５において図３と同名の名前が
付されているブロックの機能、構成及び動作について
は、図３と同様であるため、ここでは説明を省略する。
【００４９】図５において、遅延回路７２は、インバー
タ７３、Ｄフリップフロップ７４、遅延素子７５、７
６、ＡＮＤ７７、７８、７９を含む。
【００５０】ここで遅延素子７５は、図６のＦ１に示す
ように、比較回路８２からの信号ＣＱを略１／４クロッ
ク周期だけ遅延させた信号ＤＱ１を出力する。またＤフ
リップフロップ７４は、Ｆ２に示すように、信号ＣＱを
２／４クロック周期だけ遅延させた信号ＤＱ２を出力す
る。また遅延素子７６は、Ｆ３に示すように、信号ＣＱ
を略３／４クロック周期だけ遅延させた信号（ＤＱ２を
略１／４クロック周期だけ遅延させた信号）ＤＱ３を出
力する。
【００５１】なお、遅延素子７５、７６の機能は、例え
ば複数のインバータを直列接続した構成等により実現で
きる。但し、温度変化やプロセス変動が生じた場合に、
遅延素子７５、７６での素子遅延の変動がなるべく少な
くなるように、回路設計に工夫を施すことが望ましい。
【００５２】ＡＮＤ７７には、信号ＣＱ（第１の信号）
と遅延素子７５からの信号ＤＱ１が入力される。これに
より図６に示す信号ＡＱ１（第２の信号）が生成され
る。またＡＮＤ７８には、信号ＣＱとＤフリップフロッ
プ７４からの信号ＤＱ２が入力される。これにより信号
ＡＱ２（第３の信号）が生成される。またＡＮＤ７９に
は、信号ＣＱと遅延素子７６からの信号ＤＱ３が入力さ
れる。これにより信号ＡＱ３（第４の信号）が生成され
る。これらの信号ＡＱ１、ＡＱ２、ＡＱ３は、信号ＤＱ
１、ＤＱ２、ＤＱ３のＦ４、Ｆ５、Ｆ６、Ｆ７、Ｆ８、
Ｆ９に示す部分をカットした信号になっている。
【００５３】マルチプレクサ８４は、遅延設定レジスタ
６６からの２ビットの遅延設定値、即ちビット１、０に
基づいて、信号ＣＱ、ＡＱ１、ＡＱ２、ＡＱ３のいずれ
かを選択し、選択した信号をＰＷＭ信号として出力す
る。即ち、ビット１、０が（００）であった場合には、
ＣＱが選択され、ＣＱがＰＷＭ信号として出力される。
また（０１）であった場合には、ＡＱ１が選択され、Ａ
Ｑ１がＰＷＭ信号として出力される。また（１０）であ
った場合には、ＡＱ２が選択され、ＡＱ２がＰＷＭ信号
として出力される。また（１１）であった場合には、Ａ
Ｑ３が選択され、ＡＱ３がＰＷＭ信号として出力され
る。
【００５４】以上のように本実施形態によれば、図６の
第１のエッジ点２２０は、エッジ点設定レジスタ６４の
ビット１５〜２により、その位置が変化する。そして、
遅延設定レジスタ６６のビット１、０が（００）である
場合には、第１のエッジ点２２０は変化せず、（０１）
である場合には略１／２クロック周期だけ遅延し、（１
０）である場合には２／４クロック周期だけ遅延し、
（１１）である場合には３／４クロック周期だけ遅延す
る。このようにすることで、ＰＷＭ信号の分解能を２ビ
ット分だけ向上させることができるようになる。即ちＣ
ＬＫの周波数が２０ＭＨＺの場合には、図１（Ｂ）の従
来例では８ビットであった分解能を１０ビットに向上で
き、４０ＭＨＺの場合には、従来例では９ビットであっ
た分解能を１１ビットに向上できる（ＰＷＭ信号の周波
数が８０ＫＨＺの場合）。
【００５５】しかも、本実施形態は、図１（Ｂ）の従来
例に対して、遅延設定レジスタ６６、遅延回路７２、マ
ルチプレクサ８４等の小規模の回路を付加するだけで実
現できる。従って、回路規模の増大化を最小限に抑えな
がらＰＷＭ信号の分解能を向上できることになる。
【００５６】なお、図５では、遅延設定レジスタ６６が
２ビットの場合を例にとり示したが、遅延設定レジスタ
６６を３ビット以上にすることも可能である。即ち、遅
延設定レジスタ６６がＭビットである場合には、Ｍビッ
トの遅延設定値に応じて、ＣＬＫの略１／２Mクロック
周期、又は略２／２Mクロック周期・・・・又は略（２ M
−１）／２Mクロック周期だけ、図６の第１のエッジ点
２２０を遅延させるようにすればよい。より具体的に
は、第１のエッジ点からＣＬＫの略１／２Mクロック周
期だけ遅延した点において信号レベルが変化する第２の
信号、及び第１のエッジ点からＣＬＫの略２／２Mクロ
ック周期だけ遅延した点において信号レベルが変化する
第３の信号・・・・・・及び第１のエッジ点からＣＬＫ
の略（２M−１）／２Mクロック周期だけ遅延した点にお
いて信号レベルが変化する第２Mの信号を、遅延回路７
２を用いて生成する。そして、第比較回路８２からの信
号ＣＱ、及び第２〜第２Mの信号の中から、ＰＷＭ信号
として出力する信号を、Ｍビットの遅延設定値に基づい
てマルチプレクサ８４が選択するようにすればよい。
【００５７】４．第４の実施形態 図７に、本発明の第４の実施形態の構成例を示す。図３
の第２の実施形態と主に異なるのは、図３のアップカウ
ンタ３２の代わりにダウンカウンタ９２を使用している
点、図３の比較回路５０を設けずに、ＰＷＭ周期設定レ
ジスタ９０の周期設定値をダウンカウンタ９２にロード
可能な構成とした点である。なお、図７において図３と
同名の名前が付されているブロックの機能、構成及び動
作については、図３と同様であるため、ここでは説明を
省略する。
【００５８】図７では、まず初めに、ＰＷＭ周期設定レ
ジスタ９０の周期設定値がダウンカウンタ９２にロード
される。そして、ダウンカウンタ９２のデクリメント動
作が始まり、カウント値が、エッジ点設定レジスタ９４
からのエッジ点設定値と一致すると、図４のＥ３と同様
に信号ＣＱがＬレベルからＨレベルに変化する。
【００５９】そして、ダウンカウンタ９２におけるデク
リメントが進み、アンダーフローになると、信号ＵＤＦ
がＨレベルになる。すると、比較回路１１２の端子Ｒ
（リセット端子）がＨレベルになるため、図４のＥ５と
同様に信号ＣＱがＨレベルからＬレベルにリセットされ
る。また、ダウンカウンタ９２の端子ＬＤ（ロード端
子）もＨレベルになるため、ＰＷＭ周期設定レジスタ９
０の周期設定値が、ダウンカウンタ９２に再度ロードさ
れる。そして、ダウンカウンタ９２のデクリメント動作
が開始する。
【００６０】図７の構成においても、遅延設定レジスタ
に記憶される１ビットの遅延設定値に応じて、マルチプ
レクサ１１４が信号ＣＱ、ＡＱのいずれかを選択するよ
うにすることで、図１（Ｂ）の従来例に比べて、分解能
を１ビット分だけ向上できるようになる。
【００６１】なお、図５の構成においても、図７と同様
に、アップカウンタ６２の代わりにダウンカウンタを設
け、比較回路８０を設ける代わりにＰＷＭ周期設定レジ
スタの周期設定値をダウンカウンタにロード可能な構成
とすることができる。
【００６２】また、これまで説明した第１〜第４の実施
形態において、周期設定レジスタ、エッジ点設定レジス
タ、遅延設定レジスタへの設定値は、マイクロコンピュ
ータなどを用いて、所望の値に設定されることになる。
【００６３】５．マイクロコンピュータ 図８に、上記の第１〜第４の実施形態で説明したＰＷＭ
制御回路を内蔵するマイクロコンピュータの構成例を示
す。
【００６４】このマイクロコンピュータは、命令の実行
処理を行うＣＰＵ（広義にはプロセッサ）３００、ＲＯ
Ｍ３０２、ＲＡＭ３０４、クロックジェネレータ３０
６、プリスケーラ３０８、プログラマブルタイマ３１
０、リセット回路３１４、ＤＭＡコントローラ３１６、
割り込みコントローラ３１８、バスコントローラ３２
０、Ａ／Ｄ変換器３２２、入力ポート３２４、出力ポー
ト３２６、Ｉ／Ｏポート３２８などを含む。
【００６５】上記の第１〜第４の実施形態で説明したＰ
ＷＭ制御回路３１２は、１６ビットのプログラマブルタ
イマ３１０に内蔵される。即ち、プログラマブルタイマ
３１０が有するレジスタ、カウンタ、比較回路などを利
用して、第１〜第４の実施形態のＰＷＭ制御回路３１２
が実現される。そして、ＰＷＭ制御回路３１２からのＰ
ＷＭ信号は外部に出力される。但し、ＰＷＭ信号を平滑
化するためのローパスフィルターをマイクロコンピュー
タに内蔵させ、ローパスフィルタにより平滑化されたア
ナログ信号を外部に出力するようにしてもよい。
【００６６】なお、ＰＷＭ制御回路３１２が有するＰＷ
Ｍ周期設定レジスタ、エッジ点設定レジスタ、遅延設定
レジスタに対して周期設定値、エッジ点設定値、遅延設
定値を記憶させるための処理は、所与のソフトウェアに
より動作するＣＰＵ３００の機能により実現できる。
【００６７】また、ＰＷＭ制御回路３１２が使用する動
作クロックは、クロックジェネレータ３０６から供給し
てもよいし、外部クロックを用いてもよい。
【００６８】第１〜第４の実施形態のＰＷＭ制御回路３
１２をマイクロコンピュータに内蔵させ、このＰＷＭ制
御回路３１２からのＰＷＭ信号を用いて音等のアナログ
信号を生成するようにすれば、アナログ方式のＤ／Ａ変
換器をマイクロコンピュータに内蔵する必要がなくな
る。これによりマイクロコンピュータの低コスト化、マ
イクロコンピュータの設計期間の短縮化等を図れる。し
かも、第１〜第４の実施形態のＰＷＭ制御回路３１２に
よれば高分解能のＰＷＭ信号を生成できる。従って、高
分解能のアナログ信号を必要とする電子機器に最適であ
り且つ低コストな組み込み型マイクロコンピュータを提
供できるようになる。
【００６９】６．電子機器 次に、上述のマイクロコンピュータを含む電子機器に関
して説明する。
【００７０】例えば図９（Ａ）に、電子機器の１つであ
るカーナビゲーションシステムの内部ブロック図を示
し、図１０（Ａ）に、その外観図を示す。カーナビゲー
ションシステムの操作はリモコン５１０を用いて行わ
れ、ＧＰＳやジャイロからの情報に基づいて位置検出部
５２０が車の位置を検出する。地図などの情報はＣＤＲ
ＯＭ５３０（情報記憶媒体）に格納されている。メモリ
５４０は画像処理や音声処理の際の作業領域になるメモ
リであり、生成された画像は画像出力部５５０を用いて
運転者に表示される。また、生成されたカーナビゲーシ
ョン用のガイド音声は、音出力部５３５を用いて運転者
に出力される。マイクロコンピュータ５００は、リモコ
ン５１０、位置検出部５２０、ＣＤＲＯＭ５３０などの
データ入力源からデータを入力し、種々の処理を行い、
処理後のデータを、画像出力部５５０、音出力部５３５
などの出力装置を用いて出力する。
【００７１】図９（Ｂ）に、電子機器の１つであるゲー
ム装置の内部ブロック図を示し、図１０（Ｂ）に、その
外観図を示す。このゲーム装置では、ゲームコントロー
ラ５６０からのプレーヤの操作情報、ＣＤＲＯＭ５７０
からのゲームプログラム、ＩＣカード５８０からのプレ
ーヤ情報等に基づいて、メモリ５９０を作業領域として
ゲーム画像やゲーム音を生成し、画像出力部６１０、音
出力部６００を用いて出力する。
【００７２】第１〜第４の実施形態のＰＷＭ制御回路を
内蔵するマイクロコンピュータを電子機器に利用すれ
ば、電子機器から出力される音などのアナログ信号の分
解能を高めることができる。これにより、電子機器の商
品力を高めることが可能になる。また電子機器に組み込
まれるマイクロコンピュータを小規模化、低コスト化で
きるため、電子機器の低コスト化も図れるようになる。
【００７３】なおマイクロコンピュータを適用できる電
子機器としては、上記以外にも例えば、携帯電話（セル
ラーフォン）、ＰＨＳ、ページャ、オーディオ機器、電
子手帳、電子卓上計算機、ＰＯＳ端末、タッチパネルを
備えた装置、プロジェクタ、ワードプロセッサ、パーソ
ナルコンピュータ、テレビ、ビューファインダ型、モニ
タ直視型のビデオテープレコーダ、又はプリンタなど種
々のものを考えることができる。
【００７４】なお、本発明は本実施形態に限定されず、
本発明の要旨の範囲内で種々の変形実施が可能である。
【００７５】例えば本発明のＰＷＭ制御回路の構成は、
図２（Ａ）、図３、図５、図７で説明したものが特に望
ましいが、これに限定されるものではなく、種々の変形
実施が可能である。
【００７６】また、カウンタ、エッジ点設定レジスタ、
遅延設定レジスタのビット数も全く任意である。
【００７７】また、本発明のＰＷＭ制御回路はマイクロ
コンピュータに内蔵させることが特に望ましいが、ＡＳ
ＩＣなどに内蔵させるようにしてもよい。
【００７８】また、本発明のＰＷＭ制御回路により生成
されるＰＷＭ信号は、音の生成に利用することが特に望
ましいが、ボリューム（音量）制御、選局制御、モータ
制御などにも利用できる。
【００７９】また、本発明のマイクロコンピュータや電
子機器の構成も、図８〜図１０（Ｂ）で説明したものに
限定されるものでなく、種々の変形実施が可能である。
【図面の簡単な説明】
【図１】図１（Ａ）、（Ｂ）、（Ｃ）は、従来のＰＷＭ
制御回路の問題点について説明するための図である。
【図２】図２（Ａ）は、第１の実施形態のＰＷＭ制御回
路の構成例を示す図であり、図２（Ｂ）は、その動作を
説明するための信号波形図である。
【図３】第２の実施形態のＰＷＭ制御回路の構成例を示
す図である。
【図４】第２の実施形態の動作を説明するための信号波
形図である。
【図５】第３の実施形態のＰＷＭ制御回路の構成例を示
す図である。
【図６】第３の実施形態の動作を説明するための信号波
形図である。
【図７】第４の実施形態のＰＷＭ制御回路の構成例を示
す図である。
【図８】第１〜第４の実施形態のＰＷＭ制御回路を内蔵
するマイクロコンピュータの構成例を示す図である。
【図９】図９（Ａ）、（Ｂ）は、種々の電子機器の内部
ブロック図の例である。
【図１０】図１０（Ａ）、（Ｂ）は、種々の電子機器の
外観図の例である。
【符号の説明】
１０ ＰＷＭ周期設定レジスタ １２ カウンタ １４ エッジ点設定レジスタ １６ 遅延設定レジスタ ２０ ＰＷＭ出力回路 ２２ 遅延回路 ３０ ＰＷＭ周期設定レジスタ ３２ アップカウンタ ３４ エッジ点設定レジスタ ３６ 遅延設定レジスタ ４０ ＰＷＭ出力回路 ４２ 遅延回路 ４３ インバータ ４４ Ｄフリップフロップ ４６ ＡＮＤ ５０、５２ 比較回路 ５４ マルチプレクサ ６０ ＰＷＭ周期設定レジスタ ６２ アップカウンタ ６４ エッジ点設定レジスタ ６６ 遅延設定レジスタ ７０ ＰＷＭ出力回路 ７２ 遅延回路 ７３ インバータ ７４ Ｄフリップフロップ ７５、７６ 遅延素子 ７７、７８、７９、８０ ＡＮＤ ８０、８２ 比較回路 ８４ マルチプレクサ ９０ ＰＷＭ周期設定レジスタ ９２ ダウンカウンタ ９４ エッジ点設定レジスタ ９６ 遅延設定レジスタ １００ ＰＷＭ出力回路 １０２ 遅延回路 １０３ インバータ １０４ Ｄフリップフロップ １０６ ＡＮＤ １１２ 比較回路 １１４ マルチプレクサ ２００、２１０、２２０ 第１のエッジ点
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H007 AA04 BB00 DB01 DB12 EA03 EA08 5H740 AA01 AA03 BB01 BB02 BB04 BB05 BB07 BB08 BC06 JA28 5J022 AA01 BA07 CE06 CE08 CF08 5K029 AA18 GG03 LL08 LL14 LL19 LL20

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 ＰＷＭ信号を生成するためのＰＷＭ制御
    回路であって、 所与の動作クロックに基づいてカウント値をインクリメ
    ント又はデクリメントするカウンタと、 ＰＷＭ信号のレベルが変化する点である第１のエッジ点
    を特定するためのエッジ点設定値を記憶するエッジ点設
    定レジスタと、 前記カウンタからの前記カウント値と前記エッジ点設定
    レジスタからの前記エッジ点設定値とに基づいて、前記
    エッジ点設定値により特定される前記第１のエッジ点に
    おいてＰＷＭ信号のレベルを変化させるＰＷＭ出力回路
    と、 前記エッジ点設定レジスタの下位に付加して設けられ、
    前記第１のエッジ点の遅延時間を特定するための少なく
    とも１ビットの遅延設定値を記憶する遅延設定レジスタ
    とを含み、 前記ＰＷＭ出力回路が、 前記遅延設定レジスタに記憶された前記遅延設定値に応
    じて、前記第１のエッジ点を、前記動作クロックの１ク
    ロック周期よりも短い期間だけ遅延させることを特徴と
    するＰＷＭ制御回路。
  2. 【請求項２】 請求項１において、 前記遅延設定レジスタが、 １ビットの遅延設定値を記憶し、 前記ＰＷＭ出力回路が、 前記遅延設定レジスタに記憶された前記１ビットの遅延
    設定値に応じて、前記動作クロックの１／２クロック周
    期だけ前記第１のエッジ点を遅延させることを特徴とす
    るＰＷＭ制御回路。
  3. 【請求項３】 請求項２において、 前記ＰＷＭ出力回路が、 前記カウンタからの前記カウント値と前記エッジ点設定
    レジスタからの前記エッジ点設定値とを比較し、前記エ
    ッジ点設定値により特定される前記第１のエッジ点にお
    いて信号レベルが変化する第１の信号を生成する比較回
    路と、 前記第１のエッジ点から前記動作クロックの１／２クロ
    ック周期だけ遅延した点において信号レベルが変化する
    第２の信号を、前記第１の信号と前記動作クロックとに
    基づき生成する遅延回路と、 前記遅延設定レジスタに記憶された前記１ビットの遅延
    設定値が第１のレベルである場合には、前記第１の信号
    を選択し、前記１ビットの遅延設定値が第２のレベルで
    ある場合には、前記第２の信号を選択するマルチプレク
    サとを含むことを特徴とするＰＷＭ制御回路。
  4. 【請求項４】 請求項１において、 前記遅延設定レジスタが、 Ｍビットの遅延設定値を記憶し、 前記ＰＷＭ出力回路が、 前記遅延設定レジスタに記憶された前記Ｍビットの遅延
    設定値に応じて、前記動作クロックの略１／２Mクロッ
    ク周期、又は略２／２Mクロック周期・・・・又は略
    （２M−１）／２Mクロック周期だけ、前記第１のエッジ
    点を遅延させることを特徴とするＰＷＭ制御回路。
  5. 【請求項５】 請求項４において、 前記ＰＷＭ出力回路が、 前記カウンタからの前記カウント値と前記エッジ点設定
    レジスタからの前記エッジ点設定値とを比較し、前記エ
    ッジ点設定値により特定される前記第１のエッジ点にお
    いて信号レベルが変化する第１の信号を生成する比較回
    路と、 前記第１のエッジ点から前記動作クロックの略１／２M
    クロック周期だけ遅延した点において信号レベルが変化
    する第２の信号、及び前記第１のエッジ点から前記動作
    クロックの略２／２Mクロック周期だけ遅延した点にお
    いて信号レベルが変化する第３の信号・・・・・・及び
    前記第１のエッジ点から前記動作クロックの略（２M−
    １）／２Mクロック周期だけ遅延した点において信号レ
    ベルが変化する第２Mの信号を、前記第１の信号と前記
    動作クロックと所与の遅延素子とに基づいて生成する遅
    延回路と、 前記遅延設定レジスタに記憶された前記Ｍビットの遅延
    設定値に応じて、前記第１〜第２Mの信号のいずれかを
    選択するマルチプレクサとを含むことを特徴とするＰＷ
    Ｍ制御回路。
  6. 【請求項６】 情報処理を行うマイクロコンピュータで
    あって、 請求項１乃至５のいずれかのＰＷＭ制御回路を内蔵する
    プログラマブルタイマと、 命令の実行処理を行うと共に、前記ＰＷＭ制御回路の前
    記エッジ点設定レジスタ及び前記遅延設定レジスタに対
    して前記エッジ点設定値及び前記遅延設定値を記憶させ
    るための処理を行うプロセッサとを含むことを特徴とす
    るマイクロコンピュータ。
  7. 【請求項７】 請求項６のマイクロコンピュータと、 前記マイクロコンピュータの処理対象となるデータの入
    力源と、 前記マイクロコンピュータが含む前記ＰＷＭ制御回路に
    より生成されたＰＷＭ信号を用いてアナログ信号を出力
    する出力装置とを含むことを特徴とする電子機器。
JP06970999A 1999-03-16 1999-03-16 Ｐｗｍ制御回路、マイクロコンピュータ、及び電子機器 Expired - Fee Related JP3817958B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP06970999A JP3817958B2 (ja) 1999-03-16 1999-03-16 Ｐｗｍ制御回路、マイクロコンピュータ、及び電子機器
US09/525,261 US6658583B1 (en) 1999-03-16 2000-03-14 PWM control circuit, microcomputer and electronic equipment
KR10-2000-0013060A KR100510333B1 (ko) 1999-03-16 2000-03-15 펄스폭변조 제어 회로, 마이크로컴퓨터 및 전자기기
TW089104749A TW469370B (en) 1999-03-16 2000-03-15 PWM control circuit, microcomputer and electronic equipment
US10/681,302 US7017069B2 (en) 1999-03-16 2003-10-09 PWM control circuit, microcomputer and electronic equipment

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP06970999A JP3817958B2 (ja) 1999-03-16 1999-03-16 Ｐｗｍ制御回路、マイクロコンピュータ、及び電子機器

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2003146729A Division JP2004032732A (ja) 2003-05-23 2003-05-23 Ｐｗｍ制御回路、マイクロコンピュータ、及び電子機器

Publications (2)

Publication Number Publication Date
JP2000269816A true JP2000269816A (ja) 2000-09-29
JP3817958B2 JP3817958B2 (ja) 2006-09-06

Family

ID=13410646

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06970999A Expired - Fee Related JP3817958B2 (ja) 1999-03-16 1999-03-16 Ｐｗｍ制御回路、マイクロコンピュータ、及び電子機器

Country Status (4)

Country Link
US (2) US6658583B1 (ja)
JP (1) JP3817958B2 (ja)
KR (1) KR100510333B1 (ja)
TW (1) TW469370B (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007104769A (ja) * 2005-09-30 2007-04-19 Nec Electronics Corp Ｐｗｍ信号生成装置及びｐｗｍ信号生成方法並びにモータ制御装置及びモータ制御方法
KR100759969B1 (ko) * 2000-12-19 2007-09-18 삼성전자주식회사 플랫 패널 표시 장치
JP2008092670A (ja) * 2006-10-02 2008-04-17 Hitachi Computer Peripherals Co Ltd Ｐｗｍ信号生成回路およびそれを備えた電源装置
JP2009123677A (ja) * 2007-10-24 2009-06-04 Toshiba Lighting & Technology Corp 点灯装置および照明器具
DE102008060426A1 (de) 2007-12-05 2009-06-18 Nec Electronics Corp., Kawasaki Signalerzeugerschaltung
JP2010050529A (ja) * 2008-08-19 2010-03-04 Nec Electronics Corp パルス位相差検出回路及びこれを用いたａ／ｄ変換回路
JP2011077791A (ja) * 2009-09-30 2011-04-14 Nec Corp データ伝送システム及び方法、データ送信装置及び受信装置
JP2018160754A (ja) * 2017-03-22 2018-10-11 株式会社豊田中央研究所 出力信号状態変更装置
JP2020108007A (ja) * 2018-12-27 2020-07-09 アダマンド並木精密宝石株式会社 パルス幅変調回路
CN111724728A (zh) * 2019-12-27 2020-09-29 北京集创北方科技股份有限公司 信号产生装置、驱动芯片和显示系统
KR20240103244A (ko) * 2022-12-27 2024-07-04 현대오토에버 주식회사 2 스테이지 인버터의 pwm 제어 장치 및 방법

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030093702A1 (en) * 2001-03-30 2003-05-15 Zheng Luo System on a chip with multiple power planes and associate power management methods
JP3748548B2 (ja) * 2002-11-21 2006-02-22 株式会社リコー Ｐｗｍ信号発生回路
KR20040070559A (ko) * 2003-02-04 2004-08-11 엘지전자 주식회사 복구 기능을 갖는 디스플레이 장치 및 그 방법
US7433606B2 (en) * 2004-06-28 2008-10-07 Jds Uniphase Corporation Photodiode bias controller for optical receiver
US7376182B2 (en) * 2004-08-23 2008-05-20 Microchip Technology Incorporated Digital processor with pulse width modulation module having dynamically adjustable phase offset capability, high speed operation and simultaneous update of multiple pulse width modulation duty cycle registers
US7288977B2 (en) * 2005-01-21 2007-10-30 Freescale Semiconductor, Inc. High resolution pulse width modulator
US20070139158A1 (en) * 2005-12-21 2007-06-21 Lear Corporation Rf protocol with variable period wakeup
US8129924B2 (en) 2006-11-13 2012-03-06 Cypress Semiconductor Corporation Stochastic signal density modulation for optical transducer control
US7714626B2 (en) * 2007-06-28 2010-05-11 Microchip Technology Incorporated System, method and apparatus having improved pulse width modulation frequency resolution
CN101393726B (zh) * 2007-09-21 2011-02-02 北京京东方光电科技有限公司 像素灰度扩展方法、像素电容充电时间驱动方法及装置
US8238414B1 (en) 2007-09-25 2012-08-07 National Semiconductor Corporation Sliding error sampler (SES) for latency reduction in the PWM path
JP5036056B2 (ja) 2007-11-21 2012-09-26 ルネサスエレクトロニクス株式会社 タイマユニット回路及びその使用方法
US8278988B2 (en) * 2008-06-27 2012-10-02 Freescale Semiconductor, Inc. Method and apparatus for generating a modulated waveform signal
US8471754B2 (en) * 2008-08-01 2013-06-25 Advantest Corporation Time measurement circuit
JP5319986B2 (ja) * 2008-08-26 2013-10-16 ルネサスエレクトロニクス株式会社 パルス生成装置
US8525500B1 (en) * 2008-09-24 2013-09-03 International Rectifier Corporation Control signal generation and power supply circuitry
US8120401B2 (en) * 2008-11-21 2012-02-21 L&L Engineering Llc Methods and systems for digital pulse width modulator
US9739512B2 (en) * 2010-08-09 2017-08-22 Empire Technology Development Llc Control system for thermoelectric devices
US8410819B2 (en) 2010-12-29 2013-04-02 Stmicroelectronics, Inc. Programmable pulse width discriminator
US8854082B2 (en) * 2010-12-29 2014-10-07 Stmicroelectronics, Inc. Deglitcher with programmable hysteresis
WO2012132221A1 (ja) 2011-03-28 2012-10-04 ルネサスエレクトロニクス株式会社 Ｐｗｍ信号生成回路及びプロセッサシステム
CN102324914B (zh) * 2011-09-16 2013-09-18 广东欧珀移动通信有限公司 一种pwm输出控制方法
US8432208B2 (en) * 2011-09-28 2013-04-30 Microchip Technology Incorporated Maintaining pulse width modulation data-set coherency
US8362819B1 (en) * 2011-09-29 2013-01-29 Microchip Technology Incorporated Synchronizing multi-frequency pulse width modulation generators
US8558632B2 (en) 2011-09-29 2013-10-15 Microchip Technology Incorporated Repetitive single cycle pulse width modulation generation
US8472213B2 (en) * 2011-09-29 2013-06-25 Microchip Technology Incorporated Extending pulse width modulation phase offset
US8638151B2 (en) * 2011-09-29 2014-01-28 Microchip Technology Incorporated Variable frequency ratiometric multiphase pulse width modulation generation
US9130817B2 (en) * 2011-12-15 2015-09-08 Intel Corporation Low power transmitter for generating pulse modulated signals
US8653868B2 (en) 2012-06-28 2014-02-18 Intel Corporation Low power data recovery
CN104734474B (zh) * 2013-12-23 2017-07-18 立锜科技股份有限公司 切换式电源供应器及其控制电路与控制方法
US9858902B2 (en) * 2014-03-12 2018-01-02 Brass Roots Technologies, LLC Bit plane memory system
KR102281469B1 (ko) * 2017-04-13 2021-07-27 삼성전기주식회사 저전력 기능을 갖는 고주파 다채널 pwm 제어장치
CN112688672A (zh) * 2019-10-17 2021-04-20 珠海零边界集成电路有限公司 用于生成pwm波的装置和方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE34660E (en) * 1983-07-29 1994-07-12 Burr-Brown Corporation Apparatus and methods for digital-to-analog conversion using modified LSB switching
JPH03131125A (ja) 1989-10-17 1991-06-04 Canon Inc パルス幅変調回路
US4951159A (en) * 1989-10-10 1990-08-21 A.I.T. Corporation Digital modulation technique
KR0122322Y1 (ko) * 1993-11-05 1998-12-01 이종수 펄스폭 변조 발생장치
US5594631A (en) * 1994-04-20 1997-01-14 The Boeing Company Digital pulse width modulator for power supply control
KR960013046B1 (ko) * 1994-05-30 1996-09-25 대우전자 주식회사 펄스폭변조신호 미세조정장치
JP2957493B2 (ja) * 1996-10-21 1999-10-04 日本電気アイシーマイコンシステム株式会社 Ｐｗｍパルス発生回路
KR19980064786A (ko) * 1996-12-30 1998-10-07 스티븐지파밀리 펄스 신호 발생기
US6236427B1 (en) * 1999-04-15 2001-05-22 Hewlett-Packard Company Edge placement device
US6299272B1 (en) * 1999-10-28 2001-10-09 Xerox Corporation Pulse width modulation for correcting non-uniformity of acoustic inkjet printhead
US6201414B1 (en) * 1999-10-28 2001-03-13 Xerox Corporation Pulse width modulation circuit

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100759969B1 (ko) * 2000-12-19 2007-09-18 삼성전자주식회사 플랫 패널 표시 장치
JP2007104769A (ja) * 2005-09-30 2007-04-19 Nec Electronics Corp Ｐｗｍ信号生成装置及びｐｗｍ信号生成方法並びにモータ制御装置及びモータ制御方法
JP2008092670A (ja) * 2006-10-02 2008-04-17 Hitachi Computer Peripherals Co Ltd Ｐｗｍ信号生成回路およびそれを備えた電源装置
JP2009123677A (ja) * 2007-10-24 2009-06-04 Toshiba Lighting & Technology Corp 点灯装置および照明器具
US7696803B2 (en) 2007-12-05 2010-04-13 Nec Electronics Corporation Signal generating circuit
DE102008060426A1 (de) 2007-12-05 2009-06-18 Nec Electronics Corp., Kawasaki Signalerzeugerschaltung
DE102008060426B4 (de) * 2007-12-05 2013-02-07 Renesas Electronics Corporation Signalerzeugerschaltung
JP2010050529A (ja) * 2008-08-19 2010-03-04 Nec Electronics Corp パルス位相差検出回路及びこれを用いたａ／ｄ変換回路
JP2011077791A (ja) * 2009-09-30 2011-04-14 Nec Corp データ伝送システム及び方法、データ送信装置及び受信装置
JP2018160754A (ja) * 2017-03-22 2018-10-11 株式会社豊田中央研究所 出力信号状態変更装置
JP2020108007A (ja) * 2018-12-27 2020-07-09 アダマンド並木精密宝石株式会社 パルス幅変調回路
JP7220401B2 (ja) 2018-12-27 2023-02-10 Ｏｒｂｒａｙ株式会社 パルス幅変調回路
CN111724728A (zh) * 2019-12-27 2020-09-29 北京集创北方科技股份有限公司 信号产生装置、驱动芯片和显示系统
KR20240103244A (ko) * 2022-12-27 2024-07-04 현대오토에버 주식회사 2 스테이지 인버터의 pwm 제어 장치 및 방법
KR102791035B1 (ko) 2022-12-27 2025-04-02 현대오토에버 주식회사 2 스테이지 인버터의 pwm 제어 장치 및 방법

Also Published As

Publication number Publication date
US6658583B1 (en) 2003-12-02
US7017069B2 (en) 2006-03-21
TW469370B (en) 2001-12-21
KR100510333B1 (ko) 2005-08-25
JP3817958B2 (ja) 2006-09-06
US20040070436A1 (en) 2004-04-15
KR20000076863A (ko) 2000-12-26

Similar Documents

Publication Publication Date Title
JP3817958B2 (ja) Ｐｗｍ制御回路、マイクロコンピュータ、及び電子機器
CN100431267C (zh) 用于安排粗细延迟间隔的同步镜像延迟(smd)电路及方法
CN113949378A (zh) 面积小和功耗低的时间数字转换器
JP2014132713A (ja) Ｐｗｍ信号生成回路、プリンタ、及びｐｗｍ信号生成方法
JPWO2010004747A1 (ja) 多相クロック分周回路
JP2004032732A (ja) Ｐｗｍ制御回路、マイクロコンピュータ、及び電子機器
JPH1117531A (ja) デジタル遅延回路及びデジタルｐｌｌ回路
WO2004092751A1 (ja) オートレンジ設定機能つきパルス幅測定装置
JP2007047160A (ja) 調節可能な時間アキュムレータ
JPH10322174A (ja) 周波数逓倍回路
JP3486718B2 (ja) シングルチップマイクロコンピュータ
JP2008523694A (ja) 周波数掃引を生成するためのデジタル周波数シンセサイザおよび方法
JPH1198007A (ja) 分周回路
JP4434277B2 (ja) クロック生成回路およびその使用方法
US7345496B2 (en) Semiconductor apparatus and test execution method for semiconductor apparatus
US6915222B2 (en) Semiconductor integrated circuit including waveform-generating circuit having pulsed waveform-generating function
JPH0850151A (ja) 周波数ー電圧変換装置
JP4556730B2 (ja) クロック生成回路
US20080309373A1 (en) Integrated circuit device and electronic instrument
JPH0727804A (ja) パルス幅測定回路
CN112615589A (zh) 环形振荡器频率调整方法、装置、存储介质及设备
JPH06104740A (ja) 入力信号のエッジ時刻測定回路及びディジタルｐｌｌ装置
JPH06104741A (ja) ディジタルｐｌｌ装置
JP4838060B2 (ja) アナログ波形発生装置
JPH05266685A (ja) 記憶装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050822

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050831

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051031

A25B Request for examination refused [due to the absence of examination request for another application deemed to be identical]

Free format text: JAPANESE INTERMEDIATE CODE: A2522

Effective date: 20060314

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20060427

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060523

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060605

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100623

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110623

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110623

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120623

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130623

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130623

Year of fee payment: 7

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees