JP2000276352A

JP2000276352A - パイプライン保護

Info

Publication number: JP2000276352A
Application number: JP2000062321A
Authority: JP
Inventors: Jean-Louis Tardieux; ルイタルディユジャン
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1999-03-08
Filing date: 2000-03-07
Publication date: 2000-10-06

Abstract

(57)【要約】【課題】パイプラインアーキテクチャにおけるリソース
アクセス間での競合を解消すること【解決手段】パイプライン保護機構は、一組のシャドー
レジスタと、パイプライン段階の間の前記複数のリソー
スのうちの各保護されたリソースに対するアクセスの競
合を予想するためのインターロック回路とを備え、イン
ターロック検出回路の出力端はシャドーレジスタの組に
制御自在に接続されており、第１パイプライン段階から
のデータアイテムをインターロック回路によって予想さ
れるアクセスの競合に応答して、選択されたシャドーレ
ジスタへリダイレクトすることができ、よってプロセッ
サのパイプラインを停止することなくリソースのアクセ
スの競合を解消するように、前記シャドーレジスタの組
が前記プロセッサパイプラインと相互に接続されてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パイプラインプロ
セッサ構造に関し、より詳細には、プロセッサパイプラ
インを競合から保護することに関する。

【０００２】

【従来の技術】一般に、デジタル信号プロセッサ（ＤＳ
Ｐ）またはマイクロプロセッサで見られるような最近の
処理エンジンは、処理性能を改善するためにパイプライ
ンアーキテクチャを使用している。パイプラインアーキ
テクチャとは、１つの段階におけるパイプライン内にお
いて、２つ以上の命令が処理の異なる段階にあるよう
に、異なる段階の命令処理を実行することを意味する。

【０００３】

【発明が解決しようする課題】パイプラインアーキテク
チャは、ある処理をスタートする前に別の命令の処理を
完了する場合よりも高い処理速度を可能にするが、この
アーキテクチャによって複雑さがより増し、これにより
作動時の潜在的な競合が増加する。競合は、例えば第１
の命令がレジスタ上の作動を完了する前に、そのレジス
タまたはそのレジスタの一部に第２の命令がアクセスし
ようと試み、よって第２の命令が無効なデータを受信し
得るよう、リソースアクセス間でこのような競合が生じ
得る。

【０００４】かかる潜在的な競合は「データハザード」
と称されることが多い。起こり得るデータハザードの例
として、例えば次のようなケースがある。

【０００５】-read after write(例えば：ARx=ARy後に^*
ARx=k16が続く） -write after read(例えば：ARx=ARy後にmar(ARy=P16が
続く）) -write after write(例えば：ARx=ARy後にmar(ARx=P16
が続く）)

【０００６】当技術分野では、ハードウェアによるパイ
プライン保護のための種々の技術が知られている。１つ
の例は「スコアボーディング」と称されている。スコア
ボーディングを用いることにより、各レジスタまたはフ
ィールドは、テーブルまたはスコアボードを使用する実
行の位相によりパスしたペンディング中の書き込みおよ
び読み出しを有し得る。しかしながら、かかる方法は取
り扱いが複雑であり、論理のオーバーヘッドの点、従っ
て電力消費量の点でコスト高となる。特にポータブルア
プリケーションまたは引き込み商用電源以外の方法で給
電されるアプリケーション（例えばバッテリーまたはそ
の他の方法で給電されるアプリケーション）のために設
計された処理エンジンでは、かかる方法は望ましくな
い。更にスコアボーディング方法は処理エンジンが大き
い命令セットおよび／またはパラレル処理アーキテクチ
ャを有する場合に扱いにくくなり得る。

【０００７】その他の方法は、読み出し／書き込みキュ
ーイングを使用できる。しかしながら、広範な種類のパ
イプラインフィールドおよび／またはリソースアクセス
のソースがある場合、かかる方法は不適当である。更に
かかる方法は取り扱いが急速に複雑となり、論理のオー
バーヘッドおよび電力消費量の点でコスト高となり得
る。

【０００８】別の方法は、パイプライン内で命令にリソ
ースエンコーディングを添付する方法を用いることがで
きる。しかしながら、かかる方法には上記に類似した欠
点があり得る。

【０００９】多くの異なるタイプのプロセッサが知られ
ており、その一例はマイクロプロセッサである。特定の
用途、例えば移動処理アプリケーションのためにデジタ
ル信号プロセッサ（ＤＳＰ）が広く使用されている。Ｄ
ＳＰは一般に関連するアプリケーションの性能を最適に
し、これを達成するよう構成（アーキテクチャ）されて
おり、これらＤＳＰはより特殊な実行ユニットおよび命
令セットを使用している。特に、移動通信アプリケーシ
ョンのようなアプリケーション（これのみに限定される
わけではない）では、電力消費量をできるだけ小さく維
持しながら、ＤＳＰの性能を次第に高めることが望まし
い。

【００１０】従って、上記従来方法の欠点の問題がな
く、データハザードを回避するよう、パイプライン内で
リソース競合管理に対する異なる方法が求められてい
る。

【００１１】

【課題を解決するための手段】添付した独立請求項およ
び従属請求項には、本発明の特定の好ましい特徴が記載
されている。従属請求項からの特徴と独立請求項の特徴
とを適当に、かつ請求項に明示的に記載されていないよ
うに組み合わせることができる。

【００１２】本発明の特徴によれば、複数のパイプライ
ン段階と、複数のリソースと、パイプライン保護機構と
を備えたプロセッサパイプラインを含む処理エンジンが
提供される。パイプライン保護機構はパイプライン段階
間で複数のリソースのうちの保護された各リソースに対
するアクセスの競合を予想するためのインターロック回
路を含む。このインターロック検出回路の出力は、シャ
ドーレジスタの一組に制御自在に接続されている。プロ
セッサのパイプラインを中止することなく、リソースア
クセスの競合を解消できるよう、インターロック回路に
より予想されるアクセスの競合に応答し、第１パイプラ
イン段階からのデータアイテムを選択されたシャドーレ
ジスタに向け直すことができるように、シャドーレジス
タの組はプロセッサパイプラインに相互接続されてい
る。

【００１３】リソースは、例えばレジスタまたはレジス
タの部品（例えばフィールド）でよい。

【００１４】インターロック回路はインターロック検出
回路を含み、このインターロック検出回路は保護された
すべてのリソースに対するアクセスの競合を予想するよ
うに作動でき、かつ停止ベクトル信号を形成するように
作動できる。この停止ベクトル信号を受信するように、
保留およびフィルタ回路が接続されており、この回路は
停止ベクトル信号に応答し、シャドーレジスタの組から
利用できるシャドーレジスタを選択するように作動でき
る。この保留およびフィルタ回路にはシャドー管理回路
が接続されており、このシャドー管理回路はシャドーレ
ジスタの組に制御自在に送られる出力信号を有する。

【００１５】好ましくはパイプラインに対して決定され
た包括的な仲裁論理からリソースの各々に対する仲裁論
理が誘導される。包括的な関数自体は考えられるすべて
の競合の同時発生を処理できる包括的仲裁論理として集
積回路内に具現化できる。この仲裁論理ブロックの各々
は完全に包括的仲裁関数を具現化できるが、一般には異
なる特殊な形態の包括的仲裁関数を具現化するだけであ
る。この包括的仲裁関数はそれぞれのパイプライン段階
の間で起こり得る潜在的または理論的競合のすべてを論
理的に定義する。実際にモニタ中のパイプライン段階の
すべてにおいて、当該リソースをアクセスすることはで
きないので、理論的な競合のすべてがリソースの各々に
対して物理的に発生する可能性はない。しかしながら、
１つのブロックからそれぞれの仲裁論理ブロックを構成
する場合、包括的関数は個々のリソースに対する論理設
計を簡略化し、一貫性のある性能とテスト性を提供す
る。

【００１６】処理エンジンはパイプラインの段階を制御
するためのパイプライン制御論理を一般に含むことにな
る。このパイプライン制御論理は誘導されるか、または
仲裁論理から出力される停止制御信号を受信するように
接続でき、パイプラインの選択的停止を制御し、リソー
スアクセスの競合を防止するための停止制御信号を形成
するために、各仲裁論理の出力をマージするための出力
マージ論理を設けることができる。

【００１７】アクセス情報をペンディング中のアクセス
に関連付けできる。このアクセス情報は現在のアクセス
にも関連付けできる。当然ながら、パイプラインからの
現在のアクセス情報を受信し、それぞれの保護されてい
るリソースのための現在アクセス情報を誘導するよう
に、現在アクセスデコード段階を接続することができ、
保護されているリソースのための仲裁論理は、この保護
されているリソースのための現在のアクセス情報のみみ
ならず、ペンディング中のアクセス情報も受信するよう
に接続される。

【００１８】処理エンジンはデジタル信号プロセッサ状
とすることができる。またはこの代わりにマイクロプロ
セッサ状、またはパイプラインアーキテクチャを使用す
る他の形態の処理エンジンとすることもできる。この処
理エンジンは集積回路の形態で実現できる。

【００１９】本発明に係わる処理エンジンのための特定
のアプリケーションは、無線通信デバイス、特に低電力
消費量および高い処理性能が必要とされる移動電話のよ
うなポータブル通信デバイスの形態となっている。

【００２０】本発明の別の特徴によれば、処理エンジン
内でパイプラインを保護する方法が提供され、この処理
エンジンは複数のパイプライン段階および複数のリソー
スを備えたプロセッサパイプラインを含む。この方法は
各リソースのためのパイプライン段階間のアクセス競合
を予想するよう、それぞれの保護されたリソースに対
し、別個の仲裁を行う工程と、プロセッサパイプライン
を停止することなく、リソースアクセスの競合を解消す
るよう、予想されるアクセスの競合に応答し、第１のパ
イプライン段階からのデータアイテムを選択されたシャ
ドーレジスタにリダイレクトする工程とを含む。

【００２１】次に、添付図面を参照し、本発明に係わる
特定の実施例を単なる例として説明する。添付図面では
特に説明がない限り、同様な番号は同様な部品を示す。

【００２２】

【発明の実施の形態】本発明は、例えば特殊用途向け集
積回路（ＡＳＩＣ）内に実現されるディジタル信号プロ
セッサ（ＤＳＰ）に特に用いられるが、他の種類のプロ
セッサにも用いられる。本発明によるプロセッサの一例
の基本的構成について以下に説明する。プロセッサ１０
０は、可変命令長（８ビットから４８ビット）のプログ
ラマブル固定小数点ＤＳＰコアであって、コード密度が
高くプログラミングが容易である。構成および命令集合
は、電力消費を低くし、かつ、無線電話や専用の制御タ
スク用のようなＤＳＰアルゴリズムの実行の効率を高め
るように、最適化されている。プロセッサ１００は、エ
ミュレーションおよびコード・デバッグの機能を含む。

【００２３】図１は、本発明の一実施の形態によるディ
ジタル装置１０の概略図である。ディジタル装置は、プ
ロセッサ１００とプロセッサ・バックプレーン２０とを
含む。本発明の特定の例では、ディジタル装置は、特殊
用途向け集積回路（ＡＳＩＣ）で実現されたディジタル
信号プロセッサ装置１０である。簡単のために、図１
は、本発明の実施の形態を理解するのに必要なマイクロ
プロセッサ１００のそれらの部分だけを示す。ＤＳＰの
一般的な構造の詳細は良く知られているので、別の文献
を参照していただきたい。例えば、Frederick Boutaud
らに発行された米国特許第５，０７２，４１８号はＤＳ
Ｐについて詳細に説明しているので、ここに援用する。
Gary Swoboda らに発行された米国特許第５，３２９，
４７１号はＤＳＰを試験しエミュレートする方法につい
て詳細に説明しているので、ここに援用する。マイクロ
プロセッサ技術の当業者が本発明を製作し使用すること
ができるように、本発明の一実施の形態に関するマイク
ロプロセッサ１００の一部の詳細について以下に説明す
る。

【００２４】本発明の態様の恩恵を被ることのできるい
くつかの例示の装置は、ここに援用した米国特許第５，
０７２，４１８号に、特に米国特許第５，０７２，４１
８号の図２から図１８を参照して述べられている。性能
を向上させコストを削減する本発明の態様を組み込んだ
マイクロプロセッサを用いれば、米国特許第５，０７
２，４１８号に述べられた装置を更に改善することがで
きる。かかる装置は、これらに限定されるわけではない
が、工業的プロセス制御，自動車システム，モータ制
御，ロボット制御装置，衛星通信システム，エコー消去
装置，モデム，ビデオ映像装置，音声認識装置，暗号化
されたボコーダ・モデム装置などを含む。図１のマイク
ロプロセッサの種々の構造の特徴の説明および命令の完
全な集合の説明は、本出願人に譲渡された出願番号第０
９／４１０，９７７号（ＴＩ−２８４３３）に述べられ
ているので、これをここに援用する。

【００２５】図１に示すように、プロセッサ１００は、
プロセッサ・コア１０２と、プロセッサ・コア１０２を
プロセッサ・コア１０２の外部にあるメモリ・ユニット
とインターフェースするメモリ・インターフェース・ユ
ニット１０４とを有する中央処理装置（ＣＰＵ）を形成
する。プロセッサ・バックプレーン２０は、プロセッサ
のメモリ管理ユニット１０４が接続されたバックプレー
ン・バス２２を含む。バックプレーン・バス２２には、
命令メモリ２４，周辺装置２６および外部インターフェ
ース２８も接続されている。理解されるように、他の例
では、異なる構成および／または異なる技術を用いて本
発明を実現することができる。例えば、プロセッサ１０
０は、プロセッサ・バックプレーン２０をそこから分離
して、第１の集積回路を形成してもよい。例えば、プロ
セッサ１００は、バックプレーン・バス２２と周辺およ
び外部インターフェースとを支援するバックプレーン２
０から離してその上に取り付けたＤＳＰであってもよ
い。例えば、プロセッサ１００は、ＤＳＰではなくマイ
クロプロセッサでもよいし、また、ＡＳＩＣ技術以外の
技術で実現してもよい。このプロセッサまたはこのプロ
セッサを含むプロセッサを１つ以上の集積回路に実現し
てもよい。

【００２６】図２は、プロセッサ・コア１０２の一実施
の形態の基本構造を示す。図示するように、プロセッサ
・コア１０２のこの実施の形態は、４つの要素、すなわ
ち、命令バッファ・ユニット（Ｉユニット）１０６と３
つの実行ユニットとを含む。実行ユニットは、プログラ
ム・フロー・ユニット（Ｐユニット）１０８と、アドレ
ス・データ・フロー・ユニット（Ａユニット）１１０
と、命令バッファ・ユニット（Ｉユニット）１０６から
復号された命令を実行するとともにプログラム・フロー
を制御し監視するデータ計算ユニット（Ｄユニット）１
１２とである。

【００２７】図３は、プロセッサ・コア１０２のＰユニ
ット１０８，Ａユニット１１０およびＤユニット１１２
をもっと詳細に示す図であり、また、プロセッサ・コア
１０２の種々の要素を接続するバス構造を示す。Ｐユニ
ット１０８は、例えば、ループ制御回路と、ＧｏＴｏ／
分岐制御回路と、反復カウンタ・レジスタや割込みマス
ク，フラグまたはベクトル・レジスタのようなプログラ
ム・フローを制御し監視する種々のレジスタとを含む。
Ｐユニット１０８は、汎用データ書込みバス（ＥＢ，Ｆ
Ｂ）１３０，１３２と、データ読取りバス（ＣＢ，Ｄ
Ｂ）１３４，１３６と、アドレス定数バス（ＫＡＢ）１
４２とに結合されている。また、Ｐユニット１０８は、
ＣＳＲ，ＡＣＢおよびＲＧＤとラベルされた種々のバス
を介してＡユニット１１０およびＤユニット１１２内の
サブユニットに結合されている。

【００２８】図３に示すように、この実施の形態では、
Ａユニット１１０はレジスタ・ファイル３０とデータ・
アドレス生成サブユニット（ＤＡＧＥＮ）３２と算術・
論理演算ユニット（ＡＬＵ）３４とを含む。Ａユニット
・レジスタ・ファイル３０は種々のレジスタを含む。例
えば、１６ビット・ポインタ・レジスタ（ＡＲ０〜ＡＲ
７）と、データ・フローおよびアドレス生成にも用いら
れるデータ・レジスタ（ＤＲ０〜ＤＲ３）とである。ま
た、レジスタ・ファイルは、１６ビット循環バッファ・
レジスタと７ビットのデータ・ページ・レジスタとを含
む。汎用バス（ＥＢ，ＦＢ，ＣＢ，ＤＢ）１３０，１３
２，１３４，１３６の他に、データ定数バス１４０およ
びアドレス定数バス１４２もＡユニット・レジスタ・フ
ァイル３０に結合されている。Ａユニット・レジスタ・
ファイル３０は、それぞれ逆方向に動作する一方向バス
１４４，１４６を介してＡユニットＤＡＧＥＮユニット
３２に結合されている。ＤＡＧＥＮユニット３２は、例
えば処理エンジン１００内のアドレス生成を制御し監視
する１６ビット・Ｘ／Ｙレジスタと係数／スタック・ポ
インタ・レジスタとを含む。

【００２９】Ａユニット１１０は、加算，減算およびＡ
ＮＤ，ＯＲ，ＸＯＲ論理演算子のようなＡＬＵに一般に
関連する機能とともにシフタ機能を含むＡＬＵ３４も含
む。ＡＬＵ３４は、汎用バス（ＥＢ，ＤＢ）１３０，１
３６および命令定数データ・バス（ＫＤＢ）１４０にも
結合されている。ＡユニットＡＬＵは、ＰＤＡバスを介
してＰユニット１０８に結合されて、Ｐユニット１０８
レジスタ・ファイルからレジスタ定数を受ける。ＡＬＵ
３４は、バスＲＧＡ，ＲＧＢを介してＡユニット・レジ
スタ・ファイル３０にも結合されて、アドレスおよびデ
ータ・レジスタの内容を受けるとともに、バスＲＧＤを
介してレジスタ・ファイル３０のアドレスおよびデータ
・レジスタの内容を転送する。

【００３０】本発明の例示の実施の形態によれば、Ｄユ
ニット１１２は、Ｄユニット・レジスタ・ファイル３６
と、ＤユニットＡＬＵ３８と、Ｄユニット・シフタ４０
と、２つの乗算および累算ユニット（ＭＡＣ１，ＭＡＣ
２）４２，４４とを含む。Ｄユニット・レジスタ・ファ
イル３６とＤユニットＡＬＵ３８とＤユニット・シフタ
４０とはバス（ＥＢ，ＦＢ，ＣＢ，ＤＢ，ＫＤＢ）１３
０，１３２，１３４，１３６，１４０に結合され、ま
た、ＭＡＣユニット４２，４４はバス（ＣＢ，ＤＢ，Ｋ
ＤＢ）１３４，１３６，１４０とデータ読取りバス（Ｂ
Ｂ）１４４とに結合されている。Ｄユニット・レジスタ
・ファイル３６は、４０ビット累算器（ＡＣ０〜ＡＣ
３）と１６ビット遷移レジスタとを含む。Ｄユニット１
１２は、４０ビット累算器の他に、発信元レジスタまた
は宛先レジスタとしてＡユニット１１０の１６ビット・
ポインタおよびデータ・レジスタも用いる。Ｄユニット
・レジスタ・ファイル３６は、累積器書込みバス（ＡＣ
Ｗ０，ＡＣＷ１）１４６，１４８を介してＤユニットＡ
ＬＵ３８とＭＡＣ１４２とＭＡＣ２４４とからデー
タを受け、また、累積器書込みバス（ＡＣＷ１）１４８
を介してＤユニット・シフタ４０からデータを受ける。
データは、Ｄユニット・レジスタ・ファイル累積器から
累積器読取りバス（ＡＣＲ０，ＡＣＲ１）１５０，１５
２を介してＤユニットＡＬＵ３８，Ｄユニット・シフタ
４０，ＭＡＣ１４２およびＭＡＣ２４４に読み取ら
れる。ＤユニットＡＬＵ３８およびＤユニット・シフタ
４０は、ＥＦＣ，ＤＲＢ，ＤＲ２およびＡＣＢとラベル
された種々のバスを介してＡユニット１０８のサブユニ
ットにも結合されている。

【００３１】図４を参照すると、３２語の命令バッファ
待ち行列（ＩＢＱ）５０２を含む本発明による命令バッ
ファ・ユニット１０６が示されている。ＩＢＱ５０２
は、８ビット・バイト５０６に論理的に分割された３２
×１６ビットのレジスタ５０４を含む。命令は、３２ビ
ットのプログラム・バス（ＰＢ）１２２を介してＩＢＱ
５０２に到着する。命令は、ローカル書込みプログラム
・カウンタ（ＬＷＰＣ）５３２によって指し示される位
置に３２ビット・サイクルで取り出される。ＬＷＰＣ５
３２は、Ｐユニット１０８にあるレジスタに含まれてい
る。Ｐユニット１０８も、ローカル読取りプログラム・
カウンタ（ＬＲＰＣ）５３６レジスタと、書込みプログ
ラム・カウンタ（ＷＰＣ）５３０レジスタと、読取りプ
ログラム・カウンタ（ＲＰＣ）５３４レジスタとを含
む。ＬＲＰＣ５３６は、命令デコーダ５１２，５１４に
ロードされるべき次の命令のＩＢＱ５０２内の位置を指
し示す。すなわち、ＬＲＰＣ５３６は、デコーダ５１
２，５１４に現在ディスパッチされている命令のＩＢＱ
５０２内の位置を指し示す。ＷＰＣは、プログラム・メ
モリにおけるパイプライン用の次の４バイトの命令コー
ドの開始アドレスを指し示す。ＩＢＱに取り出す度に、
プログラム・メモリからの次の４バイトが命令境界に関
わらず取り出される。ＲＰＣ５３４は、デコーダ５１２
／５１４に現在ディスパッチされている命令のプログラ
ム・メモリのアドレスを指し示す。

【００３２】この実施の形態では、命令は、４８ビット
語で形成され、マルチプレクサ５２０，５２１を介して
４８ビットのバス５１６により命令デコーダ５１２，５
１４にロードされる。当業者には明らかなように、命令
は４８ビット以外で構成された語に形成されてもよく、
本発明は上述した特定の実施の形態に限定されるもので
はない。

【００３３】現在好ましいとされる４８ビット語サイズ
に対して、バス５１６は、並列に実行される任意の１命
令サイクル中に最大２命令（デコーダ当たり１命令）を
ロードすることができる。命令の組合せは、４８ビット
のバスに適合する任意の書式（８，１６，２４，３２，
４０および４８ビット）の組合せでよい。１サイクル中
に１命令だけをロードする場合は、デコーダ２５１４
よりデコーダ１５１２の方を優先してロードする。次
に、各命令が、それらを実行するとともに、命令または
操作が実行されるべきデータをアクセスするために、各
機能ユニットに送られる。命令デコーダに渡される前
に、命令はバイト境界上で整列される。整列は、その復
号中に前の命令に対して得られた書式に基づいて行われ
る。バイト境界との命令の整列に関連する多重化はマル
チプレクサ５２０，５２１で行われる。

【００３４】２つの命令の一方が並列イネーブル・ビッ
トを持つ場合は、２つの命令を並列に入れることができ
る。かかる種類の並列方式を支援するハードウエアを並
列イネーブル機構と呼ぶ。同様に、２つの命令が両方と
も間接モードで単一データ・メモリ・アクセス（Ｓｍｅ
ｍまたはｄｂｌ（ｌｍｅｍ））を行う場合は、２つの命
令を並列に入れることができる。かかる種類の並列方式
を支援するハードウエアをソフト二重機構と呼ぶ。

【００３５】プロセッサ・コア１０２は７段階のパイプ
ラインにより命令を実行する。その各段階について、表
１と図５を参照して以下に説明する。どこ（Ａユニット
かＤユニット）で実行するかに関わらず、７段階のパイ
プラインによりプロセッサ命令を実行する。本発明の一
態様によれば、プログラム・コード・サイズを小さくす
るために、ＣコンパイラはＡユニットでの実行のために
できるだけ多くの命令をディスパッチするので、Ｄユニ
ットは、電力を節約するために電源を切られてもよい。
このため、Ａユニットは、メモリ・オペランドで実行さ
れる基本的動作を支援する必要がある。

【００３６】

【表１】

【００３７】パイプラインの第１段階は、事前取出し
（Ｐ０）段階２０２であり、この段階中では、メモリ・
インターフェース１０４のアドレス・バス（ＰＡＢ）１
１８上にアドレスを表明することによって、次のプログ
ラム・メモリ位置がアドレスされる。次の段階の取出し
（Ｐ１）段階２０４では、プログラム・メモリが読み取
られ、メモリ・インターフェース・ユニット１０４から
ＰＢバス１２２を介してＩユニット１０６が満たされ
る。事前取出しおよび取出し段階は、他のパイプライン
段階から切り離されており、事前取出しおよび取出し段
階中はパイプラインに割り込んで、連続したプログラム
・フローを中断するとともに、プログラム・メモリ内の
別の命令（例えば、分岐命令）を指し示すことができ
る。

【００３８】次に、第３段階の復号（Ｐ２）段階２０６
では、命令バッファ内の次の命令がデコーダ５１２／５
１４にディスパッチされ、命令が復号されるとともにそ
の命令を実行する実行ユニット（例えば、Ｐユニット１
０８，Ａユニット１１０またはＤユニット１１２）にデ
ィスパッチされる。復号段階２０６は、命令の種類を示
す第１の部分と命令の書式を示す第２の部分と命令用の
アドレス指定モードを示す第３の部分とを含む命令の少
なくとも一部を復号することを含む。次の段階はアドレ
ス（Ｐ３）段階２０８であり、そこでは、命令で用いら
れるべきデータのアドレスが計算されるか、命令がプロ
グラムの分岐またはジャンプを必要とする場合は新しい
プログラム・アドレスが計算される。各計算はＡユニッ
ト１１０またはＰユニット１０８でそれぞれ行う。

【００３９】アクセス（Ｐ４）段階２１０では、読取り
オペランドのアドレスが生成され、また、そのアドレス
がＹｍｅｍ間接アドレス指定モードでＤＡＧＥＮＹオ
ペレータで生成されているメモリ・オペランドが、間接
的にアドレスされたＹメモリ（Ｙｍｅｍ）から読み取ら
れる。パイプラインの次の段階は、そのアドレスがＸｍ
ｅｍ間接アドレス指定モードでＤＡＧＥＮＸ内でまた
は係数アドレス・モードでＤＡＧＥＮＣオペレータで
生成されているメモリ・オペランドが読み取られる読取
り（Ｐ５）段階２１２である。命令の結果が書き込まれ
るべきメモリ位置のアドレスが生成される。

【００４０】最後は、Ａユニット１１０またはＤユニッ
ト１１２のいずれかで命令が実行される実行（Ｐ６）段
階２１４である。次に、その結果がデータ・レジスタす
なわち累算器に記憶されるか、読取り／変更／書込み命
令用のメモリに書き込まれる。更に、シフト操作が、実
行段階中に累算器でデータについて行われる。プロセッ
サ１００のパイプラインは保護されている。これによ
り、ＮＯＰ命令が待ち時間の要求を満たすために挿入さ
れる必要がなくなるので、Ｃコンパイラ性能が大幅に向
上する。また、これにより、前の生成プロセッサから後
の生成プロセッサへのコード変換が非常に容易になる。

【００４１】プロセッサ１００で用いられるパイプライ
ン保護の基本的規則は、次の通りである。実行中の読取
りアクセスが終了する前に書込みアクセスが開始され、
かつ、両方のアクセスが同じ資源を共用する場合は、追
加のサイクルが挿入されて、書込みを完了させ、更新さ
れたオペランドで次の命令を実行することができるよう
にするが、エミュレーションについては、単一ステップ
・コード実行がフリーランニング・コード実行と全く同
様に行われなければならない。

【００４２】パイプライン・プロセッサの動作の基本的
原理について、図５を参照して以下に説明する。図５か
ら分かるように、第１の命令３０２では、連続するパイ
プライン段階が時間Ｔ₁〜Ｔ₇の間に実行される。各時間
は、プロセッサ・マシン・クロックの１クロック・サイ
クルである。第２の命令３０４は、時間Ｔ₂にパイプラ
インに入ることができる。なぜなら、前の命令はすでに
次のパイプライン段階に移っているからである。命令３
（３０６）では、事前取出し段階２０２が時間Ｔ₃に起
こる。図５から分かるように、第７段階のパイプライン
では、７命令全部を同時に処理することができる。７つ
の命令３０２〜３１４全部に対して、図５は、時間Ｔ₇
で処理中であるそれらすべてを示す。このような構造
は、命令の処理に並列形式を付加する。

【００４３】図６に示すように、本発明のこの実施の形
態は、２４ビットのアドレス・バス１１８および３２ビ
ットの双方向データ・バス１２０を介して外部プログラ
ム記憶ユニット１５０に結合されているメモリ・インタ
ーフェース・ユニット１０４を含む。また、メモリ・イ
ンターフェース・ユニット１０４は、２４ビットのアド
レス・バス１１４および双方向の１６ビットのデータ・
バス１１６を介してデータ記憶ユニット１５１に結合さ
れている。メモリ・インターフェース・ユニット１０４
は、３２ビットのプログラム読取りバス（ＰＢ）１２２
を介してマシン・プロセッサ・コア１０２のＩユニット
１０６にも結合されている。Ｐユニット１０８，Ａユニ
ット１１０およびＤユニット１１２は、データ読取りお
よびデータ書込みバスとこれに対応するアドレスバスと
を介してメモリ・インターフェース・ユニット１０４に
結合されている。Ｐユニット１０８はプログラム・アド
レス・バス１２８に更に結合されている。

【００４４】より詳しく述べると、Ｐユニット１０８
は、２４ビットのプログラム・アドレス・バス１２８と
２つの１６ビットのデータ書込みバス（ＥＢ，ＦＢ）１
３０，１３２と２つの１６ビットのデータ読取りバス
（ＣＢ，ＤＢ）１３４，１３６とを介してメモリ・イン
ターフェース・ユニット１０４に結合されている。Ａユ
ニット１１０は、２つの２４ビットのデータ書込みアド
レス・バス（ＥＡＢ，ＦＡＢ）１６０，１６２と２つの
１６ビットのデータ書込みバス（ＥＢ，ＦＢ）１３０，
１３２と３つのデータ読取りアドレス・バス（ＢＡＢ，
ＣＡＢ，ＤＡＢ）１６４，１６６，１６８と２つの１６
ビットのデータ読取りバス（ＣＢ，ＤＢ）１３４，１３
６とを介してメモリ・インターフェース・ユニット１０
４に結合されている。Ｄユニット１１２は、２つのデー
タ書込みバス（ＥＢ，ＦＢ）１３０，１３２と３つのデ
ータ読取りバス（ＢＢ，ＣＢ，ＤＢ）１４４，１３４，
１３６とを介してメモリ・インターフェース・ユニット
１０４に結合されている。

【００４５】図６は、１２４でＩユニット１０６からＰ
ユニット１０８への命令の受け渡し、例えば分岐命令を
送ることを表す。また、図６は、１２６および１２８で
Ｉユニット１０６からＡユニット１１０およびＤユニッ
ト１１２へのデータの受け渡しを表す。

【００４６】図７に示すように、プロセッサ１００は統
一プログラム／データ空間の周りに組織化されている。
プログラム・ポインタは、内部では２４ビットであっ
て、バイトアドレス指定機能を持つが、プログラムの取
出しが常に３２ビット境界で行われるので２２ビットの
アドレスだけがメモリに送られる。しかし、例えばソフ
トウエア開発のためのエミュレーション中は、ハードウ
エア区切り点を実現するために全２４ビットのアドレス
が与えられる。データ・ポインタは７ビットの主データ
・ページで拡張された１６ビットであり、語アドレス指
定機能を有する。

【００４７】ソフトウエアは最大３主データ・ページを
次のように定義する。・ＭＤＰ直接アクセス間接アクセスＣＤＰ・ＭＤＰ０５ − 間接アクセスＡＲ［０〜５］・ＭＤＰ６７ − 間接アクセスＡＲ［６〜７］スタックは、維持されて、主データ・ページ０に常駐す
る。ＣＰＵメモリ・マップ・レジスタは全てのページか
ら見える。プロセッサ１００の種々の態様を表２に要約
する。

【００４８】

【表２】

【００４９】パイプラインが作動する上での問題は、異
なる命令が１つの同じリソースにアクセスしなければな
らないことである。第１の命令がリソース、例えば一部
のレジスタ、例えばレジスタのフィールドを変更するよ
うに作動し、次に第２命令がそのリソースにアクセスし
なければならないことが極めて多い。第１命令の処理が
完了した時にしか第２命令の処理は開始しないように、
これら命令を別個に処理した場合、このことによって競
合は生じない。しかしながら、パイプラインアーキテク
チャでは対策を講じない場合、第１命令がリソースへの
アクセスを終了する前に第２命令がこのリソースにアク
セスする可能性がある。

【００５０】かかる潜在的な競合は「データハザード」
と称されることが多く、可能性のあるデータハザードの
例は、例えば次のケースがある。

【００５１】-Read after Write(例えば：ARx=ARy後に^*
ARx=k16が続く） -Write after Read(例えば：ARx=ARy後にmar(ARy=P16が
続く）) -Write after Write(例えば：ARx=ARy後にmar(ARy=P16
が続く）)

【００５２】図８Ａは、ＲｅａｄＡｆｔｅｒＷｒｉｔｅ
（ＲＡＷ）のためのパイプライン保護動作の一例を示
す。ステップ６００はレジスタＡＲ１上での実行段階
（ＥＸＥ）において第１命令によって実行される書き込
み（例えばＡＲ１＝ＡＲ０＋Ｋ１６）を示し、ステップ
６０２はＡＲ１上でのアドレス段階（ＡＤＲ）で実行さ
れる読み出し（例えばＡＣ０＝＊ＡＲ１）を示す。パイ
プライン保護動作（６０４）は、６１２にてＡＲ１への
書き込みを実行した後に、新しいＡＲ１値が利用でき、
６１４でアドレス段階のための停止が緩和（除去）され
るまで、６１０では読み出しのためのアドレスが発生さ
れない（ＡＲ１の読み出しは有効ではない）よう、アド
レス段階のための停止６０６を設定することを含む。

【００５３】図８Ｂは、ＲｅａｄＡｆｔｅｒＷｒｉｔｅ
（ＲＡＷ）のためのパイプライン保護動作の別の例を示
す。ステップ６２０はレジスタＡＲ０上での実行段階
（ＥＸＥ）において第１命令によって実行される書き込
み（例えばＡＲ０＝ＡＣ０＋Ｋ１６）を示す。ステップ
６２２はＡＲ０上で読み出し段階（ＲＡ）において実行
される読み出し（例えばＣｏｎｄｉｔｉｏｎＲｅａｄ
／ＭｅｍｏｒｙＭａｐｐｅｄＲｅｇｉｓｔｅｒ（Ｍ
ＭＲ）の読み出し）を示す。パイプライン保護動作（６
２４）は予想によるアクセス段階（ＡＣＣ）のための停
止６２６の設定を含み、よって６２８でアドレスおよび
リクエストがアクティブ状態に維持され、６３０でＡＣ
０上の書き込みが実行され、アクセス段階の停止が緩和
（除去）され、６３２でＣｏｎｄｉｔｉｏｎ／ＭＭＲの
新しい値を利用できる。これとは異なり、アクセス段階
の代わりに６３０にて読み出し段階中に停止を挿入でき
る。

【００５４】図９はＷｒｉｔｅＡｆｔｅｒＷｒｉｔｅ
（ＷＡＷ）のためのパイプライン保護動作の一例を示
す。ステップ６４０はレジスタＡＲ１での実行段階（Ｅ
ＸＥ）における第１命令によって実行される書き込み
（例えばＡＲ１＝ＡＲ０＋Ｋ１６）を示し、ステップ６
４２はＡＲ１上のアドレス段階（ＡＤＲ）において実行
される書き込み（例えばＡＣ０＝＊ＡＲ１＋）を示す。
パイプライン保護動作（６４４）はアドレス段階のため
の停止６４６の設定を含み、よって６５０においてＡＲ
１への第１の書き込みが実行された後に、新しいＡＲ１
値が利用でき、６５２にてアドレス段階のための停止が
緩和（除去）されるまで、６４８ではＡＲ１での第２の
書き込みのためのアドレスは発生されない（ＡＲ１への
書き込みは許可されない）。

【００５５】図１０ＡはＷｒｉｔｅＡｆｔｅｒＲｅａｄ
（ＷＡＲ）のためのパイプライン保護動作の一例を示
す。ステップ６６０はレジスタＡＲ３での実行段階（Ｅ
Ｘ）における第１命令によって実行される読み出し（例
えばＡＣ２＝ＡＲ３＋Ｋ８）を示す。ステップ６６２は
ＡＲ３上でのアドレス段階（ＡＤＲ）において実行され
る書き込み（例えば＊ＡＲ３＋ＤＲ０）を示す。パイプ
ライン保護動作（６６４）はアドレス段階のための停止
６６６の設定を含み、よって６７０でＡＲ３の読み出し
が実行され、６７０で、同じ段階中にＡＲ３の書き込み
が許可されるまで、６６８ではＡＲ３への書き込みのた
めのアドレスは発生されない（ＡＲ３への書き込みは許
可されない）。読み出しはＡＲ３の古い値を取り込むの
で、６７０における同じ段階でＡＲ３の読み出しおよび
書き込みを実行できる。アドレス段階のための停止は６
７２で緩和（除去）される。

【００５６】図１０ＢはＷｒｉｔｅＡｆｔｅｒＲｅａｄ
（ＷＡＲ）のためのパイプライン保護動作の別の例を示
す。ステップ６８０はレジスタＡＲ３での読み出し段階
（ＲＤ）における第１命令によって実行される読み出し
（例えばＣｏｎｄｉｔｉｏｎまたはＭＭＲ）を示す。ス
テップ６８２はＡＲ３上でのアドレス段階（ＡＤＲ）に
おいて実行される書き込み（例えば＊ＡＲ３＋ＤＲ０）
を示す。パイプライン保護動作（６８４）はアドレス段
階のための停止６８６の設定を含み、よって６９０でＡ
Ｒ３の読み出しが実行され、ＡＲ３の書き込みが許可さ
れ、アドレス段階のための停止が緩和（除去）されるま
で、６８８ではＡＲ３への書き込みのためのアドレスは
発生されない（ＡＲ３への書き込みは許可されない）。

【００５７】図１１はパイプラインの可能性のあるリソ
ースアクセスの競合のすべての包括的仲裁関数の定義を
決定するために採用された方法の略図である。この包括
的仲裁関数は各仲裁論理の設計を支持し、簡略化する抽
象的概念であり、この設計のすべては包括的関数の特殊
な形態としてすべて実現できる。包括的仲裁関数が埋め
込まれる論理も処理エンジンに含めることができる。こ
の包括的仲裁関数は回路設計の終了時の回路検査を助け
ることもできる。本実施例の内容では説明しないが、こ
の方法は他のプロセッサアーキテクチャにも使用でき
る。

【００５８】図１１を参照すると、初期ステップ（１）
において、処理エンジンの組織（７００）の全体はレジ
スタのグループ、すなわちレジスタファイル（例えば７
０２、７０４、７０６）に分割されている。本例では、
プログラムユニット、すなわち制御フロー（ＣＦ）、デ
ータユニット（ＤＵ）およびアドレスユニット（ＡＵ）
に対して３つのレジスタファイルが存在している。これ
らレジスタファイルの各々は多数のレジスタＮ（ｉ）
（例えば７０８、７１０、７１２）を含む。これらレジ
スタは保護すべきリソースを形成でき、全体のレジスタ
を保護するだけでなく、または全体のレジスタを保護す
る代わりにレジスタ（例えば７１４、７１６、７１８）
の一部（またはこれらレジスタ内のフィールド）を保護
することが望ましい。図１１は、リソースの粒度のこの
ような定義を示す。従って、保護されたリソースは、例
えばレジスタまたはレジスタ内のフィールドでよい。

【００５９】保護された各リソースに対し、ステップ２
で可能性のある最悪のリソースの利用の分析が誘導され
る。異なる命令は、例えばリソースとの間の読み出しお
よび書き込みの異なる方法を提供する。レジスタフィー
ルド７１４に関し、図１１に示されるように、そのリソ
ースに対して読み出し／書き込み動作を実行できる、７
２０に示されたパイプライン段階は、段階Ｐ３、Ｐ５お
よびＰ６となっている。換言すれば、このリソースに対
する最悪ケースのリソースの利用はパイプライン段階Ｐ
３、Ｐ５およびＰ６に関係するものである。実行段階の
点で上記アクセスを分類することができる。

【００６０】５つの命令Ｉ１、Ｉ２、Ｉ３、Ｉ４および
Ｉ５に対し、７２２に示されるように、命令の実行オー
バーラップを検討するよう、ステップ３ではパイプライ
ン深さ（例えばここではパイプライン段階Ｐ２、Ｐ３、
Ｐ４、Ｐ５およびＰ６）を考慮しなければならない。

【００６１】図１２における矢印が示すように、潜在的
なすべてのデータハザードを検討する。この図は、パイ
プラインの異なる段階における潜在的な競合を示す略図
であり、４つの命令Ｉ０、Ｉ１、Ｉ２、Ｉ３およびＩ４
の各々に対する図５の５つの段階Ｐ２〜Ｐ６を示す。

【００６２】見つけられるデータハザードを検討するこ
とから、図１３に示されるように、包括的仲裁関数を誘
導できる。この包括的仲裁関数は現在のアクセスとペン
ディング中のアクセスとの関係を定めるものである。パ
イプラインの選択的な停止を制御し、データハザードを
回避するために、この包括的仲裁関数を使用できる。包
括的論理はパイプラインに対するすべての潜在的なリソ
ースアクセスの競合を示しており、図１２に略図で示さ
れている潜在的な競合の問題を分析することから、競合
を生じやすい次の信号を識別できる。

【００６３】 a: current read stage P3 b: pending(stage P4)read stage P6 c: pending(stage P4)read stage P5 d: current read stage P5 e: pending(stage P5)read stage P6 f: current read stage P6 1: current write stage P3 2: pending(stage P4)write stage P6 3: pending(stage P4)write stage P5 4: pending(stage P5)write stage P6 5: current write stage P5 6: current write stage P6

【００６４】これら信号を解読し、ＡＤＲ（Ｐ３）段階
を停止させるための信号ｓｔｏｌ−ｓｔａｇｅ４および
ＡＣＣ（Ｐ４）段階を停止させるための信号ｓｔｏｌ−
ｓｔａｇｅ５を形成するための論理が、図１３に示され
ている。図１３には信号「ｄ」および「ｆ」が示されて
いないことが理解できよう。しかしながら、ペンディン
グ中の信号「ｂ」および「ｅ」の使用を予想することに
よって７段階の読み出しに関連するすべての潜在的な競
合を解消できるので、これら信号は必要ではない。従っ
て、これらに関連する競合は既に予想可能となっている
ので、これら信号を図１３に表示する必要はない。

【００６５】従って、一般的には包括的関数は多数の変
数オペランドを有し、各仲裁論理はより低い程度の縮
退、すなわち固定された包括的関数内の変数である多数
のオペランドを有する包括的関数の特殊な形態、または
サブセットとなることが理解できよう。

【００６６】一旦包括的仲裁関数を決定すれば、包括的
仲裁関数の特殊な形態としてすべて定義できる仲裁論理
ブロックの各々の回路設計を実現するのに、この包括的
仲裁関数を使用できる。個々のリソースの仲裁論理には
完全な包括的形態は不要である。その理由は、リソース
の各々に対しては一般に包括的仲裁関数によって考えら
れる競合の一部が発生することは不可能となるからであ
る。

【００６７】すべての考えられる競合の同時発生から完
全に保護したい場合、処理エンジンには包括的仲裁関数
を具現化する包括的仲裁論理を設けるだけでよい。

【００６８】図９、１０Ａおよび１０Ｂを参照して、本
発明の別の特徴について説明する。スコアボーデイング
またはキューイングのような書き込みサイクルのための
ダイナミックな再オーダリング方法を使用することは、
本実施例のマイクロプロセッサでは困難である。その理
由は、命令実行順序を変えることができるようにするに
は、発生される命令のフルなリソースの使用法を知らな
ければならないからである。この実施例では、間接アド
レスを通して命令によって任意のレジスタにアクセスで
きる。このアドレスは段階５だけからハードウェアによ
って知ることができる（使用することができる）。従っ
て、アドレス指定モードを有するほとんどの命令は、再
オーダーすることはできない。しかしながら、インター
ロック停止ペナルティを最小にするのに、別の技術を使
用できることが判っている。本発明の１つの特徴によれ
ば、本明細書に開示されている技術は、フリーの時にシ
ャドーレジスタの一組への競合する書き込みの宛て先を
ダイナミックにリダイレクトし、よって競合が防止され
るよう、段階４から先の段階への実際の宛て先書き込み
を遅延する。

【００６９】一実施例では、この方法は図１０Ａおよび
１０Ｂに示されるように、読み出し後の書き込み（ＷＡ
Ｒ）の競合および図９に示されるように書き込み後の書
き込み（ＷＡＷ）の競合専用となっている。この技術
は、レジスタファイルをサブセットまたはマイクロプロ
セッサ内のレジスタのすべての組に対する停止ペナルテ
ィを減少させるのに使用できる。レジスタのサブセット
だけを選択した場合、マイクロプロセッサで実行される
アプリケーションコードを解析することによって、スタ
ック内のシャドーレジスタの数を決定できる。同様に、
このスタックを有利に形成するレジスタのサブセットを
競合がどこにあるのか、およびどのぐらいの頻度で生じ
るのかを定めるアプリケーションコードを研究すること
によって得ることができる。

【００７０】図１４は、本発明の特徴に係わる、遅延さ
れた書き込みを行うためのシャドーレジスタ１４００お
よび制御回路を示すブロック図である。基本的にはこの
論理は３つのサブセット、すなわちインターロック検出
ユニット１４０２と、保存およびフィルタリングユニッ
ト１４０４と、シャドー管理ユニット１４０６から成
る。

【００７１】インターロック検出ユニット１４０２は遅
延された書き込みを実行することによって解消できる停
止を識別するための改良点を有する、図１３に類似した
仲裁回路を含む。各仲裁論理は停止信号および停止信号
（ワースト信号）の予測される長さ（サイクル）を発生
する。ＳＭ−ユニットからの転送信号を通して遅延され
た書き込みを考慮する。本発明の別の特徴によれば、読
み出し再命令機構によりこの論理によって書き込み後の
読み出し（ＲＡＷ）の従属性が加えられることはない。

【００７２】保留およびフィルタリングユニット１４０
４は競合書き込み信号を受信するためにシャドーレジス
タスタック１４００からの自由シャドーレジスタを選択
する。このユニットは、（キャリールックアヘッド加算
器（ＣＬＡ）タイプのアーキテクチャを使用する）Ｋ個
のカスケード接続された高速フィルタと宛て先／停止−
長さエンコーディング回路（ここでＫはシャドーレジス
タの数である）から成る。

【００７３】シャドー管理ユニット１４０６は、宛て先
および停止長さ情報を受信し、かつセーブする。このユ
ニットは書き込み１４１０を再命令し、シャドー内容を
宛て先１４１０にスワップし、読み出し１４１２を再命
令するようレジスタファイル８３２のための制御信号を
発生する。パイプラインおよび制御回路８２０からは段
階４〜７からのすべての停止を識別する停止信号１４３
０が受信され、パイプラインのペースとの同期状態を維
持する。

【００７４】レジスタファイル８３２には、多重化デー
タバスを備えたシャドーレジスタ１４００の一組が含ま
れる。マージ回路１４４０はダイレクト停止信号１４４
１およびフィルタリングされた停止信号１４４２を受信
し、パイプラインを停止させるよう、パイプライン制御
回路８３０へ送られる停止信号１４４３を形成する。ダ
イレクト停止信号１４４１は遅延された書き込みによっ
て解消できない停止を示し、フィルタリングされた停止
信号１４４２は空のシャドーレジスタが利用できないこ
とを除けば解消できたはずの停止を示す。

【００７５】図１５は、図１４の遅延された書き込みの
ための仲裁回路の略図である。基本的には仲裁回路関数
は図１３に示されている関数と同じであるが、ＲＡＷ競
合からＷＡＷ、ＷＡＲを区別し、１、２または３サイク
ルの停止長さを差分化するよに分割されている点が異な
る。ＲＡＷ競合は簡単な停止によって解消されるので直
接第２レベルのマージ論理へ送られる。ダイレクト停止
信号１４４１ａおよび１４４１ｂはＲＡＷ競合に対して
アサートされる。フィルタユニット１４０４には停止ベ
クトル１４５０および長さ符号化信号１４５１が送ら
れ、ＷＡＷまたはＷＡＲ競合が検出されたことを表示す
る。停止仲裁回路には次の別の信号が送られる。

【００７６】 7: pending stage 3 for stage 6 8: pending stage 3 for stage 5 9: pending stage 5 for stage 6 10: current write from shadow register 追加信号７〜９によって再命令読み出しから生じる停止
を中止できる。信号１０によって遅延された書き込みか
ら生じるＷＡＷ競合を検出することが可能となる。

【００７７】図１６は、例えば図１４のパイプライン８
２０のために図１５の仲裁回路を使用するインターロッ
ク制御機構１４０２のための構造例のブロック略図であ
る。他のパイプライン、例えば、図３０のパイプライン
８５０のための同一構造を有し得ることが理解できよ
う。更に停止管理を行うのに命令パイプライン自体が使
用されているので、停止管理に対してはメモリ要素（読
み出し／書き込みキュー）が設けられていることが理解
できよう。例えば、２つの連続する命令の間でのパイプ
ラインの段階Ｐ３から段階Ｐ６までの書き込み後の書き
込み競合は、（段階Ｐ３で）３サイクルの停止を発生す
べきである。実際に、インターロック論理は（段階Ｐ３
で）３×１サイクルの連続する停止を発生する。

【００７８】図１６は下記のレベルを含むハザード検出
のための一定の並列構造を示す。

【００７９】第１レベルは（ペンディングアクセスまた
は現在アクセスからの）基本デコーダ８８２を含む。こ
れらデコーダはペンディング中の信号に使用されること
を除けば、レジスタファイル内のデコーダ８８０と同一
である。このデコーダ論理はそれぞれの保護されたリソ
ースのためのアクセス情報を誘導するために、少なくと
も選択されたパイプライン段階からのアクセス情報に応
答する。デコーダ８８２はペンディング中のアクセス情
報をデコードするように働き、デコーダ８８０は現在ア
クセスをデコードするように作動できる。

【００８０】第２レベルは各保護用レジスタのための
（仲裁関数の意味での）等価的信号をマージする段階８
８４を含む。このようなマージは、例えば図１３に示さ
れるような論理を使ってＯＲゲートにおいてこれら信号
をＯＲ演算することによって達成される。現在アクセス
のためのデコーダ８８０の出力は、マージ論理８８３に
おいてマージされ、次にマージ論理８８４へ供給され、
この論理でペンディングアクセスのためのデコーダ８８
２の出力とマージされる。

【００８１】第３レベルは保護用レジスタと同じ数の組
の仲裁論理８８６から成る。この仲裁論理は、図１５に
示される仲裁関数から、この関数への入力信号に従って
抽出され（すなわちこの関数は図１５の仲裁論理のサブ
セットを形成する）、各レジスタアクセストレースへ印
加（低減）される。レジスタアクセストレースはアクセ
ス／位相を指定する着信信号から形成される。各仲裁回
路１６００ａはｓｔａｌｌ＿ｓｔａｇｅ４信号１６５０
ａおよび長さ符号化信号１６５１ａを出力する。従っ
て、検出中の、ターゲットレジスタの数に等しい数のビ
ットＴを有する停止ベクトルが形成される。

【００８２】第４レベルは、例えばＯＲゲートを使用す
るすべての仲裁結果の単なるマージ１４４０（図１４）
である。仲裁論理の各セットは（段階３および／または
４において）２つまでの停止を発生する。同じ段階のす
べての停止は共にマージされる。これらマージされた出
力信号は停止制御信号１４４３としてパイプラインの選
択的停止を制御するための、関連するパイプライン制御
論理へ供給される。

【００８３】停止制御信号１４４４は現在アクセス制御
のためのレジスタアクセス制御論理８９０へ供給され
る。有利なことに、本実施例では停止ペナルティの低減
が実行されるので、遅延書き込みによって解消されない
競合だけが適当なパイプラインの停止、すなわちより低
い段階のフリーズおよび次の段階におけるバブル挿入を
生じさせる。

【００８４】仲裁論理は論理的な再使用の結果、ハード
ウェアが比較的簡単である。論理的再使用とは、仲裁論
理が（以前提案された仲裁目的のための新しいキューを
形成するのではなく）現在ある主パイプライン８２２〜
８２８のキューからのタッピングを使用し、実施例では
マージ論理８８３を通し、デコーダ８８０からの結果も
使用することを意味する。従って、仲裁論理ブロックの
ために必要なハードウェアの付加的量は大幅に低減され
る。ＤＳＰ集積回路としての実施例を特定のハードウェ
アで実現する際には、すべての仲裁論理は全ＣＰＵ面積
の２％未満しかカバーしない。これと対照的に、論理的
再使用を用いない場合、匹敵するレベルのパイプライン
保護をするのに必要な論理に必要とされるチップ面積は
少なくとも数倍以上、恐らくはマグニチュードより広い
面積となる。

【００８５】処理エンジンのハードウェア設計をソフト
ウェアで検査する段階では、包括的仲裁関数の概念を更
に活用できる。一般に、ＣＰＵ、その命令セットおよび
アーキテクチャの複雑さのために、パイプライン処理エ
ンジンハードウェアのためのすべてのテストパターンを
発生することは、多大な企てとなり得る。テストパター
ンは予め指定された基準を参考に定義する必要がある。
この基準の使用は極めて労力がかかることがある。本設
計を用いることにより、包括的関数を従来の命令セット
のレイテンシーテーブルに関連する基準として使用し
て、関数テストパターン発生器を作成できる。これによ
り、テストパターン発生器の作成が簡略化されるが、そ
の理由は、テスト範囲は包括的関数によって考えられる
可能な競合に限定できるからである。テストパターン発
生器は直接包括的関数に従うので、ハードウェア設計テ
ストのプロセスはより迅速となるだけでなく、よりシス
テマティックになり、良好なカバー範囲を保証する。

【００８６】図１７は、図１４の３つのシャドーレジス
タのための保留およびフィルタ回路１４０４のブロック
図である。このユニットは、停止ベクトル信号１７５０
を介して停止（ＷＡＲ−ＷＡＷ）を受信し、そのうちの
Ｋ（Ｋはフリーシャドーレジスタ内への書き込みを再命
令することにより解消すべき０〜３となり得る）を選択
する。このシャドーレジスタは競合を解消し（長さ情報
によって知られる）、次に、正しい宛て先レジスタに書
き込むまで、シャドーレジスタはこの値を維持する。停
止レジスタが選択されていると、対応する宛て先コード
１４６２および停止長さｃｙ（）が符号化され、ＳＭＵ
１４０６へ送られる。この選択された停止信号は次のフ
ィルタ段階へ送られる前に停止ベクトル１４５０から繰
り出される。（シャドーと同じ数の）すべてのフィルタ
１７００（ｎ）の後で、フィルタリングされた停止ベク
トルは第２レベルのマージ１４４０へ送られ、シャドー
レジスタがビジー状態であるか、または一度に４つ以上
の競合が存在する場合、停止動作を発生する。他の実施
例はこれより多いか、または少ないシャドーレジスタを
有することができ、従ってこのケースではＫが選択され
る。

【００８７】各符号化器１７１０ａ〜ｃは、Ｒ［Ｎ：
０］ベクトルからの宛て先コード（実際のターゲット書
き込み命令）を発生する。次の表３は真理表である。

【００８８】

【表３】表３：シャドー宛て先コード符号化表

【００８９】本実施例では、この方法はシャドーレジス
タの数を最小にするよう、補助レジスタおよびデータレ
ジスタのようなレジスタの縮小ベンチをターゲットとす
る。図１６では、８ビットの停止ベクトルが形成される
ように８つのターゲットレジスタに対し８個の仲裁回路
１６００が設けられている。フィルタリングはシリアル
化されるので、高速装置を使用すると有利である。

【００９０】次のように、Ｓ［ｉ］：入力停止ベクトルのｉ番目のビットＣ［ｉ］：ｉ番目のビットまで伝搬するフィルタ係数
ｃｏｅｆｆ（ｎ）、（Ｃ［０］＝シャドーがフリーの場
合１である）ＳＦ［ｉ］：Ｓ［ｉ］のフィルタリングされた値Ｒ［ｉ］：ビット選択フラグ

【００９１】と称する場合、式（１）、（２）および
（３）はどのようにＳＦ｛Ｉ｝およびＣ｛Ｉ＋１｝を決
定するかを定める。表４は４つのターゲットレジスタの
ためのこれら関係を示す真理表である。異なる数のター
ゲットレジスタを同様なコード化によって収容する。

【００９２】

【表４】表４：選択フィルタ真理表

【００９３】

【数１】

【００９４】ここで、Ｃ［０］＝シャドーがフリーの場
合１である。図１８は、図１７のフィルタ回路のための
ルックアヘッド構造のための略図である。この構造は、
フィルタ１７００ａ〜ｃの各々内に含まれる。別の実施
例は、その速度を改善するための異なる装置、例えば高
速けた上げ処理ＣＬＡを備えたルックアヘッド構造を使
用できる。しかしながら、例えば加算器に対してはその
設計のタイミング制約に応じて（ＣＬＡ、高速ＣＬＡの
ような）任意の並列プリフィックスアーキテクチャを使
用できる。図１８は、４ビット停止ベクトルＳ［３〜
０］が設けられた４つのターゲットレジスタのための実
施例を示す。

【００９５】図１９は、図１７のフィルタ回路のための
停止長さ選択のためのマルチプレクサ回路１７２０の略
図である。マルチプレクサ回路１７２０は信号Ｒ［ｉ］
によって制御され、Ｋ個の入力信号から１つの停止長さ
Ｌ（）１４５１を選択する。信号Ｃｙ［ｘ］１７２１は
選択された停止長さをＳＭＵ１４０６へ送る。

【００９６】図２０は、図１４のシャドーレジスタのた
めのシャドー管理回路１４０６のブロック図である。図
２１は、ステートマシン制御回路２１００を示す図２０
のシャドー管理回路のブロック図である。

【００９７】このユニットは、ＲＦユニット１４０４か
らの宛て先信号１４６２および停止長さ信号１７２１、
更に（条件命令のための）停止および書き込みイネーブ
ル信号２０００を受信する。宛て先レジスタ２０１０は
宛て先コードを記憶する。長さレジスタ２０１２は停止
長さを記憶し、インクリメントレジスタ２０１４はペン
ディング書き込み信号を形成するようにインクリメント
される。これら信号からシャドー管理ユニット１４０６
は次の信号を発生する。

【００９８】− Ｒｅｇ２Ｓｈ［ｉ］信号２０１０：段
階３のレジスタからシャドー［ｉ］への転送書き込み命
令。これによって競合している段階３のレジスタへの書
き込みが不能とされる。 − Ｓｈ［ｉ］２Ｒｅｇ信号２０１２：シャドー［ｉ］
から先に競合したレジスタへの書き込み命令。 − Ｃｏｅｆｆ［ｉ］信号２０１４：ＲＦユニット内で
係数として使用されるフリーシャドー［ｉ］信号。 − ペンディング書き込み信号２０１６：シャドーレジ
スタからの遅延書き込みの結果として段階４および５内
で生じ得る競合を管理するために、ＩＤユニット１４０
２へ送られる信号である。 − リダイレクト読み出し信号２１１０：レジスタファ
イルへの段階３、５、６のための命令。任意の作動読み出しサイクルのスタート時にこれらリダ
イレクト信号はアクティブとなる。本実施例ではこれら
信号は１サイクルまで予想され、ラッチされる。

【００９９】段階６の書き込みは次に続く読み出しとの
競合（停止）を発生するので考慮しない。段階６の書き
込みを実行する命令による３サイクルの遅延書き込みの
場合、段階６の書き込みへオーバーライト優先権が与え
られ、下記のようにペンディング、現在書き込みおよび
リダイレクト読み出し信号が発生される。これら信号は
インターロック検出ユニット１４０２およびレジスタフ
ァイル８３２へ送られる。

【０１００】図２２は、シャドーレジスタから図１４の
レジスタファイル内のターゲットレジスタへデータをル
ーチングするための回路の略図である。このレジスタフ
ァイル内ではターゲットとされたレジスタとシャドーレ
ジスタとの間に多重化されたデータ経路が実現される。
競合が検出されると、ＳＭＵ１４０６からの制御信号ｒ
ｅｇ２ｓｈａｄｏｗ［ｉ］２０１２に応答し、段階３の
書き込み経路２２０２を介し、データアイテムがシャド
ーレジスタ［ｉ］２２００にロードされる。同じサイク
ルで、検出された競合が相殺されるよう、ｒｅｇ２ｓｈ
ａｄｏｗ［ｉ］信号２０１０ａはターゲットレジスタ２
２１０へのデータの書き込みを禁止する。遅延された書
き込みサイクルとして制御信号のｓｈａｄｏｗ２ｒｅｇ
［ｉ］に応答し、後のサイクルでこのデータアイテムは
転送され、ターゲットレジスタ２２１０へ書き込まれ
る。マルチプレクサ２２０６は一組のシャドーレジスタ
から選択されたシャドーレジスタ２２００からデータア
イテムを選択するように制御され、マルチプレクサ２２
１０は段階３〜段階６の書き込み経路のうちの１つまた
はシャドーレジスタから選択を行うように制御されてい
る。

【０１０１】データアイテムがまだターゲットレジスタ
に書き込まれていない場合、シャドーレジスタから段階
３、段階５または段階６の読み出し経路へのリダイレク
ト読み出しを可能にするためのマルチプレクサ２２２
０、２２２２、２２２４および２２２６が設けられてい
る。

【０１０２】図２３は図２１のステートマシン２１００
の作動を示すステート図である。各シャドーレジスタに
は別個のステートマシン２１００が関連しており、リセ
ット中、または信号Ｃｏｕｔ＝０によって表示されるよ
うにステートマシン２３００に関連するシャドーレジス
タが選択されていないとき、または信号Ｓｔａｌｌ
（３）によって示されるように、段階３が停止されてい
るときに、ループ２３０２はステートマシン２１００を
ロードステート２３００に保持する。関連するシャドー
レジスタが選択されると（Ｃｏｕｔ＝１）、Ａｒｃ２３
０４はステートマシン２１００をカウントステート２３
１０に変化させる。宛て先レジスタ２０１０および長さ
レジスタ２０１２には選択された競合に関連するデータ
がロードされ、インクリメントレジスタ２０１４には０
がロードされる。

【０１０３】カウントステート２３１０では、クロック
サイクルごとに長さレジスタ２０１２がデクリメントさ
れ、クロックサイクルごとにインクリメントレジスタ２
０１４がインクリメントされる。長さレジスタ２０１２
は０より大であるか、またはインクリメントレジスタに
等しい値だけ段階３を越えた段階で停止がアサートされ
た場合、ループ２３１２はステートマシンをカウントス
テート２３１０に保持する。例えばインクリメントレジ
スタが２の値を保持した場合、段階５が停止されていれ
ば、カウントステート２３１０が維持される。しかしな
がらこの場合、長さレジスタとインクリメントレジスタ
とは変化しない。カウントステート２３１０中、ペンデ
ィング書き込み信号２０１６がアサートされる。宛て先
コードおよびインクリメント出力（Ｉｎｏ）を使ってカ
ウントステート中にペンディング書き込み信号が発生さ
れ、別の競合をトラックするようにインターロック検出
論理へ送られる。

【０１０４】長さレジスタが一旦０の値に達すると、ａ
ｒｃ２３１４はステートマシンをロードステート２３０
０へ戻す。シャドーレジスタの内容を使ってターゲット
レジスタの遅延書き込みを完了するために、信号ｓｈａ
ｄｏｗ２ｒｅｇ［ｉ］２０１２がアサートされる。宛て
先コード入力および長さ出力（Ｌｏ）を使って転送書き
込み信号Ｓｈａｄｏｗ２Ｒｅｇ［ｉ］が発生される。

【０１０５】書き込みを遅延することにより、ＷＡＲお
よび／またはＷＡＷの競合が解消するが、検討しなけれ
ばならない副作用も生じる。本実施例では次の章に説明
するように３つのタイプの副作用が検出され、これらを
管理している。

【０１０６】遅延論理によってＲＡＷ競合が生じないよ
うに読み出しのリダイレクトが実行される。遅延機構Ｍ
ＵＳＴを使用する命令からの次の読み出しは、あたかも
非競合の挙動と一貫するように書き込みが行われている
かのように、レジスタ値を使用する。このことは図２２
を参照して説明するリダイレクトマルチプレクサを介
し、関連するシャドーレジスタ内に記憶されているデー
タを提供することによって達成される。

【０１０７】ＷＡＷ／ＷＡＲ停止を除去する際に生じ得
るＲＡＷ係止は、読み出しリダイレクトを使うことによ
って止めることもできる。遅延書き込み機構によって発
生されるＷＡＷ競合は検出しなければならない。。これ
らの誘導されたＷＡＷ競合はシャドーがフリーとなって
いる場合に、遅延された書き込み機構によっても解消で
きる。

【０１０８】次の図は、本実施例にける遅延された書き
込みの３つの内容を示し、この書き込みは１サイクルか
ら３サイクルとなり得る。図２４Ａは１サイクルの書き
込み遅延およびその結果生じる、シャドーレジスタから
の読み出しのリダイレクトを示すタイミング図である。
書き込み２４００はＷＡＲ競合として検出され、本発明
の特徴により２４０２まで１サイクルだけ遅延される。
この遅延により読み出し２４０４はＲＡＷの停止を必要
とする。好ましくはこの停止はシャドー［ｉ］からの読
み出しリダイレクトによって止めることができる。

【０１０９】図２４Ｂは１つのシャドーレジスタしか必
要としないループナイン１司空く得の書き込み遅延を示
すタイミング図である。書き込み２４１０と読み出し２
４１１との間のＷＡＲ競合は、遅延された書き込み２４
１２によって解消される。しかしながらこれによって書
き込み２４１４とのＷＡＷ競合が誘導される。好ましく
はこの誘導されたＷＡＷ競合は遅延書き込み２４１６に
よっても解消できる。この遅延は１サイクルだけである
ので、双方の競合を解消するのに１つのシャドーレジス
タだけでよい。

【０１１０】図２５Ａは２サイクルの書き込み遅延およ
び潜在的競合を止めたシャドーレジスタからの遅延の結
果生じる読み出しリダイレクトを示すタイミング図であ
る。書き込み２５００に対するＷＡＲ競合は２サイクル
遅延された書き込み２５０２によって解消される。これ
により読み出し２５０２に対しＲＡＷ競合が誘導され
る。この誘導された競合はシャドー［ｉ］からリダイレ
クトされた読み出しによって解消することが好ましい。
書き込み２５１０と読み出し２５１２との間のＲＡＷ競
合のシャドー［ｉ］からリダイレクトされた読み出しに
よって解消することが好ましい。

【０１１１】図２５Ｂは２つのシャドーレジスタを必要
とするループ内での２サイクルの書き込み遅延を示すタ
イミング図である。書き込み２５２０と読み出し２５２
１との間のＷＡＲ競合は、２サイクル遅延された書き込
み２５２２によって解消される。しかしながら、これに
よって書き込み２５２４とのＷＡＲ競合が誘導される。
この誘導されたＷＡＲ競合も、遅延された書き込み２５
２６によって解消することが好ましい。遅延時間は２サ
イクルであるので、双方の競合を解消するのに２つのシ
ャドーレジスタが必要である。書き込み２５２４と書き
込み２５３０との間の競合および読み出し２５２１と読
み出し２５３２との間の競合も、遅延された書き込み２
５２６によって解消することが好ましい。読み出し２５
２２および２５２６も、シャドー［ｉ］およびシャドー
［ｊ］からリダイレクトされた読み出しによってそれぞ
れ停止することなく実行される。読み出し２５３４もシ
ャドー［ｉ］からリダイレクトされた読み出しによっ
て、停止することなく実行される。

【０１１２】図２６Ａは３サイクルの書き込み遅延およ
び潜在的な競合が止められたシャドーレジスタからの、
その結果生じる読み出しリダイレクトを示すタイミング
図である。書き込み２６００に対するＷＡＲ競合は、３
サイクル遅延された書き込み２６０２によって解消され
る。これにより読み出し２６０２に対し、ＲＡＷ競合が
誘導される。この誘導された競合は、シャドー［ｉ］か
らリダイレクトされた読み出しによって解消することが
好ましい。読み出し２６０４に対する遅延された書き込
み２６０２によっても１つの競合が誘導される。この誘
導された競合はシャドー［ｉ］からリダイレクトされた
読み出しによって解消することが好ましい。書き込み２
６１０と２６１１と読み出し２６１２との間のＲＡＷ競
合もシャドー［ｉ］からリダイレクトされた読み出しに
よって解消することが好ましい。読み出し２６１４およ
び読み出し２６１６に対する誘導されたＲＡＷ競合もシ
ャドー［ｉ］からリダイレクトされた読み出しによって
解消することが好ましい。

【０１１３】図２６Ｂは３つのシャドーレジスタが必要
となるようにループ内で３サイクルの書き込み遅延を行
っていることを示すタイミング図である。書き込み２６
２０と書き込み２６４０との間のＷＡＲ競合は３サイク
ル遅延された書き込み２６２２によって解消される。し
かしながら、これによって書き込み２６２４および書き
込み２６２６とのＷＡＷ競合が誘導される。好ましいこ
とに、これら誘導されたＷＡＷ競合は遅延された書き込
み２６２２によっても解消できる。遅延時間は３サイク
ルであるので、３つの競合を解消するのに３つのシャド
ーレジスタが必要である。書き込み２６４０と読み出し
２６２３との間の競合は遅延された書き込み２６２２に
よっても有利に止められる。読み出し２６２２、２６２
８および２６３０もそれぞれシャドー［ｉ］、シャドー
［ｊ］およびシャドー［ｋ］からリダイレクトされた読
み出しによって、停止することなく実行される。

【０１１４】図２７は、本発明の一実施例を内蔵する処
理エンジンのデュアルパイプライン算術論理ユニットの
アーキテクチャを示す。図２７に示されるように、制御
フロー８００からの命令を受信する、第１パイプライン
８２０および第２パイプライン８５０が設けられてい
る。図２の用語では、第１パイプラインをＤユニットと
し、第２パイプラインをＡユニットとすることができ
る。

【０１１５】制御フローは命令バッファ８１０と、第１
および第２命令ストリームを復号化するための第１およ
び第２デコーダ８１２および８１４を含む。並列内容が
有効となることを保証するために、並列証明論理８１６
内で並列符号化有効化チェックが実行される。ディスパ
ッチコントローラ８０８の制御によりディスパッチ論理
８１８からデコーダ８１２および８１４からの命令がデ
ィスパッチされる。

【０１１６】第１パイプライン８２０では、連続するパ
イプライン段階８２２、８２４、８２６および８２８は
ローカルなパイプラインコントローラ８３０の制御下に
ある。第１ローカルインターロックコントローラを形成
する第１ローカルインターロック／フィルタ／シャドー
論理８３８は、第１パイプライン８２０と関連してお
り、インターロック／フィルタ／シャドー論理８３８は
ＩＤＵ１４０２、ＲＦＵ１４０４およびＳＭＵ１４０６
に類似する回路を含む。このパイプラインコントローラ
は関連するインターロック制御論理からの制御信号に応
答し、パイプライン段階の選択的な停止を生じさせる。
このコントローラはパイプライン８２０からの出力に
も、かつパイプライン８２０のためのレジスタファイル
８３２からの出力にも応答する。レジスタファイル８３
２はレジスタファイル制御論理８３４および個々のレジ
スタ８３６を含み、レジスタ８３６の一部はシャドーレ
ジスタとなっている。制御論理８３４はインターロック
／フィルタ／シャドー論理８３８に応答し、パイプライ
ンの停止の発生を有利に減少できるように、選択された
ターゲットレジスタに遅延された書き込み信号を送る。
現在のアクセス動作に関連して１つ以上の演算子８４０
および８４２にアクセスすることができる。

【０１１７】第２パイプライン８５０では、連続するパ
イプライン段階８５２、８５４、８５６および８５８は
ローカルなパイプラインコントローラ８６０の制御下に
ある。第２ローカルインターロックコントローラを形成
する第２ローカルインターロック／フィルタ／シャドー
論理８６８は、第２パイプライン８５０と関連してい
る。このパイプラインコントローラは関連するインター
ロック制御論理からの制御信号に応答し、パイプライン
段階の選択的な停止を生じさせる。このコントローラは
パイプライン８５０からの出力にも、かつパイプライン
８５０のためのレジスタファイル８６２からの出力にも
応答する。レジスタファイル８６２はレジスタファイル
制御論理８６４および個々のレジスタ８６６を含み、レ
ジスタ８６６の一部はシャドーレジスタとなっている。
制御論理８６４はインターロック／フィルタ／シャドー
論理８６８に応答し、パイプラインの停止の発生を有利
に減少できるように、選択されたターゲットレジスタに
遅延された書き込み信号を送る。現在のアクセス動作に
関連して１つ以上の演算子８７０および８７２にアクセ
スすることができる。

【０１１８】ローカルパイプラインコントローラ８３０
および８６０の各々は、インターロックコントローラに
よって発生される停止を他のパイプラインコントローラ
にも拡散する信号８７５により、ローカルインターロッ
クコントローラ８３８および８６８の各々からの出力に
応答できることが理解できよう。この一般的な原理は拡
張可能である。従って、３本以上のパイプラインが設け
られている場合、各パイプラインのためのローカルパイ
プラインコントローラはローカルインターロックコント
ローラのすべてからの出力に応答できる。

【０１１９】従って、図２７ではインターロック制御の
自然な区分がレジスタファイルに対して同じとなってい
る。しかしながら、このようなケースとする必要はな
く、仲裁関数情報位置（ペンディング対現在アクセス）
に応じて個々のインターロック制御（例えば８３８また
は８６８）を元のレジスタファイルから別のレジスタフ
ァイルへ移動することが望ましい。

【０１２０】上記のように、本実施例では例えば制御フ
ロー（ＣＦ）、Ｄユニット（ＤＵ）に対して、かつＡユ
ニット（ＡＵ）に対して３つのレジスタファイルが設け
られている。従って、３組のローカルインターロック制
御論理が設けられている。しかしながら、ペンディング
および／または現在アクセス情報が主にそれぞれのロケ
ーション（ＡＵ、ＣＦ）に位置するように、制御論理の
物理的ロケーションは分散されている。Ｄユニットに対
しては、インターロック論理を制御フローユニットへ移
動し、このユニットでは命令パイプライン内で制御用の
かなりのパーセントの信号がペンディングされる。レジ
スタファイルのうちのできるだけ多くの現在アクセスを
再使用することにより論理オーバーヘッドを最小にする
ことができる。パイプラインおよび関連するローカルパ
イプライン制御論理を有するすべてのＣＰＵサブユニッ
ト内に、発生される停止状態が拡散される。好ましいこ
とに、本発明の特徴によれば、シャドーレジスタを介し
た遅延書き込みにより解消される競合は停止状態を発生
しない。

【０１２１】規則性および一般性の結果として実施およ
びテストがストレートフォワードとなっているパイプラ
イン保護機構について、以上に説明した。読み出し／書
き込みペンディング動作のキューイングはパイプライン
自体によって処理される。従って、インターロック検出
論理は純粋な組み合わせであり、インターロック機構の
一部として読み出し／書き込みキューを必要としない。

【０１２２】図２８は、図１２の回路を使用する代表的
なアプリケーションにおける停止状態を示すスペクトル
図である。このベンチマークに使用されるアプリケーシ
ョンは４フレームの一組（４５Ｋサイクル）で適用され
るボコーダコードである。図２８はコードを実行中の段
階４の停止周波数を示す。

【０１２３】図２９は図１４の回路を使って図２８のア
プリケーションから除去できる停止状態を示す分布図で
ある。図２９は内部レジスタ間に分布した同じ停止状態
を示し、ＲＡＷ競合とＷＡＷ／ＷＡＲ競合とを区別して
いる。このことから、本発明の特徴に係わる回路を使用
するバブル挿入を用いなくても、これら競合のうちの５
０％までを解消できると判断できる。

【０１２４】図３０は図１のプロセッサ１０を内蔵する
集積回路４０の略図である。この集積回路は用途特定集
積回路（ＡＳＩＣ）技術を使用して実現できる。図示す
るように、この集積回路は表面実装のための複数の接点
４２を含む。しかしながら、この集積回路は他のコンフ
ィギュレーション、例えばゼロ挿入力ソケットで取り付
けるための回路の下方表面に設けられた複数のピンまた
は他の任意の適当なコンフィギュレーションを含むこと
ができる。

【０１２５】処理エンジン、例えば図３２に示されるよ
うな集積回路に組み込まれるようなプロセッサ１０のア
プリケーションは、通信用デバイス、例えば移動無線通
信デバイスに設けられる。図１７は、かかる通信デバイ
スの一例を示す。図１７に示された特定の例では、通信
デバイスは統合ユーザー入力デバイス、例えばキーパッ
ドまたはキーボード１２およびディスプレイ１４を備え
た移動電話１１である。ディスプレイは適当な技術、例
えば液晶ディスプレイまたはＴＦＴディスプレイを使っ
て実現できる。プロセッサ１０は適当な場合にはキーボ
ードアダプタ（図示せず）を介してキーパッド１２に接
続され、適当な場合にはディスプレイアダプタ（図示せ
ず）を介してディスプレイ１４に接続され、通信インタ
ーフェースまたはトランシーバ１６、例えば無線周波数
（ＲＦ）回路を含む無線通信インターフェースに接続さ
れる。この無線周波数回路はプロセッサ１０を含む集積
回路４０に組み込んでもよいし、または別個でもよい。
このＲＦ回路１６はアンテナ１８に接続されている。

【０１２６】データ処理デバイス１００を製造するには
半導体基板に種々の量の不純物を打ち込み、基板内の選
択された深さに不純物を拡散させてトランジスタデバイ
スを形成する多数の工程が必要である。不純物の配置を
制御する為にマスクが形成される。導電材料と絶縁性材
料の多数の膜がデポジットされ、種々のデバイスを相互
に接続するのに、これら膜がエッチングされる。これら
工程はクリーンルーム環境内で実行される。

【０１２７】データ処理デバイスを製造するコストの大
部分は検査に関連している。ウェーハの形態にて、個々
のデバイスは作動状態にバイアスされ、基本的な作動機
能についてプローブ検査される。次にウェーハは剥き出
しのダイまたはパッケージされた状態で販売できるよう
に、個々のダイスに分離される。パッケージ後、仕上げ
られた部品は作動状態にバイアスされ、作動機能に関す
る検査を受ける。

【０１２８】本発明の新規の特徴の別の実施例は、組み
合わされた機能の総ゲートカウントを低減するように、
本明細書に開示した回路と組み合わされた他の回路を含
むことができる。当業者であれば、ゲートを最小にする
技術については知っているので、かかる実施例の細部に
ついては本明細書には記載しないことする。

【０１２９】従って、コード密度を高くし、プログラム
を容易にするプログラマブルデジタル信号プロセッサ
（ＤＳＰ）であるプロセッサについて説明した。電力消
費量を少なくし、ＤＳＰアルゴリズム、例えば無線電話
のみならず純粋な制御作業用のアルゴリズムを実行する
効率を高くするために、アーキテクチャおよび命令の組
が最適にされている。このプロセッサは命令バッファユ
ニットと、この命令バッファユニットによって復号化さ
れた命令を実行するためのデータ計算ユニットとを含
む。命令は暗示的なパラレリズムに応答するか、または
ユーザーが定義したパラレリズムに応答して並列に実行
することができる。

【０１３０】パイプラインの競合は発生時に検出され、
検出された競合の多くは競合したターゲットレジスタへ
遅延書き込み信号を与えるよう、シャドーレジスタの組
を使用することによって解消される。遅延された書き込
みによって誘導された、解消された競合に対し選択され
たシャドーレジスタへの読み出しをリダイレクトするこ
とができる。

【０１３１】別の実施例は、停止状態の検出によりイン
ターロックされた３つ以上のパイプラインを有してもよ
い。別の実施例は、一組のシャドーレジスタによって保
護される、より多数の、またはより少数のターゲットレ
ジスタを有してもよい。別の実施例は、パイプラインの
競合を検出するための別の技術を使用してもよい。しか
しながら、競合を解消するのに本発明の特徴によりパイ
プラインの競合を検出し、シャドーレジスタを使用する
ことができる。

【０１３２】別の実施例は、読み出しのリダイレクトを
省略することができる。本発明で使用した「印加した」
「接続された」および「接続」なる用語は電気的な接続
を意味し、電気的な接続経路内に別の素子が存在する場
合も含む。

【０１３３】以上で、図示した実施例を参照して本発明
について説明したが、この説明は限定的な意味に解釈す
べきものではない。当業者がこの説明を参照すれば、本
発明の他の種々の実施例が明らかとなろう。従って、請
求の範囲は本発明の真の範囲および要旨内に入る実施例
のかかるすべての変形例をカバーするものである。

【０１３４】以上の説明に関して、更に以下の項を開示
する。（１）複数のパイプライン段階を備えたプロセッサパイ
プラインと、複数のリソースと、パイプライン保護機構
とを備えたプロセッサを有するデジタルシステムであっ
て、前記パイプライン保護機構が、一組のシャドーレジ
スタと、パイプライン段階の間の前記複数のリソースの
うちの各保護されたリソースに対するアクセスの競合を
予想するためのインターロック回路とを備え、インター
ロック検出回路の出力がシャドーレジスタの組に制御自
在に接続されており、第１パイプライン段階からのデー
タアイテムをインターロック回路によって予想されるア
クセスの競合に応答して、選択されたシャドーレジスタ
へリダイレクトすることができ、よってプロセッサのパ
イプラインを停止することなくリソースのアクセスの競
合を解消するように、前記シャドーレジスタの組が前記
プロセッサパイプラインと相互に接続されている、デジ
タルシステム。

【０１３５】（２）前記インターロック回路が、前記保
護されたリソースのすべてに対するアクセスの競合を予
想し、かつ停止ベクトル信号を形成するように作動でき
るインターロック検出回路と、前記停止ベクトル信号を
受信するよう接続されており、前記停止ベクトル信号に
応答し、前記シャドーレジスタの組から利用できるシャ
ドーレジスタを選択するように作動できる保留および停
止ベクトルフィルタリング回路と、前記シャドーレジス
タの組に制御自在に接続された出力信号を有する、保留
および停止ベクトルフィルタリング回路に接続されたシ
ャドー管理回路とを備えた、第１項記載の処理エンジ
ン。

【０１３６】（３）前記インターロック回路が、単一の
包括的仲裁関数の特定の形態として各仲裁回路を定義で
きるように、各保護されたリソースのための仲裁回路を
含む、第１項記載の処理エンジン。

【０１３７】（４）パイプラインの段階を制御するため
のパイプライン制御論理を備え、該パイプライン制御論
理が前記インターロック回路から出力される停止制御信
号を受信するように接続されている、第１項記載の処理
エンジン。

【０１３８】（５）レジスタのグループと、１つのレジ
スタと、レジスタのフィールドと、レジスタのサブフィ
ールドからなる群から少なくとも１つのリソースが選択
されている、第１項記載の処理エンジン。

【０１３９】（６）前記インターロック回路が停止ベク
トルフィルタを備え、選択フィルタ段階の各々が対応す
る保護されたリソースに関連するよう、前記停止ベクト
ルフィルタがシリアルに接続された複数の選択フィルタ
段階を有する、第１項記載の処理エンジン。

【０１４０】（７）保護されたリソースから選択された
シャドーレジスタへの読み出しをリダイレクトするよう
に作動できる多重化回路を備えたプロセッサパイプライ
ンに、前記シャドーレジスタの組が相互接続されてい
る、第１項記載の処理エンジン。

【０１４１】（８）前記インターロック回路が、単一の
包括的仲裁関数の特定の形態として各仲裁回路を定義で
きるように、各保護されたリソースのための仲裁回路を
更に含む、第２項記載の処理エンジン。

【０１４２】（９）選択フィルタ段階の各々が対応する
保護されたリソースに関連するよう、前記停止ベクトル
フィルタがシリアルに接続された複数の選択フィルタ段
階を有する、第８項記載の処理エンジン。

【０１４３】（１０）パイプラインの段階を制御するた
めのパイプライン制御論理を更に備え、該パイプライン
制御論理が前記インターロック回路から出力される停止
制御信号を受信するように接続されている、第９項記載
の処理エンジン。

【０１４４】（１１）保護されたリソースから選択され
たシャドーレジスタへの読み出しをリダイレクトするよ
うに作動できる多重化回路を備えたプロセッサパイプラ
インに、前記シャドーレジスタの組が相互接続されてい
る、第１０項記載の処理エンジン。

【０１４５】（１２）レジスタのグループと、１つのレ
ジスタと、レジスタのフィールドと、レジスタのサブフ
ィールドからなる群から少なくとも１つのリソースが選
択されている、第１１項記載の処理エンジン。

【０１４６】（１３）キーボードアダプタを介し、前記
プロセッサに接続された統合されたキーボードと、ディ
スプレイアダプタを介し、前記プロセッサに接続された
ディスプレイと、前記プロセッサに接続された無線周波
数（ＲＦ）回路と、前記ＲＦ回路に接続されたアンテナ
とを更に備えた、セルラー電話である第１項記載のデジ
タルシステム。

【０１４７】（１４）前記プロセッサが複数のパイプラ
イン段階および複数のリソースを備えたプロセッサパイ
プラインを含む、プロセッサエンジン内のパイプライン
を保護する方法であって、各リソースに対するパイプラ
イン段階の間のアクセスの競合を予想するよう、それぞ
れの保護されたリソースのために別個に仲裁をするため
の工程と、前記プロセッサのパイプラインを停止するこ
となく、リソースアクセスの競合を解消するように、予
想されたアクセス競合に応答し、第１パイプライン段階
から選択されたシャドーレジスタへデータアイテムをリ
ダイレクトする工程とを備えた、パイプラインを保護す
る方法。

【０１４８】（１５）シャドーレジスタが予想されたア
クセスの競合を解消するのに利用できない場合、リソー
スのアクセスの競合を防止するように、それぞれのリソ
ースのための仲裁の結果に応じ、パイプラインの段階を
選択的に停止する工程を更に含む、第１４項記載の、パ
イプラインを保護する方法。

【０１４９】（１６）多数のパイプライン段階と、多数
のリソースと、パイプライン保護機構とを備えたプロセ
ッサパイプライン８２０を有する処理エンジンである。
パイプライン保護機構はパイプライン段階の間に保護リ
ソースに対するアクセスの競合を予想し、および／また
は検出するためのインターロック検出回路１４０２を各
保護リソースに対して含む。インターロック検出回路の
出力端は、シャドーレジスタを選択するよう、保留およ
びフィルタリング回路１４０４に接続されている。シャ
ドーレジスタが利用できる場合、シャドー管理回路１４
０６は一組のシャドーレジスタ１４００に対応する制御
信号１４１０、１４１２を発生する。選択されたレジス
タへの書き込みを行うことにより、パイプラインの競合
を解消する。後のサイクルで、対応するターゲットレジ
スタへの遅延書き込みによってパイプラインを回復させ
る。リソースアクセスの競合を防止するためのパイプラ
インの選択的停止を制御するための停止制御信号を形成
するよう、解消できない競合をマージ回路１４４０によ
ってマージする。リソースは、例えばレジスタファイル
８３２内のレジスタまたはレジスタ内の一部（フィール
ド）でよい。各リソースのためのインターロック検出回
路内に仲裁論理を設けることにより、本発明の実施例は
潜在的リソースアクセス競合を予想するのに必要な制御
論理を分散させることができ、パイプラインを選択的に
停止させ、競合が実際に発生することを防止できる。

【０１５０】本願は１９９９年３月８日に欧州で出願さ
れた欧州特許出願第S.N.99400551.0号（ＴＩ−２８２３
４ＥＵ）、１９９８年１０月６日に欧州で出願された欧
州特許出願第S.N.98402466.1号（ＴＩ−２７６８１Ｅ
Ｕ）、１９９８年１０月６日に欧州で出願された欧州特
許出願第S.N.98402455.4号（ＴＩ−２８４３３ＥＵ）に
基づく優先権を主張するものである。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるプロセッサのブロッ
ク略図である。

【図２】図１のプロセッサのコアの略図である。

【図３】図１のプロセッサのコアの種々の実行ユニット
のより詳細なブロック略図である。

【図４】図１のプロセッサの命令バッファキューおよび
命令デコーダコントローラの略図である。

【図５】プロセッサのパイプラインの作動を説明するた
めのプロセッサのコアの略図である。

【図６】メモリ管理ユニットに相互接続されたメモリを
示す、プロセッサのブロック図である。

【図７】プロセッサのプログラムおよびデータメモリス
ペースの統一された構造を示す。

【図８】書き込み後の読み取りハザードの例を示し、そ
のうちの図８Ａは１つの例を示し、図８Ｂは別の例を示
す。

【図９】書き込み後の書き込みハザードの一例を示す。

【図１０】読み取り後の書き込みハザードの例を示し、
そのうちの図１０Ａは１つの例を示し、図１０Ｂは別の
例を示す。

【図１１】種々のパイプライン段階で起こり得る競合を
示す。

【図１２】包括的な任意関数を定義するプロセスの誘導
を示す。

【図１３】包括的仲裁論理の略図である。

【図１４】本発明の一実施例に係わる遅延書き込みのた
めのシャドーレジスタおよび制御回路を示すブロック図
である。

【図１５】図１４の遅延書き込みのための仲裁回路の略
図である。

【図１６】図１５の仲裁回路を使用したインターロック
制御機構のための構造例のブロック略図である。

【図１７】図１４のシャドーレジスタのための保留およ
びフィルタ回路のブロック図である。

【図１８】図１７のフィルタ回路のためのルックアヘッ
ド構造のための略図である。

【図１９】図１７のフィルタ回路のための停止長さを選
択するためのマルチプレクサ回路の略図である。

【図２０】図１４のシャドーレジスタのためのシャドー
管理回路のブロック図である。

【図２１】ステートマシン制御回路を示す、図２０のシ
ャドー管理回路のブロック図である。

【図２２】図１４のレジスタファイル内でシャドーレジ
スタからターゲットレジスタへデータをルーチングする
ための回路の略図である。

【図２３】図２１のステートマシンの作動を示すステー
ト図である。

【図２４】１サイクルの書き込み遅延を示すタイミング
図であり、そのうちの図２４Ａは１サイクルの書き込み
遅延およびその結果生じるシャドーレジスタからの読み
出しのリダイレクションを示すタイミング図であり、図
２４Ｂは１つのシャドーレジスタしか必要としないルー
プ内での１サイクルの書き込み遅延を示すタイミング図
である。

【図２５】２サイクルの書き込み遅延を示すタイミング
図であり、そのうちの図２５Ａは２サイクルの書き込み
遅延およびその結果生じる、潜在的競合が解消されるシ
ャドーレジスタからの読み出しのリダイレクションを示
すタイミング図であり、図２５Ｂは２つのシャドーレジ
スタしか必要としないループ内での２サイクルの書き込
み遅延を示すタイミング図である。

【図２６】３サイクルの書き込み遅延を示すタイミング
図であり、そのうちの図２６Ａは３サイクルの書き込み
遅延およびその結果生じる、潜在的競合が解消されるシ
ャドーレジスタからの読み出しのリダイレクションを示
すタイミング図であり、図２６Ｂは３つのシャドーレジ
スタしか必要としないループ内での３サイクルの書き込
み遅延を示すタイミング図である。

【図２７】本発明の一実施例を実施した処理エンジンの
デュアルパイプ算術論理ユニットのアーキテクチャを示
す。

【図２８】図１２の回路を使用する代表的なアプリケー
ションにおける停止状態を示すスペクトル図である。

【図２９】図１４の回路を使用した、図２８の回路から
除くことができる停止状態を示す分布図である。

【図３０】図１のプロセッサを内蔵する集積回路であ
る。

【図３１】図１のプロセッサを内蔵する移動通信装置の
一例である。

【符号の説明】

８２０プロセッサパイプライン８３２レジスタファイル１４００シャドーレジスタ１４０２インターロック検出回路１４０４保留およびフィルタリング回路１４０６シャドー管理回路１４１０、１４１２制御信号１４４０マージ回路

Claims

【特許請求の範囲】

【請求項１】複数のパイプライン段階と、複数のリソ
ースと、パイプライン保護機構とを備えたプロセッサパ
イプラインを含むプロセッサを有するデジタルシステム
であって、前記パイプライン保護機構が、一組のシャドーレジスタと、パイプライン段階の間の前記複数のリソースのうちの各
保護されたリソースに対するアクセスの競合を予想する
ためのインターロック回路とを備え、インターロック検
出回路の出力がシャドーレジスタの組に制御自在に接続
されており、第１パイプライン段階からのデータアイテムをインター
ロック回路によって予想されるアクセスの競合に応答し
て、選択されたシャドーレジスタへリダイレクトするこ
とができ、よってプロセッサのパイプラインを停止する
ことなくリソースのアクセスの競合を解消するように、
前記シャドーレジスタの組が前記プロセッサパイプライ
ンと相互に接続されている、デジタルシステム。
【請求項２】前記プロセッサが複数のパイプライン段
階および複数のリソースを備えたプロセッサパイプライ
ンを含む、プロセッサエンジン内のパイプラインを保護
する方法であって、各リソースに対するパイプライン段階の間のアクセスの
競合を予想するよう、それぞれの保護されたリソースの
ために別個に仲裁をするための工程と、前記プロセッサのパイプラインを停止することなく、リ
ソースアクセスの競合を解消するように、予想されたア
クセス競合に応答し、第１パイプライン段階から選択さ
れたシャドーレジスタへデータアイテムをリダイレクト
する工程とを備えた、パイプラインを保護する方法。