JP2000276366A - データ処理装置、そのデータ処理方法 - Google Patents
データ処理装置、そのデータ処理方法Info
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- G—PHYSICS
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
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- Signal Processing (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 書換自在なデータ記憶手段にデータ記憶され
ている処理データの不良を確実に検知する。 【解決手段】 データ記憶手段１０６の処理データと同
一内容の基準データを基準記憶手段２０１にデータ書込
しておき、基準データと処理データとをデータ比較手段
２０２でデータ比較し、これで不一致が判定されるとエ
ラー発生を検知する。
ている処理データの不良を確実に検知する。 【解決手段】 データ記憶手段１０６の処理データと同
一内容の基準データを基準記憶手段２０１にデータ書込
しておき、基準データと処理データとをデータ比較手段
２０２でデータ比較し、これで不一致が判定されるとエ
ラー発生を検知する。
Description
【０００１】
【発明の属する技術分野】本発明は、データ記憶手段の
記憶データで動作実行手段が処理動作を実行するデータ
処理装置と、そのデータ処理方法とに関する。
記憶データで動作実行手段が処理動作を実行するデータ
処理装置と、そのデータ処理方法とに関する。
【０００２】
【従来の技術】現在、各種のデータ処理装置が各種のデ
ータ処理に利用されているが、このようなデータ処理装
置は要求性能や使用環境などにより各種形態に形成され
ている。例えば、ＩＣ(Integrated Circuit)からなるデ
ータ処理装置を特定の用途に利用する場合、ＡＳＩＣ(A
pplication Specific IC)として特有の回路装置を組み
込むことが一般的である。
ータ処理に利用されているが、このようなデータ処理装
置は要求性能や使用環境などにより各種形態に形成され
ている。例えば、ＩＣ(Integrated Circuit)からなるデ
ータ処理装置を特定の用途に利用する場合、ＡＳＩＣ(A
pplication Specific IC)として特有の回路装置を組み
込むことが一般的である。
【０００３】例えば、このような回路装置としてバンド
ギャップ回路などのアナログ回路を組み込んだデータ処
理装置もあるが、一般的にアナログ回路は製造誤差によ
り特性が大幅に変動するため、ベアチップの完成後にア
ナログ回路の特性をデジタル回路で調整している。
ギャップ回路などのアナログ回路を組み込んだデータ処
理装置もあるが、一般的にアナログ回路は製造誤差によ
り特性が大幅に変動するため、ベアチップの完成後にア
ナログ回路の特性をデジタル回路で調整している。
【０００４】このようなデータ処理装置の一従来例を図
１１を参照して以下に説明する。なお、同図は一従来例
のデータ処理装置の内部構造を示すブロック図である。
ここで例示する従来のデータ処理装置１００は、ＣＰＵ
(Central Processing Unit)１０１や不揮発メモリ１０
２を具備しており、これらが内部バス１０３に接続され
ている。
１１を参照して以下に説明する。なお、同図は一従来例
のデータ処理装置の内部構造を示すブロック図である。
ここで例示する従来のデータ処理装置１００は、ＣＰＵ
(Central Processing Unit)１０１や不揮発メモリ１０
２を具備しており、これらが内部バス１０３に接続され
ている。
【０００５】ここで例示するデータ処理装置１００は、
実際にはマイクロコンピュータ(図示せず)の一部であ
り、このマイクロコンピュータは、データ処理装置１０
０とＣＰＵ１０１を共有する。このＣＰＵ１０１には、
データ処理装置１００の外部に位置するＲＯＭ(Read On
ly Memory)やＲＡＭ(Random Access Memory)等も接続さ
れており(図示せず)、このＲＯＭやＲＡＭやＣＰＵ１０
１によりマイクロコンピュータが形成されている。
実際にはマイクロコンピュータ(図示せず)の一部であ
り、このマイクロコンピュータは、データ処理装置１０
０とＣＰＵ１０１を共有する。このＣＰＵ１０１には、
データ処理装置１００の外部に位置するＲＯＭ(Read On
ly Memory)やＲＡＭ(Random Access Memory)等も接続さ
れており(図示せず)、このＲＯＭやＲＡＭやＣＰＵ１０
１によりマイクロコンピュータが形成されている。
【０００６】このマイクロコンピュータは、適正な制御
プログラムがソフトウェアやファームウェアとしてＲＯ
Ｍなどに事前に実装されており、この制御プログラムに
対応したＣＰＵ１０１の各種のデータ処理によりデータ
処理装置１００などの各部を統合制御する。
プログラムがソフトウェアやファームウェアとしてＲＯ
Ｍなどに事前に実装されており、この制御プログラムに
対応したＣＰＵ１０１の各種のデータ処理によりデータ
処理装置１００などの各部を統合制御する。
【０００７】このデータ処理装置１００の不揮発メモリ
１０２は、フラッシュメモリやＥＥＰＲＯＭ(Electrica
lly Erasable Programmable ROM)やＦｅＲＡＭ(Ferroel
ectric RAM)などの不揮発性の情報記憶媒体からなり、
各種データを書換自在にデータ記憶する。
１０２は、フラッシュメモリやＥＥＰＲＯＭ(Electrica
lly Erasable Programmable ROM)やＦｅＲＡＭ(Ferroel
ectric RAM)などの不揮発性の情報記憶媒体からなり、
各種データを書換自在にデータ記憶する。
【０００８】さらに、このデータ処理装置１００は、ア
ナログ回路としてバンドギャップ回路１０４を具備して
おり、このバンドギャップ回路１０４には動作実行手段
に相当するトリミング回路１０５が接続されている。こ
のトリミング回路１０５には、データ記憶手段であるレ
ジスタ回路１０６が接続されており、このレジスタ回路
１０６はテスト回路１０７とともに内部バス１０３に接
続されている。
ナログ回路としてバンドギャップ回路１０４を具備して
おり、このバンドギャップ回路１０４には動作実行手段
に相当するトリミング回路１０５が接続されている。こ
のトリミング回路１０５には、データ記憶手段であるレ
ジスタ回路１０６が接続されており、このレジスタ回路
１０６はテスト回路１０７とともに内部バス１０３に接
続されている。
【０００９】レジスタ回路１０６は、各種データを書換
自在にデータ記憶する情報記憶媒体であるＦＦ(Flip Fl
op)アレイからなり、テスト回路１０７により所定の処
理データが事前にデータ書込されている。バンドギャッ
プ回路１０４は、アナログ動作により所定値の出力電圧
を発生し、トリミング回路１０５は、レジスタ回路１０
６にデータ書込されている処理データに対応してバンド
ギャップ回路１０４の出力電圧の電圧値を調整する。
自在にデータ記憶する情報記憶媒体であるＦＦ(Flip Fl
op)アレイからなり、テスト回路１０７により所定の処
理データが事前にデータ書込されている。バンドギャッ
プ回路１０４は、アナログ動作により所定値の出力電圧
を発生し、トリミング回路１０５は、レジスタ回路１０
６にデータ書込されている処理データに対応してバンド
ギャップ回路１０４の出力電圧の電圧値を調整する。
【００１０】上述のようにマイクロコンピュータに内蔵
された構造のデータ処理装置１００は、例えば、アナロ
グ回路であるバンドギャップ回路１０４により所定値の
出力電圧を生成してマイクロコンピュータの各部に供給
するので、このマイクロコンピュータは、データ処理装
置１００から供給される出力電圧により動作して各種の
デジタル処理を実行する。
された構造のデータ処理装置１００は、例えば、アナロ
グ回路であるバンドギャップ回路１０４により所定値の
出力電圧を生成してマイクロコンピュータの各部に供給
するので、このマイクロコンピュータは、データ処理装
置１００から供給される出力電圧により動作して各種の
デジタル処理を実行する。
【００１１】データ処理装置１００は半導体集積回路か
らなるが、その内部に組み込まれているバンドギャップ
回路１０４はアナログ回路であるため、その特性は薄膜
技術の製造誤差により大幅に変動する。しかし、バンド
ギャップ回路１０４にはトリミング回路１０５を介して
レジスタ回路１０６が接続されており、このレジスタ回
路１０６には適正な処理データが事前にデータ書込され
ている。
らなるが、その内部に組み込まれているバンドギャップ
回路１０４はアナログ回路であるため、その特性は薄膜
技術の製造誤差により大幅に変動する。しかし、バンド
ギャップ回路１０４にはトリミング回路１０５を介して
レジスタ回路１０６が接続されており、このレジスタ回
路１０６には適正な処理データが事前にデータ書込され
ている。
【００１２】このレジスタ回路１０６の処理データに対
応してトリミング回路１０５がバンドギャップ回路１０
４の動作特性を調整するので、バンドギャップ回路１０
４は適正値の出力電圧を安定して生成することができ、
データ処理装置１００は正常に動作することができる。
応してトリミング回路１０５がバンドギャップ回路１０
４の動作特性を調整するので、バンドギャップ回路１０
４は適正値の出力電圧を安定して生成することができ、
データ処理装置１００は正常に動作することができる。
【００１３】なお、実際にデータ処理装置１００を内蔵
したマイクロコンピュータを製造する場合には、例え
ば、ＬＳＩ(Large Scale Integration)チップとして完
成したマイクロコンピュータをＬＳＩテスト装置(図示
せず)に装填し、その接続端子をデータ処理装置１００
のバンドギャップ回路１０４やテスト回路１０７に接続
する。
したマイクロコンピュータを製造する場合には、例え
ば、ＬＳＩ(Large Scale Integration)チップとして完
成したマイクロコンピュータをＬＳＩテスト装置(図示
せず)に装填し、その接続端子をデータ処理装置１００
のバンドギャップ回路１０４やテスト回路１０７に接続
する。
【００１４】このような状態でＬＳＩテスト装置はテス
ト回路１０７によりレジスタ回路１０６の記憶データを
順次変更しながらバンドギャップ回路１０４の出力電圧
の電圧値を確認するので、この電圧値が理想値に近似す
る処理データがレジスタ回路１０６にデータ書込される
ことになる。
ト回路１０７によりレジスタ回路１０６の記憶データを
順次変更しながらバンドギャップ回路１０４の出力電圧
の電圧値を確認するので、この電圧値が理想値に近似す
る処理データがレジスタ回路１０６にデータ書込される
ことになる。
【００１５】このようにデータ処理装置１００のレジス
タ回路１０６に適正な処理データがデータ書込されたマ
イクロコンピュータがメーカサイドからユーザサイドに
ベアチップとして出荷されると、ユーザサイドではベア
チップのマイクロコンピュータを所望の電子機器に組み
込むことができる。
タ回路１０６に適正な処理データがデータ書込されたマ
イクロコンピュータがメーカサイドからユーザサイドに
ベアチップとして出荷されると、ユーザサイドではベア
チップのマイクロコンピュータを所望の電子機器に組み
込むことができる。
【００１６】
【発明が解決しようとする課題】上述のようなデータ処
理装置１００は、レジスタ回路１０６にデータ書込され
たデジタルの処理データに対応してトリミング回路１０
５がバンドギャップ回路１０４のアナログ動作を調整す
るので、このバンドギャップ回路１０４が適正値の出力
電圧を安定して生成することができる。
理装置１００は、レジスタ回路１０６にデータ書込され
たデジタルの処理データに対応してトリミング回路１０
５がバンドギャップ回路１０４のアナログ動作を調整す
るので、このバンドギャップ回路１０４が適正値の出力
電圧を安定して生成することができる。
【００１７】しかし、前述のようにメーカサイドでデー
タ処理装置１００のレジスタ回路１０６に適正な処理デ
ータをデータ書込したマイクロコンピュータをユーザサ
イドに出荷しても、ユーザサイドの使用状態や保管状態
によってはレジスタ回路１０６の処理データに消失や異
常が発生することがある。
タ処理装置１００のレジスタ回路１０６に適正な処理デ
ータをデータ書込したマイクロコンピュータをユーザサ
イドに出荷しても、ユーザサイドの使用状態や保管状態
によってはレジスタ回路１０６の処理データに消失や異
常が発生することがある。
【００１８】この場合、アナログ回路であるバンドギャ
ップ回路１０４が生成する出力電圧の電圧値が適正な範
囲から変動するので、データ処理装置１００を内蔵する
マイクロコンピュータの動作に誤動作や暴走が発生する
ことがあり、例えば、マイクロコンピュータを使用した
機器が致命的な状態となることもある。
ップ回路１０４が生成する出力電圧の電圧値が適正な範
囲から変動するので、データ処理装置１００を内蔵する
マイクロコンピュータの動作に誤動作や暴走が発生する
ことがあり、例えば、マイクロコンピュータを使用した
機器が致命的な状態となることもある。
【００１９】本発明は上述のような課題に鑑みてなされ
たものであり、データ記憶手段の記憶データに不良が発
生したことを的確に検知できるデータ処理装置と、その
データ処理方法とを提供することを目的とする。
たものであり、データ記憶手段の記憶データに不良が発
生したことを的確に検知できるデータ処理装置と、その
データ処理方法とを提供することを目的とする。
【００２０】
【課題を解決するための手段】本発明の一のデータ処理
装置は、各種データを書換自在にデータ記憶する情報記
憶媒体からなり所定の処理データが事前にデータ書込さ
れているデータ記憶手段と、該データ記憶手段から処理
データをデータ読出して所定の動作を実行する動作実行
手段と、前記処理データと同一内容の基準データが事前
にデータ書込されている基準記憶手段と、該基準記憶手
段から基準データをデータ読出するとともに前記データ
記憶手段から処理データをデータ読出してデータ比較す
るデータ比較手段と、該データ比較手段が基準データと
処理データとの不一致を判定するとエラー発生を検知す
るエラー検知手段と、を具備している。
装置は、各種データを書換自在にデータ記憶する情報記
憶媒体からなり所定の処理データが事前にデータ書込さ
れているデータ記憶手段と、該データ記憶手段から処理
データをデータ読出して所定の動作を実行する動作実行
手段と、前記処理データと同一内容の基準データが事前
にデータ書込されている基準記憶手段と、該基準記憶手
段から基準データをデータ読出するとともに前記データ
記憶手段から処理データをデータ読出してデータ比較す
るデータ比較手段と、該データ比較手段が基準データと
処理データとの不一致を判定するとエラー発生を検知す
るエラー検知手段と、を具備している。
【００２１】従って、本発明のデータ処理装置によるデ
ータ処理方法では、各種データを書換自在にデータ記憶
するデータ記憶手段に事前にデータ書込されている所定
の処理データを、動作実行手段がデータ読出して所定の
動作を実行する。ただし、処理データと同一内容の基準
データが基準記憶手段に事前にデータ書込されており、
この基準記憶手段の基準データとデータ記憶手段の処理
データとをデータ比較手段がデータ読出してデータ比較
する。これで基準データと処理データとの不一致が判定
されるとエラー検知手段がエラー発生を検知するので、
データ記憶手段に発生する記憶不良がエラー発生として
検知される。
ータ処理方法では、各種データを書換自在にデータ記憶
するデータ記憶手段に事前にデータ書込されている所定
の処理データを、動作実行手段がデータ読出して所定の
動作を実行する。ただし、処理データと同一内容の基準
データが基準記憶手段に事前にデータ書込されており、
この基準記憶手段の基準データとデータ記憶手段の処理
データとをデータ比較手段がデータ読出してデータ比較
する。これで基準データと処理データとの不一致が判定
されるとエラー検知手段がエラー発生を検知するので、
データ記憶手段に発生する記憶不良がエラー発生として
検知される。
【００２２】上述のようなデータ処理装置において、前
記基準記憶手段は、記憶データの保持特性が前記データ
記憶手段とは相違する情報記憶媒体からなることも可能
である。この場合、基準記憶手段とデータ記憶手段とで
記憶データの保持特性が相違しているので、例えば、基
準記憶手段の保持特性がデータ記憶手段より良好な場
合、データ記憶手段に記憶不良が発生した時点でエラー
発生が検知され、基準記憶手段の保持特性がデータ記憶
手段より良好でない場合、データ記憶手段に記憶不良が
発生する以前に基準記憶手段に記憶不良が発生した時点
でエラー発生が検知される。
記基準記憶手段は、記憶データの保持特性が前記データ
記憶手段とは相違する情報記憶媒体からなることも可能
である。この場合、基準記憶手段とデータ記憶手段とで
記憶データの保持特性が相違しているので、例えば、基
準記憶手段の保持特性がデータ記憶手段より良好な場
合、データ記憶手段に記憶不良が発生した時点でエラー
発生が検知され、基準記憶手段の保持特性がデータ記憶
手段より良好でない場合、データ記憶手段に記憶不良が
発生する以前に基準記憶手段に記憶不良が発生した時点
でエラー発生が検知される。
【００２３】本発明の他のデータ処理装置は、各種デー
タを書換自在にデータ記憶する情報記憶媒体からなり所
定の処理データが事前にデータ書込されているデータ記
憶手段と、該データ記憶手段から処理データをデータ読
出して所定の動作を実行する動作実行手段と、前記デー
タ記憶手段ほど記憶データの保持特性が良好でない情報
記憶媒体からなり所定の基準データが事前にデータ書込
されている基準記憶手段と、該基準記憶手段から基準デ
ータをデータ読出して不良の有無を判定する良否判定手
段と、該良否判定手段が基準データの不良を判定すると
エラー発生を検知するエラー検知手段と、を具備してい
る。
タを書換自在にデータ記憶する情報記憶媒体からなり所
定の処理データが事前にデータ書込されているデータ記
憶手段と、該データ記憶手段から処理データをデータ読
出して所定の動作を実行する動作実行手段と、前記デー
タ記憶手段ほど記憶データの保持特性が良好でない情報
記憶媒体からなり所定の基準データが事前にデータ書込
されている基準記憶手段と、該基準記憶手段から基準デ
ータをデータ読出して不良の有無を判定する良否判定手
段と、該良否判定手段が基準データの不良を判定すると
エラー発生を検知するエラー検知手段と、を具備してい
る。
【００２４】従って、本発明のデータ処理装置によるデ
ータ処理方法では、各種データを書換自在にデータ記憶
するデータ記憶手段に事前にデータ書込されている所定
の処理データを、動作実行手段がデータ読出して所定の
動作を実行する。所定の基準データが基準記憶手段に事
前にデータ書込されているが、この基準記憶手段の記憶
データの保持特性はデータ記憶手段ほど良好でない。そ
して、この基準記憶手段から良否判定手段が基準データ
をデータ読出して不良の有無を判定し、これで良否判定
手段が基準データの不良を判定するとエラー検知手段が
エラー発生を検知する。このため、データ記憶手段に記
憶不良が発生する以前に基準記憶手段に記憶不良が発生
することになり、この基準記憶手段に記憶不良が発生し
た時点でエラー発生が検知される。
ータ処理方法では、各種データを書換自在にデータ記憶
するデータ記憶手段に事前にデータ書込されている所定
の処理データを、動作実行手段がデータ読出して所定の
動作を実行する。所定の基準データが基準記憶手段に事
前にデータ書込されているが、この基準記憶手段の記憶
データの保持特性はデータ記憶手段ほど良好でない。そ
して、この基準記憶手段から良否判定手段が基準データ
をデータ読出して不良の有無を判定し、これで良否判定
手段が基準データの不良を判定するとエラー検知手段が
エラー発生を検知する。このため、データ記憶手段に記
憶不良が発生する以前に基準記憶手段に記憶不良が発生
することになり、この基準記憶手段に記憶不良が発生し
た時点でエラー発生が検知される。
【００２５】上述のようなデータ処理装置において、前
記基準記憶手段は、二値ビットが所定の位置に配列され
た一連の二値データを基準データとしてデータ記憶して
おり、前記良否判定手段は、前記二値データの複数の位
置の二値ビットを比較して前記基準データの良否を判定
することも可能である。
記基準記憶手段は、二値ビットが所定の位置に配列され
た一連の二値データを基準データとしてデータ記憶して
おり、前記良否判定手段は、前記二値データの複数の位
置の二値ビットを比較して前記基準データの良否を判定
することも可能である。
【００２６】この場合、二値ビットが所定の位置に配列
された一連の二値データを基準記憶手段が基準データと
してデータ記憶しており、その二値データの複数の位置
の二値ビットを良否判定手段が比較して基準データの良
否を判定するので、例えば、基準記憶手段がデータ記憶
している“０，１”なる二つの二値ビットが記憶不良に
より“０，０”や“１，１”に変化すると、これを良否
判定手段が基準データの不良と判定する。
された一連の二値データを基準記憶手段が基準データと
してデータ記憶しており、その二値データの複数の位置
の二値ビットを良否判定手段が比較して基準データの良
否を判定するので、例えば、基準記憶手段がデータ記憶
している“０，１”なる二つの二値ビットが記憶不良に
より“０，０”や“１，１”に変化すると、これを良否
判定手段が基準データの不良と判定する。
【００２７】上述のようなデータ処理装置において、前
記基準記憶手段は、“０”と“１”との二値ビットが所
定の位置に少なくとも一つずつ配列された一連の二値デ
ータを基準データとしてデータ記憶しており、前記良否
判定手段は、前記二値データの少なくとも二つの所定の
位置の二値ビットが相反していることを確認することも
可能である。
記基準記憶手段は、“０”と“１”との二値ビットが所
定の位置に少なくとも一つずつ配列された一連の二値デ
ータを基準データとしてデータ記憶しており、前記良否
判定手段は、前記二値データの少なくとも二つの所定の
位置の二値ビットが相反していることを確認することも
可能である。
【００２８】この場合、基準記憶手段が基準データとし
てデータ記憶している一連の二値データは“０”と
“１”との二値ビットが所定の位置に少なくとも一つず
つ配列されており、この二値データの少なくとも二つの
所定の位置の二値ビットが相反していることを良否判定
手段が確認するので、二値データの“０，１”なる二つ
の二値ビットが記憶不良により“０，０”や“１，１”
に変化すると、これを良否判定手段が基準データの不良
と判定する。
てデータ記憶している一連の二値データは“０”と
“１”との二値ビットが所定の位置に少なくとも一つず
つ配列されており、この二値データの少なくとも二つの
所定の位置の二値ビットが相反していることを良否判定
手段が確認するので、二値データの“０，１”なる二つ
の二値ビットが記憶不良により“０，０”や“１，１”
に変化すると、これを良否判定手段が基準データの不良
と判定する。
【００２９】上述のようなデータ処理装置において、前
記良否判定手段は、前記基準記憶手段から基準データを
データ読出して一時保持するデータ保持手段と、該デー
タ保持手段に一時保持された基準データと前記基準記憶
手段にデータ記憶されている基準データとをデータ比較
するデータ比較手段と、を具備している。
記良否判定手段は、前記基準記憶手段から基準データを
データ読出して一時保持するデータ保持手段と、該デー
タ保持手段に一時保持された基準データと前記基準記憶
手段にデータ記憶されている基準データとをデータ比較
するデータ比較手段と、を具備している。
【００３０】この場合、基準記憶手段からデータ保持手
段が基準データをデータ読出して一時保持し、このデー
タ保持手段に一時保持された基準データと基準記憶手段
にデータ記憶されている基準データとをデータ比較手段
がデータ比較する。このため、基準記憶手段の基準デー
タが変化すると、これがデータ保持手段に直前にデータ
保持された基準データとは相違することになるので、デ
ータ比較手段により基準データの不良として判定され
る。
段が基準データをデータ読出して一時保持し、このデー
タ保持手段に一時保持された基準データと基準記憶手段
にデータ記憶されている基準データとをデータ比較手段
がデータ比較する。このため、基準記憶手段の基準デー
タが変化すると、これがデータ保持手段に直前にデータ
保持された基準データとは相違することになるので、デ
ータ比較手段により基準データの不良として判定され
る。
【００３１】上述のようなデータ処理装置において、前
記良否判定手段は、不揮発性の情報記憶媒体からなり前
記基準データと同一内容の比較データが事前にデータ書
込されている比較記憶手段と、該比較記憶手段から比較
データをデータ読出するとともに前記基準記憶手段から
基準データをデータ読出してデータ比較するデータ比較
手段と、を具備している。
記良否判定手段は、不揮発性の情報記憶媒体からなり前
記基準データと同一内容の比較データが事前にデータ書
込されている比較記憶手段と、該比較記憶手段から比較
データをデータ読出するとともに前記基準記憶手段から
基準データをデータ読出してデータ比較するデータ比較
手段と、を具備している。
【００３２】この場合、不揮発性の情報記憶媒体からな
る比較記憶手段に基準データと同一内容の比較データが
事前にデータ書込されており、この比較記憶手段の比較
データと基準記憶手段の基準データとをデータ比較手段
がデータ読出してデータ比較するので、これで基準記憶
手段の基準データの良否が良否判定手段により判定され
る。
る比較記憶手段に基準データと同一内容の比較データが
事前にデータ書込されており、この比較記憶手段の比較
データと基準記憶手段の基準データとをデータ比較手段
がデータ読出してデータ比較するので、これで基準記憶
手段の基準データの良否が良否判定手段により判定され
る。
【００３３】本発明の更に他のデータ処理装置は、各種
データを書換自在にデータ記憶する情報記憶媒体からな
り所定の処理データが事前にデータ書込されているデー
タ記憶手段と、該データ記憶手段から処理データをデー
タ読出して所定の動作を実行する動作実行手段と、前記
データ記憶手段から処理データをデータ読出して一時保
持するデータ保持手段と、該データ保持手段に一時保持
された処理データと前記データ記憶手段にデータ記憶さ
れている処理データとをデータ比較するデータ比較手段
と、該データ比較手段が処理データの不一致を判定する
とエラー発生を検知するエラー検知手段と、を具備して
いる。
データを書換自在にデータ記憶する情報記憶媒体からな
り所定の処理データが事前にデータ書込されているデー
タ記憶手段と、該データ記憶手段から処理データをデー
タ読出して所定の動作を実行する動作実行手段と、前記
データ記憶手段から処理データをデータ読出して一時保
持するデータ保持手段と、該データ保持手段に一時保持
された処理データと前記データ記憶手段にデータ記憶さ
れている処理データとをデータ比較するデータ比較手段
と、該データ比較手段が処理データの不一致を判定する
とエラー発生を検知するエラー検知手段と、を具備して
いる。
【００３４】従って、本発明のデータ処理装置によるデ
ータ処理方法では、各種データを書換自在にデータ記憶
するデータ記憶手段に事前にデータ書込されている所定
の処理データを、動作実行手段がデータ読出して所定の
動作を実行する。ただし、データ記憶手段の処理データ
をデータ保持手段がデータ読出して一時保持し、このデ
ータ保持手段に一時保持された処理データとデータ記憶
手段の処理データとをデータ比較手段がデータ比較す
る。このデータ比較手段が処理データの不一致を判定す
るとエラー検知手段がエラー発生を検知するので、デー
タ記憶手段に発生する記憶不良がエラー発生として検知
される。
ータ処理方法では、各種データを書換自在にデータ記憶
するデータ記憶手段に事前にデータ書込されている所定
の処理データを、動作実行手段がデータ読出して所定の
動作を実行する。ただし、データ記憶手段の処理データ
をデータ保持手段がデータ読出して一時保持し、このデ
ータ保持手段に一時保持された処理データとデータ記憶
手段の処理データとをデータ比較手段がデータ比較す
る。このデータ比較手段が処理データの不一致を判定す
るとエラー検知手段がエラー発生を検知するので、デー
タ記憶手段に発生する記憶不良がエラー発生として検知
される。
【００３５】なお、本発明で言う各種手段は、その機能
を実現するように形成されていれば良く、例えば、専用
のハードウェア、適正な機能がプログラムにより付与さ
れたコンピュータ、適正なプログラムによりコンピュー
タの内部に実現された機能、これらの組み合わせ、等を
許容する。
を実現するように形成されていれば良く、例えば、専用
のハードウェア、適正な機能がプログラムにより付与さ
れたコンピュータ、適正なプログラムによりコンピュー
タの内部に実現された機能、これらの組み合わせ、等を
許容する。
【００３６】
【発明の実施の形態】本発明の実施の第一の形態のデー
タ処理装置を図１ないし図３を参照して以下に説明す
る。なお、図１は本実施の第一の形態のデータ処理装置
の要部を示すブロック図、図２はデータ比較手段に相当
するデータ比較回路の内部構造を示す回路図、図３はデ
ータ比較手段であるデータ比較回路の処理動作を示すタ
イムチャート、である。
タ処理装置を図１ないし図３を参照して以下に説明す
る。なお、図１は本実施の第一の形態のデータ処理装置
の要部を示すブロック図、図２はデータ比較手段に相当
するデータ比較回路の内部構造を示す回路図、図３はデ
ータ比較手段であるデータ比較回路の処理動作を示すタ
イムチャート、である。
【００３７】本実施の形態のデータ処理装置２００も、
一従来例として前述したデータ処理装置１００と同様に
半導体集積回路からなるマイクロコンピュータの一部と
して形成されており、図１に示すように、ＣＰＵ１０１
や不揮発メモリ１０２が内部バス１０３に接続されてい
る。
一従来例として前述したデータ処理装置１００と同様に
半導体集積回路からなるマイクロコンピュータの一部と
して形成されており、図１に示すように、ＣＰＵ１０１
や不揮発メモリ１０２が内部バス１０３に接続されてい
る。
【００３８】この制御バス１０３にはデータ記憶手段で
あるレジスタ回路１０６やテスト回路１０７も接続され
ており、レジスタ回路１０６には動作実行手段に相当す
るトリミング回路１０５を介してアナログ回路であるバ
ンドギャップ回路１０４が接続されている。
あるレジスタ回路１０６やテスト回路１０７も接続され
ており、レジスタ回路１０６には動作実行手段に相当す
るトリミング回路１０５を介してアナログ回路であるバ
ンドギャップ回路１０４が接続されている。
【００３９】ただし、本実施の形態のデータ処理装置２
００では、一従来例のデータ処理装置１００とは相違し
て、基準記憶手段である基準レジスタ２０１とデータ比
較手段であるデータ比較回路２０２とが追加されてお
り、このデータ比較回路２０２にレジスタ回路１０６と
基準レジスタ２０１とが接続されている。
００では、一従来例のデータ処理装置１００とは相違し
て、基準記憶手段である基準レジスタ２０１とデータ比
較手段であるデータ比較回路２０２とが追加されてお
り、このデータ比較回路２０２にレジスタ回路１０６と
基準レジスタ２０１とが接続されている。
【００４０】基準レジスタ２０１は、レジスタ回路１０
６と同一構造のＦＦアレイからなり、レジスタ回路１０
６がデータ記憶している処理データと同一内容の基準デ
ータが事前にデータ書込されている。データ比較回路２
０２は、図２に示すように、Ｄ型ＦＦ２０３、ＥｘＯＲ
ゲート２０４、ＯＲゲート２０５、等からなり、基準レ
ジスタ２０１の基準データとレジスタ回路１０６の処理
データとを基準クロックの信号周期でデータ比較する。
６と同一構造のＦＦアレイからなり、レジスタ回路１０
６がデータ記憶している処理データと同一内容の基準デ
ータが事前にデータ書込されている。データ比較回路２
０２は、図２に示すように、Ｄ型ＦＦ２０３、ＥｘＯＲ
ゲート２０４、ＯＲゲート２０５、等からなり、基準レ
ジスタ２０１の基準データとレジスタ回路１０６の処理
データとを基準クロックの信号周期でデータ比較する。
【００４１】このデータ比較回路２０２はＣＰＵ１０１
にも接続されており、このＣＰＵ１０１は、データ処理
装置２００の外部のＲＯＭ等にソフトウェアとして事前
に実装されている制御プログラムに対応したデータ処理
によりエラー検知手段として機能する。
にも接続されており、このＣＰＵ１０１は、データ処理
装置２００の外部のＲＯＭ等にソフトウェアとして事前
に実装されている制御プログラムに対応したデータ処理
によりエラー検知手段として機能する。
【００４２】つまり、データ比較回路２０２が基準デー
タと処理データとの比較結果として一致を判定している
場合には、ＣＰＵ１０１は従来と同様に通常の処理動作
を継続しているが、データ比較回路２０２が不一致を判
定するとＣＰＵ１０１はエラー発生を検知し、システム
リセットを実行してデータ処理装置２００の各部の動作
を強制停止する。
タと処理データとの比較結果として一致を判定している
場合には、ＣＰＵ１０１は従来と同様に通常の処理動作
を継続しているが、データ比較回路２０２が不一致を判
定するとＣＰＵ１０１はエラー発生を検知し、システム
リセットを実行してデータ処理装置２００の各部の動作
を強制停止する。
【００４３】上述のような構成において、本実施の形態
のデータ処理装置２００も、一従来例として前述したデ
ータ処理装置１００と同様に、アナログ回路であるバン
ドギャップ回路１０４により所定値の出力電圧を生成し
て各種に利用し、このバンドギャップ回路１０４の動作
特性をトリミング回路１０５がレジスタ回路１０６の処
理データに対応して調整する。
のデータ処理装置２００も、一従来例として前述したデ
ータ処理装置１００と同様に、アナログ回路であるバン
ドギャップ回路１０４により所定値の出力電圧を生成し
て各種に利用し、このバンドギャップ回路１０４の動作
特性をトリミング回路１０５がレジスタ回路１０６の処
理データに対応して調整する。
【００４４】本実施の形態のデータ処理装置２００も、
メーカサイドでレジスタ回路１０６に処理データがデー
タ書込されてからユーザサイドに出荷されるが、各種の
原因によりレジスタ回路１０６に記憶不良が発生するこ
とがある。しかし、本実施の形態のデータ処理装置２０
０では、レジスタ回路１０６に記憶不良が発生すると全
体の動作が自動的に強制停止されるので、マイクロコン
ピュータの誤動作や暴走を防止することができる。
メーカサイドでレジスタ回路１０６に処理データがデー
タ書込されてからユーザサイドに出荷されるが、各種の
原因によりレジスタ回路１０６に記憶不良が発生するこ
とがある。しかし、本実施の形態のデータ処理装置２０
０では、レジスタ回路１０６に記憶不良が発生すると全
体の動作が自動的に強制停止されるので、マイクロコン
ピュータの誤動作や暴走を防止することができる。
【００４５】つまり、本実施の形態のデータ処理装置２
００では、一従来例のデータ処理装置１００とは相違し
て、レジスタ回路１０６の処理データと同一の基準デー
タが基準レジスタ２０１にデータ記憶されており、この
基準レジスタ２０１の基準データととレジスタ回路１０
６の処理データとがデータ比較回路２０２により基準ク
ロックの信号周期でデータ比較される。
００では、一従来例のデータ処理装置１００とは相違し
て、レジスタ回路１０６の処理データと同一の基準デー
タが基準レジスタ２０１にデータ記憶されており、この
基準レジスタ２０１の基準データととレジスタ回路１０
６の処理データとがデータ比較回路２０２により基準ク
ロックの信号周期でデータ比較される。
【００４６】レジスタ回路１０６の記憶データが正常で
あるとデータ比較回路２０２は比較結果として一致を判
定するので、この状態ではＣＰＵ１０１は通常の処理動
作を継続する。しかし、レジスタ回路１０６の記憶デー
タに不良が発生するとデータ比較回路２０２は比較結果
として不一致を判定するので、ＣＰＵ１０１は即座にエ
ラー発生を検知してシステムリセットを実行する。
あるとデータ比較回路２０２は比較結果として一致を判
定するので、この状態ではＣＰＵ１０１は通常の処理動
作を継続する。しかし、レジスタ回路１０６の記憶デー
タに不良が発生するとデータ比較回路２０２は比較結果
として不一致を判定するので、ＣＰＵ１０１は即座にエ
ラー発生を検知してシステムリセットを実行する。
【００４７】このシステムリセットではデータ処理装置
２００の各部の動作が強制停止されるので、レジスタ回
路１０６の処理データの記憶不良のためにバンドギャッ
プ回路１０４の出力電圧の電圧値が異常な状態でデータ
処理装置２００が動作することがない。
２００の各部の動作が強制停止されるので、レジスタ回
路１０６の処理データの記憶不良のためにバンドギャッ
プ回路１０４の出力電圧の電圧値が異常な状態でデータ
処理装置２００が動作することがない。
【００４８】このため、本実施の形態のデータ処理装置
２００は、レジスタ回路１０６の記憶不良によるマイク
ロコンピュータの誤動作や暴走を防止することができ、
そのマイクロコンピュータを利用した電子機器が致命的
な状態となることも防止できる。
２００は、レジスタ回路１０６の記憶不良によるマイク
ロコンピュータの誤動作や暴走を防止することができ、
そのマイクロコンピュータを利用した電子機器が致命的
な状態となることも防止できる。
【００４９】なお、上述のようにレジスタ回路１０６の
処理データと同一の基準データを基準レジスタ２０１に
データ書込する手法としては、ＬＳＩテスト装置により
テスト回路１０７からレジスタ回路１０６に処理データ
をデータ書込するときに、基準レジスタ２０１にも同一
の基準データをデータ書込すれば良い。
処理データと同一の基準データを基準レジスタ２０１に
データ書込する手法としては、ＬＳＩテスト装置により
テスト回路１０７からレジスタ回路１０６に処理データ
をデータ書込するときに、基準レジスタ２０１にも同一
の基準データをデータ書込すれば良い。
【００５０】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では基準レジスタ２０１をレ
ジスタ回路１０６と完全に同一構造に形成することを想
定したが、これではレジスタ回路１０６と基準レジスタ
２０１との記憶データの保持特性も同一となる。
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では基準レジスタ２０１をレ
ジスタ回路１０６と完全に同一構造に形成することを想
定したが、これではレジスタ回路１０６と基準レジスタ
２０１との記憶データの保持特性も同一となる。
【００５１】この場合、現実には可能性は低いものの、
レジスタ回路１０６と基準レジスタ２０１とが同時に記
憶データを消失し、その比較結果が同一となってレジス
タ回路１０６が記憶データを消失しているのにエラー発
生が検知されない可能性もある。
レジスタ回路１０６と基準レジスタ２０１とが同時に記
憶データを消失し、その比較結果が同一となってレジス
タ回路１０６が記憶データを消失しているのにエラー発
生が検知されない可能性もある。
【００５２】そこで、これが課題となる場合には、基準
レジスタ２０１とレジスタ回路１０６との構造を完全に
同一とせず、レジスタ回路１０６と基準レジスタ２０１
との記憶データの保持特性を相違させることが好適であ
る。例えば、前述のようにレジスタ回路１０６がＦＦア
レイからなる場合、図４(ａ)に示すように、その記憶セ
ル２１０は、ｎウェル２１１が形成されたｐ型領域２１
２上にＦＧ(FloatingGate)２１３とＣＧ(Control Gate)
２１４とが形成され、その上方にアルミニウム製の金属
層２１５が位置する構造などに形成される。
レジスタ２０１とレジスタ回路１０６との構造を完全に
同一とせず、レジスタ回路１０６と基準レジスタ２０１
との記憶データの保持特性を相違させることが好適であ
る。例えば、前述のようにレジスタ回路１０６がＦＦア
レイからなる場合、図４(ａ)に示すように、その記憶セ
ル２１０は、ｎウェル２１１が形成されたｐ型領域２１
２上にＦＧ(FloatingGate)２１３とＣＧ(Control Gate)
２１４とが形成され、その上方にアルミニウム製の金属
層２１５が位置する構造などに形成される。
【００５３】このような構造のレジスタ回路１０６で
は、記憶データの保持特性が金属層２１５の層厚により
変化するので、同図(ｂ)に示すように、例えば、基準レ
ジスタ２０１の記憶セル２２０では金属層２１５の層厚
をレジスタ回路１０６の記憶セル２１０より増大させ
る。
は、記憶データの保持特性が金属層２１５の層厚により
変化するので、同図(ｂ)に示すように、例えば、基準レ
ジスタ２０１の記憶セル２２０では金属層２１５の層厚
をレジスタ回路１０６の記憶セル２１０より増大させ
る。
【００５４】この場合、基準レジスタ２０１の保持特性
はレジスタ回路１０６より良好となるので、レジスタ回
路１０６に記憶不良が発生する時点では基準レジスタ２
０１には記憶不良が発生せず、レジスタ回路１０６に記
憶不良が発生したことを即座に判定することが可能とな
る。
はレジスタ回路１０６より良好となるので、レジスタ回
路１０６に記憶不良が発生する時点では基準レジスタ２
０１には記憶不良が発生せず、レジスタ回路１０６に記
憶不良が発生したことを即座に判定することが可能とな
る。
【００５５】また、上記形態ではレジスタ回路１０６と
基準レジスタ２０１とにハードウェアからなるデータ比
較回路２０２を接続して処理データと基準データとを比
較させることを例示したが、例えば、ＣＰＵ１０１のソ
フトウェアによる所定処理でレジスタ回路１０６の処理
データと基準レジスタ２０１の基準データとを比較する
ことも可能である。
基準レジスタ２０１とにハードウェアからなるデータ比
較回路２０２を接続して処理データと基準データとを比
較させることを例示したが、例えば、ＣＰＵ１０１のソ
フトウェアによる所定処理でレジスタ回路１０６の処理
データと基準レジスタ２０１の基準データとを比較する
ことも可能である。
【００５６】その場合、図５に示すように、ＣＰＵ１０
１には通常の処理動作の実行中に(ステップＳ５)、所定
周期で検査タイミングを発生させる(ステップＳ１)。こ
の検査タイミングの到来ごとにＣＰＵ１０１にレジスタ
回路１０６と基準レジスタ２０１との記憶データをデー
タ読出させてデータ比較させ(ステップＳ２，Ｓ３)、こ
の比較結果が一致の場合には通常の処理動作に復帰させ
(ステップＳ５)、比較結果が不一致の場合にはシステム
リセットを実行させれば良い(ステップＳ４)。
１には通常の処理動作の実行中に(ステップＳ５)、所定
周期で検査タイミングを発生させる(ステップＳ１)。こ
の検査タイミングの到来ごとにＣＰＵ１０１にレジスタ
回路１０６と基準レジスタ２０１との記憶データをデー
タ読出させてデータ比較させ(ステップＳ２，Ｓ３)、こ
の比較結果が一致の場合には通常の処理動作に復帰させ
(ステップＳ５)、比較結果が不一致の場合にはシステム
リセットを実行させれば良い(ステップＳ４)。
【００５７】つぎに、本発明の実施の第二の形態のデー
タ処理装置を図６ないし図８を参照して以下に説明す
る。なお、この実施の第二の形態のデータ処理装置に関
して第一の形態のデータ処理装置と同一の部分は、同一
の名称および符号を利用して詳細な説明は省略する。ま
た、図６は本実施の形態のデータ処理装置の要部を示す
ブロック図、図７は良否判定手段である良否判定回路を
示す回路図、図８は良否判定回路の処理動作を示すタイ
ムチャート、である。
タ処理装置を図６ないし図８を参照して以下に説明す
る。なお、この実施の第二の形態のデータ処理装置に関
して第一の形態のデータ処理装置と同一の部分は、同一
の名称および符号を利用して詳細な説明は省略する。ま
た、図６は本実施の形態のデータ処理装置の要部を示す
ブロック図、図７は良否判定手段である良否判定回路を
示す回路図、図８は良否判定回路の処理動作を示すタイ
ムチャート、である。
【００５８】本実施の形態のデータ処理装置３００で
は、図６に示すように、基準記憶手段である基準レジス
タ３０１が良否判定手段である良否判定回路３０２に接
続されているが、この良否判定回路３０２にはレジスタ
回路１０６は接続されていない。
は、図６に示すように、基準記憶手段である基準レジス
タ３０１が良否判定手段である良否判定回路３０２に接
続されているが、この良否判定回路３０２にはレジスタ
回路１０６は接続されていない。
【００５９】基準レジスタ３０１は、やはりレジスタ回
路１０６と同様な構造のＦＦアレイからなるが、その記
憶セルは金属層の層厚がレジスタ回路１０６より減少さ
れているので、基準レジスタ３０１は記憶データの保持
特性がレジスタ回路１０６ほど良好でない。
路１０６と同様な構造のＦＦアレイからなるが、その記
憶セルは金属層の層厚がレジスタ回路１０６より減少さ
れているので、基準レジスタ３０１は記憶データの保持
特性がレジスタ回路１０６ほど良好でない。
【００６０】そして、この基準レジスタ３０１は、所定
の基準データが事前にデータ書込されており、良否判定
回路３０２は、基準レジスタ３０１から基準データをデ
ータ読出して不良の有無を判定する。より詳細には、基
準レジスタ３０１がデータ記憶している基準データは、
レジスタ回路１０６の処理データとは無関係に設定され
ており、図７に示すように、ここでは二値ビットが所定
の位置に配列された一連の二値データである“１，１”
からなる。
の基準データが事前にデータ書込されており、良否判定
回路３０２は、基準レジスタ３０１から基準データをデ
ータ読出して不良の有無を判定する。より詳細には、基
準レジスタ３０１がデータ記憶している基準データは、
レジスタ回路１０６の処理データとは無関係に設定され
ており、図７に示すように、ここでは二値ビットが所定
の位置に配列された一連の二値データである“１，１”
からなる。
【００６１】良否判定回路３０２はナンドゲートからな
り、図８に示すように、二値データの複数の位置の二値
ビット“１，１”を比較し、これが一致しないと基準デ
ータの記憶不良を判定する。この良否判定回路３０２も
ＣＰＵ１０１などに接続されているので、このＣＰＵ１
０１は、良否判定回路３０２が不一致を判定するとエラ
ー検知手段としてエラー発生を検知し、システムリセッ
トを実行してデータ処理装置３００の各部の動作を強制
停止する。
り、図８に示すように、二値データの複数の位置の二値
ビット“１，１”を比較し、これが一致しないと基準デ
ータの記憶不良を判定する。この良否判定回路３０２も
ＣＰＵ１０１などに接続されているので、このＣＰＵ１
０１は、良否判定回路３０２が不一致を判定するとエラ
ー検知手段としてエラー発生を検知し、システムリセッ
トを実行してデータ処理装置３００の各部の動作を強制
停止する。
【００６２】上述のような構成において、本実施の形態
のデータ処理装置３００も、前述した実施の第一の形態
のデータ処理装置２００と同様に、アナログ回路として
所定値の出力電圧を生成するバンドギャップ回路１０４
の動作特性をトリミング回路１０５がレジスタ回路１０
６の処理データに対応して調整し、このレジスタ回路１
０６の処理データはメーカサイドでデータ書込される。
のデータ処理装置３００も、前述した実施の第一の形態
のデータ処理装置２００と同様に、アナログ回路として
所定値の出力電圧を生成するバンドギャップ回路１０４
の動作特性をトリミング回路１０５がレジスタ回路１０
６の処理データに対応して調整し、このレジスタ回路１
０６の処理データはメーカサイドでデータ書込される。
【００６３】そして、やはりレジスタ回路１０６に記憶
不良が発生することがあるが、本実施の形態のデータ処
理装置３００では、レジスタ回路１０６に記憶不良が発
生する以前に全体の動作が自動的に強制停止される。つ
まり、本実施の形態のデータ処理装置３００では、レジ
スタ回路１０６と同様な構造で記憶データの保持特性が
劣る基準レジスタ３０１に所定の基準データがデータ書
込されており、この基準レジスタ３０１の基準データの
良否が良否判定回路３０２により常時確認される。
不良が発生することがあるが、本実施の形態のデータ処
理装置３００では、レジスタ回路１０６に記憶不良が発
生する以前に全体の動作が自動的に強制停止される。つ
まり、本実施の形態のデータ処理装置３００では、レジ
スタ回路１０６と同様な構造で記憶データの保持特性が
劣る基準レジスタ３０１に所定の基準データがデータ書
込されており、この基準レジスタ３０１の基準データの
良否が良否判定回路３０２により常時確認される。
【００６４】基準レジスタ３０１の基準データが正常で
あると良否判定回路３０２は記憶不良を判定しないの
で、この状態ではＣＰＵ１０１は通常の処理動作を継続
する。しかし、基準レジスタ３０１の基準データに不良
が発生すると良否判定回路３０２は記憶不良を判定する
ので、ＣＰＵ１０１は即座にエラー発生を検知してシス
テムリセットを実行する。
あると良否判定回路３０２は記憶不良を判定しないの
で、この状態ではＣＰＵ１０１は通常の処理動作を継続
する。しかし、基準レジスタ３０１の基準データに不良
が発生すると良否判定回路３０２は記憶不良を判定する
ので、ＣＰＵ１０１は即座にエラー発生を検知してシス
テムリセットを実行する。
【００６５】前述のように基準レジスタ３０１とレジス
タ回路１０６とは同様な構造に形成されているので、基
準レジスタ３０１はレジスタ回路１０６と同様にデータ
記憶に経時劣化が発生するが、基準レジスタ３０１の記
憶データの保持特性はレジスタ回路１０６ほど良好でな
い。
タ回路１０６とは同様な構造に形成されているので、基
準レジスタ３０１はレジスタ回路１０６と同様にデータ
記憶に経時劣化が発生するが、基準レジスタ３０１の記
憶データの保持特性はレジスタ回路１０６ほど良好でな
い。
【００６６】このため、レジスタ回路１０６に記憶不良
が発生する以前に基準レジスタ３０１に記憶不良が発生
することになり、この基準レジスタ３０１の記憶不良が
発生した時点でデータ処理装置３００は各部の動作が強
制停止されるので、レジスタ回路１０６の記憶不良によ
る誤動作や暴走が防止されている。
が発生する以前に基準レジスタ３０１に記憶不良が発生
することになり、この基準レジスタ３０１の記憶不良が
発生した時点でデータ処理装置３００は各部の動作が強
制停止されるので、レジスタ回路１０６の記憶不良によ
る誤動作や暴走が防止されている。
【００６７】なお、本発明は上記形態に限定されるもの
でもなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では基準レジスタ３０１に基
準データとなる一連の二値データとして二つの二値ビッ
ト“１，１”をデータ書込しておき、その一致をナンド
ゲートからなる良否判定回路３０２で確認することを例
示したが、基準レジスタ３０１の基準データを“１，
０”や“０，１”としてＥｘＯＲゲートからなる良否判
定回路３０２で不一致を確認することも可能である。
でもなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では基準レジスタ３０１に基
準データとなる一連の二値データとして二つの二値ビッ
ト“１，１”をデータ書込しておき、その一致をナンド
ゲートからなる良否判定回路３０２で確認することを例
示したが、基準レジスタ３０１の基準データを“１，
０”や“０，１”としてＥｘＯＲゲートからなる良否判
定回路３０２で不一致を確認することも可能である。
【００６８】この場合、基準データとなる二値データの
“０，１”なる二つの二値ビットが記憶不良により
“０，０”や“１，１”に変化しても、これが良否判定
回路３０２により基準データの不良と判定されて基準レ
ジスタ３０１の記憶不良が確認される。
“０，１”なる二つの二値ビットが記憶不良により
“０，０”や“１，１”に変化しても、これが良否判定
回路３０２により基準データの不良と判定されて基準レ
ジスタ３０１の記憶不良が確認される。
【００６９】また、上記形態では基準レジスタ３０１の
基準データとなる一連の二値データを論理ゲートからな
る良否判定回路３０２により論理演算して記憶不良の有
無を判定することを例示したが、前述のように基準レジ
スタ３０１の基準データはレジスタ回路１０６の処理デ
ータとは無関係に設定できる。
基準データとなる一連の二値データを論理ゲートからな
る良否判定回路３０２により論理演算して記憶不良の有
無を判定することを例示したが、前述のように基準レジ
スタ３０１の基準データはレジスタ回路１０６の処理デ
ータとは無関係に設定できる。
【００７０】そこで、基準レジスタ３０１の基準データ
を“１，０，１，０，…，１，０”のように所定の二値
データとして設定しておき、これと同一の比較データを
基準レジスタ３０１とは別個の比較記憶手段に事前にデ
ータ書込しておき、これらの基準データと比較データと
の一致をデータ比較回路２０２のハードウェア処理やＣ
ＰＵ１０１のソフトウェア処理で確認することも可能で
ある。
を“１，０，１，０，…，１，０”のように所定の二値
データとして設定しておき、これと同一の比較データを
基準レジスタ３０１とは別個の比較記憶手段に事前にデ
ータ書込しておき、これらの基準データと比較データと
の一致をデータ比較回路２０２のハードウェア処理やＣ
ＰＵ１０１のソフトウェア処理で確認することも可能で
ある。
【００７１】さらに、図９に示すように、良否判定手段
である良否判定回路４０１を、データ保持手段となるＤ
型ＦＦ４０２や、データ比較手段となるＥｘＯＲゲート
４０３で形成することも可能である。この場合、図１０
に示すように、基準レジスタ３０１の基準データである
二値ビットをＤ型ＦＦ４０２が基準クロックの信号周期
でデータ読出して一時保持し、このＤ型ＦＦ４０２に一
時保持された基準データと基準レジスタ３０１にデータ
記憶されている基準データとをＥｘＯＲゲート４０３が
基準クロックの信号周期でデータ比較する。
である良否判定回路４０１を、データ保持手段となるＤ
型ＦＦ４０２や、データ比較手段となるＥｘＯＲゲート
４０３で形成することも可能である。この場合、図１０
に示すように、基準レジスタ３０１の基準データである
二値ビットをＤ型ＦＦ４０２が基準クロックの信号周期
でデータ読出して一時保持し、このＤ型ＦＦ４０２に一
時保持された基準データと基準レジスタ３０１にデータ
記憶されている基準データとをＥｘＯＲゲート４０３が
基準クロックの信号周期でデータ比較する。
【００７２】ただし、このデータ比較の実行タイミング
は一時保持より基準クロックの一周期分だけ遅延してい
るので、基準レジスタ３０１にデータ記憶されている基
準データが変化すると、これが直前にＤ型ＦＦ４０２に
一時保持された基準データとは相違するとして検知され
る。
は一時保持より基準クロックの一周期分だけ遅延してい
るので、基準レジスタ３０１にデータ記憶されている基
準データが変化すると、これが直前にＤ型ＦＦ４０２に
一時保持された基準データとは相違するとして検知され
る。
【００７３】なお、上述の良否判定回路４０１は連続的
に駆動されている限りはデータ変化を確実に検知できる
ので、例えば、この良否判定回路４０１を基準レジスタ
３０１でなくレジスタ回路１０６に接続して処理データ
の変化を直接に検知することも可能である。
に駆動されている限りはデータ変化を確実に検知できる
ので、例えば、この良否判定回路４０１を基準レジスタ
３０１でなくレジスタ回路１０６に接続して処理データ
の変化を直接に検知することも可能である。
【００７４】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００７５】本発明の一のデータ処理装置によるデータ
処理方法では、各種データを書換自在にデータ記憶する
データ記憶手段に事前にデータ書込されている所定の処
理データを、動作実行手段がデータ読出して所定の動作
を実行するが、処理データと同一内容の基準データが基
準記憶手段に事前にデータ書込されており、この基準記
憶手段の基準データとデータ記憶手段の処理データとを
データ比較手段がデータ読出してデータ比較し、これで
基準データと処理データとの不一致が判定されるとエラ
ー検知手段がエラー発生を検知することにより、データ
記憶手段に発生する記憶不良をエラー発生として検知す
ることができ、例えば、データ記憶手段に記憶不良が発
生した時点でデータ処理装置の処理動作を強制停止させ
るようなことができる。
処理方法では、各種データを書換自在にデータ記憶する
データ記憶手段に事前にデータ書込されている所定の処
理データを、動作実行手段がデータ読出して所定の動作
を実行するが、処理データと同一内容の基準データが基
準記憶手段に事前にデータ書込されており、この基準記
憶手段の基準データとデータ記憶手段の処理データとを
データ比較手段がデータ読出してデータ比較し、これで
基準データと処理データとの不一致が判定されるとエラ
ー検知手段がエラー発生を検知することにより、データ
記憶手段に発生する記憶不良をエラー発生として検知す
ることができ、例えば、データ記憶手段に記憶不良が発
生した時点でデータ処理装置の処理動作を強制停止させ
るようなことができる。
【００７６】また、上述のようなデータ処理装置におい
て、基準記憶手段とデータ記憶手段とで記憶データの保
持特性が相違していることにより、データ記憶手段の処
理データと基準記憶手段の基準データとが同時に同様に
変化する可能性を低減できるので、データ記憶手段の記
憶不良の検知確度を向上させることができる。
て、基準記憶手段とデータ記憶手段とで記憶データの保
持特性が相違していることにより、データ記憶手段の処
理データと基準記憶手段の基準データとが同時に同様に
変化する可能性を低減できるので、データ記憶手段の記
憶不良の検知確度を向上させることができる。
【００７７】本発明の他のデータ処理装置によるデータ
処理方法では、各種データを書換自在にデータ記憶する
データ記憶手段に事前にデータ書込されている所定の処
理データを、動作実行手段がデータ読出して所定の動作
を実行し、所定の基準データが基準記憶手段に事前にデ
ータ書込されているが、この基準記憶手段の記憶データ
の保持特性はデータ記憶手段ほど良好でなく、この基準
記憶手段から良否判定手段が基準データをデータ読出し
て不良の有無を判定し、これで良否判定手段が基準デー
タの不良を判定するとエラー検知手段がエラー発生を検
知することにより、データ記憶手段に記憶不良が発生す
る以前に基準記憶手段に記憶不良が発生するので、この
基準記憶手段に記憶不良が発生した時点でエラー発生を
検知することができ、例えば、データ記憶手段に記憶不
良が発生する直前にデータ処理装置の処理動作を強制停
止させるようなことができる。
処理方法では、各種データを書換自在にデータ記憶する
データ記憶手段に事前にデータ書込されている所定の処
理データを、動作実行手段がデータ読出して所定の動作
を実行し、所定の基準データが基準記憶手段に事前にデ
ータ書込されているが、この基準記憶手段の記憶データ
の保持特性はデータ記憶手段ほど良好でなく、この基準
記憶手段から良否判定手段が基準データをデータ読出し
て不良の有無を判定し、これで良否判定手段が基準デー
タの不良を判定するとエラー検知手段がエラー発生を検
知することにより、データ記憶手段に記憶不良が発生す
る以前に基準記憶手段に記憶不良が発生するので、この
基準記憶手段に記憶不良が発生した時点でエラー発生を
検知することができ、例えば、データ記憶手段に記憶不
良が発生する直前にデータ処理装置の処理動作を強制停
止させるようなことができる。
【００７８】また、上述のようなデータ処理装置におい
て、二値ビットが所定の位置に配列された一連の二値デ
ータを基準記憶手段が基準データとしてデータ記憶して
おり、その二値データの複数の位置の二値ビットを良否
判定手段が比較して基準データの良否を判定することに
より、例えば、所定の二値ビットの変化として基準デー
タの不良を簡単かつ良好に判定することができる。
て、二値ビットが所定の位置に配列された一連の二値デ
ータを基準記憶手段が基準データとしてデータ記憶して
おり、その二値データの複数の位置の二値ビットを良否
判定手段が比較して基準データの良否を判定することに
より、例えば、所定の二値ビットの変化として基準デー
タの不良を簡単かつ良好に判定することができる。
【００７９】また、基準記憶手段が基準データとしてデ
ータ記憶している一連の二値データは“０”と“１”と
の二値ビットが所定の位置に少なくとも一つずつ配列さ
れており、この二値データの少なくとも二つの所定の位
置の二値ビットが相反していることを良否判定手段が確
認することにより、二値データの“０，１”なる二つの
二値ビットが記憶不良により“０，０”や“１，１”に
変化すると、これを良否判定手段が基準データの不良と
判定するので、基準データの不良発生を簡単かつ確実に
判定することができる。
ータ記憶している一連の二値データは“０”と“１”と
の二値ビットが所定の位置に少なくとも一つずつ配列さ
れており、この二値データの少なくとも二つの所定の位
置の二値ビットが相反していることを良否判定手段が確
認することにより、二値データの“０，１”なる二つの
二値ビットが記憶不良により“０，０”や“１，１”に
変化すると、これを良否判定手段が基準データの不良と
判定するので、基準データの不良発生を簡単かつ確実に
判定することができる。
【００８０】また、基準記憶手段からデータ保持手段が
基準データをデータ読出して一時保持し、このデータ保
持手段に一時保持された基準データと基準記憶手段にデ
ータ記憶されている基準データとをデータ比較手段がデ
ータ比較することにより、基準記憶手段の基準データが
変化すると、これがデータ保持手段に直前にデータ保持
された基準データとは相違し、データ比較手段により基
準データの不良として判定されるので、基準データの不
良発生を簡単かつ確実に判定することができる。
基準データをデータ読出して一時保持し、このデータ保
持手段に一時保持された基準データと基準記憶手段にデ
ータ記憶されている基準データとをデータ比較手段がデ
ータ比較することにより、基準記憶手段の基準データが
変化すると、これがデータ保持手段に直前にデータ保持
された基準データとは相違し、データ比較手段により基
準データの不良として判定されるので、基準データの不
良発生を簡単かつ確実に判定することができる。
【００８１】また、不揮発性の情報記憶媒体からなる比
較記憶手段に基準データと同一内容の比較データが事前
にデータ書込されており、この比較記憶手段の比較デー
タと基準記憶手段の基準データとをデータ比較手段がデ
ータ読出してデータ比較することにより、これで基準記
憶手段の基準データの良否が良否判定手段により判定さ
れるので、基準データの不良発生を簡単かつ確実に判定
することができる。
較記憶手段に基準データと同一内容の比較データが事前
にデータ書込されており、この比較記憶手段の比較デー
タと基準記憶手段の基準データとをデータ比較手段がデ
ータ読出してデータ比較することにより、これで基準記
憶手段の基準データの良否が良否判定手段により判定さ
れるので、基準データの不良発生を簡単かつ確実に判定
することができる。
【００８２】本発明の更に他のデータ処理装置によるデ
ータ処理方法では、各種データを書換自在にデータ記憶
するデータ記憶手段に事前にデータ書込されている所定
の処理データを、動作実行手段がデータ読出して所定の
動作を実行するが、データ記憶手段の処理データをデー
タ保持手段がデータ読出して一時保持し、このデータ保
持手段に一時保持された処理データとデータ記憶手段の
処理データとをデータ比較手段がデータ比較し、このデ
ータ比較手段が処理データの不一致を判定するとエラー
検知手段がエラー発生を検知することにより、データ記
憶手段に発生する記憶不良をエラー発生として検知する
ことができ、例えば、データ記憶手段に記憶不良が発生
した時点でデータ処理装置の処理動作を強制停止させる
ようなことができる。
ータ処理方法では、各種データを書換自在にデータ記憶
するデータ記憶手段に事前にデータ書込されている所定
の処理データを、動作実行手段がデータ読出して所定の
動作を実行するが、データ記憶手段の処理データをデー
タ保持手段がデータ読出して一時保持し、このデータ保
持手段に一時保持された処理データとデータ記憶手段の
処理データとをデータ比較手段がデータ比較し、このデ
ータ比較手段が処理データの不一致を判定するとエラー
検知手段がエラー発生を検知することにより、データ記
憶手段に発生する記憶不良をエラー発生として検知する
ことができ、例えば、データ記憶手段に記憶不良が発生
した時点でデータ処理装置の処理動作を強制停止させる
ようなことができる。
【図１】本発明の実施の第一の形態のデータ処理装置の
要部を示すブロック図である。
要部を示すブロック図である。
【図２】データ比較手段に相当するデータ比較回路の内
部構造を示す回路図である。
部構造を示す回路図である。
【図３】データ比較手段であるデータ比較回路の処理動
作を示すタイムチャートである。
作を示すタイムチャートである。
【図４】一変形例のデータ処理装置におけるデータ記憶
手段であるレジスタ回路と基準記憶手段である基準レジ
スタとの記憶セルの薄膜構造を示す模式的な断面図であ
る。
手段であるレジスタ回路と基準記憶手段である基準レジ
スタとの記憶セルの薄膜構造を示す模式的な断面図であ
る。
【図５】他の変形例におけるデータ処理方法を示すフロ
ーチャートである。
ーチャートである。
【図６】本実施の形態のデータ処理装置の要部を示すブ
ロック図である。
ロック図である。
【図７】良否判定手段である良否判定回路を示す回路図
である。
である。
【図８】良否判定回路の処理動作を示すタイムチャート
である。
である。
【図９】更に他の変形例のデータ処理装置における良否
判定回路を示す回路図である。
判定回路を示す回路図である。
【図１０】良否判定回路の処理動作を示すタイムチャー
トである。
トである。
【図１１】一従来例のデータ処理装置の内部構造を示す
ブロック図である。
ブロック図である。
１０１ エラー検知手段として機能するＣＰＵ(Centr
al Processing Unit) １０５ 動作実行手段に相当するトリミング回路 １０６ データ記憶手段であるレジスタ回路 ２００，３００ データ処理装置 ２０１，３０１ 基準記憶手段である基準レジスタ ２０２ データ比較手段であるデータ比較回路 ３０２，４０１ 良否判定手段である良否判定回路 ４０２ データ保持手段となるＤ型ＦＦ ４０３ データ比較手段となるＥｘＯＲゲート
al Processing Unit) １０５ 動作実行手段に相当するトリミング回路 １０６ データ記憶手段であるレジスタ回路 ２００，３００ データ処理装置 ２０１，３０１ 基準記憶手段である基準レジスタ ２０２ データ比較手段であるデータ比較回路 ３０２，４０１ 良否判定手段である良否判定回路 ４０２ データ保持手段となるＤ型ＦＦ ４０３ データ比較手段となるＥｘＯＲゲート
Claims (11)
- 【請求項１】 各種データを書換自在にデータ記憶する
情報記憶媒体からなり所定の処理データが事前にデータ
書込されているデータ記憶手段と、 該データ記憶手段から処理データをデータ読出して所定
の動作を実行する動作実行手段と、 前記処理データと同一内容の基準データが事前にデータ
書込されている基準記憶手段と、 該基準記憶手段から基準データをデータ読出するととも
に前記データ記憶手段から処理データをデータ読出して
データ比較するデータ比較手段と、 該データ比較手段が基準データと処理データとの不一致
を判定するとエラー発生を検知するエラー検知手段と、
を具備しているデータ処理装置。 - 【請求項２】 前記基準記憶手段は、記憶データの保持
特性が前記データ記憶手段とは相違する情報記憶媒体か
らなる請求項１記載のデータ処理装置。 - 【請求項３】 各種データを書換自在にデータ記憶する
情報記憶媒体からなり所定の処理データが事前にデータ
書込されているデータ記憶手段と、 該データ記憶手段から処理データをデータ読出して所定
の動作を実行する動作実行手段と、 前記データ記憶手段ほど記憶データの保持特性が良好で
ない情報記憶媒体からなり所定の基準データが事前にデ
ータ書込されている基準記憶手段と、 該基準記憶手段から基準データをデータ読出して不良の
有無を判定する良否判定手段と、 該良否判定手段が基準データの不良を判定するとエラー
発生を検知するエラー検知手段と、を具備しているデー
タ処理装置。 - 【請求項４】 前記基準記憶手段は、二値ビットが所定
の位置に配列された一連の二値データを基準データとし
てデータ記憶しており、 前記良否判定手段は、前記二値データの複数の位置の二
値ビットを比較して前記基準データの良否を判定する請
求項３記載のデータ処理装置。 - 【請求項５】 前記基準記憶手段は、“０”と“１”と
の二値ビットが所定の位置に少なくとも一つずつ配列さ
れた一連の二値データを基準データとしてデータ記憶し
ており、 前記良否判定手段は、前記二値データの少なくとも二つ
の所定の位置の二値ビットが相反していることを確認す
る請求項４記載のデータ処理装置。 - 【請求項６】 前記良否判定手段は、 前記基準記憶手段から基準データをデータ読出して一時
保持するデータ保持手段と、 該データ保持手段に一時保持された基準データと前記基
準記憶手段にデータ記憶されている基準データとをデー
タ比較するデータ比較手段と、を具備している請求項３
記載のデータ処理装置。 - 【請求項７】 前記良否判定手段は、 不揮発性の情報記憶媒体からなり前記基準データと同一
内容の比較データが事前にデータ書込されている比較記
憶手段と、 該比較記憶手段から比較データをデータ読出するととも
に前記基準記憶手段から基準データをデータ読出してデ
ータ比較するデータ比較手段と、を具備している請求項
３ないし５の何れか一記載のデータ処理装置。 - 【請求項８】 各種データを書換自在にデータ記憶する
情報記憶媒体からなり所定の処理データが事前にデータ
書込されているデータ記憶手段と、 該データ記憶手段から処理データをデータ読出して所定
の動作を実行する動作実行手段と、 前記データ記憶手段から処理データをデータ読出して一
時保持するデータ保持手段と、 該データ保持手段に一時保持された処理データと前記デ
ータ記憶手段にデータ記憶されている処理データとをデ
ータ比較するデータ比較手段と、 該データ比較手段が処理データの不一致を判定するとエ
ラー発生を検知するエラー検知手段と、 を具備しているデータ処理装置。 - 【請求項９】 各種データを書換自在にデータ記憶する
情報記憶媒体からなり所定の処理データが事前にデータ
書込されているデータ記憶手段と、該データ記憶手段か
ら処理データをデータ読出して所定の動作を実行する動
作実行手段と、を具備しているデータ処理装置のデータ
処理方法であって、 前記処理データと同一内容の基準データを前記データ記
憶手段とは相違する情報記憶媒体に事前にデータ書込し
ておき、 この基準データをデータ読出するとともに前記データ記
憶手段から処理データをデータ読出してデータ比較し、 このデータ比較される基準データと処理データとが一致
しないとエラー発生を検知するようにしたデータ処理方
法。 - 【請求項１０】 各種データを書換自在にデータ記憶す
る情報記憶媒体からなり所定の処理データが事前にデー
タ書込されているデータ記憶手段と、該データ記憶手段
から処理データをデータ読出して所定の動作を実行する
動作実行手段と、を具備しているデータ処理装置のデー
タ処理方法であって、 前記データ記憶手段ほど記憶データの保持特性が良好で
ない情報記憶媒体に所定の基準データを事前にデータ書
込しておき、 この基準データをデータ読出して不良の有無を判定し、 これで基準データの不良を判定するとエラー発生を検知
するようにしたデータ処理方法。 - 【請求項１１】 各種データを書換自在にデータ記憶す
る情報記憶媒体からなり所定の処理データが事前にデー
タ書込されているデータ記憶手段と、該データ記憶手段
から処理データをデータ読出して所定の動作を実行する
動作実行手段と、を具備しているデータ処理装置のデー
タ処理方法であって、 前記データ記憶手段から処理データをデータ読出して一
時保持し、 この一時保持された処理データと前記データ記憶手段に
データ記憶されている処理データとをデータ比較し、 これで処理データの不一致を判定するとエラー発生を検
知するようにしたデータ処理方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11085931A JP2000276366A (ja) | 1999-03-29 | 1999-03-29 | データ処理装置、そのデータ処理方法 |
| KR1020000015723A KR20010006885A (ko) | 1999-03-29 | 2000-03-28 | 데이타 처리장치 및 그의 데이타 처리방법 |
| EP00106643A EP1041479A1 (en) | 1999-03-29 | 2000-03-28 | Data processing apparatus and data processing method thereof |
| CN00105501A CN1268698A (zh) | 1999-03-29 | 2000-03-29 | 数据处理设备及其数据处理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11085931A JP2000276366A (ja) | 1999-03-29 | 1999-03-29 | データ処理装置、そのデータ処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000276366A true JP2000276366A (ja) | 2000-10-06 |
Family
ID=13872516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11085931A Pending JP2000276366A (ja) | 1999-03-29 | 1999-03-29 | データ処理装置、そのデータ処理方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP1041479A1 (ja) |
| JP (1) | JP2000276366A (ja) |
| KR (1) | KR20010006885A (ja) |
| CN (1) | CN1268698A (ja) |
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|---|---|---|---|---|
| CN1293562C (zh) * | 2003-09-15 | 2007-01-03 | 威盛电子股份有限公司 | 数据读取装置与方法 |
| KR101044937B1 (ko) * | 2003-12-01 | 2011-06-28 | 삼성전자주식회사 | 홈 네트워크 시스템 및 그 관리 방법 |
| CN100508066C (zh) * | 2003-12-30 | 2009-07-01 | 瑞昱半导体股份有限公司 | 对存储装置进行读取相位校正的方法与装置 |
| US8458536B2 (en) | 2008-07-17 | 2013-06-04 | Marvell World Trade Ltd. | Data recovery in solid state memory devices |
| CN103428765B (zh) * | 2012-05-25 | 2018-05-04 | 广州市奥威亚电子科技有限公司 | 资源处理方法及装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4951171A (en) * | 1989-05-11 | 1990-08-21 | Compaq Computer Inc. | Power supply monitoring circuitry for computer system |
| KR950012495B1 (ko) * | 1993-11-24 | 1995-10-18 | 삼성전자주식회사 | 메모리 진단장치 및 방법 |
| JP2987048B2 (ja) * | 1994-03-14 | 1999-12-06 | 株式会社日立製作所 | メモリ制御装置及びそれを用いた装置 |
| KR20000046167A (ko) * | 1998-12-31 | 2000-07-25 | 구자홍 | 메모리 제어장치 및 방법 |
-
1999
- 1999-03-29 JP JP11085931A patent/JP2000276366A/ja active Pending
-
2000
- 2000-03-28 KR KR1020000015723A patent/KR20010006885A/ko not_active Ceased
- 2000-03-28 EP EP00106643A patent/EP1041479A1/en not_active Withdrawn
- 2000-03-29 CN CN00105501A patent/CN1268698A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN1268698A (zh) | 2000-10-04 |
| KR20010006885A (ko) | 2001-01-26 |
| EP1041479A1 (en) | 2000-10-04 |
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