JP2000276436A

JP2000276436A - Ｄｍａ制御装置

Info

Publication number: JP2000276436A
Application number: JP11085210A
Authority: JP
Inventors: Kazunori Shionoya; 和則塩野谷; Kenichi Morita; 賢一守田; Takeshi Minami; 猛南; Nobuo Kamei; 伸雄亀井
Original assignee: Minolta Co Ltd
Current assignee: Minolta Co Ltd
Priority date: 1999-03-29
Filing date: 1999-03-29
Publication date: 2000-10-06

Abstract

(57)【要約】【課題】複数のデバイスによるバスの使用割合に応じ
て低消費電力モードに移行するＤＭＡ制御装置を提供す
ること。【解決手段】バスモニタ部８により、バス使用許可信
号ack1〜ack3に基づきバス５のバス占有率Ｓが算出され
る。そして、算出されたバス占有率Ｓが予め決められた
判定値「１０」よりも小さい場合には、バス調停部６内
の低消費電力モード移行判定部１８により、モード移行
信号ＬＷＳがＣＰＵ１４に対し出力される。これによ
り、ＤＭＡ制御部１〜３がほとんど作動していない場合
には、ＤＭＡ制御装置１０は低消費電力モードへ確実に
移行する。従って、効果的に消費電力を低く押さえられ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、低消費電力化を図
った直接メモリアクセス制御（以下、「ＤＭＡ制御」と
もいう）装置に関する。さらに詳細には、共有バスに接
続された複数のデバイスによる共有バスの使用割合に応
じて低消費電力モードへの移行を実行するようにしたＤ
ＭＡ制御装置に関するものである。例えば、複写機のよ
うに、ＣＰＵと他のデバイス（スキャナ、プリンタ等）
とでバスを共用する機器に用いて好適なものである。

【０００２】

【従来の技術】従来のＤＭＡ制御装置では、複数のデバ
イスからバスアクセスのリクエストがあった場合に、バ
スアクセスを調停するためのバス調停部を備えるものが
知られている。そのシステムの一例を図７に示す。図７
に示すシステムは、基本的に、メモリ１０７と、各ＤＭ
Ａ制御部１０１，１０２，１０３、およびアクセス制御
部１０４とを有し、ＤＭＡ制御部１０１〜１０３、およ
びアクセス制御部１０４が共用のバス１０５を介してメ
モリ１０７にアクセスしてデータ転送を行うものであ
る。そして、各ＤＭＡ制御部１０１〜１０３、およびア
クセス制御部１０４からバス１０５へのアクセスを調停
するバス調停部１０６が設けられている。また、ＤＭＡ
制御部１０１にはプリンタ装置１１１が接続され、ＤＭ
Ａ制御部１０２にはスキャナ装置１１２が接続され、Ｄ
ＭＡ制御部１０３にはハードディスク１１３が接続さ
れ、アクセス制御部１０４にはＣＰＵ１１４が接続され
ている。

【０００３】バス調停部１０６には、図８に示すよう
に、各ＤＭＡ制御部１０１〜１０３のリクエスト信号re
q1〜req3が入力されるリクエスト入力レジスタ１１５
と、バス１０５へアクセスする優先順位が記憶された優
先順位テーブルＴと、バス使用許可信号ackを返信する
バス応答制御部１１７と、リクエスト信号req1〜req3が
リクエスト入力レジスタ１１５に入力されていない時間
を計測する監視タイマ１１６と、監視タイマ１１６で計
測されるタイマ値に基づき、低消費電力モードに移行す
るためのモード移行信号ＬＷＳを発する低消費電力モー
ド移行判定部１１８とが備わっている。

【０００４】このシステムは次のように動作する。すな
わち例えば、ＤＭＡ制御部１０１においてバス１０５へ
のアクセスが必要になると、ＤＭＡ制御部１０１はバス
調停部１０６に対しリクエスト信号req1を出力する。こ
のリクエスト信号req1は、リクエスト入力レジスタ１１
５に入力され、バス応答制御部１１７が可能ならばバス
使用許可信号ack1を返信する。この許可信号ack1がアク
ティブである期間中、ＤＭＡ制御部１０１を介してプリ
ンタ装置１１１がバス１０５にアクセスできるのであ
る。他の制御部（デバイス）でも同様である。

【０００５】ここで、複数の制御部からリクエストが同
時にあった場合には、バス調停部１０６は所定の優先順
位テーブルＴにしたがってバス使用許可信号を返信する
ようになっている。優先順位テーブルＴの一例を図９に
示す。この優先順位テーブルの場合、バス調停部１０６
に対してリクエスト信号req1，req2，req3，req4が同時
に出力されたときには、バス調停部１０６は、最も優先
順位が高いバス使用許可信号ack1のみを返信する。これ
により、ＤＭＡ制御部１０１が他の制御部１０２〜１０
４よりも優先してバス１０５にアクセスする。同様に、
リクエスト信号req2,req3,req4が同時に出力されたとき
には、バス調停部１０６はその中で最も優先順位の高い
バス使用許可信号ack2のみを返信する。このため、ＤＭ
Ａ制御部１０２が他の制御部１０３，１０４よりも優先
してバス１０５にアクセスする。

【０００６】また、監視タイマ１１６では、各ＤＭＡ制
御部１０１〜１０３のリクエスト信号req1〜req3がリク
エスト入力レジスタ１１５に入力されていない時間が計
測されている。そして、この監視タイマ１１６のタイマ
値が所定値を越えると、低消費電力モード移行判定部１
１８からＣＰＵ１１４に対して低消費電力モード信号Ｌ
ＷＳが発せられる。この低消費電力モード信号ＬＷＳを
ＣＰＵ１１４が受信すると、ＤＭＡ制御装置１００は低
消費電力モードに移行する。これにより、消費電力を低
く押さえるようになっている。

【０００７】

【発明が解決しようとする課題】しかしながら、上記し
た従来のＤＭＡ制御装置１００では、リクエスト入力レ
ジスタ１１５に対し、各ＤＭＡ制御部１０１〜１０３の
リクエスト信号req1〜req3が所定時間内に入力されない
場合にのみ、低消費電力モードに移行していた。このた
め、最後にリクエスト信号が入力されてからリクエスト
信号の入力が全くない状態が続いていても、監視タイマ
１１６の計時終了つまり所定時間が経過する直前に、リ
クエスト信号が入力された場合には、低消費電力モード
へ移行しない。また、このようなリクエスト信号の入力
パターンが繰り返された場合には、ほとんどＤＭＡ制御
部１０１〜１０３が作動していないのに、低消費電力モ
ードへ移行することはない。すなわち、従来のＤＭＡ制
御装置１００では、効果的に消費電力を低く押さえるこ
とができていないという問題があった。

【０００８】そこで、本発明は上記した問題点を解決す
るためになされたものであり、複数のデバイスによるバ
スの使用割合に応じて低消費電力モードに移行するＤＭ
Ａ制御装置を提供することを課題とする。

【０００９】

【課題を解決するための手段】上記問題点を解決するた
め本発明に係るＤＭＡ制御装置によれば、ＣＰＵと、メ
モリと、前記メモリに接続された共有バスと、前記共有
バスに接続されるとともに前記メモリにアクセスする複
数のデバイスと、前記各デバイスによる所定時間ごとの
前記共有バスの使用割合を算出するバスモニタ手段と、
前記バスモニタ手段の算出結果に基づき低消費電力モー
ドへの移行を行うモード移行手段と、を有する。

【００１０】このＤＭＡ制御装置では、バスモニタ手段
により、各デバイスによる所定時間ごとの共有バスの使
用割合が算出される。そして、モード移行手段により、
バスモニタ手段の算出結果に応じて動作モードが通常の
モードから低消費電力モードに移行させられる。これに
より、デバイスがほとんど作動していない場合に、低消
費電力モードへの移行が確実に行われる。従って、効果
的に消費電力を低く押さえることが可能となる。

【００１１】また、本発明に係るＤＭＡ制御装置におい
て、前記モード移行手段は、システムクロックの周波数
を低くするクロック低減手段であっても良い。

【００１２】このＤＭＡ制御装置でも、バスモニタ手段
により、各デバイスによる所定時間ごとの共有バスの使
用割合が算出される。そして、クロック低減手段によ
り、バスモニタ手段の算出結果に応じてシステムクロッ
クの周波数が低くされる。つまり、デバイスがほとんど
作動していない場合には、データの高速処理は必要とさ
れない。そのため、システム全体の動作速度を遅くする
ことが可能なのである。このようにシステムクロックを
遅くすることにより、システム全体の消費電力が低くな
る。従って、効果的に消費電力を低く押さえることがで
きる。

【００１３】さらに、本発明に係るＤＭＡ制御装置にお
いて、前記クロック低減手段は、前記ＣＰＵの制御信号
の動作周波数を低くすることが好ましい。

【００１４】このＤＭＡ制御装置でも、バスモニタ手段
により、各デバイスによる所定時間ごとの共有バスの使
用割合が算出される。そして、クロック低減手段によ
り、バスモニタ手段の算出結果に応じてＣＰＵの制御信
号の動作周波数が低くされる。つまり、デバイスがほと
んど作動していない場合には、データの高速処理は必要
とされない。そのため、ＣＰＵの動作速度を遅くするこ
とが可能なのである。このようにＣＰＵの制御信号の動
作周波数を低くすることにより、ＣＰＵの消費電力が低
くなる。従って、効果的に消費電力を低く押さえること
ができる。なお、ここでいうＣＰＵの制御信号とは、Ｃ
ＰＵに対し入力される制御信号を意味する。

【００１５】また、本発明に係るＤＭＡ制御装置におい
て、前記メモリは随時書き込み読み出し可能な記憶手段
を備え、前記クロック低減手段は、前記記憶手段の制御
信号の動作周波数を低くすることも好ましい。

【００１６】このＤＭＡ制御装置では、メモリに随時書
き込み読み出し可能な記憶手段（例えばＤＲＡＭ等）が
備わっている。このため、メモリ内のデータ保持のため
にリフレッシュ動作を行う必要がある。しかし、デバイ
スがほとんど作動していない場合には、データの書き込
みや読み出しが頻繁には行われていない。従って、メモ
リ（記憶手段）には高速動作が要求されない。そこで、
このＤＭＡ制御装置では、クロック低減手段により、バ
スモニタ手段で算出される共有バスの使用割合に応じて
記憶手段の制御信号の動作周波数が低くされる。つま
り、デバイスがほとんど作動していない場合には、記憶
手段の制御信号の動作周波数が低くされる。これによ
り、記憶手段の消費電力が低くなる。従って、効果的に
消費電力を低く押さえることができる。

【００１７】さらに、本発明に係るＤＭＡ制御装置にお
いて、前記メモリは随時書き込み読み出し可能な記憶手
段を備え、前記モード移行手段は、前記記憶手段の動作
モードをセルフリフレッシュモードにすることを特徴と
することも好ましい。

【００１８】このＤＭＡ制御装置にも、メモリに随時書
き込み読み出し可能な記憶手段（例えばＤＲＡＭ等）が
備わっており、メモリ内のデータ保持のためにリフレッ
シュ動作を行う必要がある。ところで、デバイスがほと
んど作動していない場合には、データの書込や読込が頻
繁には行われていない。このため、このような場合にも
通常のモードでリフレッシュ（オートリフレッシュ）を
行うのは、無駄に電力を消費していることになる。そこ
で、このＤＭＡ制御装置では、モード移行手段によっ
て、バスモニタ手段で算出される共有バスの使用割合に
応じ、記憶手段の動作モードがセルフリフレッシュモー
ドに切り替えられる。つまり、デバイスがほとんど作動
していない場合には、記憶手段の動作モードがセルフリ
フレッシュモードとなる。これにより、記憶手段の消費
電力が低くなる。従って、効果的に消費電力を低く押さ
えることができる。

【００１９】なお、セルフリフレッシュモードとは、コ
マンド入力により記憶手段内部で自動的にリフレッシュ
動作を行うモードを意味する。また、セルフリフレッシ
ュモードから通常のモードに復帰するためにもコマンド
入力が必要とされる。一方、オートリフレッシュモード
とは、コマンド入力によりリフレッシュ動作を行った後
に自動的に通常のモードに復帰するモードを意味する。

【００２０】

【発明の実施の形態】以下、本発明のＤＭＡ制御装置を
具体化した実施の形態について図面に基づいて詳細に説
明する。本実施の形態は、複写機における各デバイスの
バスへのアクセスを制御するＤＭＡ制御装置である。

【００２１】（第１の実施の形態）まず、第１の実施の
形態について説明する。このＤＭＡ制御装置１０は、図
１に示すように、ＤＲＡＭを備えるメモリ７と、各ＤＭ
Ａ制御部１，２，３、およびアクセス制御部４と、バス
モニタ部８とを有し、ＤＭＡ制御部１〜３、およびアク
セス制御部４が共用のバス５を介してメモリ７にアクセ
スするものである。そして、バスモニタ部８の算出する
バス５の使用割合に応じて各ＤＭＡ制御部１〜３、およ
びアクセス制御部４からバス５へのアクセスを調停する
バス調停部６が設けられている。また、ＤＭＡ制御部１
にはプリンタ装置１１が接続され、ＤＭＡ制御部２には
スキャナ装置１２が接続され、ＤＭＡ制御部３にはハー
ドディスク１３が接続され、アクセス制御部４にはＣＰ
Ｕ１４が接続されている。ＣＰＵ１４は、このシステム
を含めた複写機全体の制御を統括するものである。な
お、プリンタ装置１１、スキャナ装置１２、およびハー
ドディスク１３はそれぞれＤＭＡ制御部１，２、および
３によりＣＰＵ１４を介さずメモリ７に直接アクセスで
きるようになっている。

【００２２】バス調停部６は、図２に示すように、各Ｄ
ＭＡ制御部１〜３からそれぞれリクエスト信号req1,req
2,req3が出力されると、各ＤＭＡ制御部１〜３に対して
適宜、バス使用許可信号ack1,ack2,ack3を返信するもの
である。また、バス調停部６は、バス５の使用割合に応
じて低消費電力モードに移行させるためのモード移行信
号ＬＷＳをＣＰＵ１４に対して発するものでもある。

【００２３】このバス調停部６には、図３に示すよう
に、各ＤＭＡ制御部１〜３のリクエスト信号req1〜req3
が入力されるリクエスト入力レジスタ１５と、バス５へ
アクセスする優先順位が記憶された優先順位テーブルＴ
と、バス使用許可信号ackを返信するバス応答制御部１
７と、後述するバスモニタ部８で算出されるバス５の占
有率Ｓに基づき、低消費電力モードに移行するためのモ
ード移行信号ＬＷＳを発する低消費電力モード移行判定
部１８とが備わっている。そして、バス調停部６から発
せられるバス使用許可信号がアクティブである期間中だ
け、バス使用許可信号が返信された制御部がバス５にア
クセスできるようになっている。なお、各ＤＭＡ制御部
１〜３、およびアクセス制御部４が同時にリクエスト信
号req1,req2,req3,req4を出力した場合には、予め決め
られた優先順位を記録した優先順位テーブルＴ（図９参
照）に基づいてバス５へのアクセスが調停されるように
なっている。

【００２４】続いてバスモニタ部８は、図４に示すよう
に、バス調停部６から出力されるバス使用許可信号ack
1,ack2,ack3のアクティブ期間をカウントしバス占有率
Ｓを算出して、それを低消費電力モード移行判定部１８
に入力するものである。そして、このバスモニタ部８
は、カウンタ２１，２２，２３と、遅延形フリップフロ
ップ（Delay Flip-Flop、以下「ＤＦＦ」ともいう）３
１，３２，３３と、加算器２５と、比較器２６とを有す
る。カウンタ２１の端子ＥＮにはバス使用許可信号ack1
が入力され、端子ＣＬＫにはクロック信号ＣＳが入力さ
れ、端子ＣＬＲにはカウンタクリア信号ＣＣＳが入力さ
れている。一方、端子Ｑからはカウンタ２１におけるカ
ウント値Ｃ１が出力され、これがＤＦＦ３１の端子ＩＮ
に入力されている。また、ＤＦＦ３１の端子ＣＬＫには
占有率セット信号ＳＳＳが入力され、端子ＯＵＴからは
占有率Ｓ１が出力され、これが加算器２５に入力されて
いる。

【００２５】カウンタ２１は、端子ＣＬＫに入力されて
いるクロック信号ＣＳの立ち上がりで、端子ＥＮに入力
されているバス使用許可信号ack1がアクティブであれば
カウントアップを行うとともに、そのカウント値Ｃ１を
端子Ｑから出力してＤＦＦ３１の端子ＩＮに入力するも
のである。そして所定周期ごとに発信されるカウンタク
リア信号ＣＣＳが端子ＣＬＫに入力されると、カウント
値Ｃ１をリセットするようになっている。なお、カウン
タ２２，２３も同様の作用をするものである。

【００２６】ＤＦＦ３１は、所定周期ごとに発信される
占有率セット信号ＳＳＳが端子ＣＬＫに入力されると、
カウンタ２１から入力されているカウント値Ｃ１を端子
ＯＵＴから出力するものである。すなわち、ＤＦＦ３１
は占有率セット信号ＳＳＳの入力周期におけるバス使用
許可信号ack1の発生割合、つまりＤＭＡ制御部１のバス
使用割合を算出しているのである。なお、ＤＦＦ３２，
３３も同様の作用をするものであり、ＤＦＦ３２がＤＭ
Ａ制御部２のバス使用割合を算出し、ＤＦＦ３３がＤＭ
Ａ制御部３のバス使用割合を算出するようになってい
る。また、加算器２５は、ＤＦＦ３１〜３３が算出した
バス占有率Ｓ１〜Ｓ３の和、つまりバス占有率Ｓを算出
し、低消費電力モード移行判定部１８に入力するもので
ある。なお、クロック信号ＣＳ、カウンタクリア信号Ｃ
ＣＳ、および占有率セット信号ＳＳＳは、すべてバスモ
ニタ８の内部で生成されるものである。

【００２７】上記のように構成されたＤＭＡ制御装置１
０は、次のように動作する。まず、バスモニタ部８によ
り、バス使用許可信号ack1〜ack3に基づきバス５のバス
占有率Ｓが算出される。このバス占有率Ｓは、低消費電
力モード移行判定部１８に入力される。すると、低消費
電力モード移行判定部１８において、バス占有率Ｓが判
定値「１０（％）」よりも小さいか否かが判定される。
そして、バス占有率Ｓが判定値「１０（％）」よりも小
さい場合には、モード移行信号ＬＷＳがＣＰＵ１４に対
し出力される。

【００２８】低消費電力モード移行判定部１８から出力
されたモード移行信号ＬＷＳをＣＰＵ１４が受信する
と、ＣＰＵ１４は低消費電力モードに移行する。また、
ＣＰＵ１４は、メモリ７に対してメモリ制御信号ＭＣＳ
を出力する。このメモリ制御信号ＭＣＳにより、メモリ
７も低消費電力モードに移行する。具体的には、セルフ
リフレッシュモードに移行する。または、データを消去
しても良い場合には、パワーダウンモード（リフレッシ
ュなし）に移行させるようにしても良い。これらによ
り、消費電力は通常のモードと比較して約１／５０程度
に低減される。なお、バスモニタ部８が算出するバス占
有率Ｓが判定値「１０（％）」よりも大きい場合には、
モード移行信号ＬＷＳは出力されず、ＤＭＡ制御装置１
０は低消費電力モードには移行しない。

【００２９】そして、一旦セルフリフレッシュモードに
移行した後に、バス占有率Ｓが判定値「１０（％）」を
越えれば、通常のモードに復帰する。ここで、セルフリ
フレッシュモードから通常のモードに復帰するためには
外部からのコマンド入力が必要である。このため、オー
トリフレッシュモードと比較するとセルフリフレッシュ
モードに移行すると若干処理速度が遅くなる。しかし、
このモード移行によりメモリ７におけるデータ処理に影
響が出るようなことはない。以後、このような動作モー
ドの移行が、バス占有率Ｓに応じて行われることによ
り、効果的に消費電力を低く押さえることができる。

【００３０】以上、詳細に説明したように第１の実施の
形態に係るＤＭＡ制御装置１０によれば、バスモニタ部
８において、バス使用許可信号ack1〜ack3に基づきバス
５のバス占有率Ｓが算出される。そして、算出されたバ
ス占有率Ｓが予め決められた判定値「１０」よりも小さ
い場合には、低消費電力モード移行判定部１８よりモー
ド移行信号ＬＷＳがＣＰＵ１４に対し出力される。これ
により、ＤＭＡ制御部１〜３がほとんど作動していない
場合には、ＤＭＡ制御装置１０は低消費電力モードへ確
実に移行する。従って、効果的に消費電力を低く押さえ
られる。

【００３１】（第２の実施の形態）次に、第２の実施の
形態について説明する。第２の実施の形態に係るＤＭＡ
制御装置は、第１の実施の形態に係るＤＭＡ制御装置と
その構成をほぼ同じくするが、バス調停部に低消費電力
モード移行判定部１８の代わりにクロック低減判定部３
１８を備え、新たにクロック低減部３１０を有する点が
異なる。すなわち、バス調停部６は、図５に示すよう
に、バス５へのアクセスを調停するとともに、バス５の
バス占有率Ｓに応じてシステムクロックの周波数を低減
させるためのクロック低減信号ＬＣＳをクロック低減部
３１０に対し発するものである。また、クロック低減部
３１０は、クロック発生部３２０で生成されるシステム
クロックの周波数を低くし、それをＣＰＵ１４およびメ
モリ７に対しそれぞれ供給するものである。なお、ＣＰ
Ｕ１４およびメモリ７への供給クロックの周波数は同じ
でも良いし、異なっていても良い。

【００３２】そして、バス調停部６には、図６に示すよ
うに、各ＤＭＡ制御部１〜３のリクエスト信号req1〜re
q3が入力されるリクエスト入力レジスタ１５と、バス５
へアクセスする優先順位が記憶された優先順位テーブル
Ｔと、バス使用許可信号ackを返信するバス応答制御部
１７と、バスモニタ部８で算出されるバス５の占有率Ｓ
に基づき、クロック低減信号ＬＣＳを発するクロック低
減判定部３１８とが備わっている。ここで、クロック低
減判定部３１８においては、バス５の占有率Ｓが判定値
「１０（％）」よりも小さい場合に、クロック低減信号
ＬＣＳがクロック低減部３１０に対し発せられるように
なっている。

【００３３】このように構成されたＤＭＡ制御装置は、
次のように動作する。まず、バスモニタ部８により、バ
ス使用許可信号ack1〜ack3に基づきバス５のバス占有率
Ｓが算出される。このバス占有率Ｓは、クロック低減判
定部３１８に入力される。すると、クロック低減判定部
１８において、バス占有率Ｓが判定値「１０（％）」よ
りも小さいか否かが判定される。そして、バス占有率Ｓ
が判定値「１０（％）」よりも小さい場合には、クロッ
ク低減信号ＬＣＳがクロック低減部３１０に対し出力さ
れる。

【００３４】クロック低減判定部３１８から出力された
クロック低減信号ＬＣＳをクロック低減部３１０が受信
すると、クロック低減部３１０はクロック発生部３２０
から入力されているシステムクロックの周波数を低く
し、それをＣＰＵ１４およびメモリ７に対しそれぞれの
クロックとして入力する。このようにシステムクロック
の周波数を低くできるのは、ＤＭＡ制御部１〜３がほと
んど作動していない場合にはデータの高速処理が要求さ
れないため、ＣＰＵ１４およびメモリ７の処理速度を遅
くすることができるからである。これにより、ＣＰＵ１
４およびメモリ７における消費電力が低減されるため、
低消費電力化が図られる。なお、バスモニタ部８が算出
するバス占有率Ｓが判定値「１０（％）」よりも大きい
場合には、クロック低減信号ＬＣＳは出力されず、シス
テムクロックの周波数の低減は行われない。

【００３５】そして、一旦クロック低減部３１０による
システムクロックの周波数の低減が行われた後に、バス
占有率Ｓが判定値「１０（％）」を越えれば、クロック
低減部３１０からＣＰＵ１４およびメモリ７に対して、
通常の周波数のシステムクロックが供給される。このよ
うなシステムクロックの周波数の低減が、バス占有率Ｓ
に応じて行われることにより、効果的に消費電力を低く
押さえることができる。

【００３６】以上、詳細に説明したように第２の実施の
形態に係るＤＭＡ制御装置によれば、バスモニタ部８に
おいて、バス使用許可信号ack1〜ack3に基づきバス５の
バス占有率Ｓが算出される。そして、算出されたバス占
有率Ｓが予め決められた判定値「１０」よりも小さい場
合には、クロック低減判定部３１８よりクロック低減信
号ＬＣＳがクロック低減部３１０に対し出力される。す
ると、クロック低減部３１０によりシステムクロックの
周波数が低くされ、この低周波数のクロックがＣＰＵ１
４およびメモリ７に供給される。これにより、ＤＭＡ制
御部１〜３がほとんど作動していない場合には、ＣＰＵ
１４およびメモリ７での消費電力が低く押さえられる。

【００３７】なお、上記実施の形態は単なる例示にすぎ
ず、本発明を何ら限定するものではない。従って本発明
は当然に、その要旨を逸脱しない範囲内で種々の改良、
変形が可能である。上記した第１および第２の実施の形
態として複写機におけるＤＭＡ制御装置を例示したが、
これに限らずＤＭＡ制御を行うものであればいずれのも
のに本発明を適用することができる。また、バスモニタ
部８において、バス使用許可信号ack1〜ack3の代わりに
バス５の情報を検知することにより、バス占有率Ｓを検
出するようにしても良い。

【００３８】さらに、上記第２の実施の形態では、ＣＰ
Ｕ１４およびメモリ７への供給クロックの周波数をとも
に低減させる場合を例示しているが、ＣＰＵ１４への供
給クロックの周波数だけ、あるいはメモリ７への供給ク
ロックの周波数だけを低減させることもできる。さらに
は、ＤＭＡ制御部１〜３への供給クロックの周波数をも
低減しても良い。これにより、さらなる低消費電力化が
図られる。また、上記した第１の実施の形態では低消費
電力モード移行判定部１８をバス調停部６に設けている
が、独立して設けるようにしても良い。同様に、第２の
実施の形態でもクロック低減判定部３１８をバス調停部
３０６に設けずに独立して設けるようにしても良い。

【００３９】

【発明の効果】以上、説明した通り本発明のＤＭＡ制御
装置によれば、共有バスに接続された各デバイスによる
共有バスの使用割合に基づいて低消費電力モードに移行
する。これにより、デバイスがほとんど作動していない
場合には、確実に低消費電力モードに移行する。従っ
て、効果的に消費電力を低く押さえられる。

【図面の簡単な説明】

【図１】第１の実施の形態に係るＤＭＡ制御装置の構成
を示すブロック図である。

【図２】図１のバス調停部およびバスモニタ部の動作に
ついて説明するための説明図である。

【図３】図１のバス調停部の構成を示すブロック図であ
る。

【図４】図１のバスモニタ部の構成を示すブロック図で
ある。

【図５】第２の実施の形態に係るＤＭＡ制御装置の概略
構成を示すブロック図である。

【図６】図５のバス調停部の構成を示すブロック図であ
る。

【図７】従来のＤＭＡ制御装置の概略構成を示すブロッ
ク図である。

【図８】図７のバス調停部の構成を示すブロック図であ
る。

【図９】従来のバス調停部におけるバス調停制御の優先
順位を説明するための説明図である。

【符号の説明】

１，２，３ＤＭＡ制御部４アクセス制御部５バス６，３０６バス調停部７メモリ８バスモニタ部１０ＤＭＡ制御装置１４ＣＰＵ req リクエスト信号 ack バス使用許可信号ＬＷＳモード移行信号ＬＣＳクロック低減信号ＳＳＳ占有率セット信号ＣＣＳカウンタクリア信号ＣＳクロック信号Ｃカウント値Ｓバス占有率

───────────────────────────────────────────────────── フロントページの続き (72)発明者南猛大阪府大阪市中央区安土町二丁目３番13号大阪国際ビルミノルタ株式会社内 (72)発明者亀井伸雄大阪府大阪市中央区安土町二丁目３番13号大阪国際ビルミノルタ株式会社内Ｆターム(参考） 5B011 EB00 EB01 EB06 LL13 5B061 BA01 BA03 BB01 DD11 SS03 5B079 BA01 BB02 BB04 BC01

Claims

【特許請求の範囲】

【請求項１】ＣＰＵと、メモリと、前記メモリに接続された共有バスと、前記共有バスに接続されるとともに前記メモリにアクセ
スする複数のデバイスと、前記各デバイスによる所定時間ごとの前記共有バスの使
用割合を算出するバスモニタ手段と、前記バスモニタ手段の算出結果に基づき低消費電力モー
ドへの移行を行うモード移行手段と、を有することを特
徴とするＤＭＡ制御装置。
【請求項２】請求項１に記載するＤＭＡ制御装置にお
いて、前記モード移行手段は、システムクロックの周波数を低
くするクロック低減手段であることを特徴とするＤＭＡ
制御装置。
【請求項３】請求項２に記載するＤＭＡ制御装置にお
いて、前記クロック低減手段は、前記ＣＰＵの制御信号の動作
周波数を低くすることを特徴とするＤＭＡ制御装置。
【請求項４】請求項２に記載するＤＭＡ制御装置にお
いて、前記メモリは随時書き込み読み出し可能な記憶手段を備
え、前記クロック低減手段は、前記記憶手段の制御信号の動
作周波数を低くすることを特徴とするＤＭＡ制御装置。
【請求項５】請求項１に記載するＤＭＡ制御装置にお
いて、前記メモリは随時書き込み読み出し可能な記憶手段を備
え、前記モード移行手段は、前記記憶手段の動作モードをセ
ルフリフレッシュモードにすることを特徴とするＤＭＡ
制御装置。