JP2000276736A - 光ディスクに対する情報記録装置及び情報記録方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＶＤ等の光ディスクに対して、電源電圧変
動・温度変動に依らず、記録パルスのエッジ位置を適正
に保ち、品質良くデータの記録を行う装置及び方法を提
供する。 【解決手段】 光ディスク装置は、光ディスクへのデー
タ記録のためにレーザを駆動するレーザ駆動部１０８
と、レーザ駆動部１０８のレーザパワーの切り替えを制
御するための記録パルス信号を、所定の遅延回路を用い
て生成する記録パルス生成部１１１と、記録パルス生成
部１１１における遅延回路の遅延量を測定する遅延量測
定部１１３と、その測定結果に基き記録パルスの所定の
エッジ位置を補正する記録パルス位置補正部１１２とを
備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は光ディスク等の情報
記録媒体へ情報を記録するための技術に関する。

【０００２】

【従来の技術】近年、ＤＶＤ−ＲＡＭ等の光ディスクは
大容量の情報記録媒体として注目され、コンピュータの
外部記憶装置や映像音声記録用として開発及び商品化が
進められている。一般に、光ディスクでは、ディスク面
に螺旋状もしくは同心円状のトラックを設け、レーザビ
ームを前記トラックに沿って照射することにより情報の
記録・再生を行うようになっている。また、前記トラッ
クは更に情報データの記録・再生の最小単位となる複数
のセクタに分割されている。

【０００３】光ディスクへ情報の記録を行う一方法とし
て、データを記録すべきトラックに照射するレーザビー
ムの強度を記録すべきデータに応じて変調する光変調記
録方法が一般に知られており、代表的には、相変化型光
ディスク、有機色素型光ディスク、光磁気ディスク等、
広範囲な光ディスク材料に対して適用可能な記録方法で
ある。

【０００４】また、光ディスクへデータを高密度に記録
する方式として、パルス幅変調方式（以下「ＰＷＭ方
式」という。）が知られている。ＰＷＭ方式は、記録マ
ークの前端及び後端のエッジがディジタル信号の１に対
応するように変調する方式であり、記録マークの位置が
ディジタル信号の１に対応するように変調するパルス位
置変調方式に比べ、同一長さの記録マーク中により多く
のビットを割り当てることができるため、高密度化に適
している。

【０００５】ＰＷＭ方式では、記録マークの幅に情報を
持つため、記録マークを歪みなく、即ち前端と後端で均
質に形成する必要がある。しかし相変化型光ディスク等
で記録膜の蓄熱効果により、特に長いマークを記録する
場合に、記録マークの半径方向の幅が後半部ほど大きく
なり、いわゆる涙滴状に歪むという課題がある。これを
解決するために、１つの記録マークを複数の短パルス列
の照射により形成する記録方法が提案されている（例え
ば、特開平３−１８５６２８号公報に開示された方法が
ある）。

【０００６】また、記録パルス列のうち記録マーク始端
部分と記録マーク終端部分に相当するパルス位置を、記
録すべきデータのマーク長／スペース長毎に、変化させ
て記録することで、マーク間の熱干渉や再生時の周波数
特性によるピークシフトを補償する方法も提案されてい
る（例えば、特開平７−１２９９５９号公報に開示され
た方法がある）。上述したように記録パルスの位置を変
化させることにより記録マークを品質良く形成せしめる
ことを一般に「記録補償」と呼ぶ。

【０００７】

【発明が解決しようとする課題】記録補償のために記録
パルスの位置を変化させる場合、記録データの１チャネ
ルビットよりもごく短い時間単位で、記録パルスのエッ
ジ位置を変化させる必要があるため、１チャネルビット
周期のクロック信号を用いた同期回路で記録パルスを生
成することは困難である。そのため、一般的には遅延量
を制御可能な信号遅延手段を用いて、記録パルスの位置
を変化させる構成が採られている（例えば、特開平７−
１２９９５９号公報に開示されている。）。

【０００８】ところが、前記信号遅延手段において、一
般的に電源電圧や温度などの変化に対して、その遅延量
が変化しやすい。電源電圧変動・温度変動等による遅延
量の変化が比較的小さい場合には記録データの品質に影
響を与えることはないが、遅延量の変化が比較的大きい
場合には、記録パルスの位置が適切な位置からずれてし
まうため、記録マークを正しく形成できなくなり、記録
・再生特性を悪化させてしまうことになる。

【０００９】従来の光ディスク記録装置では、特定のマ
ーク長／スペース長に対する遅延量の設定は固定的に定
められており、電源電圧や温度などの変動により、記録
パルスの位置ずれが起きても、それを補正するような手
段は設けられていなかった。

【００１０】また、従来の光ディスク記録装置では、記
録パルスにおける複数のパルス部位を異なる遅延量で変
化させる場合、パルス部位毎に別々の信号遅延手段を設
けて、個別に制御する構成を採っていた。このため、独
立に変化させる必要のあるパルス部位の数だけ別々の信
号遅延手段が必要となり、回路規模が大きくなる傾向に
あった。さらに、パルス部位の位置可変範囲が大きくな
ればなるほど、個々の信号遅延手段に要求される遅延長
さも長くなり、回路規模が膨大になるという課題があっ
た。

【００１１】

【課題を解決するための手段】上述の課題に鑑み、本願
発明の情報記録装置及び情報記録方法は、下記の問題点
を解決する手段を提供することを目的とする。 （目的１）光ディスクに情報を記録する装置の電源電圧
変動や温度変動等の環境変化によっても、高精度な記録
を行うこと。 （目的２）記録パルスの高精度かつ広範囲な位置制御を
小さい回路規模で実現すること。

【００１２】上記（目的１）を達成するために、本発明
に係る情報記録装置は、記録すべきデータに従い変調さ
れた少なくとも２種類のパワー値に変調してなるレーザ
光を照射することにより光ディスクにデータを記録する
情報記録装置である。その情報記録装置は、遅延手段を
備え、記録すべきデータを変調してパルス信号を生成
し、その備えた遅延手段により前記パルス信号の所定の
エッジ位置を補正し、その補正した記録パルスを出力す
る記録パルス生成手段と、記録パルス信号によりパワー
値を切り替えながらレーザを駆動するレーザ駆動手段
と、遅延手段における遅延量を測定する遅延量測定手段
と、遅延量測定手段における遅延量測定結果に基づいて
記録パルスの所定のエッジ位置を補正する記録パルス位
置補正手段とを備える。

【００１３】前記レーザ駆動手段は複数の電流源と、各
々の電流源からの出力電流のレーザへの供給を独立にオ
ン／オフする複数のスイッチを備えてもよく、記録パル
ス生成手段は複数の記録パルスをレーザ駆動手段へ出力
し、複数の記録パルスにより複数のスイッチのオン／オ
フを制御してもよい。また、前記記録パルス生成手段
は、記録すべきデータを変調して基準となるパルス信号
を生成するパルスタイミング生成手段と、その基準とな
るパルス信号を入力とし外部から遅延量を可変な遅延パ
ルスを出力する遅延量可変型遅延手段とを備えてもよ
い。

【００１４】また、前記記録パルス生成手段の遅延手段
は、各々の入出力が直列に接続された複数のインバータ
素子と、各インバータ素子の出力を選択する選択手段と
を備えてもよく、記録パルス位置補正手段により選択手
段の出力選択を制御することで記録パルスの所定のエッ
ジ位置を補正するようにしてもよい。

【００１５】または、前記記録パルス生成手段の遅延手
段は、各々の入出力が直列に接続された複数のバッファ
素子と、各バッファ素子の出力を選択する選択手段とを
備えてもよい。

【００１６】または、前記記録パルス生成手段の遅延手
段は、電圧制御型遅延素子から構成されてもよく、記録
パルス位置補正手段により電圧制御型遅延素子の制御電
圧を制御することで記録パルスの所定のエッジ位置を補
正するようにしてもよい。

【００１７】また、前記遅延量測定手段は、記録パルス
生成手段の遅延手段の入出力間の遅延量を、遅延測定用
クロック信号を用いて測定してもよい。

【００１８】または、前記遅延量測定手段は、記録パル
ス生成手段に内蔵の遅延手段の遅延量の異なる２種類の
出力間の遅延差を、遅延測定用クロック信号を用いて測
定してもよい。

【００１９】また、前記記録パルス位置補正手段は、遅
延量測定手段による遅延量測定結果を用いて、記録パル
ス生成手段に内蔵の遅延手段の入出力間の遅延量がおよ
そ１チャネルビットの時間となる遅延設定値を求め、そ
の遅延設定値に基づいて記録パルスの所定のエッジ位置
を補正するようにしてもよい。

【００２０】また、前記記録パルス位置補正手段は、遅
延量測定手段による遅延量測定結果を用いて、前記記録
パルス生成手段に内蔵の遅延手段の遅延量の異なる２種
類の出力間の遅延差がおよそ１チャネルビットの時間と
なる遅延設定値を求め、その遅延設定値に基づいて記録
パルスの所定のエッジ位置を補正するようにしてもよ
い。

【００２１】また、前記記録パルス位置補正手段は、記
録パルス生成手段により生成される記録パルスの所定の
エッジ位置を、記録マークのビット長もしくは直前のス
ペース長もしくは直後のスペース長により各々異なる位
置に補正するようにしてもよい。

【００２２】また、本発明に係る情報記録方法は、記録
パルス生成手段により生成された記録パルスを用いて、
レーザパワーを制御しながら光ディスクへデータの記録
を行う情報記録方法であって、データの記録を行ってい
ない期間に記録パルスのエッジ位置の補正を行う記録パ
ルス補正ステップと、記録パルス補正ステップでエッジ
位置が補正された記録パルスを用いてデータの記録を行
うデータ記録ステップとからなる。

【００２３】また、本発明に係る別の情報記録方法は、
記録パルス生成手段により生成された記録パルスを用い
て、レーザパワーを制御しながら光ディスクへデータの
記録を行う光ディスク記録方法であって、データの記録
を行うデータ記録ステップと、前記データ記録ステップ
で記録されたデータのベリファイ動作を行うベリファイ
ステップと、前記ベリファイステップにおける再生デー
タのエラー状態に基づいて記録パルスのエッジ位置の補
正を行うかどうか判断する判断ステップと、その判断ス
テップにおいて記録パルスのエッジ位置の補正を行うと
判断された場合のみ記録パルスのエッジ位置の補正を行
う記録パルス補正ステップとからなる。

【００２４】前記判断ステップでは、好ましくは、過去
に実行された複数のベリファイステップにおける再生デ
ータのエラー状態を参照し、記録パルスのエッジ位置を
補正を行うかどうか判断する。

【００２５】前記記録パルス補正ステップは、好ましく
は、記録パルス生成手段に内蔵される遅延手段の遅延量
を測定し、その遅延量の測定結果を基に記録パルスの所
定のエッジ位置を補正する。

【００２６】また、前記記録パルス補正ステップは、好
ましくは、記録パルス生成手段の遅延手段の遅延量を決
定する選択信号値を設定するステップと、設定された前
記選択信号値に対する遅延量の測定結果を読み取るステ
ップと、遅延量の測定結果を用いて遅延量がＴｗ（Ｔｗ
は記録パルス生成手段で用いるクロックの１周期と等し
い時間）となる選択信号値を求めるステップと、求めら
れた前記選択信号値に基づいて、予め与えられた記録パ
ルスのエッジ位置に関する時間テーブルを選択信号値の
設定値テーブルに変換するステップとからなる。

【００２７】時間Ｔｗは記録データの１チャネルビット
に相当する時間であっても良い。また、前記時間テーブ
ルは、記録パルスの各エッジのうち少なくとも可変なエ
ッジ位置に関する時間情報を全て含んでいることが望ま
しい。さらに、前記時間テーブルは、記録すべきデータ
のマーク長さ毎に個別の時間情報を有してもよいし、記
録すべきデータのマーク長さと直前のスペース長さの組
み合わせ毎に個別の時間情報を有してもよいし、記録す
べきデータのマーク長さと直後のスペース長さの組み合
わせ毎に個別の時間情報を有してもよい。

【００２８】また、前記パルス補正ステップでは、複数
段の遅延手段からなる記録パルス生成手段において、所
定段数の遅延手段を含む遅延手段群毎に遅延量を測定
し、その測定した各遅延手段群に対する遅延量に基い
て、予め与えられた記録パルスのエッジ位置を決定する
ための遅延手段の出力を制御してもよい。このとき、パ
ルス補正ステップでは、好ましくは、複数段の遅延手段
からなる記録パルス生成手段において、所定段数の遅延
手段を含む遅延手段群毎に遅延量を測定し、その測定し
た各遅延手段群に対する遅延量に基いて前記遅延手段全
体の遅延プロファイルを算出し、算出した前記遅延プロ
ファイルに基いて、予め与えられた記録パルスのエッジ
位置を決定するための前記遅延手段の出力を制御するよ
うにする。さらに、算出する遅延プロファイルは、遅延
手段群の数と同数の折れ線により表される関数であって
もよい。また、パルス補正ステップでは、記録パルス生
成手段の遅延手段の総遅延時間の半分以下の周期のクロ
ック信号を用いて遅延手段の遅延時間がクロック信号の
一周期と略一致する領域を検出し、その検出結果に基い
て遅延手段の出力を制御し、予め与えられた記録パルス
のエッジ位置を決定するようにしてもよい。

【００２９】上記（目的２）を達成するために、本発明
に係るさらなる情報記録方法は、複数のパルス列からな
る記録パルスに従いパワー制御されたレーザ光を光ディ
スクへ照射することで各マークを形成し、前記記録パル
スの所定のエッジ位置を適応的に制御することでデータ
の高精度な記録を行う情報記録方法であって、記録デー
タの変調に用いるＴｗ／ｎ周期（Ｔｗは記録データの１
チャネルビット周期、ｎは自然数）の記録クロックを適
応的に遅延量を制御しながら遅延させた遅延クロックを
生成し、遅延クロックのタイミングにより記録パルスの
所定のエッジ位置を決定する。

【００３０】また、別の情報記録方法は、記録データの
１チャネルビット周期をＴｗとしたとき、記録データの
変調に用いるＴｗ／ｎ周期の記録クロックを適応的に遅
延量を制御しながら遅延させた遅延クロックと、記録ク
ロックの立上がりエッジもしくは立ち下がりエッジに同
期した少なくともＴｗ／ｎ時間幅のパルス状信号でかつ
開始位置をＴｗ／２ｎの時間単位で可変制御可能な基準
軸ウィンドウ信号を生成し、遅延クロックと基準軸ウィ
ンドウ信号のタイミングにより記録パルスの所定のエッ
ジ位置を決定する。

【００３１】また、記録パルスの所定のエッジ位置を少
なくともｄ×Ｔｗ／２ｎ（ｄ及びｎは自然数）の時間範
囲で適応的に制御する必要がある場合には、基準軸ウィ
ンドウ信号をＴｗ／２ｎの時間単位で（ｄ＋１）種類の
タイミングに制御することが望ましい。

【００３２】また、本発明に係る異なる情報記録方法
は、ファーストパルス、Ｔｗ周期の繰り返し波形である
マルチパルス列、ラストパルスのうちの少なくとも１つ
を合成してなる記録パルスに従ってパワー制御されたレ
ーザ光を光ディスクへ照射することで１つのマークを形
成し、ファーストパルスの始端エッジ位置、ラストパル
スの終端エッジ位置の少なくとも１つを適応的に制御す
ることでデータの高精度な記録を行い、ファーストパル
スの始端エッジ位置及びラストパルスの終端エッジ位置
はマルチパルス列の立上がり位相との相対関係に基づい
て規定される光ディスク記録方法である。その方法は、 ａ）マルチパルス列の立上がり位相もしくはその立ち上
がり位相から略１８０度遅れの位相に対して少なくとも
±Ｔｗ／４ｎ範囲の相対時間で遅延制御したＴｗ／ｎ周
期のファーストパルス基準クロックと、マルチパルス列
の立上がり位相もしくは立ち上がり位相から略１８０度
遅れの位相に対して少なくとも±Ｔｗ／４ｎの時間範囲
で遅延制御したＴｗ周期のラストパルス基準クロック
と、マルチパルス列の立上がり位相もしくは立ち上がり
位相から略１８０度遅れの位相に同期し、少なくとも前
記ファーストパルス基準クロックの１周期幅のパルス状
信号で、開始位置をＴｗ／２ｎの時間単位で可変制御可
能なファーストパルス基準軸ウィンドウ信号と、マルチ
パルス列の立上がり位相もしくは立ち上がり位相から略
１８０度遅れの位相に同期し、少なくとも前記ラストパ
ルス基準クロックの１周期幅を持つパルス状信号で、開
始位置をＴｗ／２ｎの時間単位で可変制御可能なラスト
パルス基準軸ウィンドウ信号とを生成し、 ｂ）ファーストパルス基準クロックとファーストパルス
基準軸ウィンドウ信号のタイミングによりファーストパ
ルスの始端エッジ位置を決定し、ラストパルス基準クロ
ックとラストパルス基準軸ウィンドウ信号のタイミング
によりラストパルスの終端エッジ位置を決定してもよ
い。

【００３３】また、本発明に係る異なる情報記録装置
は、記録すべきデータを変調した記録パルスによりパワ
ー値を切替えてなるレーザ光を光ディスクに照射するこ
とでデータの記録を行う光ディスク記録装置である。そ
の光ディスク装置は、Ｔｗ／ｎ周期の記録クロックを生
成する記録クロック生成手段と、記録クロックを遅延さ
せて互いに遅延量の異なるｍ種類（ｍは自然数）の遅延
クロックを生成するクロック遅延手段と、記録データと
記録クロックを用いて少なくとも記録クロック１周期幅
以上のパルス基準信号をｍ種類生成するパルス基準信号
生成手段と、ｍ種類の遅延クロックのいずれか１つとｍ
種類のパルス基準信号のいずれか１つを対応させてｍ種
類のパルスタイミング信号を生成するパルスタイミング
信号生成手段と、ｍ種類の遅延クロックの遅延量を制御
する遅延量制御手段と、ｍ種類のパルスタイミング信号
を用いて記録パルスを合成する記録パルス合成手段とを
備え、記録パルスにおけるｍ個所の所定のエッジ位置を
可変にする。

【００３４】また、さらに異なる情報記録装置は、Ｔｗ
／ｎ周期の記録クロックを生成する記録クロック生成手
段と、記録クロックを遅延させて互いに遅延量の異なる
ｍ種類の遅延クロックを生成する総遅延量がＴｗ／２ｎ
以上の長さのクロック遅延手段と、記録データと記録ク
ロックを用いて、記録クロックの少なくとも１周期分の
幅を持つパルス状の信号でかつ開始位置をＴｗ／２ｎの
時間単位で可変なｍ種類のパルス基準信号を生成するパ
ルス基準信号生成手段と、ｍ種類の遅延クロックのいず
れか１つとｍ種類のパルス基準信号のいずれか１つを対
応させてｍ種類のパルスタイミング信号を生成するパル
スタイミング信号生成手段と、ｍ種類の遅延クロックの
遅延量及びｍ種類のパルス基準信号のタイミングを制御
する遅延量制御手段と、ｍ種類のパルスタイミング信号
を用いて記録パルスを合成する記録パルス合成手段を備
え、記録パルスにおけるｍ個所の所定のエッジ位置を可
変にする。

【００３５】ここで、前記パルスタイミング信号生成手
段を、ｍ個のＤフリップフロップから構成し、ｍ種類の
遅延クロックがｍ個のＤフリップフロップのクロック入
力端子にそれぞれ接続され、ｍ種類のパルス基準信号が
ＤフリップフロップのＤ入力端子にそれぞれ接続され、
ｍ個のＤフリップフロップのＱ出力端子よりｍ種類のパ
ルスタイミング信号を取り出すようにしてもよい。

【００３６】また、クロック遅延手段の遅延量を測定す
る遅延量測定手段をさらに設けてもよく、遅延量制御手
段は、その遅延量測定手段による遅延量測定結果に基づ
いてｍ種類の遅延クロックの遅延量を制御するようにし
てもよい。

【００３７】本発明に係る別の情報記録方法は、記録デ
ータに従い変調された記録パルスを用いてレーザパワー
を制御しながら光ディスクへデータの記録を行う光ディ
スク記録方法であって、光ディスクへデータを記録する
装置の温度を検出するステップと、検出した温度変化を
判断するステップと、温度変化の判断に基き、温度変化
が所定以上であると判断された場合のみ記録パルスのエ
ッジ位置の補正を行うステップと、エッジ位置を補正し
た記録パルスを用いてデータの記録を行うステップとか
らなる。このとき、光ディスクへデータを記録する装置
の温度のかわりに、その電源電圧を測定し、この測定し
た電源電圧の変化を判断し、記録パルスのエッジ位置の
補正を行うようにしてもよい。

【００３８】

【発明の実施の形態】以下、本発明に係る光ディスクに
対して情報を記録する光ディスク装置の実施形態を添付
の図面を参照して詳細に説明する。

【００３９】＜光ディスク装置の構成＞図１は本発明に
係る光ディスク装置の構成を示すブロック図である。図
１において、ディスクモータ１０２は、光ディスク１０
１を所定の回転数で回転させる。光ヘッド１０３は、図
示していないが半導体レーザ、光学系、光検出器等を内
蔵しており、半導体レーザより発光されたレーザ光が光
学系により集光されて光ディスク１０１の記録面に光ス
ポットを照射することにより、データの記録再生を行
う。また記録面からの反射光は、光ヘッド１０３内の光
学系により集光された後、光検出器で電流に変換され、
さらに増幅器１０４で電圧変換及び増幅され、再生信号
として出力される。

【００４０】サーボ制御部１０５は、ディスクモータ１
０２の回転制御、光ヘッド１０３を光ディスク１０１の
半径方向に移動させる移送制御、記録面に光スポットの
焦点を合わせるためのフォーカス制御、トラックの中心
に光スポットをトラッキングさせるためのトラッキング
制御を行う。なお、フォーカス制御及びトラッキング制
御には、増幅器１０４の出力である再生信号のうち、フ
ォーカス誤差信号（光ディスク１０１の記録面と略垂直
な方向における記録面からの光スポットのずれを示す電
気信号）及びトラッキング誤差信号（光ディスク１０１
の記録面上での所定トラックからの光スポットのずれを
示す電気信号）を用いる。

【００４１】再生信号処理部１０６は、増幅器１０４の
出力である再生信号から、光ディスク１０１に記録され
たデータに相当する信号成分を取り出し、取り出した信
号を２値化し、２値化データと基準クロックから、内蔵
のＰＬＬ（Phase Locked Loopの略：位相同期ループ）
によりリードクロックとリードクロックに同期したリー
ドデータを生成する。

【００４２】レーザ駆動部１０８は、アドレス及びデー
タの再生時には再生用のパワーで、記録時には記録用の
パワーで、光ヘッド１０３に内蔵される半導体レーザが
発光するようにレーザ駆動信号を発生する。

【００４３】フォーマットエンコーダ／デコーダ１０７
は、再生信号処理部１０６から出力されたリードクロッ
クとリードデータより、光ディスク１０１に記録された
アドレス情報を再生し、再生されたアドレス位置を基準
として光ディスク１０１のセクタに同期したタイミング
で記録再生に必要となる各タイミング信号を発生供給す
る役割を有する。たとえば、再生信号処理部１０６へア
ドレスまたはデータの２値化・ＰＬＬ処理に必要なリー
ドゲート等のタイミング信号を出力したり、レーザ駆動
部１０８へは記録時に、記録用のパワーの発光を許可す
るライトゲート等のタイミング信号を出力することによ
り、正しいタイミングでデータの記録再生を行うことが
可能となる。

【００４４】また、フォーマットエンコーダ／デコーダ
１０７は、記録時には、ホストインタフェース１０９を
通じて装置外部から供給されるユーザデータに誤り訂正
符号等の冗長データを付加し、所定のフォーマットに従
い変調したビット系列を、さらに内蔵の記録パルス生成
部１１１で所定の記録パルス信号に加工し、レーザ駆動
部１０８へ出力する。また再生時には、再生信号処理部
１０６より出力されたリードクロックとリードデータよ
り、光ディスク１０１に記録されたアドレス情報及びデ
ータの復調・誤り訂正処理を行い、訂正後のデータをホ
ストインタフェース１０９を通じて装置外部へ送信す
る。

【００４５】またフォーマットエンコーダ／デコーダ１
０７には、記録パルス位置補正部１１２及び遅延量測定
部１１３が内蔵されている。記録パルス位置補正部１１
２は、記録パルス生成部１１１により生成される記録パ
ルス信号の位置に関する設定を行い、記録パルス信号の
特定のエッジ位置を可変にする。遅延量測定部１１３
は、記録パルス生成部１１１によるパルスの遅延量を測
定する役割を持っている。遅延量測定及び記録パルス位
置補正の具体的動作については後述する。

【００４６】システム制御部１１０は、本装置全体、す
なわち、ホストインタフェース１０９を通じて装置外部
から供給されるコマンド（命令）を解釈して、光ディス
ク１０１の所定のセクタに対して、データの記録・再生
がなされるように、サーボ制御部１０５、再生信号処理
部１０６、フォーマットエンコーダ／デコーダ１０７、
レーザ駆動部１０８、及びホストインタフェース１０９
等の装置各部の動作を制御する。

【００４７】図２は、レーザ駆動部１０８の内部構成の
一例を説明するブロック図である。レーザ駆動部１０８
への入力としては、レーザパワー値を決めるためのパワ
ー設定２０５と、記録パルス生成部１１１において記録
すべきデータに従い変調された３種類の記録パルス２０
６ａ、２０６ｂ、２０６ｃがある。記録パルス生成部１
１１による記録パルス２０６ａ、２０６ｂ、２０６ｃの
発生方法については後ほど詳しく述べる。レーザ駆動部
１０８からの出力としては、光ヘッド１０３に内蔵され
た半導体レーザ２０１を発光させるための出力電流２０
７がある。

【００４８】レーザ駆動部１０８には、電流値制御部２
０４、４つの電流源２０３ａ、２０３ｂ、２０３ｃ、２
０３ｄ、並びに３つのスイッチ２０２ａ、２０２ｂ、２
０２ｃが内蔵されている。電流値制御部２０４は、シス
テム制御部１１０からのパワー設定２０５を受けて、４
つの電流源２０３ａ、２０３ｂ、２０３ｃ、２０４ｄの
それぞれの出力電流値を制御する。スイッチ２０２ａ
は、記録パルス生成部１１１より供給される記録パルス
２０６ａに応じて、電流源２０３ａの出力電流の、半導
体レーザ２０１への供給をオン／オフする。

【００４９】同様に、スイッチ２０２ｂは、記録パルス
２０６ｂに応じて、電流源２０３ｂの出力電流の、半導
体レーザ２０１への供給をオン／オフする。同様に、ス
イッチ２０２ｃは、記録パルス２０６ｃに応じて、電流
源２０３ｃの出力電流の、半導体レーザ２０１への供給
をオン／オフする。電流源２０３ｄは、光ヘッド１０３
に内蔵の半導体レーザ２０１のアノード側に直接接続さ
れており、電流源２０３ｄの出力電流はベース電流とし
て常に半導体レーザ２０１に供給されている。

【００５０】また、各スイッチ２０２ａ、２０２ｂ、２
０２ｃは、半導体レーザ２０１のアノード側に並列に接
続されている。これにより、半導体レーザ２０１へ流れ
る出力電流２０７は、各スイッチ２０２ａ、２０２ｂ、
２０２ｃを通して供給される各電流源２０３ａ、２０３
ｂ、２０３ｃと、電流源２０３ｄの出力電流との合計と
なる。このようにして、半導体レーザ２０１に流される
電流値に応じて、言うまでもないがレーザ光のパワー、
ひいては光ディスクに集光される光スポットのパワーが
制御される。

【００５１】図３（ａ）は、記録パルス生成部１１１に
よる記録パルス２０６ａ、２０６ｂ、２０６ｃの発生タ
イミング例、並びに半導体レーザ２０１の発光波形例、
それに伴い光ディスク上に形成される記録マークについ
て、模式的に説明する図である。本例では、記録すべき
データに伴いランレングス（ビット１からビット１まで
に継続するビット０の数）が２から１０の範囲で制限さ
れる変調規則により変調された１，０のビット系列に対
し、ビット１のときのみ信号の論理を反転させるＮＲＺ
Ｉ(Non Return to Zero Inverted)の形式によりデータ
の変調を行い、従来の技術で述べたＰＷＭ方式により記
録を行うものとする。つまり、ＮＲＺＩのＨレベル／Ｌ
レベルの幅、即ち記録マーク長／スペース長は、それぞ
れ３Ｔから１１Ｔの範囲で制限されているとする。

【００５２】図３（ａ）において、時間は左から右の方
向に流れるとし、変調データ２０８は記録パルス生成部
１１１への入力であり、図では６Ｔマークに相当する波
形を示している。パルス基準クロック３０１は、その周
期が１チャネルビットの時間長となるクロックであり、
記録パルス生成部１１１における記録パルス生成処理の
基準として用いられる。各記録パルス２０６ａ、２０６
ｂ、２０６ｃは、変調データ２０８とパルス基準クロッ
ク３０１のタイミングに応じて、図３に示すようなタイ
ミングで生成される。半導体レーザ２０１の発光波形
は、各記録パルス２０６ａ、２０６ｂ、２０６ｃのタイ
ミングに応じて、図に示すような形状となる。

【００５３】１つのマーク（本例の場合６Ｔマーク）を
記録するための発光波形は、複数のパルス部に分割され
ており、時間的に早い方から順に、ファーストパルス
部、マルチパルス部、ラストパルス部、クーリングパル
ス部と呼ぶ。相変化型光ディスクなど熱により記録膜に
変化を与えるような記録方式においては、本例のように
時系列的に複数のパルス部により１つの記録マークを形
成する方法が有効であることが知られている。例えば、
マルチパルス部は高いパワーと低いパワーを断続的に与
えることで、従来技術で述べたように比較的長いマーク
を記録する場合にマークの形状が涙滴型になるのを防
ぐ。また、クーリングパルス部は、次のマークを記録す
る際の熱の影響を遮断する役割を果たしている。

【００５４】一方、図３（ａ）において発光波形の縦方
向、即ち振幅は、レーザの発光パワーを示しており、そ
のパワー値は低い順に、バイアスパワー３、バイアスパ
ワー２、バイアスパワー１、ピークパワーの４種類に分
けられる。相変化記録の場合、バイアスパワー１に相当
するパワーを照射することにより記録膜の相を結晶化
し、ピークパワーに相当するパワーを照射することによ
り記録膜の相をアモルファス化する。基本的にピークパ
ワーの照射によりアモルファス化した部分を記録マーク
と呼んでいる。また、バイアスパワー２やバイアスパワ
ー３のパワーは記録膜に与える熱を一時的に小さくす
る。

【００５５】＜レーザ駆動部の動作＞次に、この４種類
のパワーと、図２にて説明したレーザ駆動部１０８の動
作との関係について説明する。まず、バイアスパワー３
は、図２の例において、スイッチ２０２ａ、２０２ｂ、
２０２ｃを全てオフに、即ち記録パルス２０６ａ、２０
６ｂ、２０６ｃを全てＬ（LOW）レベルにすることで実
現される。このとき、電流源２０３ｄの出力電流のみが
半導体レーザ２０１に供給され、振幅Ｐｄに相当するパ
ワーで半導体レーザ２０１が発光する。

【００５６】バイアスパワー２は、スイッチ２０２ａの
みをオン、スイッチ２０２ｂ、２０２ｃを共にオフに、
即ち記録パルス２０６ａをＨ（High）レベル、記録パル
ス２０６ｂ、２０６ｃをＬレベルにすることで実現でき
る。このとき、電流源２０３ａの出力電流と、電流源２
０３ｄの出力電流との合計が半導体レーザ２０１へ供給
され、振幅Ｐａ＋Ｐｄに相当するパワーで半導体レーザ
２０１が発光する。

【００５７】バイアスパワー１は、スイッチ２０２ａ、
２０２ｂを共にオン、スイッチ２０２ｃをオフに、即ち
記録パルス２０６ａ、２０６ｂをＨレベル、記録パルス
２０６ｃをＬレベルにすることで実現できる。このと
き、電流源２０３ａ、２０３ｂ、２０３ｄの出力電流の
合計が半導体レーザ２０１へ供給され、振幅Ｐａ＋Ｐｂ
＋Ｐｄに相当するパワーで半導体レーザ２０１が発光す
る。ピークパワーは、スイッチ２０２ａ、２０２ｂ、２
０２ｃを全てオンに、即ち記録パルス２０６ａ、２０６
ｂ、２０６ｃを全てＨレベルにすることで実現できる。
このとき、４つの電流源２０３ａ、２０３ｂ、２０３
ｃ、２０３ｄの全ての出力電流の合計が半導体レーザ２
０１へ供給され、振幅Ｐａ＋Ｐｂ＋Ｐｃ＋Ｐｄに相当す
るパワーで発光する。

【００５８】ここで、パワー振幅Ｐａ、Ｐｂ、Ｐｃ、Ｐ
ｄは、それぞれ電流値制御部２０４に対して行われるパ
ワー設定２０５により制御される。例えば、電流値制御
部２０４は、各パワー振幅Ｐａ、Ｐｂ、Ｐｃ、Ｐｄに関
する設定値を別々に保持し、パワー設定２０５により設
定された値に相当するパワー振幅となるように各電流源
２０３ａ、２０３ｂ、２０３ｃ、２０３ｄの電流を独立
に制御する。この構成により、パワー振幅Ｐａ、Ｐｂ、
Ｐｃ、Ｐｄはそれぞれ独立に制御可能となる。

【００５９】また、ファーストパルス立ち上がり位置
（以下「ＳＦＰ」という。）、ファーストパルス立ち下
がり位置（以下「ＥＦＰ」という。）、マルチパルス幅
（以下「ＭＰＷ」という。）、ラストパルス立ち上がり
位置（以下「ＳＬＰ」という。）、ラストパルス立ち下
がり位置（以下「ＥＬＰ」という。）、及びクーリング
パルス立ち上がり位置（以下「ＥＣＰ」という。）は、
記録パルス２０６ａ、２０６ｂ、２０６ｃのタイミング
によりそれぞれ独立に変更することができる。

【００６０】図３（ｂ）はファーストパルスの立ち上が
り部分における記録パルス２０６ａを拡大したタイミン
グ図であり、ファーストパルス立ち上がり位置ＳＦＰの
一例を説明するためのものである。図において、中心位
置はパルス基準クロック３０１（図３（ａ）参照）の立
ち下がりに同期したタイミングであり、ＳＦＰに対する
設定値ＳＦＰ＝０にコード化されている。また、ＳＦＰ
の設定は中心位置から前後に所定のステップ数、例えば
５００ピコ秒おきに１０ステップずつ用意されており、
それぞれの設定値は−１０から＋１０を示す値にコード
化されている。従って、記録パルス生成部１１１に対
し、−１０から＋１０の範囲の整数でＳＦＰの設定値を
与えることにより、図３（ｂ）に示すように立ち上がり
位置を、例えば−５ナノ秒から＋５ナノ秒の範囲内で５
００ピコ秒刻みで変更することが可能となる。

【００６１】図３（ｂ）の例では、ファーストパルス立
ち上がり位置（ＳＦＰ）に関して説明したが、変更可能
なその他の設定（ＥＦＰ、ＭＰＷ、ＳＬＰ、ＥＬＰ、Ｅ
ＣＰ）に関しても同様である。例えば、ラストパルス立
ち下がり位置（ＥＬＰ）は、パルス基準クロック３０１
の立ち下がりに同期して設定されるが、このとき、シフ
トの中心位置はＥＬＰの設定値の０に対応させておき、
０を中心とする所定の整数範囲でＥＬＰの設定値を設定
することにより、中心位置を基準としてその前後にその
立ち下がり位置を変更することができる。

【００６２】また、マルチパルス部の各パルス（以下
「マルチパルス」という。）のデューティ比について
は、マルチパルスの立ち上がりタイミングをパルス基準
クロック３０１の立ち上がりのタイミングに同期させ、
マルチパルスの立ち下がり位置をマルチパルス幅設定値
ＭＰＷにより可変にすることができる。例えば、マルチ
パルス幅設定値ＭＰＷ＝０のときにマルチパルスのデュ
ーティ比が５０％、即ち、図３（ａ）のレーザ発光波形
で、ピークパワーの発光時間とバイアスパワー３の発光
時間が１対１になるように設定値を決めると、０を中心
とする所定の整数範囲でＭＰＷの設定を行うことによ
り、５０％のデューティ比に対して前後に幅を変更する
ことができる。

【００６３】このように、記録パルスの位置またはデュ
ーティ比を変化させることを一般に「記録補償」と呼
び、記録パルスの位置またはデューティ比の変化量を
「記録補償量」と呼ぶ。この記録補償により記録マーク
間の熱干渉等の影響を低減し記録密度を高めようという
試みは、既に行われようとしている。

【００６４】＜記録パルス生成部の動作＞図４は、本発
明における記録パルス生成部１１１の内部構成の一例を
示すブロック図である。また、図１２は、図４に示す内
部構成を持つ記録パルス生成部１１１を用いて、変調デ
ータ２０８から記録パルス２０６ａ、２０６ｂ、２０６
ｃを生成するまでの具体的動作例を説明するための信号
タイミング図である。なお、図１２では、図３と同様に
ランレングスが２から１０の範囲で制限された変調規則
を用いてＰＷＭ記録を行う場合で、６Ｔマークを記録す
る際の波形例を示している。

【００６５】図４において、パルスタイミング生成部４
０１は、別ブロックより供給される変調データ２０８と
それに同期したクロック４１０（１周期が１チャネルビ
ット）を受けて、４種類の基準タイミング、即ち、ファ
ーストパルス基準タイミング４１１ａ、マルチパルス基
準タイミング４１２ａ、ラストパルス基準タイミング４
１３ａ、クーリングパルス基準タイミング４１４ａを生
成し、出力する。上記４種類の基準タイミングはそれぞ
れファーストパルス部、マルチパルス部、ラストパルス
部、クーリングパルス部に相当する部分のタイミングを
形成するための基準となるタイミングである。

【００６６】ファーストパルス基準タイミング４１１ａ
は、図１２に示すように、変調データ２０８の立ち上が
りエッジからクロック４１０で１周期分のＨレベルを有
するパルス信号である。

【００６７】マルチパルス基準タイミング４１２ａは、
図１２に示すように、変調データ２０８の立ち上がりエ
ッジからクロック４１０を数えて、３波目及び４波目の
クロック波形をそのまま出力したものであり、それ以外
の部分ではＬレベルのままとする。但し、上記は６Ｔマ
ークに対応した場合であり、より一般的に説明すると、
ｍＴマーク（ｍは３から１１までの整数）に対するマル
チパルス基準タイミング４１２ａは、変調データ２０８
の立ち上がりエッジからクロック４１０を数えて３波目
より（ｍ−４）周期分のクロック波形をそのまま出力
し、それ以外の部分ではＬレベルのままとする。ｍ＝
３、４の場合、即ち３Ｔマークもしくは４Ｔマークの場
合のマルチパルス基準タイミング４１２ａはＬレベルの
ままである。

【００６８】ラストパルス基準タイミング４１３ａは、
図１２に示すように、変調データ２０８の立ち下がりエ
ッジよりさかのぼって２．５周期前のクロック４１０の
立ち下がり位置より１周期分のＨレベルを有するパルス
信号である。

【００６９】クーリングパルス基準タイミング４１４ａ
は、図１２に示すように、変調データ２０８の立ち下が
りエッジよりさかのぼって１．５周期前のクロック４１
０立ち下がり位置より１周期分のＨレベルを有するパル
ス信号である。

【００７０】パルスタイミング生成部４０１によって生
成されたこれらのパルス４１１ａ、４１２ａ、４１３
ａ、４１４ａは、それぞれ、対応するパルス遅延部４０
２、４０３、４０４、４０５に入力される。また、ファ
ーストパルス遅延部４０２には、記録パルス位置補正部
１１２によって設定されたＳＦＰ及びＥＦＰが与えら
れ、マルチパルス遅延部４０３には、同様にＭＰＷが与
えられ、ラストパルス遅延部４０４には、同様にＳＬＰ
及びＥＬＰが与えられ、クーリングパルス遅延部４０５
には、同様にＥＣＰが与えられる。

【００７１】ファーストパルス遅延部４０２は、記録パ
ルス位置補正部１１２によって設定されるＳＦＰ及びＥ
ＦＰに基づいて、ファーストパルス基準タイミング４１
１ａを所定時間遅延させて得られるファーストパルス始
端エッジ基準信号４１１ｂ及びファーストパルス終端エ
ッジ基準信号４１１ｃを出力する。ファーストパルス始
端エッジ基準信号４１１ｂ及びファーストパルス終端エ
ッジ基準信号４１１ｃは、それぞれ、ファーストパルス
部の始端エッジ及び終端エッジを決定する信号であり、
第１の論理素子４０６ａへ入力される。第１の論理素子
４０６ａでは、設定値ＳＦＰがＥＦＰより大きい値のと
きには前記２入力の論理積がとられ、逆にＳＦＰがＥＦ
Ｐより小さい値のときには前記２入力の論理和がとら
れ、ファーストパルス信号４１５として出力される。図
１２には後者を例として示しており、ファーストパルス
始端エッジ基準信号４１１ｂとファーストパルス終端エ
ッジ基準信号４１１ｃの論理和がファーストパルス信号
４１５となっている。

【００７２】マルチパルス遅延部４０３は、記録パルス
位置補正部１１２によって設定されるＭＰＷの設定値に
基づいて、マルチパルス基準タイミング４１２ａを所定
時間遅延させて得られるマルチパルス終端エッジ基準信
号４１２ｃを出力する。ＭＰＷの設定値が０または正の
値、即ち、マルチパルス部のデューティ比が５０％以上
のときには、マルチパルス終端エッジ基準信号４１２ｃ
の立ち下がりエッジがマルチパルス部の終端エッジを決
定する。また、ＭＰＷ設定値が負の数、即ち、マルチパ
ルスデューティ比が５０％未満のときには、マルチパル
ス終端エッジ基準信号４１２ｃの立ち上がりエッジがマ
ルチパルス部の終端エッジを決定する。マルチパルス基
準タイミング４１２ａ及びマルチパルス終端エッジ基準
信号４１２ｃは、第２の論理素子４０７ａに入力され
る。第２の論理素子４０７ａでは、ＭＰＷ設定値が０ま
たは正の数のときには前記２入力の論理和がとられ、逆
にＭＰＷ設定値が負の数のときには、マルチパルス基準
タイミング４１２ａとマルチパルス終端エッジ基準信号
４１２ｃの反転との論理積がとられる。図１２には前者
を例として示しており、マルチパルス基準タイミング４
１２ａとマルチパルス終端エッジ基準信号４１２ｃとの
論理和がマルチパルス信号４１６となっている。

【００７３】ラストパルス遅延部４０４は、記録パルス
位置補正部１１２によって設定されるＳＬＰの設定値及
びＥＬＰの設定値に基づいて、ラストパルス基準タイミ
ング４１３ａを所定時間遅延させて得られるラストパル
ス始端エッジ基準信号４１３ｂ及びラストパルス終端エ
ッジ基準信号４１３ｃを出力する。ラストパルス始端エ
ッジ基準信号４１３ｂ及びラストパルス終端エッジ基準
信号４１３ｃは、それぞれ、ラストパルス部の始端エッ
ジ及び終端エッジを決定する信号であり、第１の論理素
子４０６ｂへ入力される。第１の論理素子４０６ｂで
は、設定値ＳＬＰがＥＬＰより大きい値のときには前記
２入力の論理積がとられ、逆にＳＬＰがＥＬＰより小さ
い値のときには前記２入力の論理和がとられ、ラストパ
ルス信号４１７として出力される。図１２には前者を例
として示しており、ラストパルス始端エッジ基準信号４
１３ｂとラストパルス終端エッジ基準信号４１３ｃとの
論理積がラストパルス信号４１７となっている。

【００７４】クーリングパルス遅延部４０５は、記録パ
ルス位置補正部１１２によって設定されるＥＣＰに基づ
いて、クーリングパルス基準タイミング４１４ａを所定
時間遅延させたクーリングパルス終端エッジ基準信号４
１４ｃを出力する。ＥＣＰが正の数のときには、クーリ
ング終端エッジ基準信号４１４ｃの立ち下がりエッジが
クーリングパルス部の終端エッジを決定する。またＥＣ
Ｐが負の数のときには、クーリングパルス終端エッジ基
準信号４１４ｃの立ち上がりエッジがクーリングパルス
部の終端エッジを決定する。クーリングパルス基準タイ
ミング４１４ａ及びクーリングパルス終端エッジ基準信
号４１４ｃは、第２の論理素子４０７ｂに入力され、こ
こで、設定値ＥＣＰが正の数のときには前記２入力の論
理和がとられ、逆にＥＣＰが負の数のときにはクーリン
グパルス基準タイミング４１４ａとクーリングパルス終
端エッジ基準信号４１４ｃの反転との論理積がとられ
る。図１２では後者を例として示しており、クーリング
パルス基準タイミング４１４ａとクーリングパルス終端
エッジ基準信号４１４ｃの反転との論理積がクーリング
パルス信号４１８となっている。

【００７５】上述したようにして生成されたファースト
パルス信号４１５、マルチパルス信号４１６、ラストパ
ルス信号４１７、クーリングパルス信号４１８は、パル
ス合成部４０８に入力される。パルス合成部４０８は上
述の４種類の信号から３本の記録パルス２０６ａ、２０
６ｂ、２０６ｃを合成して出力する。合成された記録パ
ルス２０６ａ、２０６ｂ、２０６ｃの波形例を図１２に
示す。

【００７６】以上、図４を参照しながら説明したよう
に、記録パルス生成部１１１は、パルスを遅延させるパ
ルス遅延部を内蔵することで、記録補償されたパルスを
容易に生成することが可能である。

【００７７】＜パルス遅延部の具体的構成＞次に、各パ
ルス遅延部４０２〜４０５の構成例をファーストパルス
遅延部４０２を例として説明する。図２０は、図４に示
した記録パルス生成部１１１の一構成要素であるファー
ストパルス遅延部４０２の内部構成例を示したブロック
図である。

【００７８】図２０において、ファーストパルス遅延部
４０２は、インバータ素子２００１が複数段直列に接続
されてなる遅延回路であり、その初段のインバータ素子
２００１に外部入力であるファーストパルス基準タイミ
ング４１１ａが接続されている。インバータ素子２００
１の段数は、ファーストパルス部の立ち上がり及び立ち
下がりのエッジ位置の可変範囲を満足する遅延量が少な
くとも得られる段数とする。例えば、ファーストパルス
部の立ち上がりエッジ位置の可変範囲が変調データ２０
８の立ち上がりエッジから２０ナノ秒までの範囲内、立
ち下がりエッジ位置の可変範囲が変調データ２０８の立
ち上がりエッジの１チャネルクロック周期後から２０ナ
ノ秒までの範囲内であるとすると、総遅延量は２０ナノ
秒分必要となる。これに対し、インバータ素子２００１
の２段分の遅延量が０．５ナノ秒であるとすると、２０
÷０．５＝４０となり、インバータ素子２００１は少な
くとも８０段必要となる。

【００７９】選択部２００２は各インバータ素子２００
１のうち偶数段目の出力に接続され、ファーストパルス
始端位置設定ＳＦＰに相当する選択信号４１９ａに従っ
て前記偶数段目の各インバータ素子２００１の出力のう
ちいずれか１つを選択し、ファーストパルス始端エッジ
基準信号４１１ｂとして出力する。また、選択部２００
３は同様に偶数段目のインバータ素子２００１の出力に
接続され、ファーストパルス終端位置設定ＥＦＰに相当
する選択信号４１９ｂに従って前記各インバータ素子２
００１の出力のうちいずれか１つを選択し、ファースト
パルス終端エッジ基準信号４１１ｃとして出力する。

【００８０】上述のように、ファーストパルス遅延部４
０２は、入力パルスであるファーストパルス基準タイミ
ング４１１ａを順々に遅延させていくためのインバータ
素子２００１と、各インバータ素子の出力を選択する選
択部２００２及び２００３を組み合わせることで容易に
構成可能である。この構成は図４に示した記録パルス生
成部１１１に使用されている他の遅延部、即ち、マルチ
パルス遅延部４０３、ラストパルス遅延部４０４、クー
リングパルス遅延部４０５にも同様に適用できる。但
し、マルチパルス遅延部４０３及びクーリングパルス遅
延部はその遅延出力がそれぞれ１つのみであるから、各
インバータ素子の出力を選択する選択部は１つで良い。

【００８１】また、記録補償量の分解能である、記録パ
ルスの各エッジ位置の最小調整ステップは、およそイン
バータ素子２個分を通過する遅延時間に相当する。

【００８２】なお、図２０の例では、遅延素子としてイ
ンバータ素子２００１を用いているが、別の素子を用い
ても構成可能である。

【００８３】図２１は、インバータ素子２００１の代わ
りにバッファ素子２１０１を用いてファーストパルス遅
延部４０２を構成した例を示すブロック図である。図２
１に示す構成によっても、図２０に示した構成と同様、
バッファ素子２１０１の出力の一部もしくは全部を選択
部２００２及び選択部２００３を用いて選択し出力する
ことで遅延量が可変なパルス遅延出力を得ることが可能
である。

【００８４】図２２（ａ）は、インバータ素子あるいは
バッファ素子の代わりに、電圧制御型遅延素子２２０１
を用いてファーストパルス遅延部４０２を構成した例を
示すブロック図である。電圧制御型遅延素子２２０１
は、例えば図２２（ｂ）に示すように、入出力間に挿入
されたインダクタ２２０２と、インダクタ２２０２に並
列に挿入された可変容量キャパシタ２２０３と、インダ
クタ２２０２の中間位置とグラウンド電圧間に挿入され
た可変容量キャパシタ２２０４からなる一種の位相フィ
ルタであり、２種類の可変容量キャパシタ２２０３、２
２０４の容量を遅延制御電圧により制御することで、入
出力間の位相シフト量、即ち入出力間の遅延量を可変に
するものである。２種類のパルス遅延出力を得たい場合
は、電圧制御型遅延素子２２０１を２個内蔵し、それぞ
れ別々の外部制御電圧で遅延量を制御することにより実
現できる。

【００８５】図２０、図２１に示したようなインバータ
素子やバッファ素子を遅延素子として利用する構成で
は、一般的にＣＭＯＳプロセス、バイポーラプロセス等
において標準セルとして用意されている素子を組み合わ
せることで構成できるため、比較的容易かつ安価に集積
回路化（ＩＣ化）可能であるという利点があるが、記録
補償量の分解能、即ち記録パルスの最小調整ステップが
インバータ素子２個もしくはバッファ素子１個の遅延量
で規定されてしまうため、プロセスの微細度によっては
目的とする遅延分解能が得られない場合がある。これに
対し、図２２に示したような電圧制御型遅延素子を利用
する構成では、外部制御電圧によって遅延量をアナログ
的に変化させることが可能であるため、理論的には無限
小の分解能が得られる。しかしながら、理想的な位相フ
ィルタを構成することはかなり難しく、遅延分解能の良
い素子を構成するためにはかなり精度の良い素子が必要
なため、比較的高価なものになってしまう。求められる
分解能・遅延精度等の性能と、装置のコスト等を勘案し
て、最も適切な素子を選択して使用することが望まし
い。

【００８６】さて、図４を用いて記録パルス生成部１１
１の内部構成の一例を説明したが、図４の例のようにパ
ルスを遅延させる構成と比較して、遅延部に要する回路
規模を小さくできる構成を説明する。

【００８７】＜記録パルス生成部の別の具体的構成＞図
５は、図４に示すものとは異なる記録パルス生成部１１
１の内部構成例を示すブロック図である。また、図１３
は、図５に示す内部構成を持つ記録パルス生成部１１１
を用いて、変調データ２０８から記録パルス２０６ａ，
２０６ｂ，２０６ｃを生成するまでの具体的動作例を説
明するための信号タイミング図である。なお、図１３で
は図１２と同様にランレングスが２から１０の範囲で制
限された変調規則を用いてＰＷＭ記録を行う場合で、６
Ｔマークを記録する際の波形例を示している。

【００８８】図５において、パルスタイミング生成部５
０１は、別ブロックより供給される変調データ２０８を
受けて、ファーストパルス始端基準タイミング５１１
ａ、ファーストパルス終端基準タイミング５１２ａ、マ
ルチパルス基準タイミング５１３ａ、ラストパルス始端
基準タイミング５１４ａ、ラストパルス終端／クーリン
グパルス始端基準タイミング５１５ａ、クーリングパル
ス終端基準タイミング５１６ａを生成し、出力する。

【００８９】クロック遅延部５０２は、変調データ２０
８に同期したクロック５１０（１周期が１チャネルビッ
ト）を入力とし、記録パルス位置補正部１１２より設定
されるＳＦＰ、ＥＦＰ、ＭＰＷ、ＳＬＰ、ＥＬＰ、ＥＣ
Ｐに基づいて７種類の遅延クロック、即ち、ファースト
パルス始端位置基準クロック５１１ｂ、ファーストパル
ス終端位置基準クロック５１２ｂ、マルチパルス始端基
準クロック５１３ｂ、マルチパルス終端基準クロック５
１３ｃ、ラストパルス始端位置基準クロック５１４ｂ、
ラストパルス終端位置／クーリングパルス始端位置基準
クロック５１５ｂ、クーリングパルス終端位置基準クロ
ック５１６ｂを出力する。

【００９０】なお、ここでマルチパルス始端基準クロッ
ク５１３ｂは、マルチパルス部の立ち上がりエッジ位置
を規定すると同時に全てのパルスエッジの基準となるク
ロック信号であり、ＳＦＰ、ＥＦＰ、ＭＰＷ、ＳＬＰ、
ＥＬＰ、ＥＣＰの各設定値はマルチパルス始端基準クロ
ック５１３ｂとの時間関係に基づいて規定される。例え
ば図１３の波形例による場合、ＳＦＰ、ＥＦＰの各設定
値はマルチパルス始端位置基準クロック５１１ｂの立ち
下がりエッジに対する時間関係で規定する、ＭＰＷ、Ｓ
ＬＰ、ＥＬＰ、ＥＣＰの各設定値はマルチパルス始端位
置基準クロック５１１ｂの立ち上がりエッジに対する時
間関係で規定する。

【００９１】また、図１３に示しているように、ファー
ストパルス始端基準タイミング５１１ａは変調データ２
０８の立ち上がりエッジから第１波目のマルチパルス始
端基準クロック５１３ｂの立ち上がりエッジより一周期
分のＨレベルを有するパルス信号である。

【００９２】ファーストパルス終端基準タイミング５１
２ａは、図１３に示すように、変調データ２０８の立ち
上がりエッジから第１波目のマルチパルス始端基準クロ
ック５１３ｂの立ち下がりエッジより１周期分のＨレベ
ルを有するパルス信号である。

【００９３】マルチパルス基準タイミング５１３ａは、
図１３に示すように、変調データ２０８の立ち上がりエ
ッジから第３波目のマルチパルス始端基準クロック５１
３ｂの立ち上がりエッジより第５波目のマルチパルス始
端基準クロック５１３ｂの立ち上がりエッジまでの期間
Ｈレベルとなるゲート信号である。但し、上記は６Ｔマ
ークに対応した場合であり、より一般的に説明すると、
ＭＴマーク（Ｍは３から１１までの整数）に対するマル
チパルス基準タイミング５１３ａは、変調データ２０８
の立ち上がりエッジから第３波目のマルチパルス始端基
準クロック５１３ｂの立ち上がりエッジより、（Ｍ−
４）チャネルビット周期の期間Ｈレベルとなる。但し、
Ｍ＝３、４の場合、即ち３Ｔマークもしくは４Ｔマーク
の場合のマルチパルス基準タイミング４１２ａはＬレベ
ルのままである。

【００９４】また、ラストパルス始端基準タイミング５
１４ａ、ラストパルス終端／クーリングパルス始端基準
タイミング５１５ａ、及びクーリングパルス終端基準タ
イミング５１６ａは、図１３に示すように、変調データ
２０８の立ち上がりエッジから、マルチパルス始端基準
クロック５１３ｂのそれぞれ、第４波目立ち下がりエッ
ジ、第５波目立ち上がりエッジ、第６波目立ち下がりエ
ッジ、より１周期分のＨレベルを有するパルス信号であ
る。但し、上記は６Ｔマークに対応した場合であり、よ
り一般的に説明すると、ＭＴマーク（Ｍは３から１１ま
での整数）に対するラストパルス始端基準タイミング５
１４ａ、ラストパルス終端／クーリングパルス始端基準
タイミング５１５ａ、クーリングパルス終端基準タイミ
ング５１６ａは、変調データ２０８の立ち上がりエッジ
から、マルチパルス始端基準クロック５１３ｂのそれぞ
れ、第（Ｍ−２）波目の立ち下がりエッジ、第（Ｍ−
１）波目の立ち上がりエッジ、第Ｍ波目の立ち下がりエ
ッジ、より１周期分のＨレベルを有するパルス信号であ
る。

【００９５】ファーストパルス始端基準タイミング５１
１ａとファーストパルス始端位置基準クロック５１１ｂ
はそれぞれＤフリップフロップ５０３ａのＤ入力及びク
ロック入力に接続され、Ｄフリップフロップ５０３ａの
Ｑ出力はファーストパルス始端位置信号５１１ｃとな
る。

【００９６】ファーストパルス終端基準タイミング５１
２ａとファーストパルス終端位置基準クロック５１２ｂ
はそれぞれＤフリップフロップ５０３ｂのＤ入力及びク
ロック入力に接続され、Ｄフリップフロップ５０３ｂの
Ｑ反転出力はファーストパルス終端位置信号５１２ｃと
なる。

【００９７】ラストパルス始端基準タイミング５１４ａ
とラストパルス始端位置基準クロック５１４ｂはそれぞ
れＤフリップフロップ５０３ｃのＤ入力及びクロック入
力に接続され、Ｄフリップフロップ５０３ｃのＱ出力は
ラストパルス始端位置信号５１４ｃとなる。

【００９８】ラストパルス終端／クーリングパルス始端
基準タイミング５１５ａとラストパルス終端位置／クー
リングパルス始端基準クロック５１５ｂはそれぞれＤフ
リップフロップ５０３ｄのＤ入力及びクロック入力に接
続され、Ｄフリップフロップ５０３ｄのＱ反転出力はラ
ストパルス終端位置信号５１５ｃとなり、Ｑ出力はクー
リングパルス始端位置信号５１５ｄとなる。

【００９９】クーリングパルス終端基準タイミング５１
６ａとクーリングパルス終端位置基準クロック５１６ｂ
はそれぞれＤフリップフロップ５０３ｅのＤ入力及びク
ロック入力に接続され、Ｄフリップフロップ５０３ｅの
Ｑ反転出力はクーリングパルス終端位置信号５１６ｃと
なる。

【０１００】ファーストパルス始端位置信号５１１ｃと
ファーストパルス終端位置信号５１２ｃはそれぞれＤフ
リップフロップ５０５ａのクロック入力及びリセット入
力に接続される。またＤフリップフロップ５０５ａのＤ
入力はＨレベルに固定されている。これにより、Ｄフリ
ップフロップ５０５ａのＱ出力であるファーストパルス
信号５１７は、図１３に示すように、ファーストパルス
終端位置信号５１２ｃがＨレベルのときのファーストパ
ルス始端位置信号５１１ｃの立ち上がりエッジでＨレベ
ルに立ち上がり、ファーストパルス終端位置信号５１２
ｃの立ち下がりエッジでＬレベルに立ち下がる。

【０１０１】マルチパルス基準タイミング５１３ａとマ
ルチパルス始端基準クロック５１３ｂとマルチパルス終
端基準クロック５１３ｃは論理素子５０４に入力され
る。論理素子５０４は、ＭＰＷが正の数のときには、マ
ルチパルス始端基準クロック５１３ｂとマルチパルス終
端基準クロック５１３ｃの論理和をとった信号とマルチ
パルス基準タイミング５１３ａとの論理積をとり、マル
チパルス信号５１８として出力する。また論理素子５０
４は、ＭＰＷが負の数のときには、マルチパルス始端基
準クロック５１３ｂとマルチパルス終端基準クロック５
１３ｃの論理積をとった信号とマルチパルス基準タイミ
ング５１３ａとの論理積をとりマルチパルス信号５１８
として出力する。

【０１０２】ラストパルス始端位置信号５１４ｃとラス
トパルス終端位置信号５１５ｃはそれぞれＤフリップフ
ロップ５０５ｂのクロック入力及びリセット入力に接続
される。またＤフリップフロップ５０５ｂのＤ入力は、
Ｈレベルに固定されている。これにより、Ｄフリップフ
ロップ５０５ｂのＱ出力であるラストパルス信号５１９
は、図１３に示すように、ラストパルス終端位置信号５
１５ｃがＨレベルのときのラストパルス始端位置信号５
１４ｃの立ち上がりエッジでＨレベルに立ち上がり、ラ
ストパルス終端位置信号５１５ｃの立ち下がりエッジで
Ｌレベルに立ち下がる。

【０１０３】クーリングパルス始端位置信号５１５ｄと
クーリングパルス終端位置信号５１６ｃはそれぞれＤフ
リップフロップ５０５ｃのクロック入力及びリセット入
力に接続される。またＤフリップフロップ５０５ｃのＤ
入力は、Ｈレベルに固定されている。これにより、Ｄフ
リップフロップ５０５ｃのＱ出力であるクーリングパル
ス信号５２０は、図１３に示すように、クーリングパル
ス終端位置信号５１６ｃがＨレベルのときのクーリング
パルス始端位置信号５１５ｄの立ち上がりエッジでＨレ
ベルに立ち上がり、クーリングパルス終端位置信号５１
６ｃの立ち下がりエッジでＬレベルに立ち下がる。

【０１０４】上述したようにして生成されたファースト
パルス信号５１７、マルチパルス信号５１８、ラストパ
ルス信号５１９、クーリングパルス信号５２０は、パル
ス合成部５０６に入力される。パルス合成部５０６は上
述の４種類の信号から３本の記録パルス２０６ａ、２０
６ｂ、２０６ｃを合成し出力する。合成された記録パル
ス２０６ａ，２０６ｂ，２０６ｃの波形例を図１３に示
す。

【０１０５】クロック遅延部５０２は、図４に示した記
録パルス生成部１１１に使用されている各パルス遅延部
と同様に、インバータ素子もしくはバッファ素子の多段
接続、電圧制御型遅延素子を用いることで構成できる。

【０１０６】＜クロック遅延部の具体的構成＞図６はイ
ンバータ素子を用いて構成したクロック遅延部５０２の
内部構成例を示すブロック図である。図６において、イ
ンバータ素子６０１が複数段直列に接続されており、そ
の初段のインバータ素子６０１に外部入力であるクロッ
ク５１０が接続されている。インバータ素子６０１の段
数は、記録パルス２０６ａ、２０６ｂ、２０６ｃの各エ
ッジ位置の可変範囲を満足する遅延量が少なくとも得ら
れる段数とする。例えば、記録パルス２０６ａ、２０６
ｂ、２０６ｃの各エッジ位置の可変範囲が±１０ナノ秒
であり、インバータ素子６０１の２段分の遅延量が０．
５ナノ秒であるとすると、２０÷０．５＝４０となり、
インバータ素子６０１は少なくとも８０段必要となる。

【０１０７】選択部６０２は各インバータ素子６０１の
出力の一部もしくは全てに接続されており、選択信号５
１９に従い前記各インバータ素子６０１の出力のうちい
ずれか１つを選択して出力する。選択部６０２は遅延量
の異なるクロックの種類分必要であり、図５に示した記
録パルス生成部１１１に内蔵される場合、７種類の遅延
量の異なるクロック（ファーストパルス始端位置基準ク
ロック５１１ｂ、ファーストパルス終端位置基準クロッ
ク５１２ｂ、マルチパルス始端基準クロック５１３ｂ、
マルチパルス終端基準クロック５１３ｃ、ラストパルス
始端位置基準クロック５１４ｂ、ラストパルス終端／ク
ーリングパルス始端位置基準クロック５１５ｂ、クーリ
ングパルス終端位置基準クロック５１６ｂ）が必要なた
め、選択部６０２は７個設けられている。

【０１０８】選択信号５１９は、複数種類の設定信号か
らなり、その内訳は、ファーストパルス始端位置設定Ｓ
ＦＰに相当する選択信号５１９ａ、ファーストパルス終
端位置設定ＥＦＰに相当する選択信号５１９ｂ、マルチ
パルス始端位置さらには記録パルスの各エッジ可変範囲
の基準位置を決定する選択信号５１９ｃ、マルチパルス
幅設定ＭＰＷに相当する選択信号５１９ｄ、ラストパル
ス始端位置設定ＳＬＰに相当する選択信号５１９ｅ、ラ
ストパルス終端位置設定ＥＬＰに相当する選択信号５１
９ｆ、クーリングパルス終端位置設定ＥＣＰに相当する
選択信号５１９ｇとからなる。

【０１０９】上述のように、クロック遅延部５０２は、
入力クロックを順々に遅延させていくためのインバータ
素子６０１と、各インバータ素子の出力を選択する選択
部６０２とを組み合わせることで容易に構成できる。ま
た、記録補償量の分解能である、記録パルスの最小調整
ステップは、およそインバータ素子２個分を通過する遅
延時間に相当する。

【０１１０】図１６は、インバータ素子６０１の代わり
にバッファ素子１６０１を用いてクロック遅延部５０２
を構成した例を示すブロック図である。図１６に示す構
成によっても、図６に示した構成と同様、バッファ素子
１６０１の出力の一部もしくは全部を選択部１６０２を
用いて選択し出力することで遅延量が可変な複数の遅延
クロック出力を得ることが可能である。

【０１１１】図１７は、インバータ素子あるいはバッフ
ァ素子の代わりに、電圧制御型遅延素子１７０１を用い
てクロック遅延部５０２を構成した例を示すブロック図
である。電圧制御型遅延素子１７０１は、図２２に示し
たものと同様の構成を有しており、したがってその詳細
説明は省略する。複数種類の遅延クロックを得たい場合
は、図１７の構成例のように電圧制御型遅延素子１７０
１を複数個内蔵し、それぞれ別個の外部制御電圧で遅延
量を制御することにより実現できる。

【０１１２】なお、図１６に示したバッファ素子に対し
て、図６のインバータ素子を利用する構成では反転出力
即ち１８０度位相ずれの出力を容易に得られるという特
徴があるが、逆にバッファ素子を用いた方が選択部の規
模を小さくすることができる。求められる分解能・遅延
精度等の性能と、装置のコスト等を勘案し、最適な素子
を選択して使用することが望ましい。

【０１１３】以上に説明したように、図５に示したよう
な内部構成を持つ記録パルス生成部１１１は、クロック
５１０を遅延させるクロック遅延部５０２を内蔵するこ
とで、記録補償されたパルスを容易に生成することが可
能である。また、クロックを遅延させる構成としたこと
で、図４の例のようにパルスを遅延させる構成と比較し
て、回路規模を小さくすることが可能である。なぜな
ら、パルスを遅延させる場合、記録パルスの独立に制御
すべきエッジ位置の数だけ遅延部を複数持つ必要がある
のに対し、クロックを遅延させる場合、クロック遅延部
を１系統持つのみで複数のエッジ位置を独立に制御する
ためのタイミングを生成可能だからである。

【０１１４】例えば、図３に示した記録パルスのように
独立に制御すべきエッジ位置が６個所ある場合、図４の
構成例に用いたパルス遅延部に要する回路規模は、図５
の構成例に用いたクロック遅延部に要する回路規模に比
べ、少なくとも遅延素子の数が６倍必要となる。これ
は、各エッジ位置の可変範囲がパルス基準クロック３０
１の１周期未満の場合であり、パルス基準クロック３０
１の１周期を超える範囲で位置制御する必要のある場
合、回路規模の差はさらに大きくなる。

【０１１５】ここで、図３（ａ）に示したような記録パ
ルス２０６ａ、２０６ｂ、２０６ｃの各エッジ位置の可
変範囲が下表のように規定されているとする。

【０１１６】

【表１】

【０１１７】なお、表１において、Ｔｗは１チャネルビ
ットの時間の長さ、さらに本例の場合はパルス基準クロ
ック３０１の１周期の期間長さとする。ファーストパル
ス立上がり位置ＳＦＰ及びファーストパルス立ち下がり
位置ＥＦＰの可変範囲は変調データ（ＮＲＺＩ形式）２
０８の立上がりエッジに対する相対位置とし、ラストパ
ルス立上がり位置ＳＬＰ、ラストパルス立ち下がり位置
ＥＬＰ及びクーリングパルス立上がり位置ＥＣＰは、変
調データ２０８の立ち下がりエッジに対する相対位置と
して規定している。この規定において変調データ２０８
とパルス基準クロック３０１の間にスキューはないも
の、即ちパルス基準クロック３０１の立上がりエッジと
変調データ２０８の両エッジは同位相であるとする。

【０１１８】表１の規定のように、各パルスエッジの可
変範囲が１Ｔｗを大きく超えるような場合、図４に示し
たようなパルスを個別に遅延させ、後に合成するような
構成にすると、各遅延部の遅延長さが各々１Ｔｗを大き
く超えてしまい、回路規模は膨大になってしまう。これ
に対し、パルス基準クロック３０１を遅延させて複数の
遅延クロックを発生しながら、パルス基準クロック３０
１の１周期を超えるような広範囲のパルスエッジ制御を
行うことが可能な記録パルスの生成方法について、図１
８を用いて説明する。

【０１１９】＜遅延クロックによるパルスエッジ制御＞
図１８は、パルスエッジ位置制御の一例として、ファー
ストパルス立上がり位置ＳＦＰを決定するためのタイミ
ング信号の生成方法を説明するための模式図である。一
定周期のパルスが連続するようなクロック信号を用いて
遅延タイミングを得るには、クロック信号の立上がりエ
ッジもしくは立ち下がりエッジを利用するしかないた
め、クロック信号のエッジ位置を制御することで得られ
る可変範囲はクロック信号の一周期以下でしかない。こ
れより広い範囲で位置表現を行うには、クロック信号以
外にクロックの立上がりエッジもしくは立ち下がりエッ
ジで打ち抜けるようなウィンドウ信号を設け、クロック
信号をクロック１周期以内の可変範囲で動かすと共に、
ウィンドウ信号のタイミングをクロック信号の半周期の
単位で動かしてやれば良い。ここでは、このようなウィ
ンドウ信号を、「基準軸ウィンドウ信号」と呼び、クロ
ック信号の半周期の単位での必要なタイミングの種類の
数を「基準軸の数」と呼ぶ。

【０１２０】図１８（ａ）では、パルス基準クロック３
０１をその１周期の範囲内で遅延させたファーストパル
ス始端クロック１８０１と、ファーストパルス始端基準
軸ウィンドウ信号１８０２を生成し、ファーストパルス
始端基準軸ウィンドウ信号１８０２をファーストパルス
始端クロック１８０１でラッチすることで、ファースト
パルス始端タイミング信号１８０３を得ている。ファー
ストパルス始端基準軸ウィンドウ信号１８０２はファー
ストパルス始端クロック１８０１の１周期分のＨパルス
であり、その立上がりエッジが変調データ２０８の立上
がりエッジに対して、−１Ｔｗ、−０．５Ｔｗ、０Ｔ
ｗ、＋０．５Ｔｗの４種類のタイミングで制御する。即
ちこの場合の基準軸は４本である。

【０１２１】ファーストパルス始端基準軸ウィンドウ信
号１８０２のタイミング制御を０．５Ｔｗ単位で行う理
由は、実際の電気回路でファーストパルス始端クロック
１８０１によりラッチする際に、フリップフロップ等で
のラッチタイミング余裕を確保するためである。ファー
ストパルス始端クロック１８０１の立上がりエッジでフ
ァーストパルス始端基準軸ウィンドウ信号１８０２をラ
ッチすることを想定した場合、そのセットアップ時間及
びホールド時間にタイミング余裕を持たせる必要があ
る。

【０１２２】例えば、図１８（ｂ）に示すように、ファ
ーストパルス始端基準軸ウィンドウ信号１８０２の立上
がりエッジより０．２５Ｔｗ以降、ファーストパルス始
端基準軸ウィンドウ信号１８０２の立ち下がりエッジよ
り０．２５Ｔｗ以前に、ファーストパルス始端クロック
１８０１の立ち上がりエッジがくるような範囲内に制御
すればよい。

【０１２３】言い換えると、ファーストパルス始端クロ
ック１８０１の可変範囲は、各基準軸、即ちパルス基準
クロック３０１の立ち上がりエッジもしくは立ち下がり
エッジに対して±０．２５Ｔｗの範囲とする。こうする
ことで、フリップフロップのセットアップ時間及びホー
ルド時間を共に０．２５Ｔｗ以上確保できる。なお、
０．２５Ｔｗ以上というのは一例であって、ラッチタイ
ミングの余裕が十分確保でき、かつ、隣の基準軸に対す
る可変範囲との境界に隙間（ファーストパルス始端クロ
ック１８０１の立ち上がりエッジが来ないような領域）
がないような範囲内でクロック立ち上がりエッジの可変
範囲を決定すれば良い。例えば、各規準軸に対して、マ
イナス方向に０．１Ｔｗ、プラス方向に０．４Ｔｗの範
囲内としても、上記条件を満足できる。

【０１２４】上述した可変範囲の決定により、ファース
トパルス始端基準軸ウィンドウ信号１８０２の４種類の
タイミング（Ａ）から（Ｄ）に対して、ファーストパル
ス始端クロック１８０１の可変範囲はそれぞれ図１８
（ｂ）に示すようになり、結果として、表１に規定した
ファーストパルス立ち上がり位置ＳＦＰの範囲を満足で
きる。なお、図１８に示した例ではファーストパルス立
ち上がり位置ＳＦＰを可変制御できることを説明した
が、その他の可変にすべきエッジ位置、即ち、ファース
トパルス立ち下がり位置ＥＦＰ、ラストパルス立ち上が
り位置ＳＬＰ、ラストパルス立ち下がり位置ＥＬＰ、ク
ーリングパルス立ち上がり位置ＥＣＰについても、同様
の方法により可変制御することが可能である。表１に各
パルスエッジ位置の可変範囲のサポートに必要な基準軸
の数を示している。

【０１２５】また、パルス基準クロック３０１の周期を
Ｔｗ、即ち１チャネルビット長さとしているが、Ｔｗ／
ｎ周期（ｎは自然数）であれば良い。図１８に示した例
はｎ＝１の場合ということになるが、ｎを２以上の整数
とすれば各エッジ制御に必要なクロックエッジの可変範
囲をより短い時間にすることができる。従って、図６あ
るいは図１６に示したような単位遅延素子を多段接続す
ることで構成した遅延部を用いてクロックの遅延制御を
行う場合、その回路規模を小さくできる効果がある。ｎ
が２以上の場合のパルス基準クロック３０１の生成方法
としては、ＰＬＬ等を用いてクロックの逓倍を行うこと
で容易に実現できる。また、クロックの周波数をＴｗの
逓倍とすることで、変調回路等のチャネルクロック同期
で動作させる他の機能ブロックとの親和性を良くし、回
路構成を容易にする効果があることは言うまでもない。

【０１２６】しかしながら、ｎを大きい値にすることは
パルス基準クロック３０１の周波数を高くすることを意
味し、それだけ回路の高速動作が要求されるため回路の
消費電力が増大してしまう。また、ｎをあまり大きい値
に設定しすぎるのは回路動作の安定性の面からも現実的
ではない。回路規模とクロック周波数を勘案して最も効
率的なｎの値を選ぶ必要がある。

【０１２７】以上説明したように、クロックの遅延制御
と遅延したクロックでラッチをするための基準軸ウィン
ドウ信号のタイミング制御を併用することで、クロック
の周期以上の広範囲な位置制御が可能であり、以下に示
すように定式化が可能である。

【０１２８】記録データの１チャネルビット周期をＴｗ
としたとき、Ｔｗ／ｎ周期（ｎは自然数）のクロック信
号を少なくともＴｗ／４ｎの範囲内で遅延制御し、少な
くともＴｗ／ｎ時間幅を有するパルス状信号で、かつ、
開始位置を、Ｔｗ／２ｎの時間単位で連続する（ｄ＋
１）種類のタイミング（ｄは自然数）に制御した基準軸
ウィンドウ信号を生成し、遅延制御したクロック信号と
タイミング制御したウィンドウ信号を用いることで、ｄ
×Ｔｗ／２ｎの時間範囲でパルスの遅延制御が可能であ
る。

【０１２９】＜遅延クロックによるパルスエッジ制御の
ための記録パルス生成部＞図１９に、パルス基準クロッ
ク３０１の一周期を超える範囲でパルス位置制御を行う
ことが可能な記録パルス生成部１１１の内部構成を示
す。図１９に示す各構成要素のうち、図５と同一の符号
を付すものは各々同等の機能を有するブロックであり、
その説明は省略する。

【０１３０】パルスタイミング生成部１９０１は、別ブ
ロックより供給される変調データ２０８を受けてファー
ストパルス始端基準軸ウィンドウ信号１９１１ａ、ファ
ーストパルス終端基準軸ウィンドウ信号１９１２ａ、マ
ルチパルス基準軸ウィンドウ信号１９１３ａ、ラストパ
ルス始端基準軸ウィンドウ信号１９１４ａ、ラストパル
ス終端／クーリングパルス始端基準軸ウィンドウ信号１
９１５ａ、クーリングパルス終端基準軸ウィンドウ信号
１９１６ａを生成し出力する。

【０１３１】ここで、パルスタイミング生成部１９０１
の内部構成例と、その出力である各基準タイミング信号
の生成過程について図２３を用いて説明する。図２３に
おいて、まずパルス生成部２３０１は、変調データ２０
８及びマルチパルス始端基準クロック５１３ｂを入力と
して受け、５種類のタイミング信号を出力する。５種類
のタイミング信号とは、第１のファーストパルス始端タ
イミング信号２３０６ａ、第１のファーストパルス終端
タイミング信号２３０７ａ、第１のラストパルス始端タ
イミング信号２３０８ａ、第１のラストパルス終端タイ
ミング信号２３０９ａ、第１のクーリングパルス終端タ
イミング信号２３１０ａである。生成する記録パルスの
各エッジ位置の可変範囲が表１の通り規定されていると
すると、各タイミング信号は以下のように説明できる。

【０１３２】即ち、第１のファーストパルス始端タイミ
ング信号２３０６ａは、変調データ２０８の立ち上がり
エッジに対して１Ｔｗ手前の位置より立ち上がる１Ｔｗ
幅のＨパルス（Ｈはディジタル信号のハイレベル）であ
る。また、第１のファーストパルス終端タイミング信号
２３０７ａは、変調データ２０８の立ち上がりエッジと
同様の位置より立ち上がる１Ｔｗ幅のＨパルスである。
また、第１のラストパルス始端タイミング信号２３０８
ａは、変調データ２０８の立ち下がりエッジに対して３
Ｔｗ手前の位置より立ち上がる１Ｔｗ幅のＨパルスであ
る。また、第１のラストパルス終端タイミング信号２３
０９ａは、変調データ２０８の立ち下がりエッジに対し
て３Ｔｗ手前の位置より立ち上がる１Ｔｗ幅のＨパルス
である。また、第１のクーリングパルス終端タイミング
信号２３１０ａは、変調データ２０８の立ち下がりエッ
ジに対して２Ｔｗ手前の位置より立ち上がる１Ｔｗ幅の
Ｈパルスである。

【０１３３】第１のファーストパルス始端タイミング信
号２３０６ａは、３個のＤフリップフロップ２３０３
ａ、２３０３ｂ、２３０３ｃにより、さらに０．５Ｔｗ
ずつ遅延され、それぞれ第２、第３、第４のファースト
パルス始端タイミング信号２３０６ｂ、２３０６ｃ、２
３０６ｄとなる。さらにＳＦＰ基準軸選択部２３０４ａ
は４種類の入力、即ち第１から第４のファーストパルス
始端タイミング信号２３０６ａから２３０６ｄをＳＦＰ
基準軸選択信号２３１１ａに従い選択して、ファースト
パルス始端基準軸ウィンドウ信号１９１１ａとして出力
する。

【０１３４】第１のファーストパルス終端タイミング信
号２３０７ａは３個のＤフリップフロップ２３０３ｄ、
２３０３ｅ、２３０３ｆにより、さらに０．５Ｔｗずつ
遅延され、それぞれ第２、第３、第４のファーストパル
ス終端タイミング信号２３０７ｂ、２３０７ｃ、２３０
７ｄとなる。さらにＥＦＰ基準軸選択部２３０４ｂは３
種類の入力、即ち第２から第４のファーストパルス終端
タイミング信号２３０７ｂから２３０７ｄをＥＦＰ基準
軸選択信号２３１１ｂに従い選択して、ファーストパル
ス終端基準軸ウィンドウ信号１９１２ａとして出力す
る。

【０１３５】第１のラストパルス始端タイミング信号２
３０８ａは２個のＤフリップフロップ２３０３ｇ、２３
０３ｈにより、さらに０．５Ｔｗずつ遅延され、それぞ
れ第２、第３のラストパルス始端タイミング信号２３０
８ｂ、２３０８ｃとなる。さらにＳＬＰ基準軸選択部２
３０４ｃは３種類の入力、即ち第１から第３のラストパ
ルス始端タイミング信号２３０８ａから２３０８ｃをＳ
ＬＰ基準軸選択信号２３１１ｃに従い選択して、ラスト
パルス始端基準軸ウィンドウ信号１９１３ａとして出力
する。

【０１３６】第１のラストパルス終端タイミング信号２
３０９ａは４個のＤフリップフロップ２３０３ｉ、２３
０３ｊ、２３０３ｋ、２３０３ｌにより、さらに０．５
Ｔｗずつ遅延され、それぞれ第２、第３、第４、第５の
ラストパルス終端タイミング信号２３０９ｂ、２３０９
ｃ、２３０９ｄ、２３０９ｅとなる。さらにＥＬＰ基準
軸選択部２３０４ｄは４種類の入力、即ち第２から第５
のラストパルス終端タイミング信号２３０９ｂから２３
０９ｅをＥＬＰ基準軸選択信号２３１１ｄに従い選択し
て、ラストパルス終端基準軸ウィンドウ信号１９１４ａ
として出力する。

【０１３７】第１のクーリングパルス終端タイミング信
号２３１０ａは７個のＤフリップフロップ２３０３ｍ、
２３０３ｎ、２３０３ｏ、２３０３ｐ、２３０３ｑ、２
３０３ｒ、２３０３ｓにより、さらに０．５Ｔｗずつ遅
延され、それぞれ第２、第３、第４、第５、第６、第
７、第８のクーリングパルス終端タイミング信号２３１
０ｂ、２３１０ｃ、２３１０ｄ、２３１０ｅ、２３１０
ｆ、２３１０ｇ、２３１０ｈとなる。さらにＥＣＰ基準
軸選択部２３０４ｅは７種類の入力、即ち第２から第８
のクーリングパルス終端タイミング信号２３１０ｂから
２３１０ｈをＥＣＰ基準軸選択信号２３１１ｅに従い選
択して、クーリングパルス終端基準軸ウィンドウ信号１
９１５ａとして出力する。

【０１３８】ここで本例の場合、第３のファーストパル
ス始端タイミング信号２３０６ｃと第１のファーストパ
ルス終端タイミング信号２３０７ａのタイミングは全く
同一となる。従って、パルス生成部２３０１の出力２３
０７ａと、Ｄフリップフロップ２３０３ｄを削除し、Ｄ
フリップフロップ２３０３ｃのＱ出力２３０６ｄをＤフ
リップフロップ２３０３ｅのＤ入力に接続することで、
第３、第４のファーストパルス始端タイミング信号２３
０６ｃ、２３０６ｄをそれぞれ、第１、第２のファース
トパルス終端タイミング信号２３０７ａ、２３０７ｂに
代用することで同一の機能を満足でき、回路の削減も可
能である。

【０１３９】また本例の場合、第１のラストパルス始端
タイミング信号２３０８ａと第１のラストパルス終端タ
イミング信号２３０９ａのタイミングは全く同一であ
り、第５のラストパルス終端タイミング信号２３０９ｅ
と第３のクーリングパルス終端タイミング信号２３１０
ｃのタイミングも全く同一である。従って、パルス生成
部２３０１の出力２３０９ａ及び２３１０ａ、Ｄフリッ
プフロップ２３０３ｉ、２３０３ｊ、２３０３ｍ及び２
３０３ｎを削除し、さらにＤフリップフロップ２３０３
ｈのＱ出力２３０８ｃをＤフリップフロップ２３０３ｋ
のＤ入力に接続し、Ｄフリップフロップ２３０３ｌのＱ
出力２３０９ｅをＤフリップフロップ２３０３ｏのＤ入
力に接続する構成としても良い。

【０１４０】これにより、第１、第２、第３のラストパ
ルス始端タイミング信号２３０８ａ、２３０８ｂ、２３
００８ｃ及び第５のラストパルス終端タイミング信号２
３０９ｅをそれぞれ、第１、第２、第３のラストパルス
終端タイミング信号２３０９ａ、２３０９ｂ、２３０９
ｃ及び第３のクーリングパルス終端タイミング信号２３
１０ａに代用することで同一の機能を満足でき、回路の
削減も可能である。

【０１４１】また、上記に述べた回路構成以外でも、同
一の機能を満足できれば如何なる回路構成であっても差
し支えない。各パルスエッジ位置制御に関する基準軸の
数に応じたタイミングで基準軸ウィンドウ信号を生成で
きれば良い。

【０１４２】以上、図１９及び図２３にその具体的構成
例を示したように、パルス基準クロック３０１の１周期
を超える範囲でのパルス位置制御が可能な記録パルス生
成部１１１について説明した。このような構成を採るこ
とで、図４に示したような各パルス部位毎に個別のパル
ス遅延部を設ける構成に比べ、遅延部に要する可能規模
を飛躍的に小さくすることができる。

【０１４３】例えば本実施例のように適応的に制御すべ
きエッジ位置が６個所ある場合、図４に示したような構
成では始端・終端の遅延素子を共用化したとしても４種
類のパルス遅延部が必要となるのに対して、図１９に示
したような構成では１系統のクロック遅延部のみで良
い。

【０１４４】また、表１の可変範囲をサポートするに
は、図４の各パルス遅延部の遅延長さは、表１の各エッ
ジ位置の可変範囲に対する正味の遅延量が必要となるの
に対し、図１９のクロック遅延部５０２は１Ｔｗの遅延
量があれば十分である。

【０１４５】＜遅延部における遅延量の変動補償＞以
上、本発明の特徴である変調データ２０８から記録パル
ス２０６ａ、２０６ｂ、２０６ｃを生成する記録パルス
生成部１１１の内部構成例及びその内部動作について詳
しく述べてきた。次に、記録パルス生成部１１１の内部
構成要素の一つとなるところの遅延部における遅延量
が、温度変化・電源電圧変化等の外部要因により変動し
たときにも、記録パルス２０６ａ、２０６ｂ、２０６ｃ
の各エッジ位置が適切な位置に保持され、その結果いか
なる状況下でも記録信号品質を高く保つことの可能な方
法及びその具体的構成例について述べる。これは本発明
のもう一つの特徴となるところであり、以下に述べるよ
うな構成・方法により、その目的が達成され得る。

【０１４６】まず、最初に遅延素子を用いてクロック遅
延部またはパルス遅延部を構成したときに温度変化・電
源電圧変化によって被る影響について詳しく述べ、その
後にその影響を補償する具体的構成・方法について述べ
ることにする。

【０１４７】＜温度変化、電源電圧変化による遅延量の
変動＞図７は、遅延部の一例として、図６にて内部構成
を説明したクロック遅延部５０２の選択信号値と得られ
る遅延クロック出力の関係について説明するための模式
図である。ここで述べる選択信号値とは、選択信号５１
９により与えられる値であり、この値により、インバー
タ素子６０１の通過段数が決まり、その結果、遅延クロ
ックの遅延量が制御される。ここで、クロック遅延部５
０２に内蔵されるインバータ素子６０１の段数を１２８
段とし、選択する遅延クロックは入力クロック５１０と
同相、即ち偶数段のインバータ素子６０１の出力のみ選
択するとする。また、１０進数で０に符号化された選択
信号値で中間付近の遅延量が得られ、マイナス方向に絶
対値が大きいほど遅延量が小さく、プラス方向に絶対値
が大きいほど遅延量が大きくなるように選択信号値を割
り振ると、図７に示すような関係となる。

【０１４８】選択信号値±Ｎは、選択信号値０に相当す
る遅延クロックに対し相対的な遅延量がおよそ±０．５
Ｔｗとなるような選択信号値であると定義する。ここで
Ｔｗはクロック５１０の１周期、つまり１チャネルビッ
トの周期とする。Ｎの値はインバータ素子６０１の１段
当たりの遅延量が変化しない限りは常に一定の値となる
が、実際の装置においては温度変化・電源電圧変化によ
りインバータ素子６０１の１段当たりの遅延量は変動す
るため、Ｎの値は一定とはならない。

【０１４９】図８は、横軸にクロック遅延部５０２の選
択信号値を縦軸にクロック遅延部５０２の入出力間の遅
延時間をとり、両者の関係を示すグラフである。図８
（ｂ）は常温・正規電源電圧におけるグラフであり、こ
のときに選択信号値０に相当する遅延クロックに対し相
対的な遅延量が±０．５Ｔｗとなる選択信号値を±Ｎｏ
とする。これに対し、図８（ａ）は低温もしくは高電源
電圧の条件下におけるグラフであり、このときに選択信
号値０に相当する遅延クロックに対し相対的な遅延量が
±０．５Ｔｗとなる選択信号値を±Ｎｓとする。また、
図８（ｃ）は高温もしくは低電源電圧の条件下における
グラフであり、このときに選択信号値０に相当する遅延
クロックに対し相対的な遅延量が±０．５Ｔｗとなる選
択信号値を±Ｎｆとする。

【０１５０】一般的にインバータ素子の入出力間の遅延
時間は、素子の置かれる環境温度が低いほど相対的に短
くなり、環境温度が高いほど相対的に長くなる。また、
一般的にインバータ素子の入出力間の遅延時間は、素子
に印可される電源電圧が低いほど相対的に長くなり、素
子に印可される電源電圧が高いほど相対的に短くなる。
従って、図８（ａ）〜（ｃ）に示すように、右側のグラ
フほどグラフの傾きは大きくなり、逆に各条件下での選
択信号値の大小関係については、Ｎｓ＞Ｎｏ＞Ｎｆの関
係が成り立つ。

【０１５１】上述したように、温度変化・電源電圧変化
により選択信号値当たりの相対的な遅延量が変動してし
まい、結果として記録パルスの所定のエッジ位置が記録
を品質良く行うための最適値からずれてくるという問題
が起こる。この問題を解決するために、２種類の遅延量
を持つ２本の信号間の遅延差を測定する遅延量測定部を
設け、この遅延量測定部による遅延量測定結果に基づい
て、記録補償に関する設定値の更新を行う構成を提案す
る。

【０１５２】＜遅延量測定部＞図１０は、その遅延量測
定部１１３の構成を示すブロック図である。第１の入力
１００１、第２の入力１００２、遅延測定用クロック１
００３が外部より入力され、遅延測定用クロック１００
３を用いて第１の入力１００１の所定のエッジと第２の
入力１００２の所定のエッジとの遅延差を遅延測定用ク
ロック１００３を用いて測定し、測定した結果を遅延量
測定結果１００４として出力する構成である。

【０１５３】第１の入力１００１、第２の入力１００２
として何の信号を入力するかは記録パルス生成部１１１
の内部構成に依る。図４の構成の場合、ファーストパル
ス遅延部４０２の出力であるファーストパルス始端エッ
ジ基準信号４１１ｂとファーストパルス終端エッジ基準
信号４１１ｃとをそれぞれ、第１の入力１００１と第２
の入力１００２としている。これにより、ファーストパ
ルス遅延部４０２における２出力間の遅延差と、ファー
ストパルス立ち上がり位置設定ＳＦＰ及びファーストパ
ルス立ち下がり位置設定ＥＦＰの両設定値との関係が遅
延量測定結果により明らかになる。

【０１５４】なお、図４においてはファーストパルス遅
延部４０２とは別の遅延部の出力を遅延量測定部１１３
の入力としても良い。４種類の各遅延部の全ての遅延量
を厳密に測定するには、各遅延部の出力を全て遅延量測
定部１１３の入力とするべきではあるが、各遅延部の内
部遅延素子の構成が同様である場合には、必ずしも全て
の遅延量を測定する必要はなく、むしろ測定にかかる時
間及び測定部の規模を考慮すると、代表となる遅延部の
出力を１通りのみ測定するのが望ましい。

【０１５５】一方、図５の構成の場合、クロック遅延部
５０２の出力であるファーストパルス始端位置基準クロ
ック５１１ｂとファーストパルス終端位置基準クロック
５１２ｂをそれぞれ、第１の入力１００１と第２の入力
１００２としている。これにより、クロック遅延部５０
２における２出力５１１ｂと５１２ｂとの間の遅延差
と、ファーストパルス立ち上がり位置設定ＳＦＰ及びフ
ァーストパルス立ち下がり位置設定ＥＦＰの両設定値と
の関係が遅延量測定結果により明らかになる。

【０１５６】なお、図５においてもクロック遅延部５０
２の別の出力を遅延量測定部１１３の入力としても良い
が、７種類の出力間の全ての遅延差を測定する必要はな
い。クロック遅延部５０２は１系統の遅延素子群により
構成されているため、どの出力をとっても設定値当たり
の遅延量はほぼ同じと言えるからである。

【０１５７】なお、第１の入力１００１を各遅延部いず
れかの入力とし、入力として選んだ遅延部の出力を第２
の入力１００２としてもよい。例えば、図４においては
ファーストパルス遅延部４０２の入力４１１ａを第１の
入力１００１とし、ファーストパルス遅延部４０２の出
力の一つである４１１ｂを第２の入力１００２とする。
これにより、ファーストパルス遅延部４０２の入出力間
の遅延差と、ファーストパルス立ち上がり位置設定ＳＦ
Ｐの設定値との関係が遅延量測定結果より明らかにな
る。図５においては、クロック遅延部５０２の入力５１
０を第１の入力１００１とし、クロック遅延部５０２の
出力の一つである５１１ｂを第２の入力１００２とす
る。これにより、クロック遅延部５０２の入出力間の遅
延差と、ファーストパルス立ち上がり位置設定ＳＦＰの
設定値との関係が遅延量測定結果より明らかになる。

【０１５８】また、遅延測定用クロック１００３として
は、高い周波数を用いるほど分解能の小さい測定を行う
ことが可能となるが、周波数の高さには限界がある。回
路動作の安定性、消費電力の面から考えて、極端に高い
周波数のものを用いるのは好ましくない。そこで、遅延
測定用クロック１００３として記録パルス生成部１１１
に入力されている１チャネルビット周期（Ｔｗ）のクロ
ック信号を用い、第１の入力１００１と第２の入力１０
０２との間の遅延差が１Ｔｗとなる設定値を検出するこ
とができるように遅延量測定部１１３を構成するのが望
ましい。

【０１５９】図１１は、遅延量測定部１１３のさらに詳
細な構成を示したブロック図である。図１１に示す遅延
量測定部１１３は、図５に示したようなクロック遅延部
５０２を内蔵した記録パルス生成部１１１に対して、そ
のクロック遅延部５０２によるクロックの遅延量を測定
するものとする。

【０１６０】すなわち、第１の入力としてクロック遅延
部５０２のある出力が入力され、第２の入力としてクロ
ック遅延部５０２の別の出力が入力される。第１のウィ
ンドウ生成部１１０１は第１の入力を受け、第１のウィ
ンドウ信号１１１０を生成する。第２のウィンドウ生成
部１１０２は第２の入力を受け、第２のウィンドウ信号
１１１１を生成する。前記２つのウィンドウ信号はＯＲ
素子１１０４にて論理和がとられて測定ウィンドウ信号
１１１３となる。カウント部１１０５は、カウント周期
決定部１１０３により決定される測定周期信号１１１２
の期間で、測定ウィンドウ信号１１１３のＨレベルの区
間を遅延測定用クロックを用いてカウントする。ここ
で、遅延測定用クロックとしては第１の入力と同じ、ク
ロック遅延部の第１の出力を用いる。測定周期信号１１
１２の１周期にカウント部１１０５によりカウントされ
た結果は、カウント出力１１１４としてＤフリップフロ
ップ１１０６のＤ入力に供給される。Ｄフリップフロッ
プ１１０６のクロック入力には測定周期信号１１１２が
接続され、この構成により測定周期毎のカウント結果が
遅延量測定結果として出力される。

【０１６１】なお、図１１は図５に示した内部構成を持
つ記録パルス生成部１１１に対して適用する遅延量測定
部１１３、特に、クロック遅延部５０２の２出力間の遅
延差を測定する例として示したが、これに限定されるも
のではない。図１０の説明において述べたように、クロ
ック遅延部５０２の入出力間の遅延差、図４の各パルス
遅延部４０２、４０３、４０４、４０５の入出力間、も
しくは２出力間の遅延差を測定する部についても、図１
１と同様の構成で実現できる。

【０１６２】図１１に示す遅延量測定部１１３により、
第１の入力１００１と第２の入力１００２の間の遅延差
が１Ｔｗとなる設定値を検出する過程を説明するための
タイミング図が図１４である。

【０１６３】図１４（ａ）は、第１の入力１００１と第
２の入力１００２との遅延差が１Ｔｗに満たない場合の
タイミング例である。図に示しているように、このとき
測定ウィンドウ信号１１１３のＨレベル区間は２Ｔｗに
満たないため、測定周期信号１１１２の周期がウィンド
ウ信号１１１０及び１１１１の周期の１００周期分とす
ると、カウント結果は常に１００となる。

【０１６４】図１４（ｂ）は、第１の入力１００１と第
２の入力１００２との遅延差がほぼ１Ｔｗとなる場合の
タイミング例を示している。このとき測定ウィンドウ信
号１１１３のＨレベル区間は２Ｔｗとなり、測定周期信
号１１１２の周期がウィンドウ信号１１１０及び１１１
１の周期の１００周期分とすると、カウント結果は常に
２００となる。

【０１６５】つまり、第１の入力１００１と第２の入力
１００２との遅延差が１Ｔｗ未満となる設定値から、徐
々に１Ｔｗ以上となる設定へと変えて行くことにより、
カウント結果である遅延量測定結果は１００から２００
へと変化する。その変化点がほぼ遅延差１Ｔｗとなる設
定値であると言える。

【０１６６】さらに装置の具体的動作として説明を加え
ると、記録パルス位置補正部１１２により記録パルス生
成部１１１に内蔵の遅延部の遅延設定を変化させなが
ら、遅延量測定部１１３により２つの遅延信号間の遅延
量が１Ｔｗとなる設定値を探索することができる。

【０１６７】＜記録補償量の設定の校正＞次に、このよ
うにして探索した設定値を用いて、具体的に記録補償量
の設定をどのように校正するかについて説明する。

【０１６８】ところで、従来技術で述べたように、光デ
ィスク記録装置における記録補償方法として、自己マー
ク長もしくは直前のスペース長もしくは直後のスペース
長の少なくともいずれか１つ、もしくはそれらの組み合
わせにより記録パルスの所定のエッジ位置を決定し、決
定したエッジ位置の基準位置に対する時間により規定す
る方法が提案されている。この方法に基づくと、所定の
パルスエッジ位置に関する記録補償量は、各マーク／ス
ペースの組み合わせの数からなる時間テーブルにより規
定される。規定された時間テーブルを上述したような設
定値のテーブルに置き換え、なおかつ温度変動・電源電
圧変動があっても規定の時間テーブル通りになるように
設定値テーブルを更新していくことを「記録補償テーブ
ルの校正」と定義する。なお、時間テーブルについて
は、例えば、米国特許出願第０９−３５２，２１１号に
詳細に開示されており、その内容は参照することによっ
て本明細書の一部として組み込まれる。

【０１６９】＜記録補償テーブルの校正＞図１５は、本
発明に係る光ディスク記録装置における記録補償テーブ
ルの校正方法についての具体的処理を示すフローチャー
トである。図に示すように、記録補償テーブルの校正開
始が指示されると、まず、選択信号±Ｎの設定を行う
（ステップ１）。すなわち、システム制御部１１０は、
記録パルス位置補正部１１２経由で選択信号±Ｎの設定
を行い、その結果、遅延量測定部１１３の第１及び第２
の入力に対する遅延段数が設定される。その後、選択さ
れた遅延段数に対する遅延測定結果を読み取る（ステッ
プ２）。

【０１７０】すなわち、遅延量測定部１１３には選択さ
れた遅延段数に対応した第１の入力及び第２の入力が入
力され、それに対する遅延量測定結果をシステム制御部
１１０が読み取る。その後、システム制御部１１０は読
み取った遅延量測定結果をもとに、現在の遅延量がほぼ
１Ｔｗであるかどうかを判断する（ステップ３）。遅延
量が１Ｔｗに満たないと判断されると、設定値ＮはＮ＋
１にインクリメントされ（ステップ４）、ステップ２に
戻る。遅延量がほぼ１Ｔｗであると判断されると、選択
信号Ｎの値を用いて時間テーブルを設定値テーブルに変
換する（ステップ５）。

【０１７１】図９は、記録補償量の時間テーブルから設
定値テーブルへの変換の一例を示す模式図である。図９
の例では、記録パルスの所定のエッジ位置が、記録しよ
うとするマーク（自己マーク）の長さと、自己マークの
直前のスペース長との組み合わせにより決定されてい
る。

【０１７２】即ち、自己マーク長が３Ｔｗ、４Ｔｗ、５
Ｔｗ以上の３種類と、直前スペース長が３Ｔｗ、４Ｔ
ｗ、５Ｔｗ以上の３種類との組み合わせで、３×３＝９
通りのエッジ位置を時間で規定したものが図９の時間テ
ーブルである。ここで、１Ｔｗ＝１７ナノ秒とし、図１
１にて説明したように遅延量測定部１１３を用いて求め
た二つの入力の遅延差が±０．５Ｔｗとなるときの設定
値をＮ（例えば、図８に示すＮs、Ｎo、Ｎfの値）とす
ると、時間テーブルに対応した設定値テーブルは図９に
示すように作ることができる。ここで、設定値テーブル
の各エントリの値は、対応する時間テーブルのエントリ
の値（−１、−２、＋２、＋３等）に、Ｎ／（０．５Ｔ
ｗ）の値を乗算して求められる。なお、このように求め
た各エントリの値は、必ずしも整数値とはならないが、
実際の遅延部の設定は整数値として与えられる。従っ
て、四捨五入等の丸め処理を行ない、整数値に直す必要
がある。

【０１７３】設定値テーブルの値はＮを定数とする比例
式で与えられる。そのため、温度・電源電圧等の変動要
因によりＮの値が大きくなると、設定値の絶対値も大き
くなる。Ｎの値が大きくなるということは、設定値の１
ステップ当たりの遅延量が標準より小さくなるというこ
とである。このとき設定値の絶対値が大きくなると、設
定値０（基準位置）と所定のエッジ位置を決める設定値
との間の遅延段数差も多くなる。つまり、設定値の１ス
テップ当たりの遅延量が標準より小さくなると段数は逆
に多くなるため、所定のエッジ位置の基準位置からの遅
延量は一定に保たれる。

【０１７４】逆に、Ｎの値が小さくなると設定値の絶対
値も小さくなり、基準位置（設定値０）との間の段数差
も少なくなる。つまり、設定値の１ステップ当たりの遅
延量が標準より大きくなると段数は逆に少なくなるた
め、所定のエッジ位置の基準位置からの遅延量は一定に
保たれる。

【０１７５】従って、図９に示したような方法で、Ｎの
値を基に設定値を変換し、変換された設定値を用いて記
録パルスの所定のエッジ位置を補正することにより、温
度・電源電圧等の変動により遅延部の遅延量が変動して
も、記録補償量は一定に保たれる。これにより、温度・
電源電圧変動等の外部要因で、記録特性が劣化すること
を防ぐというすばらしい効果が得られる。

【０１７６】なお、図９に示す時間テーブルでは、記録
パルスの所定のエッジ位置を示す各時間情報は自己マー
ク長と直前のスペース長の組み合わせにより個別に決定
されているが、これに限定されるものではない。自己マ
ーク長と直後のスペース長の組み合わせでも良いし、自
己マーク長のみで場合分けしても良い。例えば、図２の
例に示したような記録パルスを用いる場合、ファースト
パルスの始端エッジ位置ＳＦＰを自己マーク長と直前ス
ペース長の組み合わせ毎に個別に決定し、ラストパルス
の終端エッジ位置ＥＬＰを自己マーク長と直前スペース
長の組み合わせ毎に決定するといった方法を採ると、マ
ーク間の熱干渉を記録補償する観点から効果的である。

【０１７７】また、図１５に示したような記録補償テー
ブルの校正方法は、図６に示したクロック遅延部を備え
た記録パルス生成部１１１に対するものとして説明した
が、図１６に示したクロック遅延部を用いる場合でも、
同様に適用できる。

【０１７８】また、図１７に示した電圧制御型遅延素子
を用いたクロック遅延部に対しては、遅延選択信号が離
散値ではなく、アナログ的に変化する電圧であるため、
図１５に示した方法をそのまま適用できない。しかしな
がら、図１５のステップ１における選択信号値＋Ｎ／−
Ｎをそれぞれ遅延制御電圧Ｖn／Ｖ-nとし、ステップ４
におけるＮ値を＋１だけインクリメントする動作を、遅
延制御電圧Ｖｎを（Ｖn−Ｖs）に、遅延制御電圧Ｖ-nを
（Ｖn＋Ｖs）に変化させる動作と置き換えることによ
り、同様に適用可能となる。但し、ここでＶsは要求さ
れる遅延量の最小変化単位に相当する遅延制御電圧であ
り、現在の遅延制御電圧をＶsだけ増減させることで、
図１５の例における一遅延段数分遅延量が増減する。

【０１７９】＜遅延部の構成素子のバラツキ補正＞以上
説明したような方法で、温度・電源電圧等の変動により
遅延部の遅延量が変動しても、記録補償量を一定に保つ
事が可能であることを示した。この方法を用いること
で、遅延部全体の遅延量が変動するような場合に大きな
効果が得られる。しかしながら、遅延部を構成する個々
の素子間のバラツキに対しては大きな効果を得ることは
難しいという課題がある。

【０１８０】ここに言う素子間の遅延バラツキとは、図
６に示したクロック遅延部５０２の構成の場合にはイン
バータ素子６０１、図１６に示した構成の場合にはバッ
ファ素子１６０１、図１７に示した構成の場合には電圧
制御型遅延素子１７０１等の各々の素子間に存在する遅
延量に対するバラツキを言う。

【０１８１】図６もしくは図１６に示した遅延部をディ
ジタルＩＣ（スタンダードセル・ゲートアレイ等）に内
蔵させる場合、汎用のロジックセルを用いて構成できる
が、ディジタルＩＣ内部におけるロジックセルの配置状
況、ロジックセル間の配線負荷、ロジックセルを構成す
るトランジスタの駆動能力等のバラツキにより、遅延量
のバラツキが生じる。また、図１７に示した電圧制御型
遅延素子の場合にも、遅延制御電圧に対して入出力間の
遅延を完全にリニアにすることは実際上かなり困難であ
り、非線型な特性となる部分も存在する場合がある。従
って、実際の装置において遅延部の特性が、図８に示し
た選択信号値と遅延時間の関係のような理想的な直線で
はなく、ある範囲のバラツキを持った特性となる。

【０１８２】図２４は実際の装置における遅延部（図６
に示すようなインバータ素子を用いて構成した）の遅延
特性の一例を示すもので、横軸に選択信号値、縦軸に入
出力間の総遅延時間及び隣接する選択信号値間の遅延時
間の差分をとったグラフである。図に示すように、差分
遅延時間はある幅を持った範囲内に分布しており、この
分布から選択信号値により遅延時間にかなりバラツキが
あることが分かる。

【０１８３】このように、遅延時間にバラツキが存在す
る場合、図１５等を用いて説明した方法、即ち総遅延量
が１Ｔｗとなる選択信号値Ｎを用いて時間テーブルを設
定値テーブルに変換する方法では、結果として記録パル
スのエッジ位置にバラツキが生じる。なぜなら、上記方
法は遅延部の特性を理想的な線形特性と想定して時間を
設定値に置き換えているため、図２４に示すようにバラ
ツキがあると、理想的な線形特性からずれたバラツキの
成分がそのまま記録パルスのエッジ位置の誤差につなが
るからである。

【０１８４】そこで、遅延部を構成する個々の素子間の
バラツキがあっても、記録パルスのエッジ位置の誤差を
最小限に抑えることができる方法について以下に示す。

【０１８５】まず、遅延部を複数の領域に分割する。例
えば、図２５（ａ）に示すように、選択信号値が０を中
心にして負の領域と正の領域に２分割する。すなわち、
遅延部を構成する複数段のインバータを、出力する選択
信号値が負になるインバータからなるグループ（Ａ点か
らＢ点の間にあるインバータのグループ）と、出力する
選択信号値が正になるインバータからなるグループ（Ｂ
点からＣ点の間にあるインバータのグループ）とに分け
る。

【０１８６】次に分割した各領域（グループ）に対し
て、別々に遅延時間の測定を行う。遅延時間の測定は、
例えば図１１に示した遅延量測定部を用いて行える。但
し、遅延部を複数の領域に分割しているため遅延時間が
短くなるので、周期の短い遅延測定用クロックを用いる
必要がある。図２５（ａ）の例では、選択信号値が−３
２のポイントをＡ点、選択信号値が０のポイントをＢ
点、選択信号値が＋３２のポイントをＣ点とした。負の
領域の遅延時間はＡＢの２点から測定する。また正の領
域の遅延時間をＢＣの２点から測定する。

【０１８７】分割した各領域に対する遅延時間を全て測
定し終われば、予め定められた記録パルスのエッジ位置
に対応する選択信号値を、測定結果に基づいて求めるこ
とができる。

【０１８８】例えば、図２５（ａ）に示すように、クロ
ック遅延部を負の領域と正の領域に２分割した場合に
は、設定値１ステップ当たりの遅延量が正／負の領域別
々に求まるため、定められたエッジ位置が正か負かで以
下に示すように別々の変換式で選択信号値に変換する。 Ｓ(+) ＝ ｔ÷ａ(+) ・・・ ｔ≧０の時 Ｓ(-) ＝ ｔ÷ａ(-) ・・・ ｔ＜０の時 ここで、Ｓ(+)、Ｓ(-)はそれぞれ正、負の領域における
選択信号値を表す。ｔは定められたエッジ位置を基準軸
に対する相対時間として表す。ａ(+）、ａ(-)はそれぞ
れ正、負の領域におけるグラフの傾き、即ち１ステップ
当たりの遅延量を表す。なお、傾きａ(-)についてはＡ
Ｂ間の遅延時間測定結果をステップ数３２で割ることに
より求まる。傾きａ(+)についてもＢＣ間の遅延時間測
定結果をステップ数３２で割ることにより求まる。より
一般的に述べると、傾きａ(-)はＡＢ間の遅延時間Ｔ_A-B
をＡＢ間のステップ数Ｎ_A-Bで除算することにより求め
られる。また、傾きａ(+)はＢＣ間の遅延時間Ｔ_B-CをＢ
Ｃ間のステップ数Ｎ_B-Cで除算することにより求められ
る。図９に示す時間テーブルに対して遅延部の構成素子
のバラツキ補正を考慮した場合の設定値テーブルの例を
図２６に示す。このように、設定値テーブルの各エント
リにおいて係数ａ(+）、ａ(-)を含ませることにより素
子のバラツキ補正が行なえる。なお、このように求めた
各エントリの値は、必ずしも整数値とはならないが、実
際の遅延部の設定は整数値として与えられる。従って、
四捨五入等の丸め処理を行ない、整数値に直す必要があ
る。

【０１８９】このように、クロック遅延部を２分割し、
それぞれの分割領域について遅延時間を測定し、測定結
果を基にグラフの傾きを求めることで、図２５（ｂ）に
示すように２点折れ線近似によりエッジ位置時間を選択
信号値へ変換することができる。このため、遅延部全体
の遅延時間測定結果から直線近似で補間する場合と比較
して、設定誤差をより低減することができる。

【０１９０】ここで、遅延部の分割数をさらに増やすこ
とにより、設定誤差をより低減することができる。例え
ば、遅延部を８分割した場合について図２７を用いて説
明する。

【０１９１】図２７に示す例では選択信号値−３２から
＋３２までを４ステップ毎に８分割し、−３２のポイン
トから順番にＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉ点と
した。次に、各分割領域の遅延時間を、ＡＢ，ＢＣ，Ｃ
Ｄ，ＤＥ，ＥＦ，ＦＧ，ＧＨ，ＨＩの各２点間で測定す
る。

【０１９２】８分割した各領域に対する遅延時間を全て
測定し終われば、予め定められた記録パルスのエッジ位
置に対応する選択信号値を、測定結果に基づいて求める
ことができる。この際、８点の折れ線により近似するこ
とができるので、２分割した場合と比較して、より精度
の高い補間処理を行うことができる。

【０１９３】以上説明したように、遅延部を分割し、各
分割領域に対する遅延時間を測定し、測定結果を基に、
記録パルスのエッジ位置を制御することにより、遅延部
を分割しない場合に比べ、遅延部にバラツキがある場合
でも、精度の高い記録パルスのタイミング生成が可能で
ある。

【０１９４】また、遅延部の分割数を多くするとより木
目細かな補間処理を行うことができるので、記録パルス
の精度をさらに向上できる。但し、分割数をあまり多く
しすぎると遅延時間の測定に要する時間が延びたり補間
処理が複雑になり、制御部の負荷を増大させてしまうた
め望ましくない。また、分割数が多くなると測定すべき
遅延時間も短くなるため、より高速な遅延量測定部が必
要となる。以上の点から分割数は適切な値に設定するの
が好ましい。

【０１９５】また、本例においては、予め所定のステッ
プ数毎に分割個所を決定しておく方法を採ったが、必ず
しもそうする必要はない。逆に遅延量が所定時間となる
ステップ数を検出することでグラフの傾きを求めるよう
にしても良い。

【０１９６】その場合に折れ線補間近似を行うために
は、例えば、遅延部の総遅延時間の半分より小さい周期
のクロック信号を用意し、このクロック信号を用いてク
ロック信号の周期と略一致する領域を検出することがで
きる。選択信号値を変化させて遅延量がクロックの周期
と一致する選択信号値を見つけることで、少なくとも２
つの遅延量が所定時間となる領域を検出することができ
る。グラフの傾きについては、クロックの周期を求まっ
た両端の選択信号値の差で割ることで１ステップの遅延
時間として求まる。

【０１９７】分割数を多くするためには、遅延部の総遅
延時間に対して十分短い周期のクロック信号を用いれば
良い。これにより遅延部にばらつきがある場合でも記録
パルスの精度をより向上させることが可能となる。

【０１９８】また、固定ステップ数毎に分割する方法に
比べ、この方法の利点は固定周期のそれほど高速でない
クロック信号により遅延測定を行うことが可能であるた
め、遅延量測定部の構成を簡単化できることである。具
体的には図１１にて説明した構成により実現可能であ
る。

【０１９９】また、以上に説明した方法では、複数に分
割した領域の傾きをそれぞれ求めて、折れ線補完近似を
行う例として説明したが、近似の方法はこれに限定され
るものではない。複数の分割領域に対して個別に遅延時
間を測定し、その測定結果からより精度の高い遅延プロ
ファイルを算出することが本発明の主眼とするところで
ある。従って、測定結果から算出する遅延プロファイル
は、曲線で近似しても良いし、予め定めた特性関数のパ
ラメータを用いて算出しても良い。

【０２００】＜記録補償テーブルの校正開始タイミング
＞次に、記録補償テーブルの校正開始タイミングについ
て説明する。記録補償テーブルの校正は記録パルスの所
定のエッジ位置を補正するものであるから、実際に光デ
ィスクへデータの記録を行っている最中に行うことはで
きない。したがって、記録補償テーブルの校正はデータ
の記録動作中以外に行うこととする。

【０２０１】記録パルス位置の変動原因となる電源電圧
・温度等、特に装置内の温度は刻一刻と変化するのが通
常であるから、記録補償テーブルの校正は、記録パルス
位置の精度の観点から定期的に行うことが望ましい。従
って、データの記録動作の合間をねらって、記録及び再
生の制御を司っているシステム制御部１１０がフォーマ
ットエンコーダ／デコーダ１０７に対し、記録補償テー
ブル校正の起動をかけるようにしても良いし、フォーマ
ットエンコーダ／デコーダ１０７が自主的に行うように
しても良い。

【０２０２】図２８に上述した記録補償テーブルの校正
タイミング即ち、記録パルス補正に関する処理の流れの
一例を示す。図において、記録パルス補正処理（ステッ
プ１０１）は記録補償テーブルの校正処理全般を示すも
ので、例えば、図１５に示した処理が含まれる。データ
記録処理（ステップ１０２）は通常のデータ記録処理、
即ち光ディスクに実際にデータ記録を行っている処理を
示す。図に示すように、記録パルス補正処理はデータ記
録処理を行う期間外に行われる。従って、通常の記録動
作に影響を与えることなく記録パルス補正処理を行うこ
とが可能となる。

【０２０３】ところが、ベリファイ機能をサポートして
いるドライブでは、必ずしも定期的に記録補償テーブル
の校正を行う必要はない。ここで、「ベリファイ機能」
とはデータの記録を行った時点で、記録したデータを一
度再生してデータのエラー率が所定以下であることを確
認する機能である。つまり、記録パルスのエッジ位置が
仮にずれていたとしても、ベリファイ動作により記録し
たデータに訂正不能なエラーがないことが確認される
と、必ずしも記録補償テーブルの校正を行う必要はな
い。逆に、ベリファイ動作により記録したデータのエラ
ー率が所定以上あることが確認されたり、またその頻度
が高くなった場合、記録パルスのエッジ位置がずれてい
る可能性があると判断され、したがって、このときには
記録補償テーブル校正の起動をかけるようにしても良
い。

【０２０４】＜記録パルス補正に関する処理＞図２９に
上述した記録パルス補正に関する処理の流れの一例を示
す。図に示すように、データ記録処理（ステップ１１
１）の後にベリファイ処理（ステップ１１２）に移行す
る。ベリファイ処理では、データ記録処理において記録
されたデータの再生を行い、エラー状態の検出（例えば
ビットエラーレートの測定など）を行う。ベリファイ処
理の後、ベリファイのエラー状態を判断し（ステップ１
１３）、エラー状態が予め定めておいたクライテリアに
満たない場合（"Ｎｏ Ｇｏｏｄ"）には、記録パルス補
正処理（ステップ１１４）を行い、エラー状態が所定の
クライテリアを満足する場合（"Ｇｏｏｄ"）には記録パ
ルス補正処理を行わない。なお、エラー状態の判断は、
直前のベリファイ処理におけるエラー状態のみで判断し
ても良いし、過去に実行された複数のベリファイ処理に
おけるエラー状態から判断しても良い。

【０２０５】また、別途温度センサもしくは電圧測定部
またはその両方を備えて温度変動もしくは電源電圧変動
を検出し、それらに所定以上の変化が検出された場合の
み記録補償テーブルの校正を行う構成としても良い。こ
の場合、データ記録装置において、あらかじめ温度セン
サもしくは電圧測定部が具備されていれば、それを利用
することでコストアップ無しに、より効率的な記録補償
テーブルの校正を行うことが可能となる。

【０２０６】＜記録パルス補正処理の実行を行なうか否
かの判断処理＞図３０及び図３１を用いて、上述の記録
パルス補正処理の実行を行なうか否かの判断処理につい
て説明する。

【０２０７】図３０は検出した温度状態に応じて記録パ
ルス補正を行うか否かを判断するときの処理の一例を示
す。図に示すように、温度センサ等により現在の装置の
温度を読み取る温度検出処理（ステップ１２１）の後、
温度が所定値以上変化したどうかを判断し（ステップ１
２２）、所定値以上変化したと判断した場合（"ＹＥ
Ｓ"）には記録パルス補正処理（ステップ１２３）を行
い、所定値以上の温度変化がないと判断した場合（”Ｎ
Ｏ”）には記録パルス補正処理を行わない。温度変化に
ついては、最後に記録パルス補正処理を行った際の温度
と現在の温度とを比較して判断しても良い。あるいは、
予め所定の温度範囲からなる複数の温度ゾーンを設けて
おいて、最後に記録パルス補正処理を行った際の温度ゾ
ーンと現在の温度ゾーンとを比較して判断するようにし
ても良い。

【０２０８】図３１は電源電圧状態に応じて記録パルス
補正を行うか否かを判断するときの処理の一例を示す。
図に示すように、電源電圧を測定する手段により現在の
装置の電源電圧を読み取る電源電圧測定処理（ステップ
１３１）を行なう。ここで、電源電圧が複数ある場合に
は、記録パルスの生成に用いている遅延部に印加されて
いる電源電圧について測定する。その後、電源電圧が所
定値以上変化したどうかを判断し（ステップ１３２）、
所定値以上変化したと判断した場合（”ＹＥＳ”）には
記録パルス補正処理（ステップ１３３）を行い、所定値
以上の変化がないと判断した場合（”ＮＯ”）には記録
パルス補正処理を行わない。電源電圧変化については、
最後に記録パルス補正処理を行った際の電圧値と現在の
電圧値とを比較して判断しても良いし、予め所定の電圧
範囲からなる複数の電圧ゾーンを設けておいて、最後に
記録パルス補正処理を行った際の電圧ゾーンと現在の電
圧ゾーンとを比較して判断しても良い。

【０２０９】

【発明の効果】以上説明したように、本発明の実施の形
態に示した光ディスク記録装置の構成によれば、記録パ
ルス生成手段で生成した記録パルスを用いて記録時のレ
ーザ発光波形を制御できる。さらに、記録パルスの所定
のエッジ位置は記録パルス位置補正手段をもって補正可
能である。さらに、遅延量測定手段をもって記録パルス
生成手段の遅延手段の遅延量を測定することが可能であ
る。つまり、遅延量測定手段による遅延量測定結果に基
づき、記録パルス生成手段により生成される記録パルス
の所定のエッジ位置を記録パルス位置補正手段により補
正することが可能となる。従って、電源電圧・温度の変
動などにより遅延手段の遅延量が変動しても、記録パル
スの所定のエッジ位置を適正に保つことが可能となり、
従来の光ディスク記録装置に比べ記録データの品質を向
上することが可能となる。

【０２１０】また、本発明の実施形態に示した光ディス
ク記録方法によれば、データの記録を行っていない期間
に記録パルスのエッジ位置の補正を行い、データの記録
は記録パルスのエッジ位置が補正された状態で行うこと
ができる。従って、通常の記録動作に影響を与えること
なく、定期的に記録パルスの所定のエッジ位置を適正に
保つことが可能となり、従来の光ディスク記録装置に比
べ記録データの品質を向上することが可能となる。

【０２１１】また、本発明の実施形態に示した別の光デ
ィスク記録方法によれば、ベリファイ動作の結果に基づ
いて記録パルスのエッジ位置の補正を行うかどうか判断
することができる。従って、記録パルスのエッジ位置を
補正する動作を必要なときだけ行うこととなり、記録パ
ルスのエッジ位置補正の処理負担を増すことなく、記録
データの品質を向上することが可能となる。

【０２１２】また、さらに本発明の実施形態に示した光
ディスク記録方法によれば、記録パルス生成手段の遅延
手段の遅延量が所定の長さとなる選択信号値を求め、求
められた選択信号値を用いて記録パルスのエッジ位置に
関する時間テーブルを、記録パルス生成手段の遅延設定
値テーブルに変換することで、記録パルスのエッジ位置
の補正を行うことができる。従って、容易な構成・手順
で記録パルスの所定のエッジ位置を適正に保つことが可
能となり、従来の光ディスク記録装置に比べ記録データ
の品質を向上し、装置の信頼性を高めることが可能とな
る。

【０２１３】また、本発明の実施形態にて詳細に説明し
たように、本発明の光ディスク記録方法によれば、記録
データの変調に用いる記録クロックを適応的に遅延制御
した遅延クロックを生成することで、遅延クロックのタ
イミングにより記録パルスの所定のエッジ位置を制御す
ることが可能となる。このような遅延クロック出力を複
数生成することで、クロック遅延手段は一系統のみであ
りながら、記録パルスにおける複数のエッジ位置を適応
的に制御できる。従って、遅延手段に要する回路規模を
小さくすることが可能となり、高精度な記録パルスのエ
ッジ制御が可能な光ディスク記録装置を安価に実現可能
となる。

【０２１４】さらに、記録クロックの立ち上がりエッジ
もしくは立ち下がりエッジに同期した少なくとも記録ク
ロック１周期分の幅を持つパルス状信号で、かつその開
始位置を記録クロックの１／２周期の時間単位で可変制
御可能な基準軸ウィンドウ信号を生成することで、遅延
クロックと基準軸ウィンドウ信号のタイミングにより記
録パルスの所定のエッジ位置を制御することが可能とな
る。このような基準軸ウィンドウ信号を記録パルスの適
応的に位置制御すべきエッジの種類の数分生成し、それ
ぞれ同数の遅延クロックと対応させて用いることによ
り、遅延クロックと基準軸ウィンドウ信号の組み合わせ
数の個所のエッジ位置を適応的に制御することが可能と
なる。従って、遅延手段に要する回路規模を小規模に抑
えながらも、広範囲にわたる記録パルスのエッジ位置制
御が可能となり、安価かつ容易な構成で高精度かつ広範
囲な記録パルス位置制御が可能な光ディスク記録装置を
実現できる。

【０２１５】また、本発明の光ディスク記録方法によれ
ば、少なくともファーストパルス、マルチパルス列、ラ
ストパルスを合成してなる記録パルスに従いパワー制御
してなるレーザ光を光ディスクに照射することで１つの
記録マークを形成し、少なくともファーストパルスの始
端エッジ位置、ラストパルスの終端エッジ位置を適応的
に制御し、ファーストパルスの始端エッジ位置及びラス
トパルスの終端エッジ位置はマルチパルス列の立ち上が
り位相との相対関係に基づいて規定される場合におい
て、ファーストパルスの始端エッジ位置及びラストパル
スの終端エッジ位置を適切に表現できる。

【０２１６】また、本発明の光ディスク記録装置によれ
ば、遅延手段を構成する素子のバラツキ補正を行なうこ
とにより、より高い精度での記録補償が可能となる。

【０２１７】以上説明してきたように、本発明の光ディ
スク記録方法もしくは光ディスク記録装置を用いること
により、高精度かつ広範囲にわたる記録パルス位置制御
が容易に実現できるため、光ディスクの高記録密度化の
観点から非常に有用である。

【図面の簡単な説明】

【図１】 本発明に係る光ディスク装置の構成を示すブ
ロック図。

【図２】 本発明に係るレーザ駆動部の内部構成の一例
を示すブロック図。

【図３】 本発明に係る記録パルスの形状、半導体レー
ザの発光波形、及び形成される記録マークの一例を説明
するための模式図。

【図４】 本発明における記録パルス生成部の構成例で
あって、パルス遅延部を有した構成を示すブロック図。

【図５】 本発明における記録パルス生成部の別の構成
例であって、クロック遅延部を有した構成を示すブロッ
ク図。

【図６】 本発明におけるクロック遅延部の構成例であ
って、インバータ素子を用いた構成を示すブロック図。

【図７】 クロック遅延部の選択信号値と得られる遅延
クロック出力の関係について説明するための模式図。

【図８】 クロック遅延部の選択信号値と入出力間の遅
延時間との関係を表すグラフを示した図。

【図９】 本発明における記録補償量の時間テーブルか
ら設定値テーブルへの変換の一例を示す模式図。

【図１０】 本発明における遅延量測定部の構成を示す
ブロック図。

【図１１】 遅延量測定部の具体的構成例を示すブロッ
ク図。

【図１２】 図４に示す内部構成を持つ記録パルス生成
部を用いて、変調データから記録パルスを生成するまで
の具体的動作例を説明するための信号タイミング図。

【図１３】 図５に示す内部構成を持つ記録パルス生成
部を用いて、変調データから記録パルスを生成するまで
の具体的動作例を説明するための信号タイミング図。

【図１４】 図１１に示す内部構成を持つ遅延量測定部
に遅延量測定動作を説明するためのタイミング図。

【図１５】 本発明に係る光ディスク記録装置における
記録補償テーブルの校正方法の具体的処理の流れを示す
フローチャート。

【図１６】 本発明におけるクロック遅延部の別の構成
例であって、バッファ素子を用いた構成を示すブロック
図。

【図１７】 本発明におけるクロック遅延部のさらに別
の構成例であって、電圧制御型遅延素子を用いた構成を
示すブロック図。

【図１８】 本発明におけるファーストパルス立ち上が
り位置ＳＦＰを決定するためのタイミング信号の生成方
法を説明するための模式図。

【図１９】 本発明における記録パルス生成部の別の構
成例を示すブロック図。

【図２０】 本発明におけるファーストパルス遅延部の
構成例であって、インバータ素子を用いた構成を示すブ
ロック図。

【図２１】 本発明におけるファーストパルス遅延部の
別の構成例であって、バッファ素子を用いた構成を示す
ブロック図。

【図２２】 本発明におけるファーストパルス遅延部の
さらに別の構成例であって電圧制御型遅延素子を用いた
構成を示すブロック図（ａ）と、電圧制御型遅延素子の
具体的構成例を示した図（ｂ）。

【図２３】 本発明におけるパルスタイミング生成部の
構成の一例を示すブロック図。

【図２４】 遅延部（遅延回路）の遅延特性を示した
図。

【図２５】 複数段の遅延素子からなる遅延部におい
て、遅延素子群を２つの領域へ分割する例を説明した図
（ａ）と、選択信号値を近似して求める際の２点折れ線
を説明した図（ｂ）。

【図２６】 バラツキ補正を考慮した場合の記録補償量
の時間テーブルから設定値テーブルへの変換の一例を示
す図。

【図２７】 複数段の遅延素子からなる遅延部におい
て、遅延素子群を８つの領域へ分割する例を説明した図
（ａ）と、選択信号値を近似して求める際の８点折れ線
を説明した図（ｂ）。

【図２８】 記録補償テーブルの校正タイミングを説明
するための図。

【図２９】 記録パルス補正に関する処理の流れを示し
たフローチャート。

【図３０】 温度状態に応じて記録パルス補正実行の当
否を判断する処理を示したフローチャート。

【図３１】 電源電圧状態に応じて記録パルス補正実行
の当否を判断する処理を示したフローチャート。

【符号の説明】

１０１ 光ディスク １０２ ディスクモータ １０３ 光ヘッド １０４ 増幅器 １０５ サーボ制御部 １０６ 再生信号処理部 １０７ フォーマットエンコーダ／デコーダ １０８ レーザ駆動部 １０９ ホストインタフェース １１０ システム制御部 １１１ 記録パルス生成部 １１２ 記録パルス位置補正部 １１３ 遅延量測定部 ４０１ パルスタイミング生成部 ４０２ ファーストパルス遅延部 ４０３ マルチパルス遅延部 ４０４ ラストパルス遅延部 ４０５ クーリングパルス遅延部 ５０１ パルスタイミング生成部 ５０２ クロック遅延部 ６０１ インバータ素子 １６０１ バッファ素子 １７０１ 電圧制御型遅延素子 １９０１ パルスタイミング生成部

Claims (38)

【特許請求の範囲】
1. 【請求項１】 記録すべきデータに従い変調された少な
   くとも２種類のパワー値に変調してなるレーザ光を照射
   することにより光ディスクにデータを記録する情報記録
   装置であって、 遅延手段を備え、記録すべきデータを変調してパルス信
   号を生成し、前記遅延手段により前記パルス信号の所定
   のエッジ位置を遅延させることにより補正し、該補正し
   た記録パルスを出力する記録パルス生成手段と、 前記記録パルス信号によりパワー値を切り替えながらレ
   ーザを駆動するレーザ駆動手段と、 前記遅延手段における遅延量を測定する遅延量測定手段
   と、 該遅延量測定手段による遅延量測定結果に基づいて記録
   パルスの前記エッジ位置を補正する記録パルス位置補正
   手段と、を具備したことを特徴とする情報記録装置。
2. 【請求項２】 前記レーザ駆動手段は、複数の電流源
   と、各々の電流源からの出力電流のレーザへの供給を独
   立にオン／オフする複数のスイッチとを備えており、 前記記録パルス生成手段は、複数の記録パルスを前記レ
   ーザ駆動手段へ出力し、前記複数の記録パルスにより前
   記複数のスイッチのオン／オフを制御することを特徴と
   する請求項１に記載の情報記録装置。
3. 【請求項３】 前記記録パルス生成手段は、記録すべき
   データを変調して基準となるパルス信号を生成するパル
   スタイミング生成手段と、前記基準となるパルス信号を
   入力とし、外部から遅延量を変更できる遅延パルスを出
   力する遅延量可変型遅延手段とを備えたことを特徴とす
   る請求項１に記載の情報記録装置。
4. 【請求項４】 前記記録パルス生成手段の前記遅延手段
   は、各々の入出力が直列に接続された複数のインバータ
   素子と、前記各インバータ素子の出力を選択する選択手
   段とを備えており、 前記記録パルス位置補正手段により前記選択手段の選択
   が制御されることを特徴とする請求項１に記載の情報記
   録装置。
5. 【請求項５】 前記記録パルス生成手段の遅延手段は、
   各々の入出力が直列に接続された複数のバッファ素子
   と、前記各バッファ素子の出力を選択する選択手段とを
   備えており、 前記記録パルス位置補正手段により前記選択手段の選択
   が制御されることを特徴とする請求項１に記載の情報記
   録装置。
6. 【請求項６】 前記記録パルス生成手段の遅延手段は電
   圧制御型遅延素子からなり、前記記録パルス位置補正手
   段により前記電圧制御型遅延素子の制御電圧を制御する
   ことで記録パルスの所定のエッジ位置を補正することを
   特徴とする請求項１に記載の情報記録装置。
7. 【請求項７】 前記遅延量測定手段は、記録パルス生成
   手段の遅延手段の入出力間の遅延量を、遅延測定用クロ
   ック信号を用いて測定することを特徴とする請求項１に
   記載の情報記録装置。
8. 【請求項８】 前記遅延量測定手段は、記録パルス生成
   手段の遅延手段の遅延量の異なる２つの出力間の遅延差
   を、遅延測定用クロック信号を用いて測定することを特
   徴とする請求項１に記載の情報記録装置。
9. 【請求項９】 記録パルス位置補正手段は、遅延量測定
   手段による遅延量測定結果を用いて、記録パルス生成手
   段の遅延手段の入出力間の遅延量がおよそ１チャネルビ
   ットの時間となる遅延設定値を求め、該遅延設定値に基
   づいて記録パルスの所定のエッジ位置を補正することを
   特徴とする請求項１に記載の情報記録装置。
10. 【請求項１０】 前記記録パルス位置補正手段は、前記
    遅延量測定手段による遅延量測定結果を用いて、前記遅
    延手段の遅延量の異なる２つの出力間の遅延量の差が略
    １チャネルビット時間となるような遅延設定値を求め、
    該遅延設定値に基づいて記録パルスの所定のエッジ位置
    を補正することを特徴とする請求項１に記載の情報記録
    装置。
11. 【請求項１１】 前記記録パルス位置補正手段は、前記
    記録パルス生成手段により生成される記録パルスのエッ
    ジ位置を、記録マークのビット長、直前のスペース長又
    は直後のスペース長により各々異なる位置に補正するこ
    とを特徴とする請求項１に記載の情報記録装置。
12. 【請求項１２】 記録データに従い変調された記録パル
    スを用いてレーザパワーを制御しながら光ディスクへデ
    ータの記録を行う情報記録方法であって、 データの記録を行っていない期間に記録パルスのエッジ
    位置の補正を行う補正ステップと、 該エッジ位置が補正された記録パルスを用いてデータの
    記録を行う記録ステップとからなることを特徴とする情
    報記録方法。
13. 【請求項１３】 記録データに従い変調された記録パル
    スを用いてレーザパワーを制御しながら光ディスクへデ
    ータの記録を行う情報記録方法であって、 データの記録を行う記録ステップと、 該記録されたデータのベリファイ動作を行うベリファイ
    ステップと、 該ベリファイ結果を参照し、記録されたデータのエラー
    状態に基づいて記録パルスのエッジ位置を補正するか否
    かを判断する判断ステップと、 該判断結果に基き、記録パルスのエッジ位置を補正する
    と判断された場合のみ記録パルスのエッジ位置の補正を
    行う補正ステップとからなることを特徴とする情報記録
    方法。
14. 【請求項１４】 前記判断ステップでは、過去に実行さ
    れた複数のベリファイ結果における再生データのエラー
    状態を参照し、記録パルスのエッジ位置を補正するか否
    かを判断することを特徴とする請求項１２または請求項
    １３に記載の情報記録方法。
15. 【請求項１５】 前記補正ステップは、記録パルス生成
    手段の遅延手段の遅延量を測定し、該遅延量の測定結果
    に基づき記録パルスの前記所定のエッジ位置を補正する
    ことを特徴とする請求項１２または１３に記載の情報記
    録方法。
16. 【請求項１６】 前記補正ステップは、 記録パルス生成手段の遅延手段の遅延量を決定する選択
    信号値を設定するステップと、 設定された前記選択信号値に対する遅延量の測定結果を
    読み取るステップと、 前記遅延量の測定結果を用いて、遅延量が記録パルス生
    成手段で用いるクロックの一周期時間Ｔｗとなる選択信
    号値を求めるステップと、 求められた前記選択信号値に基づいて、予め与えられた
    記録パルスのエッジ位置に関する時間テーブルを選択信
    号値の設定値テーブルに変換するステップとからなる請
    求項１２または請求項１３に記載の情報記録方法。
17. 【請求項１７】 前記時間Ｔｗは、記録データの１チャ
    ネルビットに相当する時間であることを特徴とする請求
    項１６に記載の情報記録方法。
18. 【請求項１８】 前記時間テーブルは、記録パルスの位
    置可変なエッジ位置に関する時間情報を含むことを特徴
    とする請求項１６に記載の情報記録方法。
19. 【請求項１９】 前記時間テーブルは、記録すべきデー
    タのマーク長さ毎に個別の時間情報を有することを特徴
    とする請求項１６に記載の情報記録方法。
20. 【請求項２０】 前記時間テーブルは、記録すべきデー
    タのマーク長さと直前のスペース長さとの組み合わせ毎
    に個別の時間情報を有することを特徴とする請求項１６
    に記載の情報記録方法。
21. 【請求項２１】 前記時間テーブルは、記録すべきデー
    タのマーク長さと直後のスペース長さとの組み合わせ毎
    に個別の時間情報を有することを特徴とする請求項１６
    に記載の情報記録方法。
22. 【請求項２２】 前記パルス補正ステップは、複数段の
    遅延手段からなる記録パルス生成手段において、所定段
    数の遅延手段を含む遅延手段群毎に遅延量を測定し、そ
    の測定した各遅延手段群に対する遅延量に基いて、予め
    与えられた記録パルスのエッジ位置を決定するための前
    記遅延手段の出力を制御することを特徴とする請求項１
    ２または請求項１３記載の情報記録方法。
23. 【請求項２３】 前記パルス補正ステップは、複数段の
    遅延手段からなる記録パルス生成手段において、所定段
    数の遅延手段を含む遅延手段群毎に遅延量を測定し、そ
    の測定した各遅延手段群に対する遅延量に基いて前記遅
    延手段全体の遅延プロファイルを算出し、算出した前記
    遅延プロファイルに基いて、予め与えられた記録パルス
    のエッジ位置を決定するための前記遅延手段の出力を制
    御することを特徴とする請求項２２記載の情報記録方
    法。
24. 【請求項２４】 算出する遅延プロファイルは、前記遅
    延手段群の数と同数の折れ線により表される関数である
    ことを特徴とする請求項２３記載の情報記録方法。
25. 【請求項２５】 前記パルス補正ステップは、記録パル
    ス生成手段内の遅延手段の総遅延時間の半分以下の周期
    のクロック信号を用いて前記遅延手段の遅延時間が前記
    クロック信号の一周期と略一致する領域を検出し、該検
    出結果に基いて前記遅延手段の出力を制御し、予め与え
    られた記録パルスのエッジ位置を決定することを特徴と
    する請求項１２または請求項１３記載の情報記録方法。
26. 【請求項２６】 複数のパルス列からなる記録パルスに
    従いパワー制御されたレーザ光を光ディスクへ照射する
    ことで各マークを形成し、前記記録パルスの所定のエッ
    ジ位置を適応的に制御することでデータの高精度な記録
    を行う情報記録方法であって、 記録データの変調に用いるＴｗ／ｎ周期（Ｔｗは記録デ
    ータの１チャネルビット周期、ｎは自然数）の記録クロ
    ックを遅延量を適応的に制御しながら遅延させることに
    より遅延クロックを生成し、該遅延クロックのタイミン
    グにより前記記録パルスの所定のエッジ位置を決定する
    ことを特徴とする情報記録方法。
27. 【請求項２７】 複数のパルス列からなる記録パルスに
    従いパワー制御されたレーザ光を光ディスクへ照射する
    ことで各マークを形成し、前記記録パルスの所定のエッ
    ジ位置を適応的に制御することで光ディスクに対してデ
    ータの高精度な記録を行う情報記録方法であって、 記録データの変調に用いるＴｗ／ｎ周期（Ｔｗは記録デ
    ータの１チャネルビット周期、ｎは自然数）の記録クロ
    ックを、遅延量を適応的に制御しながら遅延させてなる
    遅延クロックと、前記記録クロックの立上がりエッジ又
    は立ち下がりエッジに同期した少なくともＴｗ／ｎ時間
    幅のパルス状信号でかつ開始位置をＴｗ／２ｎの時間単
    位で可変制御可能な基準軸ウィンドウ信号とを生成し、 前記遅延クロックと前記基準軸ウィンドウ信号のタイミ
    ングにより前記記録パルスの所定のエッジ位置を決定す
    ることを特徴とする情報記録方法。
28. 【請求項２８】 記録パルスの所定のエッジ位置を少な
    くともｄ×Ｔｗ／２ｎ（ｄ及びｎは自然数、Ｔｗは１チ
    ャネルビット周期）の時間範囲で適応的に制御する必要
    がある場合に、基準軸ウィンドウ信号をＴｗ／２ｎの時
    間単位で（ｄ＋１）種類のタイミングに制御することを
    特徴とする請求項２７に記載の情報記録方法。
29. 【請求項２９】 ファーストパルス、１チャネルビット
    周期Ｔｗを有する波形であるマルチパルス列およびラス
    トパルスの少なくとも１つを合成してなる記録パルスに
    従ってパワー制御されたレーザ光を、光ディスクへ照射
    することによって１つのマークを形成し、前記ファース
    トパルスの始端エッジ位置、前記ラストパルスの終端エ
    ッジ位置の少なくとも１つを適応的に制御することによ
    ってデータの記録を行い、前記ファーストパルスの始端
    エッジ位置及び前記ラストパルスの終端エッジ位置のそ
    れぞれは前記マルチパルス列の立上がり位相との間の相
    対関係に基づいて規定されることを特徴とする光ディス
    ク記録方法であって、 ａ）前記マルチパルス列の立上がり位相もしくは前記立
    ち上がり位相から略１８０度遅れの位相に対して少なく
    とも±Ｔｗ／４ｎ範囲（ｎは自然数）の相対時間で遅延
    制御したＴｗ／ｎ周期のファーストパルス基準クロック
    と、 前記マルチパルス列の立上がり位相もしくは前記立ち上
    がり位相から略１８０度遅れの位相に対して少なくとも
    ±Ｔｗ／４ｎの時間範囲で遅延制御した周期Ｔｗのラス
    トパルス基準クロックと、 前記マルチパルス列の立上がり位相もしくは前記立ち上
    がり位相から略１８０度遅れの位相に同期し、少なくと
    も前記ファーストパルス基準クロック１周期分の幅を持
    つパルス状信号で、開始位置をＴｗ／２ｎの時間単位で
    可変制御可能なファーストパルス基準軸ウィンドウ信号
    と、 前記マルチパルス列の立上がり位相もしくは該立ち上が
    り位相から略１８０度遅れの位相に同期し、少なくとも
    前記ラストパルス基準クロック１周期分の幅を持つパル
    ス状信号で、開始位置をＴｗ／２ｎの時間単位で可変制
    御可能なラストパルス基準軸ウィンドウ信号とを生成
    し、 ｂ）前記ファーストパルス基準クロックと前記ファース
    トパルス基準軸ウィンドウ信号のタイミングにより前記
    ファーストパルスの始端エッジ位置を決定し、前記ラス
    トパルス基準クロックと前記ラストパルス基準軸ウィン
    ドウ信号のタイミングにより前記ラストパルスの終端エ
    ッジ位置を決定することを特徴とする情報記録方法。
30. 【請求項３０】 記録すべきデータを変調した記録パル
    スによりパワー値を切替えてなるレーザ光を光ディスク
    に照射することでデータの記録を行う情報記録装置であ
    って、 Ｔｗ／ｎ周期（Ｔｗは記録データの１チャネルビット周
    期、ｎは自然数）の記録クロックを生成する記録クロッ
    ク生成手段と、 前記記録クロックを遅延させて互いに遅延量の異なるｍ
    種類（ｍは自然数）の遅延クロックを生成するクロック
    遅延手段と、 前記記録データと前記記録クロックとを用いて、前記記
    録クロックの少なくとも１周期分の幅を持つパルス基準
    信号をｍ種類生成するパルス基準信号生成手段と、 ｍ種類の前記遅延クロックのいずれか１つとｍ種類の前
    記パルス基準信号のいずれか１つを対応させてｍ種類の
    パルスタイミング信号を生成するパルスタイミング信号
    生成手段と、 ｍ種類の前記遅延クロックの遅延量を制御する遅延量制
    御手段と、 ｍ種類の前記パルスタイミング信号を用いて記録パルス
    を合成する記録パルス合成手段とを備え、 前記記録パルスにおけるｍ個所の所定のエッジ位置を可
    変にしことを特徴とする情報記録装置。
31. 【請求項３１】 記録すべきデータを変調した記録パル
    スによりパワー値を切替えてなるレーザ光を光ディスク
    に照射することでデータの記録を行う情報記録装置であ
    って、 Ｔｗ／ｎ周期（Ｔｗは記録データの１チャネルビット周
    期、ｎは自然数）の記録クロックを生成する記録クロッ
    ク生成手段と、 前記記録クロックを遅延させて互いに遅延量の異なるｍ
    種類（ｍは自然数）の遅延クロックを生成するクロック
    遅延手段と、 前記記録データと前記記録クロックを用いて、前記記録
    クロックの少なくとも１周期分の幅を持つパルス状の信
    号でかつ開始位置をＴｗ／２ｎの時間単位で可変なｍ種
    類のパルス基準信号を生成するパルス基準信号生成手段
    と、 ｍ種類の前記遅延クロックのうちのいずれか１つと、ｍ
    種類の前記パルス基準信号のいずれか１つとを対応させ
    て、ｍ種類のパルスタイミング信号を生成するパルスタ
    イミング信号生成手段と、 ｍ種類の前記遅延クロックの遅延量及びｍ種類のパルス
    基準信号のタイミングを制御する遅延量制御手段と、 ｍ種類の前記パルスタイミング信号を用いて記録パルス
    を合成する記録パルス合成手段とを備え、 前記記録パルスにおけるｍ個所の所定のエッジ位置を可
    変にしたことを特徴とする情報記録装置。
32. 【請求項３２】 前記クロック遅延手段は、各々の入出
    力が直列に接続された複数のインバータ素子と、前記各
    インバータ素子の出力を選択する選択手段とを備えてお
    り、 前記遅延量制御手段により前記選択手段の出力選択を制
    御することで遅延クロックの遅延量を制御することを特
    徴とする請求項３０または３１に記載の情報記録装置。
33. 【請求項３３】 前記クロック遅延手段は、各々の入出
    力が直列に接続された複数のバッファ素子と、前記各バ
    ッファ素子の出力を選択する選択手段とを備えており、 前記遅延量制御手段により前記選択手段の出力選択を制
    御することで遅延クロックの遅延量を制御することを特
    徴とする請求項３０または３１に記載の情報記録装置。
34. 【請求項３４】 前記クロック遅延手段は電圧制御型遅
    延素子からなり、 前記電圧制御型遅延素子の制御電圧は前記遅延量制御手
    段により制御されることにより遅延クロックの遅延量を
    制御することを特徴とする請求項３０または３１に記載
    の情報記録装置。
35. 【請求項３５】 前記パルスタイミング信号生成手段は
    ｍ個のＤフリップフロップからなり、ｍ種類の遅延クロ
    ックが前記ｍ個のＤフリップフロップのクロック入力端
    子にそれぞれ接続され、ｍ種類のパルス基準信号が前記
    ＤフリップフロップのＤ入力端子にそれぞれ接続され、
    ｍ個の前記ＤフリップフロップのＱ出力端子よりｍ種類
    のパルスタイミング信号を取り出すことを特徴とする請
    求項３０または３１に記載の情報記録装置。
36. 【請求項３６】 前記クロック遅延手段の遅延量を測定
    する遅延量測定手段をさらに備えており、該遅延量測定
    手段による遅延量測定結果に基づいて前記遅延量制御手
    段がｍ種類の遅延クロックの遅延量を制御することを特
    徴とする請求項３０または３１に記載の情報記録装置。
37. 【請求項３７】 記録データに従い変調された記録パル
    スを用いてレーザパワーを制御しながら光ディスクへデ
    ータの記録を行う情報記録方法であって、 光ディスクへデータを記録する装置の温度を検出するス
    テップと、 検出した温度変化を判断するステップと、 温度変化の判断に基き、温度変化が所定以上であると判
    断された場合のみ記録パルスのエッジ位置の補正を行う
    ステップと、 エッジ位置を補正した記録パルスを用いてデータの記録
    を行うステップとからなることを特徴とする情報記録方
    法。
38. 【請求項３８】 記録データに従い変調された記録パル
    スを用いてレーザパワーを制御しながら光ディスクへデ
    ータの記録を行う情報記録方法であって、 光ディスクへデータを記録する装置の電源電圧を測定す
    るステップと、 測定した電源電圧の変化を判断するステップと、 電源電圧の変化の判断に基き、電源電圧変化が所定以上
    であると判断された場合のみ記録パルスのエッジ位置の
    補正を行うステップと、 エッジ位置を補正した記録パルスを用いてデータの記録
    を行うステップとからなることを特徴とする情報記録方
    法。