JP2000276884A - 不揮発性メモリの書き込み回路 - Google Patents
不揮発性メモリの書き込み回路Info
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- 230000000694 effects Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 238000013500 data storage Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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Abstract
(57)【要約】
【課題】 不揮発性メモリの書き込み時間を短縮する。
【解決手段】 フラッシュメモリ１の１ページの全内容
を書き換える場合、初期化プログラムの実行に伴いレジ
スタ１２に論理値「１」の指示信号ＰＡＧＥＷＲＴがセ
ットされる為、書き込み制御回路１０は論路値「０」の
指示信号ＰＡＧＥＷＲＴが供給されてフラッシュメモリ
１の書き込み動作を制御する。即ち、フラッシュメモリ
１における一連の書き換えシーケンスの中で、フラッシ
ュメモリ１のページバッファ５、６に対する既存データ
の出力動作を禁止でき、書き込み時間を短縮できる。特
に、フラッシュメモリ１は１セル当たりの書き込み時間
が数ｍｓｅｃと長い為、本発明の作用効果は顕著に現れ
る。
を書き換える場合、初期化プログラムの実行に伴いレジ
スタ１２に論理値「１」の指示信号ＰＡＧＥＷＲＴがセ
ットされる為、書き込み制御回路１０は論路値「０」の
指示信号ＰＡＧＥＷＲＴが供給されてフラッシュメモリ
１の書き込み動作を制御する。即ち、フラッシュメモリ
１における一連の書き換えシーケンスの中で、フラッシ
ュメモリ１のページバッファ５、６に対する既存データ
の出力動作を禁止でき、書き込み時間を短縮できる。特
に、フラッシュメモリ１は１セル当たりの書き込み時間
が数ｍｓｅｃと長い為、本発明の作用効果は顕著に現れ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、データの電気消去
及びデータの書き込み読み出しが可能な特性を有する不
揮発性メモリの書き込み回路に関する。
及びデータの書き込み読み出しが可能な特性を有する不
揮発性メモリの書き込み回路に関する。
【０００２】
【従来の技術】図３は不揮発性メモリの書き込み回路を
示すブロック図である。
示すブロック図である。
【０００３】図３において、フラッシュメモリ（１０
１）はデータの電気消去及びデータの書き込み読み出し
が可能な不揮発性の特性を有し、マイクロコンピュータ
のプログラムメモリ、データメモリ等に使用される。フ
ラッシュメモリ（１０１）は一定記憶容量の複数ブロッ
ク１〜ｎに分割され、各ブロック単位でデータ書き換え
動作を実行する構造である。例えば、フラッシュメモリ
（１０１）の１ブロックは１２８バイト（＝１ページ）
である。ページバッファ（１０２）はフラッシュメモリ
（１０２）の１ブロック分の記憶容量を有し、１バイト
に１対１に対応するフラグを有する。例えば、ページバ
ッファ（１０２）が１２８バイトの場合、内部フラグは
１２８個である。ページバッファ（１０２）は、フラッ
シュメモリ（１０１）の予め定められた１ブロックの内
容を書き換える際、新規データが格納されるものであ
る。この時、ページバッファ（１０２）における新規デ
ータ格納位置に対応するフラグは論理値「１」に変化す
る。ページバッファ（１０２）のフラグが論理値「１」
に変化すると、対応するバイトはその後は格納禁止状態
となる（外部のＰＲＯＭライタを使用する場合は、フラ
グの状態に関わらず書き換え可能である）。
１）はデータの電気消去及びデータの書き込み読み出し
が可能な不揮発性の特性を有し、マイクロコンピュータ
のプログラムメモリ、データメモリ等に使用される。フ
ラッシュメモリ（１０１）は一定記憶容量の複数ブロッ
ク１〜ｎに分割され、各ブロック単位でデータ書き換え
動作を実行する構造である。例えば、フラッシュメモリ
（１０１）の１ブロックは１２８バイト（＝１ページ）
である。ページバッファ（１０２）はフラッシュメモリ
（１０２）の１ブロック分の記憶容量を有し、１バイト
に１対１に対応するフラグを有する。例えば、ページバ
ッファ（１０２）が１２８バイトの場合、内部フラグは
１２８個である。ページバッファ（１０２）は、フラッ
シュメモリ（１０１）の予め定められた１ブロックの内
容を書き換える際、新規データが格納されるものであ
る。この時、ページバッファ（１０２）における新規デ
ータ格納位置に対応するフラグは論理値「１」に変化す
る。ページバッファ（１０２）のフラグが論理値「１」
に変化すると、対応するバイトはその後は格納禁止状態
となる（外部のＰＲＯＭライタを使用する場合は、フラ
グの状態に関わらず書き換え可能である）。
【０００４】使用者は、フラッシュメモリ（１０１）の
記憶内容を書き換える場合、１ブロック単位で全内容を
書き換えるか、又は、１ブロック単位で任意のバイトの
みを書き換えるか、の何れかを選択することになる。
記憶内容を書き換える場合、１ブロック単位で全内容を
書き換えるか、又は、１ブロック単位で任意のバイトの
みを書き換えるか、の何れかを選択することになる。
【０００５】即ち、１ブロック単位で全内容を書き換え
る場合、ページバッファ（１０２）の全バイトに対し外
部のＰＲＯＭライタ等から１２８バイトの新規データを
格納する（ステップ１）。ページバッファ（１０２）に
対しフラッシュメモリ（１０１）のｎブロックのうち書
き換えの対象である所定１ブロックの全内容を出力す
る。この時、ページバッファ（１０２）内部の全フラグ
は論理値「１」に変化済みの為、ページバッファ（１０
２）の内容は外部からの供給内容のまま変更されること
はない（ステップ２）。フラッシュメモリ（１０１）の
所定１ブロックの全内容を消去する（ステップ３）。フ
ラッシュメモリ（１０１）の所定１ブロックに対しペー
ジバッファ（１０２）の１２８バイト分の新規データを
書き込む（ステップ４）。という４個の処理ステップを
実行する必要がある。
る場合、ページバッファ（１０２）の全バイトに対し外
部のＰＲＯＭライタ等から１２８バイトの新規データを
格納する（ステップ１）。ページバッファ（１０２）に
対しフラッシュメモリ（１０１）のｎブロックのうち書
き換えの対象である所定１ブロックの全内容を出力す
る。この時、ページバッファ（１０２）内部の全フラグ
は論理値「１」に変化済みの為、ページバッファ（１０
２）の内容は外部からの供給内容のまま変更されること
はない（ステップ２）。フラッシュメモリ（１０１）の
所定１ブロックの全内容を消去する（ステップ３）。フ
ラッシュメモリ（１０１）の所定１ブロックに対しペー
ジバッファ（１０２）の１２８バイト分の新規データを
書き込む（ステップ４）。という４個の処理ステップを
実行する必要がある。
【０００６】一方、１ブロック単位で一部内容のみを書
き換える場合、ページバッファ（１０２）の書き換え対
象バイトに対し外部のＰＲＯＭライタ等から１〜１２７
バイトの新規データを格納する（ステップ１）。ページ
バッファ（１０２）に対しフラッシュメモリ（１０１）
のｎブロックのうち書き換えの対象である所定１ブロッ
クの全内容を出力する。この時、ページバッファ（１０
２）内部の書き換え対象バイトのフラグのみが論理値
「１」に変化する為、ページバッファ（１０２）内部の
書き換え対象外のバイトはフラッシュメモリ（１０１）
の所定１ブロックの出力と同一論理値となる（ステップ
２）。フラッシュメモリ（１０１）の所定１ブロックの
全内容を消去する（ステップ３）。フラッシュメモリ
（１０１）の所定１ブロックに対しページバッファ（１
０２）の１２８バイト分のデータを書き込む（ステップ
４）。という４個の処理ステップを実行する必要があ
る。
き換える場合、ページバッファ（１０２）の書き換え対
象バイトに対し外部のＰＲＯＭライタ等から１〜１２７
バイトの新規データを格納する（ステップ１）。ページ
バッファ（１０２）に対しフラッシュメモリ（１０１）
のｎブロックのうち書き換えの対象である所定１ブロッ
クの全内容を出力する。この時、ページバッファ（１０
２）内部の書き換え対象バイトのフラグのみが論理値
「１」に変化する為、ページバッファ（１０２）内部の
書き換え対象外のバイトはフラッシュメモリ（１０１）
の所定１ブロックの出力と同一論理値となる（ステップ
２）。フラッシュメモリ（１０１）の所定１ブロックの
全内容を消去する（ステップ３）。フラッシュメモリ
（１０１）の所定１ブロックに対しページバッファ（１
０２）の１２８バイト分のデータを書き込む（ステップ
４）。という４個の処理ステップを実行する必要があ
る。
【０００７】
【発明が解決しようとする課題】しかし、フラッシュメ
モリ（１０１）の所定１ブロックの全内容を書き換える
場合、ページバッファ（１０２）に対するフラッシュメ
モリ（１０１）の所定１ブロックの内容出力動作が不要
であるにも関わらず実行しなければならない為、フラッ
シュメモリ（１０１）の書き換え時間短縮の障害となっ
ていた。
モリ（１０１）の所定１ブロックの全内容を書き換える
場合、ページバッファ（１０２）に対するフラッシュメ
モリ（１０１）の所定１ブロックの内容出力動作が不要
であるにも関わらず実行しなければならない為、フラッ
シュメモリ（１０１）の書き換え時間短縮の障害となっ
ていた。
【０００８】そこで、本発明は、不揮発性メモリを構成
する１ブロックの全内容を書き換えるのか一部内容を書
き換えるのかに応じて、書き換えシーケンスを制御する
不揮発性メモリの書き込み回路を提供することを目的と
する。
する１ブロックの全内容を書き換えるのか一部内容を書
き換えるのかに応じて、書き換えシーケンスを制御する
不揮発性メモリの書き込み回路を提供することを目的と
する。
【０００９】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に創作されたものであり、データの電気消去
及びデータの書き込み読み出しが可能な特性を有し、一
定記憶容量の複数ブロックから成る不揮発性メモリと、
前記不揮発性メモリを構成する１ブロック分の格納容量
を有し、所定１ブロック中で書き換えを必要とするデー
タを格納するバッファ回路と、前記不揮発性メモリにお
ける所定１ブロックの全データ書き換え又は所定ブロッ
クの一部データ書き換えを指示する指示データに応じ
て、前記不揮発性メモリの所定ブロックに対する書き込
みシーケンスを制御する制御回路と、マイクロコンピュ
ータの為の初期化プログラムを実行することにより前記
指示データが前記制御回路に対し出力可能状態にセット
される保持回路と、を備えたことを特徴とする。
解決する為に創作されたものであり、データの電気消去
及びデータの書き込み読み出しが可能な特性を有し、一
定記憶容量の複数ブロックから成る不揮発性メモリと、
前記不揮発性メモリを構成する１ブロック分の格納容量
を有し、所定１ブロック中で書き換えを必要とするデー
タを格納するバッファ回路と、前記不揮発性メモリにお
ける所定１ブロックの全データ書き換え又は所定ブロッ
クの一部データ書き換えを指示する指示データに応じ
て、前記不揮発性メモリの所定ブロックに対する書き込
みシーケンスを制御する制御回路と、マイクロコンピュ
ータの為の初期化プログラムを実行することにより前記
指示データが前記制御回路に対し出力可能状態にセット
される保持回路と、を備えたことを特徴とする。
【００１０】また、前記指示データが前記所定１ブロッ
クの一部データの書き換えを指示する値である時、前記
制御回路は、前記バッファ回路に対し書き換えが必要な
新規データの書き込み、前記所定１ブロックから前記バ
ッファ回路に対し書き換えが不要な既存データの書き込
み、前記所定１ブロックの全データ消去、前記バッファ
回路から前記所定１ブロックに対し新規及び既存データ
の書き込み、の書き込みシーケンスを実行させることを
特徴とする。
クの一部データの書き換えを指示する値である時、前記
制御回路は、前記バッファ回路に対し書き換えが必要な
新規データの書き込み、前記所定１ブロックから前記バ
ッファ回路に対し書き換えが不要な既存データの書き込
み、前記所定１ブロックの全データ消去、前記バッファ
回路から前記所定１ブロックに対し新規及び既存データ
の書き込み、の書き込みシーケンスを実行させることを
特徴とする。
【００１１】また、前記指示データが前記所定１ブロッ
クの全データの書き換えを指示する値である時、前記制
御回路は、前記バッファ回路に対し新規な全データの書
き込み、前記所定１ブロックの全データ消去、前記バッ
ファ回路から前記所定１ブロックに対し新規な全データ
の書き込み、の書き込みシーケンスを実行させることを
特徴とする。
クの全データの書き換えを指示する値である時、前記制
御回路は、前記バッファ回路に対し新規な全データの書
き込み、前記所定１ブロックの全データ消去、前記バッ
ファ回路から前記所定１ブロックに対し新規な全データ
の書き込み、の書き込みシーケンスを実行させることを
特徴とする。
【００１２】また、前記指示データが前記所定１ブロッ
クの全データの書き換えを指示する値である時、前記制
御回路は、前記所定１ブロックから前記バッファ回路に
対する既存データの書き込みを省略させることを特徴と
する。
クの全データの書き換えを指示する値である時、前記制
御回路は、前記所定１ブロックから前記バッファ回路に
対する既存データの書き込みを省略させることを特徴と
する。
【００１３】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。
的に説明する。
【００１４】図１は本発明の不揮発性メモリの書き込み
回路を示すブロック図である。
回路を示すブロック図である。
【００１５】図１において、フラッシュメモリ（１）
は、データを特定ブロック単位で電気消去でき且つデー
タを繰り返し書き込み及び読み出しできる不揮発性の特
性を有し、各々第１記憶領域（１ａ：LEFT ARRAY）及
び第２記憶領域（１ｂ：RIGHTARRAY）に均等分割され
る。フラッシュメモリ（１）にはマイクロコンピュータ
を各種論理演算動作させる為のプログラムデータ、テー
ブルデータ等が記憶される。フラッシュメモリ（１）の
第１及び第２記憶領域（１ａ）（１ｂ）は、例えば全記
憶容量が各々６４Ｋバイト（１ワード＝８ビットを表す
単位）で構成され、６４バイト単位の偶数ブロックＥＶ
ＥＮと奇数ブロックＯＤＤを交互に繰り返すものである
（偶数ブロックＥＶＥＮは０，２，４…番目、奇数ブロ
ックＯＤＤは１，３，５…番目を表す）。
は、データを特定ブロック単位で電気消去でき且つデー
タを繰り返し書き込み及び読み出しできる不揮発性の特
性を有し、各々第１記憶領域（１ａ：LEFT ARRAY）及
び第２記憶領域（１ｂ：RIGHTARRAY）に均等分割され
る。フラッシュメモリ（１）にはマイクロコンピュータ
を各種論理演算動作させる為のプログラムデータ、テー
ブルデータ等が記憶される。フラッシュメモリ（１）の
第１及び第２記憶領域（１ａ）（１ｂ）は、例えば全記
憶容量が各々６４Ｋバイト（１ワード＝８ビットを表す
単位）で構成され、６４バイト単位の偶数ブロックＥＶ
ＥＮと奇数ブロックＯＤＤを交互に繰り返すものである
（偶数ブロックＥＶＥＮは０，２，４…番目、奇数ブロ
ックＯＤＤは１，３，５…番目を表す）。
【００１６】ローデコーダ（２）は、フラッシュメモリ
（１）を構成する第１又は第２記憶領域（１ａ）（１
ｂ）の何れか一方を選択し、選択された側の記憶領域か
ら６４バイト単位の偶数ブロック又は奇数ブロックを選
択するものである。第１カラムデコーダ（３）は、第１
記憶領域（１ａ）内で指定された６４バイト単位の偶数
又は奇数の１ブロック中の所定１バイトのみを選択する
ものである。第２カラムデコーダ（４）は、第２記憶領
域（１ｂ）内で指定された６４バイト単位の偶数又は奇
数の１ブロック中の所定１バイトのみを選択するもので
ある。
（１）を構成する第１又は第２記憶領域（１ａ）（１
ｂ）の何れか一方を選択し、選択された側の記憶領域か
ら６４バイト単位の偶数ブロック又は奇数ブロックを選
択するものである。第１カラムデコーダ（３）は、第１
記憶領域（１ａ）内で指定された６４バイト単位の偶数
又は奇数の１ブロック中の所定１バイトのみを選択する
ものである。第２カラムデコーダ（４）は、第２記憶領
域（１ｂ）内で指定された６４バイト単位の偶数又は奇
数の１ブロック中の所定１バイトのみを選択するもので
ある。
【００１７】ページバッファ（５）（６）は、各々６４
バイトの格納容量を有し、即ち、第１及び第２記憶領域
（１ａ）（１ｂ）を構成する偶数及び奇数ブロックと同
一記憶容量を有する。ページバッファ（５）（６）は６
４バイトの格納位置に１対１に対応する６４個のフラグ
（図示せず）を有する。６４個のフラグが論理値「０」
に設定された状態のページバッファ（５）（６）に対し
新規データを格納すると、新規データ格納位置に１対１
に対応するフラグは論理値「１」に変化する。フラグが
論理値「１」に変化するのに従い、ページバッファ
（５）（６）のデータ格納済みバイトはその後の格納動
作を禁止された状態となる（外部のＰＲＯＭライタを使
用する場合は、フラグの状態に関わらず書き換え可能で
ある）。センスアンプ（７）は、カラムデコーダ（３）
（４）から選択出力される１バイトデータを電流増幅す
るものである。ＩＯブロック（８）は、データＤ７〜Ｄ
０を入出力するものである。
バイトの格納容量を有し、即ち、第１及び第２記憶領域
（１ａ）（１ｂ）を構成する偶数及び奇数ブロックと同
一記憶容量を有する。ページバッファ（５）（６）は６
４バイトの格納位置に１対１に対応する６４個のフラグ
（図示せず）を有する。６４個のフラグが論理値「０」
に設定された状態のページバッファ（５）（６）に対し
新規データを格納すると、新規データ格納位置に１対１
に対応するフラグは論理値「１」に変化する。フラグが
論理値「１」に変化するのに従い、ページバッファ
（５）（６）のデータ格納済みバイトはその後の格納動
作を禁止された状態となる（外部のＰＲＯＭライタを使
用する場合は、フラグの状態に関わらず書き換え可能で
ある）。センスアンプ（７）は、カラムデコーダ（３）
（４）から選択出力される１バイトデータを電流増幅す
るものである。ＩＯブロック（８）は、データＤ７〜Ｄ
０を入出力するものである。
【００１８】マイクロコンピュータ（９）は供給された
プログラム命令の解読結果に従い各種論理演算動作を実
行するものであり、特に、マイクロコンピュータ（９）
は、電源の投入に伴い初期化プログラムが実行される
と、フラッシュメモリ（１）を構成する第１又は第２記
憶領域（１ａ）（１ｂ）の選択された側の記憶領域の内
容に関し、所定１ページの全内容を書き換えるか、所定
１ページの任意バイトのみを書き換えるかを指示する指
示信号ＰＡＧＥＷＲＴをＣＰＵで形成し、レジスタ（１
２）にセットする。例えば、所定１ページの全内容を書
き換える仕様の場合は指示信号ＰＡＧＥＷＲＴを論理値
「１」とし、所定１ページの任意バイトのみを書き換え
る仕様の場合は指示信号ＰＡＧＥＷＲＴを論理値「０」
とする様に、マイクロコンピュータ（９）の初期化プロ
グラム命令が予め決定される。
プログラム命令の解読結果に従い各種論理演算動作を実
行するものであり、特に、マイクロコンピュータ（９）
は、電源の投入に伴い初期化プログラムが実行される
と、フラッシュメモリ（１）を構成する第１又は第２記
憶領域（１ａ）（１ｂ）の選択された側の記憶領域の内
容に関し、所定１ページの全内容を書き換えるか、所定
１ページの任意バイトのみを書き換えるかを指示する指
示信号ＰＡＧＥＷＲＴをＣＰＵで形成し、レジスタ（１
２）にセットする。例えば、所定１ページの全内容を書
き換える仕様の場合は指示信号ＰＡＧＥＷＲＴを論理値
「１」とし、所定１ページの任意バイトのみを書き換え
る仕様の場合は指示信号ＰＡＧＥＷＲＴを論理値「０」
とする様に、マイクロコンピュータ（９）の初期化プロ
グラム命令が予め決定される。
【００１９】書き込み制御回路（１０）は、フラッシュ
メモリ（１）の書き込み方法を指示する指示信号ＰＡＧ
ＥＷＲＴに従い、５個の信号ＢＬＣ、ＤＯＬＯＷＸ、Ｒ
ＥＣＡＬＬ、ＥＲＡＳＥ、ＰＲＯＧを出力する。図２は
フラッシュメモリ（１）に対する一連の書き込み処理を
実行する際の書き込み制御回路（１０）の信号出力状態
を表す論理図である。
メモリ（１）の書き込み方法を指示する指示信号ＰＡＧ
ＥＷＲＴに従い、５個の信号ＢＬＣ、ＤＯＬＯＷＸ、Ｒ
ＥＣＡＬＬ、ＥＲＡＳＥ、ＰＲＯＧを出力する。図２は
フラッシュメモリ（１）に対する一連の書き込み処理を
実行する際の書き込み制御回路（１０）の信号出力状態
を表す論理図である。
【００２０】１６ビットのアドレスデータＡ１５〜Ａ０
は、フラッシュメモリ（１）及びページバッファ（５）
（６）をアドレス指定する為のデータである。第１記憶
領域（１ａ）は、２５６個の偶数ブロックＥＶＥＮ及び
２５６個の奇数ブロックＯＤＤを交互に配置した合計５
１２ブロックから成る。第２記憶領域（１ｂ）も同様に
５１２ブロックから成る。即ち、ローデコーダ（２）
は、アドレスデータＡ１５〜Ａ８が供給されることによ
り第１及び第２記憶領域（５）（６）間で相対応する１
対の偶数ブロック及び１対の奇数ブロックの合計４ブロ
ックを選択し、アドレスデータＡ６が供給されることに
より１対の偶数ブロック又は１対の奇数ブロックの何れ
か一方を選択する。カラムデコーダ（３）（４）は、ア
ドレスデータＡ５〜Ａ０が供給されることによりローデ
コーダ（２）で選択済みの第１及び第２記憶領域（１
ａ）（１ｂ）における各１ブロック内の所定１バイトを
選択する。但し、カラムデコーダ（３）（４）は、第１
又は第２記憶領域（３）（４）の何れか一方を選択する
為のアドレスデータＡ７も供給される為、アドレスデー
タＡ７が論理値「０」の時は第１記憶領域（１ａ）の所
定１バイトを選択出力し、アドレスデータＡ７が論理値
「１」の時は第２記憶領域（１ｂ）の所定１バイトを選
択出力する。
は、フラッシュメモリ（１）及びページバッファ（５）
（６）をアドレス指定する為のデータである。第１記憶
領域（１ａ）は、２５６個の偶数ブロックＥＶＥＮ及び
２５６個の奇数ブロックＯＤＤを交互に配置した合計５
１２ブロックから成る。第２記憶領域（１ｂ）も同様に
５１２ブロックから成る。即ち、ローデコーダ（２）
は、アドレスデータＡ１５〜Ａ８が供給されることによ
り第１及び第２記憶領域（５）（６）間で相対応する１
対の偶数ブロック及び１対の奇数ブロックの合計４ブロ
ックを選択し、アドレスデータＡ６が供給されることに
より１対の偶数ブロック又は１対の奇数ブロックの何れ
か一方を選択する。カラムデコーダ（３）（４）は、ア
ドレスデータＡ５〜Ａ０が供給されることによりローデ
コーダ（２）で選択済みの第１及び第２記憶領域（１
ａ）（１ｂ）における各１ブロック内の所定１バイトを
選択する。但し、カラムデコーダ（３）（４）は、第１
又は第２記憶領域（３）（４）の何れか一方を選択する
為のアドレスデータＡ７も供給される為、アドレスデー
タＡ７が論理値「０」の時は第１記憶領域（１ａ）の所
定１バイトを選択出力し、アドレスデータＡ７が論理値
「１」の時は第２記憶領域（１ｂ）の所定１バイトを選
択出力する。
【００２１】ページバッファ（５）（６）は、第１又は
第２記憶領域（１ａ）（１ｂ）の何れの内容を書き換え
るかに応じて格納順序が異なる。即ち、第１記憶領域
（１ａ）の内容を書き換える場合はページバッファ
（５）（６）の順番で新規データを書き込み、第２記憶
領域（１ｂ）の内容を書き換える場合はページバッファ
（６）（５）の順番で新規データを書き込む。従って、
２個のページバッファ（５）（６）は、１２８バイトの
格納容量を有する１個のページバッファとして見立てる
必要がある為にアドレスデータＡ６〜Ａ０が供給され、
ページバッファ（５）（６）の格納順序を決定する為に
アドレスデータＡ７が供給される。
第２記憶領域（１ａ）（１ｂ）の何れの内容を書き換え
るかに応じて格納順序が異なる。即ち、第１記憶領域
（１ａ）の内容を書き換える場合はページバッファ
（５）（６）の順番で新規データを書き込み、第２記憶
領域（１ｂ）の内容を書き換える場合はページバッファ
（６）（５）の順番で新規データを書き込む。従って、
２個のページバッファ（５）（６）は、１２８バイトの
格納容量を有する１個のページバッファとして見立てる
必要がある為にアドレスデータＡ６〜Ａ０が供給され、
ページバッファ（５）（６）の格納順序を決定する為に
アドレスデータＡ７が供給される。
【００２２】フラッシュメモリ（１）の所定１ページの
全内容を書き換える仕様の場合の動作を説明する。例え
ば、第２記憶領域（１ｂ）内の隣接する１対の偶数及び
奇数ブロック（斜線）の全内容を書き換える場合とす
る。この場合、初期化プログラム命令の解読結果に従
い、レジスタ（１２）に対し論理値「１」の指示信号が
セットされる為、書き込み制御回路（１０）に対し論理
値「１」の指示信号ＰＡＧＥＷＲＴが供給され、書き込
み制御回路（１０）の５出力信号の論理値に従い、フラ
ッシュメモリ（１）の書き込みが制御される。先ず、信
号ＢＬＣが「Ｈ」（論理値「１」）に変化し、ページバ
ッファ（６）（５）に対しページバッファ（６）（５）
の順番で１２８バイトの新規データが格納される。次
に、信号ＤＯＬＯＷＸ、ＲＥＣＡＬＬが「Ｈ」に変化す
る。この時、指示信号ＰＡＧＥＷＲＴが「Ｈ」である
為、ページバッファ（５）（６）に対する第２記憶領域
（１ｂ）内のデータ読み出し動作が禁止される。詳しく
は、ページバッファ（５）（６）に対する第２記憶領域
（１ｂ）内のデータ読み出し動作の開始検出に伴い、直
ちにこの動作が禁止される。これにより、ページバッフ
ァ（５）（６）に対するフラッシュメモリ（１）の無駄
な読み出し時間を省略できる。次に、信号ＤＯＬＯＷ
Ｘ、ＥＲＡＳＥが「Ｈ」に変化し、第２記憶領域（１
ｂ）内における前記１対の偶数及び奇数ブロックの全内
容が消去される。次に、信号ＤＯＬＯＷＸ、ＰＲＯＧが
「Ｈ」に変化し、第２記憶領域（１ｂ）の前記偶数ブロ
ックＥＶＥＮ（斜線）に対しページバッファ（６）に格
納された６４バイト分の新規データが書き込まれる。次
に、信号ＲＥＣＡＬＬのみが「Ｈ」に変化し、ページバ
ッファ（５）に格納された６４バイト分の新規データが
ＩＯバス（１１）、センスアンプ（７）、ＩＯブロック
（８）、ＩＯバス（１１）を通ってページバッファ
（６）に格納される。次に、信号ＰＲＯＧのみが「Ｈ」
に変化し、第２記憶領域（１ｂ）の前記奇数ブロックＯ
ＤＤ（斜線）に対しページバッファ（６）に格納された
別の６４バイト分の新規データが書き込まれる。以上よ
り、第２記憶領域（１ｂ）に対する１ページ分の全デー
タ書き込み動作が終了する。
全内容を書き換える仕様の場合の動作を説明する。例え
ば、第２記憶領域（１ｂ）内の隣接する１対の偶数及び
奇数ブロック（斜線）の全内容を書き換える場合とす
る。この場合、初期化プログラム命令の解読結果に従
い、レジスタ（１２）に対し論理値「１」の指示信号が
セットされる為、書き込み制御回路（１０）に対し論理
値「１」の指示信号ＰＡＧＥＷＲＴが供給され、書き込
み制御回路（１０）の５出力信号の論理値に従い、フラ
ッシュメモリ（１）の書き込みが制御される。先ず、信
号ＢＬＣが「Ｈ」（論理値「１」）に変化し、ページバ
ッファ（６）（５）に対しページバッファ（６）（５）
の順番で１２８バイトの新規データが格納される。次
に、信号ＤＯＬＯＷＸ、ＲＥＣＡＬＬが「Ｈ」に変化す
る。この時、指示信号ＰＡＧＥＷＲＴが「Ｈ」である
為、ページバッファ（５）（６）に対する第２記憶領域
（１ｂ）内のデータ読み出し動作が禁止される。詳しく
は、ページバッファ（５）（６）に対する第２記憶領域
（１ｂ）内のデータ読み出し動作の開始検出に伴い、直
ちにこの動作が禁止される。これにより、ページバッフ
ァ（５）（６）に対するフラッシュメモリ（１）の無駄
な読み出し時間を省略できる。次に、信号ＤＯＬＯＷ
Ｘ、ＥＲＡＳＥが「Ｈ」に変化し、第２記憶領域（１
ｂ）内における前記１対の偶数及び奇数ブロックの全内
容が消去される。次に、信号ＤＯＬＯＷＸ、ＰＲＯＧが
「Ｈ」に変化し、第２記憶領域（１ｂ）の前記偶数ブロ
ックＥＶＥＮ（斜線）に対しページバッファ（６）に格
納された６４バイト分の新規データが書き込まれる。次
に、信号ＲＥＣＡＬＬのみが「Ｈ」に変化し、ページバ
ッファ（５）に格納された６４バイト分の新規データが
ＩＯバス（１１）、センスアンプ（７）、ＩＯブロック
（８）、ＩＯバス（１１）を通ってページバッファ
（６）に格納される。次に、信号ＰＲＯＧのみが「Ｈ」
に変化し、第２記憶領域（１ｂ）の前記奇数ブロックＯ
ＤＤ（斜線）に対しページバッファ（６）に格納された
別の６４バイト分の新規データが書き込まれる。以上よ
り、第２記憶領域（１ｂ）に対する１ページ分の全デー
タ書き込み動作が終了する。
【００２３】次いで、フラッシュメモリ（１）における
所定１ページの任意バイトのみを書き換える仕様の場合
の動作を説明する。例えば、第１記憶領域（１ａ）内の
隣接する１対の偶数及び奇数ブロック（斜線）の任意バ
イトのみを書き換える場合とする。この場合、初期化プ
ログラム命令の解読結果に従い、レジスタ（１２）に論
理値「０」がセットされる為、書き込み制御回路（１
０）に対し論理値「０」の指示信号ＰＡＧＥＷＲＴが供
給され、書き込み制御回路（１０）の５出力信号の論理
値に従い、フラッシュメモリ（１）の書き込みが制御さ
れる。先ず、信号ＢＬＣが「Ｈ」（論理値「１」）に変
化し、ページバッファ（５）（６）に対しページバッフ
ァ（５）（６）の順番でアドレスデータＡ６〜Ａ０での
指定位置のみ新規データが格納される。次に、信号ＤＯ
ＬＯＷＸ、ＲＥＣＡＬＬが「Ｈ」に変化する。この時、
指示信号ＰＡＧＥＷＲＴが「Ｌ」（論理値「０」）であ
る為、ページバッファ（５）（６）に対する第１記憶領
域（１ａ）内の前記偶数及び奇数ブロックのデータ読み
出し動作が実行される。詳しくは、ページバッファ
（５）に対し第１記憶領域（１ａ）内の前記偶数ブロッ
クＥＶＥＮの内容が出力され、ページバッファ（６）に
対し第１記憶領域（１ａ）内の前記奇数ブロックＯＤＤ
の内容が出力される。ページバッファ（５）（６）の新
規データ格納位置以外のバイトフラグは論理値「０」で
ある為、残りのバイトには第１記憶領域（１ａ）の前記
偶数及び奇数ブロックの既存データが格納される。次
に、信号ＤＯＬＯＷＸ、ＥＲＡＳＥが「Ｈ」に変化し、
第１記憶領域（１ａ）内における前記１対の偶数及び奇
数ブロックの全内容が消去される。次に、信号ＤＯＬＯ
ＷＸ、ＰＲＯＧが「Ｈ」に変化し、第１記憶領域（１
ａ）の前記偶数ブロックＥＶＥＮ（斜線）に対しページ
バッファ（５）に格納された６４バイト分の新規及び既
存データが書き込まれる。次に、信号ＲＥＣＡＬＬのみ
が「Ｈ」に変化し、ページバッファ（６）に格納された
６４バイト分の新規及び既存データがＩＯバス（１
１）、センスアンプ（７）、ＩＯブロック（８）、ＩＯ
バス（１１）を通ってページバッファ（５）に格納され
る。次に、信号ＰＲＯＧのみが「Ｈ」に変化し、第１記
憶領域（１ａ）の前記奇数ブロックＯＤＤ（斜線）に対
しページバッファ（５）に格納された別の６４バイト分
の新規及び既存データが書き込まれる。以上より、第１
記憶領域（１ａ）に対する１ページ分のデータ書き込み
動作が終了する。
所定１ページの任意バイトのみを書き換える仕様の場合
の動作を説明する。例えば、第１記憶領域（１ａ）内の
隣接する１対の偶数及び奇数ブロック（斜線）の任意バ
イトのみを書き換える場合とする。この場合、初期化プ
ログラム命令の解読結果に従い、レジスタ（１２）に論
理値「０」がセットされる為、書き込み制御回路（１
０）に対し論理値「０」の指示信号ＰＡＧＥＷＲＴが供
給され、書き込み制御回路（１０）の５出力信号の論理
値に従い、フラッシュメモリ（１）の書き込みが制御さ
れる。先ず、信号ＢＬＣが「Ｈ」（論理値「１」）に変
化し、ページバッファ（５）（６）に対しページバッフ
ァ（５）（６）の順番でアドレスデータＡ６〜Ａ０での
指定位置のみ新規データが格納される。次に、信号ＤＯ
ＬＯＷＸ、ＲＥＣＡＬＬが「Ｈ」に変化する。この時、
指示信号ＰＡＧＥＷＲＴが「Ｌ」（論理値「０」）であ
る為、ページバッファ（５）（６）に対する第１記憶領
域（１ａ）内の前記偶数及び奇数ブロックのデータ読み
出し動作が実行される。詳しくは、ページバッファ
（５）に対し第１記憶領域（１ａ）内の前記偶数ブロッ
クＥＶＥＮの内容が出力され、ページバッファ（６）に
対し第１記憶領域（１ａ）内の前記奇数ブロックＯＤＤ
の内容が出力される。ページバッファ（５）（６）の新
規データ格納位置以外のバイトフラグは論理値「０」で
ある為、残りのバイトには第１記憶領域（１ａ）の前記
偶数及び奇数ブロックの既存データが格納される。次
に、信号ＤＯＬＯＷＸ、ＥＲＡＳＥが「Ｈ」に変化し、
第１記憶領域（１ａ）内における前記１対の偶数及び奇
数ブロックの全内容が消去される。次に、信号ＤＯＬＯ
ＷＸ、ＰＲＯＧが「Ｈ」に変化し、第１記憶領域（１
ａ）の前記偶数ブロックＥＶＥＮ（斜線）に対しページ
バッファ（５）に格納された６４バイト分の新規及び既
存データが書き込まれる。次に、信号ＲＥＣＡＬＬのみ
が「Ｈ」に変化し、ページバッファ（６）に格納された
６４バイト分の新規及び既存データがＩＯバス（１
１）、センスアンプ（７）、ＩＯブロック（８）、ＩＯ
バス（１１）を通ってページバッファ（５）に格納され
る。次に、信号ＰＲＯＧのみが「Ｈ」に変化し、第１記
憶領域（１ａ）の前記奇数ブロックＯＤＤ（斜線）に対
しページバッファ（５）に格納された別の６４バイト分
の新規及び既存データが書き込まれる。以上より、第１
記憶領域（１ａ）に対する１ページ分のデータ書き込み
動作が終了する。
【００２４】本発明の実施の形態によれば、フラッシュ
メモリ（１）の１ページの全内容を書き換える場合、マ
イクロコンピュータ（９）の初期化プログラムの実行に
伴いレジスタ（１２）に論理値「１」をセットすること
により、フラッシュメモリ（１）のページバッファ
（５）（６）に対するデータ出力動作を禁止でき、書き
込み時間を短縮できる作用効果を奏する。特に、フラッ
シュメモリ（１）は１セル当たりの書き込み時間が数ｍ
ｓｅｃと長い為、本発明の作用効果は顕著に現れる。
メモリ（１）の１ページの全内容を書き換える場合、マ
イクロコンピュータ（９）の初期化プログラムの実行に
伴いレジスタ（１２）に論理値「１」をセットすること
により、フラッシュメモリ（１）のページバッファ
（５）（６）に対するデータ出力動作を禁止でき、書き
込み時間を短縮できる作用効果を奏する。特に、フラッ
シュメモリ（１）は１セル当たりの書き込み時間が数ｍ
ｓｅｃと長い為、本発明の作用効果は顕著に現れる。
【００２５】
【発明の効果】本発明によれば、不揮発性メモリの特定
ブロックの全内容を書き換える場合、マイクロコンピュ
ータの初期化プログラムの実行に伴い保持回路に予め定
められた何れか一方の論理値の指示データを格納するこ
とにより、不揮発性メモリのバッファ回路に対するデー
タ出力動作を禁止でき、書き込み時間を短縮できる利点
が得られる。特に、不揮発性メモリは１セル当たりの書
き込み時間が数ｍｓｅｃと長い為、本発明の作用効果は
顕著に現れる。
ブロックの全内容を書き換える場合、マイクロコンピュ
ータの初期化プログラムの実行に伴い保持回路に予め定
められた何れか一方の論理値の指示データを格納するこ
とにより、不揮発性メモリのバッファ回路に対するデー
タ出力動作を禁止でき、書き込み時間を短縮できる利点
が得られる。特に、不揮発性メモリは１セル当たりの書
き込み時間が数ｍｓｅｃと長い為、本発明の作用効果は
顕著に現れる。
【図１】本発明の不揮発性メモリの書き込み回路を示す
ブロック図である。
ブロック図である。
【図２】書き込み制御回路の信号出力状態を表す論理図
である。
である。
【図３】従来回路を示すブロック図である。
（１） フラッシュメモリ （１ａ） 第１記憶領域 （１ｂ） 第２記憶領域 （５）（６） ページバッファ （９） マイクロコンピュータ （１０） 書き込み制御回路 （１２） レジスタ
Claims (4)
- 【請求項１】 データの電気消去及びデータの書き込み
読み出しが可能な特性を有し、一定記憶容量の複数ブロ
ックから成る不揮発性メモリと、 前記不揮発性メモリを構成する１ブロック分の格納容量
を有し、所定１ブロック中で書き換えを必要とするデー
タを格納するバッファ回路と、 前記不揮発性メモリにおける所定１ブロックの全データ
書き換え又は所定ブロックの一部データ書き換えを指示
する指示データに応じて、前記不揮発性メモリの所定ブ
ロックに対する書き込みシーケンスを制御する制御回路
と、 マイクロコンピュータの為の初期化プログラムを実行す
ることにより前記指示データが前記制御回路に対し出力
可能状態にセットされる保持回路と、 を備えたことを特徴とする不揮発性メモリの書き込み回
路。 - 【請求項２】 前記指示データが前記所定１ブロックの
一部データの書き換えを指示する値である時、前記制御
回路は、前記バッファ回路に対し書き換えが必要な新規
データの書き込み、前記所定１ブロックから前記バッフ
ァ回路に対し書き換えが不要な既存データの書き込み、
前記所定１ブロックの全データ消去、前記バッファ回路
から前記所定１ブロックに対し新規及び既存データの書
き込み、の書き込みシーケンスを実行させることを特徴
とする請求項１記載の不揮発性メモリの書き込み回路。 - 【請求項３】 前記指示データが前記所定１ブロックの
全データの書き換えを指示する値である時、前記制御回
路は、前記バッファ回路に対し新規な全データの書き込
み、前記所定１ブロックの全データ消去、前記バッファ
回路から前記所定１ブロックに対し新規な全データの書
き込み、の書き込みシーケンスを実行させることを特徴
とする請求項１記載の不揮発性メモリの書き込み回路。 - 【請求項４】 前記指示データが前記所定１ブロックの
全データの書き換えを指示する値である時、前記制御回
路は、前記所定１ブロックから前記バッファ回路に対す
る既存データの書き込みを省略させることを特徴とする
請求項２記載の不揮発性メモリの書き込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8179299A JP2000276884A (ja) | 1999-03-25 | 1999-03-25 | 不揮発性メモリの書き込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8179299A JP2000276884A (ja) | 1999-03-25 | 1999-03-25 | 不揮発性メモリの書き込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000276884A true JP2000276884A (ja) | 2000-10-06 |
Family
ID=13756350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8179299A Pending JP2000276884A (ja) | 1999-03-25 | 1999-03-25 | 不揮発性メモリの書き込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000276884A (ja) |
-
1999
- 1999-03-25 JP JP8179299A patent/JP2000276884A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060208 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080513 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080708 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080909 |