JP2000277742A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JP2000277742A JP2000277742A JP8258299A JP8258299A JP2000277742A JP 2000277742 A JP2000277742 A JP 2000277742A JP 8258299 A JP8258299 A JP 8258299A JP 8258299 A JP8258299 A JP 8258299A JP 2000277742 A JP2000277742 A JP 2000277742A
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Links
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- 239000010408 film Substances 0.000 claims abstract description 40
- 230000003746 surface roughness Effects 0.000 claims abstract description 35
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 230000007423 decrease Effects 0.000 abstract description 8
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- 238000010586 diagram Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 2
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 薄膜トランジスタにおいて、半導体膜とゲー
ト絶縁膜との界面に存在する表面粗さによる、キャリア
伝導阻害・オン電流低下を、抑制することを目的とす
る。 【解決手段】 表面粗さの突起部の高さHが、 H < 5 nm
を満たすようにすることで、オン電流の低下を抑制で
きる。必要なオン電流の表面粗さが無いときのオン電流
に対する比をr(%)とするとき、150 x ( H ^ (-0.323) )
> r を満たすようにすることで、オン電流の低下を、
所望の値に抑制できる。
ト絶縁膜との界面に存在する表面粗さによる、キャリア
伝導阻害・オン電流低下を、抑制することを目的とす
る。 【解決手段】 表面粗さの突起部の高さHが、 H < 5 nm
を満たすようにすることで、オン電流の低下を抑制で
きる。必要なオン電流の表面粗さが無いときのオン電流
に対する比をr(%)とするとき、150 x ( H ^ (-0.323) )
> r を満たすようにすることで、オン電流の低下を、
所望の値に抑制できる。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジス
タ、特に、半導体膜とゲート電極とを備え、半導体膜と
ゲート電極との間にゲート絶縁膜を備えた、薄膜トラン
ジスタに関する。
タ、特に、半導体膜とゲート電極とを備え、半導体膜と
ゲート電極との間にゲート絶縁膜を備えた、薄膜トラン
ジスタに関する。
【０００２】
【背景技術】近年、液晶ディスプレイやエレクトロルミ
ネッセンスディスプレイに代表される軽量・薄型の表示
装置、あるいは、スキャナやデテクターやその他の装置
を実現する手段として、薄膜トランジスタは、広く用い
られている。
ネッセンスディスプレイに代表される軽量・薄型の表示
装置、あるいは、スキャナやデテクターやその他の装置
を実現する手段として、薄膜トランジスタは、広く用い
られている。
【０００３】図１に、薄膜トランジスタの構造を示す。
基板1上に半導体膜2が形成され、その上にゲート絶縁膜
3が形成され、その上にゲート電極4が形成される。層間
絶縁膜5が形成された後、ソース電極6およびドレイン電
極7が形成されて、完成する。その詳しいデバイス構造
やプロセス条件は、S. Inoue, et al, Asia Display95,
p339を参照のこと。
基板1上に半導体膜2が形成され、その上にゲート絶縁膜
3が形成され、その上にゲート電極4が形成される。層間
絶縁膜5が形成された後、ソース電極6およびドレイン電
極7が形成されて、完成する。その詳しいデバイス構造
やプロセス条件は、S. Inoue, et al, Asia Display95,
p339を参照のこと。
【０００４】薄膜トランジスタにおいては、半導体膜2
は、LPCVD・PECVD・スパッタ等、何らかの方法で基板上に
堆積させて形成するため、その表面に表面粗さ8が存在
するのは避けられない。特に、レーザー照射により半導
体膜2の結晶化を行うと、必ずと言ってよいほど、表面
粗さ8が発生する。一般に、ゲート絶縁膜3を成膜した後
も、半導体膜2とゲート絶縁膜3との界面の表面粗さ8と
して存在する。
は、LPCVD・PECVD・スパッタ等、何らかの方法で基板上に
堆積させて形成するため、その表面に表面粗さ8が存在
するのは避けられない。特に、レーザー照射により半導
体膜2の結晶化を行うと、必ずと言ってよいほど、表面
粗さ8が発生する。一般に、ゲート絶縁膜3を成膜した後
も、半導体膜2とゲート絶縁膜3との界面の表面粗さ8と
して存在する。
【０００５】
【発明が解決しようとする課題】半導体膜2とゲート絶
縁膜3との界面に存在する表面粗さ8は、薄膜トランジス
タのキャリア伝導を阻害し、オン電流を低下させるので
はないかと、懸念される。そこで、本発明の目的は、表
面粗さ8によるキャリア伝導阻害・オン電流低下を、抑制
することである。
縁膜3との界面に存在する表面粗さ8は、薄膜トランジス
タのキャリア伝導を阻害し、オン電流を低下させるので
はないかと、懸念される。そこで、本発明の目的は、表
面粗さ8によるキャリア伝導阻害・オン電流低下を、抑制
することである。
【０００６】
【課題を解決するための手段】（１）請求項１記載の本
発明は、半導体膜とゲート電極とを備え、半導体膜とゲ
ート電極との間にゲート絶縁膜を備えた、薄膜トランジ
スタにおいて、半導体膜とゲート絶縁膜との界面に存在
する表面粗さの突起部の高さHが、H < 5 nm を満たすこ
とを特徴とする、薄膜トランジスタである。本構成によ
れば、表面粗さが、キャリアの伝導を妨げず、オン電流
の低下が起こらない。
発明は、半導体膜とゲート電極とを備え、半導体膜とゲ
ート電極との間にゲート絶縁膜を備えた、薄膜トランジ
スタにおいて、半導体膜とゲート絶縁膜との界面に存在
する表面粗さの突起部の高さHが、H < 5 nm を満たすこ
とを特徴とする、薄膜トランジスタである。本構成によ
れば、表面粗さが、キャリアの伝導を妨げず、オン電流
の低下が起こらない。
【０００７】（２）請求項２記載の本発明は、半導体膜
とゲート電極とを備え、半導体膜とゲート電極との間に
ゲート絶縁膜を備えた、薄膜トランジスタにおいて、半
導体膜とゲート絶縁膜との界面に存在する表面粗さの突
起部の高さH(nm)が、必要なオン電流の、表面粗さが無
いときのオン電流に対する比を、r(%)とするとき、150
x ( H ^ (-0.323) ) > r を満たすことを特徴とする、
薄膜トランジスタである。本構成によれば、表面粗さ
が、キャリアの伝導を妨げず、オン電流の低下を、所望
の値に抑制できる。
とゲート電極とを備え、半導体膜とゲート電極との間に
ゲート絶縁膜を備えた、薄膜トランジスタにおいて、半
導体膜とゲート絶縁膜との界面に存在する表面粗さの突
起部の高さH(nm)が、必要なオン電流の、表面粗さが無
いときのオン電流に対する比を、r(%)とするとき、150
x ( H ^ (-0.323) ) > r を満たすことを特徴とする、
薄膜トランジスタである。本構成によれば、表面粗さ
が、キャリアの伝導を妨げず、オン電流の低下を、所望
の値に抑制できる。
【０００８】
【発明の実施の形態】以下、本発明の好ましい実施の形
態を、説明する。
態を、説明する。
【０００９】本発明の発明者は、デバイスシミュレーシ
ョンにより、オン電流に対する表面粗さの影響を精査し
た。薄膜トランジスタの構造は、図１のとおりである。
nチャネル、セルフアライン、チャネル長10um、表面粗
さ8の間隔3umである。ここでは、レーザー照射により結
晶化した多結晶薄膜トランジスタを想定している。な
お、ここでは、トップゲート構造で説明しているが、他
の構造でも同じ効果が期待できる。図２は、半導体膜と
ゲート絶縁膜との界面に存在する表面粗さを示す図であ
る。表面粗さの突起部の高さをH、面粗さの突起部の幅
をW、とする。移動度は300 cm^2/Vs とした。
ョンにより、オン電流に対する表面粗さの影響を精査し
た。薄膜トランジスタの構造は、図１のとおりである。
nチャネル、セルフアライン、チャネル長10um、表面粗
さ8の間隔3umである。ここでは、レーザー照射により結
晶化した多結晶薄膜トランジスタを想定している。な
お、ここでは、トップゲート構造で説明しているが、他
の構造でも同じ効果が期待できる。図２は、半導体膜と
ゲート絶縁膜との界面に存在する表面粗さを示す図であ
る。表面粗さの突起部の高さをH、面粗さの突起部の幅
をW、とする。移動度は300 cm^2/Vs とした。
【００１０】デバイスシミュレーションにより、Wおよ
びHを変化させながら、オン電流の変化を求めた。図３
は、表面粗さの突起部の高さHに対する、出力特性の依
存性である。また、図４は、表面粗さの突起部の幅Wに
対する、出力特性の依存性である。ともに、 Vg=12Vを
印加している。オン電流は、表面粗さ8に強く依存して
いることがわかる。
びHを変化させながら、オン電流の変化を求めた。図３
は、表面粗さの突起部の高さHに対する、出力特性の依
存性である。また、図４は、表面粗さの突起部の幅Wに
対する、出力特性の依存性である。ともに、 Vg=12Vを
印加している。オン電流は、表面粗さ8に強く依存して
いることがわかる。
【００１１】図５は、表面粗さの突起部の高さHおよび
幅Wに対する、オン電流の依存性である。 Vd＝8V・Vg=12
Vを印加している。オン電流は、表面粗さの突起部の幅W
よりも、表面粗さの突起部の高さHに、より強く依存し
ていることがわかる。また、オン電流は、表面粗さの突
起部の高さHが5nmを超えると、急速に減少している。故
に、請求項１に示すように、H < 5 nm を満たすように
することで、オン電流の低下を抑制できる。
幅Wに対する、オン電流の依存性である。 Vd＝8V・Vg=12
Vを印加している。オン電流は、表面粗さの突起部の幅W
よりも、表面粗さの突起部の高さHに、より強く依存し
ていることがわかる。また、オン電流は、表面粗さの突
起部の高さHが5nmを超えると、急速に減少している。故
に、請求項１に示すように、H < 5 nm を満たすように
することで、オン電流の低下を抑制できる。
【００１２】図６は、図５を百分比で表したものと、そ
の適合曲線である。この適合曲線を用いて、請求項２に
示すように、必要なオン電流の表面粗さが無いときのオ
ン電流に対する比をr(%)とするとき、150 x ( H ^ (-0.
323) ) > r を満たすようにすることで、オン電流の低
下を、所望の値に抑制できる。
の適合曲線である。この適合曲線を用いて、請求項２に
示すように、必要なオン電流の表面粗さが無いときのオ
ン電流に対する比をr(%)とするとき、150 x ( H ^ (-0.
323) ) > r を満たすようにすることで、オン電流の低
下を、所望の値に抑制できる。
【図１】薄膜トランジスタの構造を示す図。
【図２】半導体膜とゲート絶縁膜との界面に存在する表
面粗さを示す図。
面粗さを示す図。
【図３】表面粗さの突起部の高さHに対する出力特性の
依存性を示す図。
依存性を示す図。
【図４】表面粗さの突起部の幅Wに対する出力特性の依
存性を示す図。
存性を示す図。
【図５】表面粗さの突起部の高さHおよび幅Wに対するオ
ン電流の依存性を示す図。
ン電流の依存性を示す図。
【図６】図５を百分比で表したものとその適合曲線を示
す図。
す図。
１ 基板 ２ 半導体膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ 層間絶縁膜 ６ ソース電極 ７ ドレイン電極 ８ 表面粗さ Ｈ 表面粗さの突起部の高さ Ｗ 表面粗さの突起部の幅
Claims (2)
- 【請求項１】 半導体膜とゲート電極とを備え、前記半
導体膜と前記ゲート電極との間にゲート絶縁膜を備え
た、薄膜トランジスタにおいて、 前記半導体膜と前記ゲート絶縁膜との界面に存在する表
面粗さの突起部の高さHが、 H < 5 nm を満たすことを特徴とする、薄膜トランジスタ。 - 【請求項２】 半導体膜とゲート電極とを備え、前記半
導体膜と前記ゲート電極との間にゲート絶縁膜を備え
た、薄膜トランジスタにおいて、 前記半導体膜と前記ゲート絶縁膜との界面に存在する表
面粗さの突起部の高さH(nm)が、必要なオン電流の、表
面粗さが無いときのオン電流に対する比を、r(%)とする
とき、 150 x ( H ^ (-0.323) ) > r を満たすことを特徴とする、薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8258299A JP2000277742A (ja) | 1999-03-25 | 1999-03-25 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8258299A JP2000277742A (ja) | 1999-03-25 | 1999-03-25 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000277742A true JP2000277742A (ja) | 2000-10-06 |
Family
ID=13778488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8258299A Withdrawn JP2000277742A (ja) | 1999-03-25 | 1999-03-25 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000277742A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100637204B1 (ko) * | 2005-01-15 | 2006-10-23 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 그 제조 방법 및 이를 구비한 평판 표시장치 |
| KR100889508B1 (ko) * | 2001-07-02 | 2009-03-19 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 그 제작방법 |
| KR100959109B1 (ko) * | 2007-12-24 | 2010-05-26 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터 및 그의 제조방법과, 그를 구비하는평판표시장치 |
| KR100976459B1 (ko) * | 2007-12-27 | 2010-08-17 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터 및 제조방법 및 그를 구비하는평판표시장치 |
-
1999
- 1999-03-25 JP JP8258299A patent/JP2000277742A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100889508B1 (ko) * | 2001-07-02 | 2009-03-19 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 그 제작방법 |
| KR100637204B1 (ko) * | 2005-01-15 | 2006-10-23 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 그 제조 방법 및 이를 구비한 평판 표시장치 |
| KR100959109B1 (ko) * | 2007-12-24 | 2010-05-26 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터 및 그의 제조방법과, 그를 구비하는평판표시장치 |
| US8049212B2 (en) | 2007-12-24 | 2011-11-01 | Samsung Mobile Display Co., Ltd. | Thin film transistor, method of fabricating a thin film transistor and flat panel display device having the same |
| KR100976459B1 (ko) * | 2007-12-27 | 2010-08-17 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터 및 제조방법 및 그를 구비하는평판표시장치 |
| US8003450B2 (en) | 2007-12-27 | 2011-08-23 | Samsung Mobile Display Co., Ltd. | Thin film transistor, method of fabricating a thin film transistor and flat panel display device having the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040512 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040707 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041019 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20041213 |