JP2000284746A

JP2000284746A - 表示装置、その駆動回路および駆動方法

Info

Publication number: JP2000284746A
Application number: JP11093290A
Authority: JP
Inventors: Shigeo Kiko; 茂雄木子; Junpei Hashiguchi; 淳平橋口
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-03-31
Filing date: 1999-03-31
Publication date: 2000-10-13
Anticipated expiration: 2019-03-31
Also published as: JP4255562B2

Abstract

(57)【要約】【課題】不要な電磁波の輻射が抑制された表示装置、
その駆動回路および駆動方法を提供することである。【解決手段】ＰＤＰ１は複数のブロックＢＫ１〜ＢＫ
４に区分される。複数のスキャンドライバ３１〜３４は
複数のスキャンドライバＩＣ３ａを介して対応するブロ
ックのスキャン電極１２に接続される。複数のサステイ
ンドライバ４１〜４４は対応するブロックのサステイン
電極１３に接続される。位相制御回路６はスキャン電極
１２に印加される維持パルスにより発生する電磁波が所
定の周波数で低減されるようにブロックＢＫ１〜ＢＫ４
間での維持パルスの位相差を制御する。位相制御回路７
は複数のサステイン電極１３に印加される維持パルスに
より発生する電磁波が所定の周波数で低減されるように
ブロックＢＫ１〜ＢＫ４間での維持パルスの位相差を制
御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、放電を制御するこ
とにより画像を表示する表示装置、その駆動回路および
駆動方法に関する。

【０００２】

【従来の技術】ＰＤＰ（プラズマディスプレイパネル）
を用いたプラズマディスプレイ装置は、薄型化および大
画面化が可能であるという利点を有する。このプラズマ
ディスプレイ装置では、ガス放電の際の発光を利用する
ことにより画像を表示している。

【０００３】図２９はＡＣ型ＰＤＰにおける３電極面放
電セルの模式的断面図である。図２９に示す放電セル１
００においては、表面ガラス基板１０１上に対になるス
キャン電極１２およびサステイン電極１３が水平方向に
形成され、それらのスキャン電極１２およびサステイン
電極１３は透明誘電体層１０２および保護層１０３で覆
われている。

【０００４】一方、表面ガラス基板１０１に対向する裏
面ガラス基板１０４上には、アドレス電極１１が垂直方
向に形成されている。アドレス電極１１上には、透明誘
電体層１０５が形成されている。透明誘電体層１０５上
には蛍光体１０６が塗布されている。

【０００５】この放電セル１００では、書き込み期間に
アドレス電極１１とスキャン電極１２との間に書き込み
パルスを印加することによりアドレス電極１１とスキャ
ン電極１２との間でアドレス放電が発生した後、維持期
間においてスキャン電極１２とサステイン電極１３との
間に交互に反転する周期的な維持パルスを印加すること
によりスキャン電極１２とサステイン電極１３との間で
維持放電が行われる。

【０００６】図３０は従来のプラズマディスプレイ装置
の構成を示すブロック図である。図３０のプラズマディ
スプレイ装置は、ＰＤＰ（プラズマディスプレイパネ
ル）１、データドライバ２、スキャンドライバ３、複数
のスキャンドライバＩＣ（集積回路）３ａおよびサステ
インドライバ４を含む。

【０００７】ＰＤＰ１は、複数のアドレス電極（データ
電極）１１、複数のスキャン電極（走査電極）１２およ
び複数のサステイン電極（維持電極）１３を含む。複数
のアドレス電極１１は画面の垂直方向に配列され、複数
のスキャン電極１２および複数のサステイン電極１３は
画面の水平方向に配列されている。複数のサステイン電
極１３は共通に接続されている。

【０００８】アドレス電極１１、スキャン電極１２およ
びサステイン電極１３の各交点に図２８に示した放電セ
ルが形成され、各放電セルが画面上の画素を構成する。

【０００９】データドライバ２は、ＰＤＰ１の複数のア
ドレス電極１１に接続されている。複数のスキャンドラ
イバＩＣ３ａはスキャンドライバ３に接続されている。
各スキャンドライバＩＣ３ａには、ＰＤＰ１の複数のス
キャン電極１２が接続されている。サステインドライバ
４は、ＰＤＰ１の複数のサステイン電極１３に接続され
ている。

【００１０】データドライバ２は、書き込み期間におい
て、画像データに応じてＰＤＰ１の該当するアドレス電
極１１に書き込みパルスを印加する。複数のスキャンド
ライバＩＣ３ａは、スキャンドライバ３により駆動さ
れ、書き込み期間において、シフトパルスＳＨを垂直走
査方向にシフトしつつＰＤＰ１の複数のスキャン電極１
２に書き込みパルスを順に印加する。それにより、該当
する放電セルにおいてアドレス放電が行われる。

【００１１】また、複数のスキャンドライバＩＣ３ａ
は、維持期間において、周期的な維持パルスをＰＤＰ１
の複数のスキャン電極１２に印加する。一方、サステイ
ンドライバ４は、維持期間において、ＰＤＰ１の複数の
サステイン電極１３にスキャン電極１２の維持パルスに
対して１８０°位相のずれた維持パルスを同時に印加す
る。それにより、該当する放電セルにおいて維持放電が
行われる。

【００１２】

【発明が解決しようとする課題】図３１は図３０のＰＤ
Ｐ１におけるスキャン電極１２およびサステイン電極１
３の駆動電圧の一例を示すタイミング図である。

【００１３】初期化および書き込み期間には、複数のス
キャン電極１２に初期セットアップパルスＰｓｅｔが同
時に印加される。その後、複数のスキャン電極１２に書
き込みパルスＰｗが順に印加される。これにより、ＰＤ
Ｐ１の該当する放電セルにおいてアドレス放電が起こ
る。

【００１４】次に、維持期間において、複数のスキャン
電極１２に維持パルスＰｓｃが周期的に印加され、複数
のサステイン電極１３に維持パルスＰｓｕが周期的に印
加される。維持パルスＰｓｕの位相は、維持パルスＰｓ
ｃの位相に対して１８０°ずれている。これにより、ア
ドレス放電に続いて維持放電が起こる。

【００１５】図３２は図３０のサステインドライバ４の
構成を示す回路図である。図３２に示すようにサステイ
ンドライバ４は、電力回収回路４００およびスイッチＳ
Ｗ１１，ＳＷ１２を含む。電力回収回路４００の出力端
子はノードＮ５に接続されている。スイッチＳＷ１１は
電源端子Ｖ４とノードＮ５との間に接続され、スイッチ
ＳＷ１２はノードＮ５と接地端子との間に接続されてい
る。電源端子Ｖ４には電圧Ｖｓｕｓが印加される。ノー
ドＮ５は例えば４８０本のサステイン電極１３に接続さ
れている。図３２においては、複数のサステイン電極１
３と接地端子との間の全容量に相当するパネル容量Ｃｐ
が示されている。

【００１６】電力回収回路４００は、回収コンデンサＣ
１、回収コイルＬ１、スイッチＳＷ２１，ＳＷ２２およ
びダイオードＤ１，Ｄ２を含む。回収コンデンサＣ１は
ノードＮ８と接地端子との間に接続されている。ノード
Ｎ８とノードＮ９との間にスイッチＳＷ２１およびダイ
オードＤ１が直列に接続され、ノードＮ９とノードＮ８
との間にダイオードＤ２およびスイッチＳＷ２２が直列
に接続されている。回収コイルＬ１はノードＮ９とノー
ドＮ５との間に接続されている。

【００１７】図３３は図３２のサステインドライバ４の
動作を示すタイミング図である。図３３には、図３２の
ノードＮ５の電圧およびスイッチＳＷ２１，ＳＷ１１，
ＳＷ２２，ＳＷ１２の動作が示される。

【００１８】維持期間において、期間ＴａにスイッチＳ
Ｗ２１がオンし、スイッチＳＷ１２がオフする。このと
き、スイッチＳＷ１１，ＳＷ２２はオフしている。それ
により、回収コイルＬ１およびパネル容量ＣｐによるＬ
Ｃ共振により、ノードＮ５の電圧が緩やかに上昇する。
その後、期間Ｔｂにおいて、スイッチＳＷ２１がオフ
し、スイッチＳＷ１１がオンする。それにより、ノード
Ｎ５の電圧が急激に上昇し、期間ＴｃではノードＮ５の
電圧がＶｓｕｓに固定される。

【００１９】期間Ｔｄでは、スイッチＳＷ１１がオフ
し、スイッチＳＷ２２がオンする。それにより、回収コ
イルＬ１およびパネル容量ＣｐによるＬＣ共振により、
ノードＮ５の電圧が緩やかに下降する。その後、期間Ｔ
ｅにおいて、スイッチＳＷ２２がオフし、スイッチＳＷ
１２がオンする。それにより、ノードＮ５の電圧が急激
に下降し、接地電位に固定される。

【００２０】この動作を維持期間において繰り返し行う
ことにより、複数のサステイン電極１３に周期的な維持
パルスＰｓｕが印加される。

【００２１】このように、維持パルスＰｓｕの立ち上が
り部分および立ち下がり部分は、電力回収回路４００の
動作による期間Ｔａ，ＴｄのＬＣ共振部と、スイッチＳ
Ｗ１１またはスイッチＳＷ１２のオン動作による期間Ｔ
ｂ，Ｔｅのエッジ部とで構成されている。

【００２２】図３１の維持パルスＰｓｃも、サステイン
ドライバ４と同様の動作により、複数のスキャン電極１
２に周期的に印加される。

【００２３】上記のように、従来のプラズマディスプレ
イ装置では、維持期間に周期的な維持パルスＰｓｃが複
数のスキャン電極１２に同時に印加され、周期的な維持
パルスＰｓｕが複数のサステイン電極１３に同時に印加
されるので、不要な電磁波の輻射が起こる。この不要な
電磁波の輻射は、特に、図３３におけるスイッチＳＷ１
１，ＳＷ１２のオン動作による維持パルスＰｓｕのエッ
ジ部（期間Ｔｂおよび期間Ｔｅ）により発生している。
スキャン電極１２に印加される維持パルスＰｓｃについ
ても、同様にエッジ部により不要な電磁波の輻射が発生
している。

【００２４】不要な電磁波の輻射は、他の電子機器に電
磁的な悪影響を及ぼすおそれがあるため、このような不
要な電磁波の輻射を抑制することが望まれる。

【００２５】一方、維持パルスＰｓｕのエッジ部および
維持パルスＰｓｃのエッジ部が不要な電磁波の輻射源に
なっているため、エッジ部を十分になまらせることによ
り不要な電磁波の輻射を抑制することが可能である。

【００２６】しかしながら、維持パルスＰｓｕ，Ｐｓｃ
のエッジ部は、維持放電発光特性を大きく左右する部分
であり、エッジ部をなまらせると維持放電発光特性を悪
化させることになる。そのため、維持パルスＰｓｕ，Ｐ
ｓｃのエッジ部を十分になまらせることはできない。

【００２７】したがって、維持パルスＰｓｕ，Ｐｓｃの
エッジ部より放射される電磁波成分のうち高周波領域
（例えば５０ＭＨｚ以上）を抑制することは可能であっ
ても、低周波領域（例えば３０ＭＨｚ〜５０ＭＨｚ）を
抑制することは困難である。

【００２８】本発明の目的は、不要な電磁波の輻射が抑
制された表示装置、その駆動回路および駆動方法を提供
することである。

【００２９】

【課題を解決するための手段】（１）第１の発明第１の発明に係る表示装置は、第１の方向に配列された
複数の第１の電極と、第１の方向と交差する第２の方向
に配列された複数の第２の電極と、複数の第２の電極と
それぞれ対になるように第２の方向に配列された複数の
第３の電極と、複数の第１の電極、複数の第２の電極お
よび複数の第３の電極の交点に設けられた複数の放電セ
ルと、画像データに応じて該当する第１の電極に第１の
パルス電圧を印加する第１の電圧印加手段と、複数の第
２の電極に第２のパルス電圧を印加する第２の電圧印加
手段と、複数の第３の電極に第３のパルス電圧を印加す
る第３の電圧印加手段と、所定の周波数の電磁波が低減
されるように複数の第２の電極に印加される第２のパル
ス電圧および複数の第３の電極に印加される第３のパル
ス電圧のうち少なくともいずれか一方の位相を制御する
位相制御手段とを備えたものである。

【００３０】本発明に係る表示装置においては、画像デ
ータに応じて該当する第１の電極に第１のパルス電圧が
印加されるとともに複数の第２の電極に第２のパルス電
圧が印加されることにより、該当する放電セルにおいて
アドレス放電が起こる。その後、複数の第２の電極に第
２のパルス電圧が印加されるとともに複数の第３の電極
に第３のパルス電圧が印加されることにより、該当する
放電セルにおいてアドレス放電に引き続いて維持放電が
起こる。この場合、複数の第２の電極に印加される第２
のパルス電圧および複数の第３の電極に印加される第３
のパルス電圧のうち少なくともいずれか一方の位相が制
御されることにより、所定の周波数の電磁波が低減され
る。したがって、不要な電磁波の輻射が抑制される。

【００３１】（２）第２の発明第２の発明に係る表示装置は、第１の発明に係る表示装
置の構成において、複数の第２の電極は複数のグループ
に区分され、第２の電圧印加手段は、複数のグループに
対応して設けられかつ各々が対応するグループの第２の
電極に第２のパルス電圧を印加する複数の第２の電圧印
加回路を含み、位相制御手段は、第２のパルス電圧によ
り発生される所定の周波数の電磁波が低減されるように
複数の第２の電圧印加回路により複数の第２の電極に印
加される第２のパルス電圧に複数のグループ間で位相差
を与える第１の位相制御回路を含むものである。

【００３２】この場合、複数の第２の電極に印加される
第２のパルス電圧に複数のグループ間で位相差が与えら
れることにより、第２のパルス電圧により発生される所
定の周波数の電磁波が低減される。したがって、第２の
パルス電圧により発生される不要な電磁波の輻射が抑制
される。

【００３３】（３）第３の発明第３の発明に係る表示装置は、第１または第２の発明に
係る表示装置の構成において、複数の第３の電極は複数
のグループに区分され、第３の電圧印加手段は、複数の
グループに対応して設けられかつ各々が対応するグルー
プの第３の電極に第３のパルス電圧を印加する複数の第
３の電圧印加回路を含み、位相制御手段は、第３のパル
ス電圧により発生される所定の周波数の電磁波が低減さ
れるように複数の第３の電圧印加回路により複数の第３
の電極に印加される第３のパルス電圧に複数のグループ
間で位相差を与える第２の位相制御回路を含むものであ
る。

【００３４】この場合、複数の第３の電極に印加される
第３のパルス電圧に複数のグループ間で位相差が与えら
れることにより、第３のパルス電圧により発生される所
定の周波数の電磁波が低減される。したがって、第３の
パルス電圧により発生される不要な電磁波の輻射が抑制
される。

【００３５】（４）第４の発明第４の発明に係る表示装置は、第２の発明に係る表示装
置の構成において、第２のパルス電圧により発生される
電磁波を検出する第１の電磁波検出手段をさらに備え、
第１の位相制御回路は、第１の電磁波検出手段により検
出された電磁波に基づいて複数のグループ間での第２の
パルス電圧の位相差を制御するものである。

【００３６】この場合、第２のパルス電圧により発生さ
れる電磁波が検出され、検出された電磁波に基づいて複
数のグループ間での第２のパルス電圧の位相差が制御さ
れる。それにより、第２のパルス電圧により発生される
所定の周波数の電磁波を確実に低減させることが可能と
なる。

【００３７】（５）第５の発明第５の発明に係る表示装置は、第３の発明に係る表示装
置の構成において、第３のパルス電圧により発生される
電磁波を検出する第２の電磁波検出手段を備え、第２の
位相制御回路は、第２の電磁波検出手段により検出され
た電磁波に基づいて複数のグループ間での第３のパルス
電圧の位相差を制御するものである。

【００３８】この場合、第３のパルス電圧により発生さ
れる電磁波が検出され、検出された電磁波に基づいて複
数のグループ間での第３のパルス電圧の位相差が制御さ
れる。それにより、第３のパルス電圧により発生される
所定の周波数の電磁波を確実に低減させることが可能と
なる。

【００３９】（６）第６の発明第６の発明に係る表示装置は、第４の発明に係る表示装
置の構成において、第１の位相制御回路により与えられ
る位相差を所定期間において順次変化させる第１の位相
差走査手段と、所定期間において第１の電磁波検出手段
により検出された電磁波のレベルが最小となる位相差を
記憶する第１の記憶手段とをさらに備え、第１の位相制
御回路は、所定期間後に、複数のグループ間での第２の
パルス電圧の位相差を記憶手段に記憶された位相差に設
定するものである。

【００４０】この場合、所定期間において、複数のグル
ープ間での第２のパルス電圧の位相差が順次変化し、検
出される電磁波のレベルが最小となる位相差が記憶され
る。そして、所定期間後に、複数のグループ間での第２
のパルス電圧の位相差が記憶された位相差に設定され
る。このようにして、電磁波のレベルが最小となるよう
に複数のグループ間での第２のパルス電圧の位相差が設
定されるので、第２のパルス電圧により発生される所定
の周波数の電磁波を効果的に低減させることが可能とな
る。

【００４１】（７）第７の発明第７の発明に係る表示装置は、第５の発明に係る表示装
置の構成において、第２の位相制御回路により与えられ
る位相差を所定期間において順次変化させる第２の位相
差走査手段と、所定期間において第２の電磁波検出手段
により検出された電磁波のレベルが最小となる位相差を
記憶する第２の記憶手段とをさらに備え、第２の位相制
御回路は、所定期間後に、複数のグループ間での第３の
パルス電圧の位相差を記憶手段に記憶された位相差に設
定するものである。

【００４２】この場合、所定期間において、複数のグル
ープ間での第３のパルス電圧の位相差が順次変化し、検
出される電磁波のレベルが最小となる位相差が記憶され
る。そして、所定期間後に、複数のグループ間での第３
のパルス電圧の位相差が記憶された位相差に設定され
る。このようにして、電磁波のレベルが最小となるよう
に複数のグループ間での第３のパルス電圧の位相差が設
定されるので、第３のパルス電圧により発生される所定
の周波数の電磁波を効果的に低減させることが可能とな
る。

【００４３】（８）第８の発明第８の発明に係る表示装置は、第４または第６の発明に
係る表示装置の構成において、第１の電磁波検出手段
は、隣接するグループ間にそれぞれ配置された１または
複数の電磁波検出器を含むものである。

【００４４】この場合、電磁波検出器により隣接するグ
ループ間において第２のパルス電圧により発生される電
磁波を検出することができる。

【００４５】（９）第９の発明第９の発明に係る表示装置は、第５または第７の発明に
係る表示装置の構成において、第２の電磁波検出手段
は、隣接するグループ間にそれぞれ配置された１または
複数の電磁波検出器を含むものである。

【００４６】この場合、電磁波検出器により隣接するグ
ループ間において第３のパルス電圧により発生される電
磁波を検出することができる。

【００４７】（１０）第１０の発明第１０の発明に係る表示装置は、第８または第９の発明
に係る表示装置の構成において、電磁波検出器はコイル
を含むものである。

【００４８】この場合、電磁波における磁界の変化率に
比例する電流がコイルに流れる。その電流に基づいて電
磁波のレベルを検出することが可能となる。

【００４９】（１１）第１１の発明第１１の発明に係る表示装置は、第２の発明に係る表示
装置の構成において、複数のグループ間での第２のパル
ス電圧の位相差を検出する第１の位相差検出手段をさら
に備え、第１の位相制御回路は、第１の位相差検出手段
により検出された位相差に基づいて複数のグループ間で
の第２のパルス電圧の位相差を制御するものである。

【００５０】この場合、複数のグループ間での第２のパ
ルス電圧の位相差が検出され、検出された位相差に基づ
いて複数のグループ間での第２のパルス電圧の位相差が
制御される。したがって、第２のパルス電圧により発生
される所定の周波数の電磁波が低減されるように複数の
グループ間での第２のパルス電圧の位相差を正確に制御
することが可能となる。

【００５１】（１２）第１２の発明第１２の発明に係る表示装置は、第３の発明に係る表示
装置の構成において、複数のグループ間での第３のパル
ス電圧の位相差を検出する第２の位相差検出手段をさら
に備え、第２の位相制御回路は、第２の位相差検出手段
により検出された位相差に基づいて複数のグループ間で
の第３のパルス電圧の位相差を制御するものである。

【００５２】この場合、複数のグループ間での第３のパ
ルス電圧の位相差が検出され、検出された位相差に基づ
いて複数のグループ間での第３のパルス電圧の位相差が
制御される。したがって、第３のパルス電圧により発生
される所定の周波数の電磁波が低減されるように複数の
グループ間での第３のパルス電圧の位相差を正確に制御
することが可能となる。

【００５３】（１３）第１３の発明第１３の発明に係る表示装置は、第１１の発明に係る表
示装置の構成において、第１の位相差検出手段は、第２
のパルス電圧により発生される電磁波に基づいて複数の
グループ間での第２のパルス電圧の位相差を検出するも
のである。

【００５４】この場合、第２のパルス電圧により発生さ
れる電磁波に基づいて複数のグループ間での第２のパル
ス電圧の位相差を検出することができる。

【００５５】（１４）第１４の発明第１４の発明に係る表示装置は、第１２の発明に係る表
示装置の構成において、第２の位相差検出手段は、第３
のパルス電圧により発生される電磁波に基づいて複数の
グループ間での第３のパルス電圧の位相差を検出するも
のである。

【００５６】この場合、第３のパルス電圧により発生さ
れる電磁波に基づいて複数のグループ間での第３のパル
ス電圧の位相差を検出することができる。

【００５７】（１５）第１５の発明第１５の発明に係る表示装置は、第１１の発明に係る表
示装置の構成において、第１の位相差検出手段は、複数
の第２の電圧印加回路の電圧または電流に基づいて位相
差を検出するものである。

【００５８】この場合、複数の第２の電圧印加回路の電
圧差または電流差に基づいて複数のグループ間での第２
のパルス電圧の位相差を検出することができる。

【００５９】（１６）第１６の発明第１６の発明に係る表示装置は、第１２の発明に係る表
示装置の構成において、第２の位相差検出手段は、複数
の第３の電圧印加回路の電圧または電流に基づいて位相
差を検出するものである。

【００６０】この場合、複数の第３の電圧印加回路の電
圧差または電流差に基づいて複数のグループ間での第３
のパルス電圧の位相差を検出することができる。

【００６１】（１７）第１７の発明第１７の発明に係る表示装置は、第２〜第１６のいずれ
かの発明に係る表示装置の構成において、複数の第２の
電極および複数の第３の電極のうち少なくともいずれか
一方が複数のグループに非等分割されたものである。こ
の場合、広い周波数帯域で大きな電磁波抑制効果が得ら
れる。

【００６２】（１８）第１８の発明第１８の発明に係る表示装置は、第１７の発明に係る表
示装置の構成において、複数のグループの数は３であ
り、３個のグループに属する第２または第３の電極の本
数の比は、１：２：１であるものである。この場合、広
い周波数帯域で大きな電磁波抑制効果が得られる。

【００６３】（１９）第１９の発明第１９の発明に係る表示装置は、第１７の発明に係る表
示装置の構成において、複数のグループの数は４であ
り、４個のグループに属する第２または第３の電極の本
数の比は、１：２：２：１であるものである。この場
合、広い周波数帯域で大きな電磁波抑制効果が得られ
る。

【００６４】（２０）第２０の発明第２０の発明に係る表示装置は、第１７の発明に係る表
示装置の構成において、複数のグループの数は６であ
り、６個のグループに属する第２または第３の電極の本
数の比は、１：２：３：３：２：１であるものである。
この場合、広い周波数帯域で大きな電磁波抑制効果が得
られる。

【００６５】（２１）第２１の発明第２１の発明に係る表示装置は、第１７の発明に係る表
示装置の構成において、複数のグループの数は８であ
り、８個のグループに属する第２または第３の電極の本
数の比は、１：２：３：４：４：３：２：１であるもの
である。この場合、広い周波数帯域で大きな電磁波抑制
効果が得られる。

【００６６】（２２）第２２の発明第２２の発明に係る表示装置は、第２、第４、第６、第
８、第１１、第１３または第１５の発明に係る表示装置
の構成において、複数の第２の電圧印加回路の各々は、
複数の駆動用集積回路を含むものである。

【００６７】この場合、駆動用集積回路の単位で複数の
第２の電極が複数のグループに区分される。

【００６８】（２３）第２３の発明第２３の発明に係る表示装置は、第１〜第２２のいずれ
かの発明に係る表示装置の構成において、第２のパルス
電圧は、書き込み期間に複数の第２の電極に印加される
書き込みパルスおよび放電維持期間に複数の第２の電極
に印加される第１の維持パルスを含み、第３のパルス電
圧は、放電維持期間に複数の第３の電極に印加される第
２の維持パルスを含み、位相制御手段は、第１の維持パ
ルスおよび第２の維持パルスのうち少なくともいずれか
一方の位相を制御するものである。

【００６９】この場合、放電維持期間に第１の維持パル
スおよび第２の維持パルスのうち少なくともいずれか一
方の位相差が制御される。このように、放電維持期間に
第１の維持パルスおよび第２の維持パルスのうち少なく
ともいずれか一方の位相差を制御することにより、位相
制御手段の回路構成および配線が簡単になる。

【００７０】（２４）第２４の発明第２４の発明に係る表示装置は、第１〜第２３のいずれ
かの発明に係る表示装置の構成において、位相制御手段
は、第２のパルス電圧または第３のパルス電圧のエッジ
の位相を制御するものである。

【００７１】この場合、第２のパルス電圧または第３の
パルス電圧のエッジの位相が制御される。特に、第２の
パルス電圧および第３のパルス電圧のエッジのみの位相
を制御する場合には、位相制御手段の回路構成および配
線が簡単になる。

【００７２】（２５）第２５の発明第２５の発明に係る表示装置は、第１〜第２４のいずれ
かの発明に係る表示装置の構成において、位相制御手段
は、第２のパルス電圧または第３のパルス電圧の立ち上
がり部分および立ち下がり部分の少なくとも一方の位相
を制御するものである。

【００７３】この場合、第２のパルス電圧または第３の
パルス電圧の立ち上がり部分および立ち下がり部分の少
なくとも一方の位相が制御される。特に、第２のパルス
電圧または第３のパルス電圧の立ち上がり部分および立
ち下がり部分の一方のみの位相を制御する場合には、位
相制御手段の回路構成および配線が簡単になる。

【００７４】（２６）第２６の発明第２６の発明に係る駆動回路は、第１の方向に配列され
た複数の第１の電極と、第１の方向と交差する第２の方
向に配列された複数の第２の電極と、複数の第２の電極
とそれぞれ対になるように第２の方向に配列された複数
の第３の電極と、複数の第１の電極、複数の第２の電極
および複数の第３の電極の交点に設けられた複数の放電
セルとを備えた表示装置に用いられる駆動回路であっ
て、画像データに応じて該当する第１の電極に第１のパ
ルス電圧を印加する第１の電圧印加手段と、複数の第２
の電極に第２のパルス電圧を印加する第２の電圧印加手
段と、複数の第３の電極に第３のパルス電圧を印加する
第３の電圧印加手段と、所定の周波数の電磁波が低減さ
れるように複数の第２の電極に印加される第２のパルス
電圧および複数の第３の電極に印加される第３のパルス
電圧のうち少なくともいずれか一方の位相を制御する位
相制御手段とを備えたものである。

【００７５】本発明に係る駆動回路においては、画像デ
ータに応じて該当する第１の電極に第１のパルス電圧が
印加されるとともに複数の第２の電極に第２のパルス電
圧が印加されることにより、該当する放電セルにおいて
アドレス放電が起こる。その後、複数の第２の電極に第
２のパルス電圧が印加されるとともに複数の第３の電極
に第３のパルス電圧が印加されることにより、該当する
放電セルにおいてアドレス放電に引き続いて維持放電が
起こる。この場合、複数の第２の電極に印加される第２
のパルス電圧および複数の第３の電極に印加される第３
のパルス電圧のうち少なくともいずれか一方の位相が制
御されることにより、所定の周波数の電磁波が低減され
る。したがって、不要な電磁波の輻射が抑制される。

【００７６】（２７）第２７の発明第２７の発明に係る駆動回路は、第２６の発明に係る駆
動回路の構成において、複数の第２の電極は複数のグル
ープに区分され、第２の電圧印加手段は、複数のグルー
プに対応して設けられかつ各々が対応するグループの第
２の電極に第２のパルス電圧を印加する複数の第２の電
圧印加回路を含み、位相制御手段は、第２のパルス電圧
により発生される所定の周波数の電磁波が低減されるよ
うに複数の第２の電圧印加回路により複数の第２の電極
に印加される第２のパルス電圧に複数のグループ間で位
相差を与える第１の位相制御回路を含むものである。

【００７７】この場合、複数の第２の電極に印加される
第２のパルス電圧に複数のグループ間で位相差が与えら
れることにより、第２のパルス電圧により発生される所
定の周波数の電磁波が低減される。したがって、第２の
パルス電圧により発生される不要な電磁波の輻射が抑制
される。

【００７８】（２８）第２８の発明第２８の発明に係る駆動回路は、第２６または第２７の
発明に係る駆動回路の構成において、複数の第３の電極
は複数のグループに区分され、第３の電圧印加手段は、
複数のグループに対応して設けられかつ各々が対応する
グループの第３の電極に第３のパルス電圧を印加する複
数の第３の電圧印加回路を含み、位相制御手段は、第３
のパルス電圧により発生される所定の周波数の電磁波が
低減されるように複数の第３の電圧印加回路により複数
の第３の電極に印加される第３のパルス電圧に複数のグ
ループ間で位相差を与える第２の位相制御回路を含むも
のである。

【００７９】この場合、複数の第３の電極に印加される
第３のパルス電圧に複数のグループ間で位相差が与えら
れることにより、第３のパルス電圧により発生される所
定の周波数の電磁波が低減される。したがって、第３の
パルス電圧により発生される不要な電磁波の輻射が抑制
される。

【００８０】（２９）第２９の発明第２９の発明に係る駆動方法は、第１の方向に配列され
た複数の第１の電極と、第１の方向と交差する第２の方
向に配列された複数の第２の電極と、複数の第２の電極
とそれぞれ対になるように第２の方向に配列された複数
の第３の電極と、複数の第１の電極、複数の第２の電極
および複数の第３の電極の交点に設けられた複数の放電
セルとを備えた表示装置の駆動方法であって、画像デー
タに応じて該当する第１の電極に第１のパルス電圧を印
加するとともに、複数の第２の電極に第２のパルス電圧
を印加し、複数の第３の電極に第３のパルス電圧を印加
し、所定の周波数の電磁波が低減されるように複数の第
２の電極に印加される第２のパルス電圧および複数の第
３の電極に印加される第３のパルス電圧のうち少なくと
もいずれか一方の位相を制御するものである。

【００８１】本発明に係る駆動方法においては、画像デ
ータに応じて該当する第１の電極に第１のパルス電圧が
印加されるとともに複数の第２の電極に第２のパルス電
圧が印加されることにより、該当する放電セルにおいて
アドレス放電が起こる。その後、複数の第２の電極に第
２のパルス電圧が印加されるとともに複数の第３の電極
に第３のパルス電圧が印加されることにより、該当する
放電セルにおいてアドレス放電に引き続いて維持放電が
起こる。この場合、複数の第２の電極に印加される第２
のパルス電圧および複数の第３の電極に印加される第３
のパルス電圧のうち少なくともいずれか一方の位相が制
御されることにより、所定の周波数の電磁波が低減され
る。したがって、不要な電磁波の輻射が抑制される。

【００８２】

【発明の実施の形態】以下、本発明に係る表示装置の一
例としてプラズマディスプレイ装置について説明する。

【００８３】図１は本発明の一実施例によるプラズマデ
ィスプレイ装置の構成を示すブロック図である。

【００８４】図１のプラズマディスプレイ装置は、ＰＤ
Ｐ（プラズマディスプレイパネル）１、データドライバ
２、４個のスキャンドライバ３１，３２，３３，３４、
８個のスキャンドライバＩＣ（集積回路）３ａ、４個の
サステインドライバ４１，４２，４３，４４、制御信号
発生回路５および位相制御回路６，７を含む。

【００８５】ＰＤＰ１は、複数のアドレス電極（データ
電極）１１、複数のスキャン電極（走査電極）１２およ
び複数のサステイン電極（維持電極）１３を含む。複数
のアドレス電極１１は画面の垂直方向に配列され、複数
のスキャン電極１２および複数のサステイン電極１３は
画面の水平方向に配列されている。

【００８６】アドレス電極１１、スキャン電極１２およ
びサステイン電極１３の各交点に図２８に示した放電セ
ルが形成され、各放電セルが画面上の画素を構成する。

【００８７】ＰＤＰ１は４個のブロックＢＫ１，ＢＫ
２，ＢＫ３，ＢＫ４に区分されている。本実施例では、
ブロックＢＫ１〜ＢＫ４の各々が、１２８本のスキャン
電極１２および１２８本のサステイン電極１３を含む。

【００８８】データドライバ２は、ＰＤＰ１の複数のア
ドレス電極１１に接続されている。４個のスキャンドラ
イバ３１〜３４は位相制御回路６に接続されている。ま
た、スキャンドライバ３１〜３４の各々には、２個ずつ
スキャンドライバＩＣ３ａが接続されている。

【００８９】スキャンドライバ３１に接続された２個の
スキャンドライバＩＣ３ａはブロックＢＫ１のスキャン
電極１２に接続され、スキャンドライバ３２に接続され
た２個のスキャンドライバＩＣ３ａはブロックＢＫ２の
スキャン電極１２に接続されている。スキャンドライバ
３３に接続された２個のスキャンドライバＩＣ３ａはブ
ロックＢＫ３のスキャン電極１２に接続され、スキャン
ドライバ３３に接続された２個のスキャンドライバＩＣ
３ａはブロックＢＫ４のスキャン電極１２に接続されて
いる。

【００９０】４個のサステインドライバ４１〜４４は位
相制御回路７に接続されている。サステインドライバ４
１はブロックＢＫ１のサステイン電極１３に接続され、
サステインドライバ４２はブロックＢＫ２のサステイン
電極１３に接続され、サステインドライバ４３はブロッ
クＢＫ３のサステイン電極１３に接続され、サステイン
ドライバ４４はブロックＢＫ４のサステイン電極１３に
接続されている。

【００９１】制御信号発生回路５は、データドライバ
２、スキャンドライバ３１〜３４、スキャンドライバＩ
Ｃ３ａ、サステインドライバ４１〜４４および位相制御
回路６，７に各種制御信号を与える。特に、制御信号発
生回路５は、位相制御回路６に制御信号ＣＣ０Ｈ，ＣＣ
０Ｌを与え、位相制御回路７に制御信号ＣＵ０Ｈ，ＣＵ
０Ｌを与える。

【００９２】位相制御回路６は、制御信号ＣＣ０Ｈ，Ｃ
Ｃ０Ｌに応答して、制御信号ＣＣ１Ｈ，ＣＣ１Ｌをスキ
ャンドライバ３１に与え、制御信号ＣＣ２Ｈ，ＣＣ２Ｌ
をスキャンドライバ３２に与え、制御信号ＣＣ３Ｈ，Ｃ
Ｃ３Ｌをスキャンドライバ３３に与え、制御信号ＣＣ４
Ｈ，ＣＣ４Ｌをスキャンドライバ３４に与える。また、
位相制御回路７は、制御信号ＣＵ０Ｈ，ＣＵ０Ｌに応答
して、制御信号ＣＵ１Ｈ，ＣＵ１Ｌをサステインドライ
バ４１に与え、制御信号ＣＵ２Ｈ，ＣＵ２Ｌをサステイ
ンドライバ４２に与え、制御信号ＣＵ３Ｈ，ＣＵ３Ｌを
サステインドライバ４３に与え、制御信号ＣＵ４Ｈ，Ｃ
Ｕ４Ｌをサステインドライバ４４に与える。

【００９３】データドライバ２は、書き込み期間におい
て、画像データＶＤに応じてＰＤＰ１の該当するアドレ
ス電極１１に書き込みパルスを印加する。また、複数の
スキャンドライバＩＣ３ａは、スキャンドライバ３１〜
３４の出力電圧により駆動され、書き込み期間におい
て、シフトパルスＳＨを垂直走査方向にシフトしつつＰ
ＤＰ１の複数のスキャン電極１２に書き込みパルスを順
に印加する。それにより、該当する放電セルにおいてア
ドレス放電が起こる。

【００９４】複数のスキャンドライバＩＣ３ａは、維持
期間において、複数のスキャン電極１２に維持パルスを
印加する。また、サステインドライバ４１〜４４は、維
持期間において、ＰＤＰ１の複数のサステイン電極１３
にスキャン電極１２の維持パルスに対して位相が１８０
°ずれた維持パルスを印加する。それにより、該当する
放電セルにおいて維持放電が行われる。

【００９５】この場合、ブロックＢＫ１〜ＢＫ４のスキ
ャン電極１２にスキャンドライバ３１〜３４によりそれ
ぞれ印加される維持パルスの位相が位相制御回路６によ
り制御される。また、ブロックＢＫ１〜ＢＫ４のサステ
イン電極１３にサステインドライバ４１〜４４によりそ
れぞれ印加される維持パルスの位相が位相制御回路７に
より制御される。

【００９６】図２は図１のＰＤＰ１におけるブロックＢ
Ｋ１〜ＢＫ４のスキャン電極１２およびサステイン電極
１３の駆動電圧を示すタイミング図である。

【００９７】初期化および書き込み期間には、ブロック
ＢＫ１〜ＢＫ４の複数のスキャン電極１２に初期セット
アップパルスＰｓｅｔが同時に印加される。その後、ブ
ロックＢＫ１の複数のスキャン電極１２に書き込みパル
スＰｗが順に印加され、ブロックＢＫ２の複数のスキャ
ン電極１２に書き込みパルスＰｗが順に印加され、ブロ
ックＢＫ３の複数のスキャン電極１２に書き込みパルス
Ｐｗが順に印加され、ブロックＢＫ４の複数のスキャン
電極１２に書き込みパルスＰｗが順に印加される。これ
により、ＰＤＰ１の該当する放電セルにおいてアドレス
放電が起こる。

【００９８】次に、維持期間において、ブロックＢＫ１
〜ＢＫ４の複数のスキャン電極１２に維持パルスＰｓｃ
が周期的に印加され、サステイン電極１３に維持パルス
Ｐｓｕが周期的に印加される。各ブロックＢＫ１〜ＢＫ
４において、維持パルスＰｓｕの位相は、維持パルスＰ
ｓｃの位相に対して１８０°ずれている。維持パルスＰ
ｓｃおよび維持パルスＰｓｕの電圧はＶｓｕｓである。

【００９９】ブロックＢＫ２のスキャン電極１２に印加
される維持パルスＰｓｃはブロックＢＫ１のスキャン電
極１２に印加される維持パルスＰｓｃに対してΔｔ１遅
延している。また、ブロックＢＫ３のスキャン電極１２
に印加される維持パルスＰｓｃはブロックＢＫ２のスキ
ャン電極１２に印加される維持パルスＰｓｃに対してΔ
ｔ２遅延している。さらに、ブロックＢＫ４のスキャン
電極１２に印加される維持パルスＰｓｃはブロックＢＫ
３のスキャン電極１２に印加される維持パルスＰｓｃに
対してΔｔ３遅延している。

【０１００】図３は図１の主としてスキャンドライバ３
１の構成を示す回路図である。図１のスキャンドライバ
３２，３３，３４の構成も、スキャンドライバ３１の構
成と同様である。図３には、スキャンドライバ３１に接
続される１つのスキャンドライバＩＣ３ａのみが示され
ている。

【０１０１】図３に示すように、スキャンドライバ３１
は、電力回収回路３００および複数のスイッチＳＷ１，
ＳＷ２，ＳＷ３，ＳＷ５，ＳＷ６，ＳＷ７を含む。電力
回収回路３００の出力端子はノードＮ１に接続されてい
る。なお、電力回収回路３００の構成は、図３２に示し
た電力回収回路４００の構成と同様である。

【０１０２】スイッチＳＷ１は電源端子Ｖ１とノードＮ
１との間に接続され、スイッチＳＷ２，ＳＷ７はノード
Ｎ１と接地端子との間に接続されている。スイッチＳＷ
３は電源端子Ｖ２とノードＮ１との間に接続されてい
る。スイッチＳＷ５は電源端子Ｖ３とノードＮ３との間
に接続され、スイッチＳＷ６はノードＮ１とノードＮ３
との間に接続されている。ノードＮ１，Ｎ３はスキャン
ドライバＩＣ３ａに接続されている。スキャンドライバ
ＩＣ３ａは６４本のスキャン電極１２に接続されてい
る。スイッチＳＷ１のオンオフは、図１の位相制御回路
６から与えられる制御信号ＣＣ１Ｈにより制御される。
また、スイッチＳＷ２のオンオフは、図１の位相制御回
路６から与えられる制御信号ＣＣ１Ｌにより制御され
る。

【０１０３】電源端子Ｖ１には電圧Ｖｓｕｓが印加さ
れ、電源端子Ｖ２には電圧Ｖｓｅｔが印加され、電源端
子Ｖ３には電圧Ｖｓｃｎが印加される。電圧Ｖｓｕｓは
例えば２００Ｖであり、電圧Ｖｓｅｔは例えば４５０Ｖ
であり、電圧Ｖｓｃｎは例えば７０Ｖである。

【０１０４】図４は図３のスキャンドライバ３１の動作
を示すタイミング図である。図４において、スイッチＳ
Ｗ１，ＳＷ２，ＳＷ３，ＳＷ５，ＳＷ６，ＳＷ７のオン
の期間を矢印で示す。

【０１０５】初期化期間の開始時には、スイッチＳＷ
１，ＳＷ３，ＳＷ５，ＳＷ７がオフし、スイッチＳＷ
２，ＳＷ６がオンしている。そして、スイッチＳＷ１，
ＳＷ３がオンし、スイッチＳＷ２がオフする。これによ
り、ノードＮ１，Ｎ３の電圧がＶｓｅｔに上昇する。そ
の後、スイッチＳＷ１，ＳＷ３がオフし、スイッチＳＷ
７がオンした後、スイッチＳＷ２がオンする。それによ
り、ノードＮ１，Ｎ３の電圧が０Ｖまで低下する。この
場合、スキャンドライバＩＣ３ａは、ノードＮ１，Ｎ３
の電圧を複数のスキャン電極１２に印加する。このよう
にして、複数のスキャン電極１２に初期セットアップパ
ルスＰｓｅｔが印加される。

【０１０６】書き込み期間には、スイッチＳＷ５がオン
し、スイッチＳＷ６がオフする。スイッチＳＷ２はオン
状態を維持し、スイッチＳＷ１，ＳＷ３，ＳＷ７はオフ
状態を維持する。これにより、ノードＮ３の電圧はＶｓ
ｃｎとなり、ノードＮ１の電圧は０Ｖとなる。この場
合、スキャンドライバＩＣ３ａはシフトパルスＳＨを垂
直走査方向にシフトしつつシフトパルスＳＨに同期して
複数のスキャン電極１２に負極性の書き込みパルスＰｗ
を順に印加する。その後、スイッチＳＷ５がオフし、ス
イッチＳＷ６がオンする。それにより、ノードＮ３の電
圧は０Ｖとなる。

【０１０７】維持期間においては、スイッチＳＷ３，Ｓ
Ｗ５，ＳＷ７がオフ状態を保ち、スイッチＳＷ６がオン
状態を保つ。この状態で、スイッチＳＷ１およびスイッ
チＳＷ２が交互にオンおよびオフを繰り返す。それによ
り、ノードＮ２，Ｎ３の電圧が一定周期でＶｓｕｓと０
Ｖとの間で変化する。この場合、スキャンドライバＩＣ
３ａは、ノードＮ１，Ｎ３の電圧を複数のスキャン電極
１２に与える。その結果、複数のスキャン電極１２に周
期的な維持パルスＰｓｃが同時に印加される。

【０１０８】図５は図１のサステインドライバ４１の構
成を示す回路図である。図１のサステインドライバ４
２，４３，４４の構成も、サステインドライバ４１の構
成と同様である。

【０１０９】図５に示すように、サステインドライバ４
１は、電力回収回路４００およびスイッチＳＷ１１，Ｓ
Ｗ１２を含む。電力回収回路４００の出力端子はノード
Ｎ５に接続されている。なお、電力回収回路４００の構
成は、図３２に示した電力回収回路４００の構成と同様
である。

【０１１０】スイッチＳＷ１１は電源端子Ｖ４とノード
Ｎ５との間に接続され、スイッチＳＷ１２はノードＮ５
と接地端子との間に接続されている。電源端子Ｖ４には
電圧Ｖｓｕｓが印加される。電圧Ｖｓｕｓは例えば２０
０Ｖである。ノードＮ５は６４本のサステイン電極１３
に接続されている。

【０１１１】スイッチＳＷ１１のオンオフは、図１の位
相制御回路７から与えられる制御信号ＣＵ１Ｈにより制
御される。また、スイッチＳＷ１２のオンオフは、図１
の位相制御回路７から与えられる制御信号ＣＵ１Ｌによ
り制御される。

【０１１２】図６は図５のサステインドライバ４１の動
作を示すタイミング図である。図６において、スイッチ
ＳＷ１１，ＳＷ１２のオンの期間を矢印で示す。

【０１１３】初期化および書き込み期間には、スイッチ
ＳＷ１１がオンし、スイッチＳＷ１２がオフする。それ
により、サステイン電極１３の電圧がＶｓｕｓに固定さ
れる。

【０１１４】維持期間において、スイッチＳＷ１１およ
びスイッチＳＷ１２が交互にオンおよびオフを繰り返
す。それにより、ノードＮ５の電圧がＶｓｕｓと０Ｖと
の間で周期的に変化する。その結果、複数のサステイン
電極１３に周期的な維持パルスＰｓｕが同時に印加され
る。

【０１１５】図７は図１のスキャンドライバ３１〜３４
により発生される維持パルスの詳細な波形図である。

【０１１６】図７に示すように、維持パルスの立ち上が
り部分は、図３の電力回収回路３００の放電動作により
緩やかに変化する湾曲部ｃ１と、スイッチＳＷ１のオン
動作により急峻に立ち上がるエッジｅ１とからなる。ま
た、維持パルスの立ち下がり部分は、電力回収回路３０
０の充電動作により緩やかに変化する湾曲部ｃ２と、ス
イッチＳＷ２のオン動作により急峻に立ち下がるエッジ
ｅ２とからなる。

【０１１７】本実施例では、破線で示すように、位相制
御回路６により維持パルスの立ち上がり部のエッジｅ１
の位相および立ち下がり部のエッジｅ２の位相が制御さ
れる。

【０１１８】なお、位相制御回路６により維持パルスの
立ち上がり部のエッジｅ１の位相および立ち下がり部の
エッジｅ２の位相のいずれか一方のみを制御してもよ
い。その場合には、位相制御回路６の回路構成および配
線が簡単になる。また、位相制御回路６により維持パル
スの立ち上がり部または立ち下がり部の全体の位相を制
御してもよい。

【０１１９】図１のサステインドライバ４１〜４４によ
り発生される維持パルスの波形も、図７に示した維持パ
ルスの波形と同様である。本実施例では、位相制御回路
７により維持パルスの立ち上がり部のエッジｅ１の位相
および立ち下がり部のエッジｅ２の位相が制御される。

【０１２０】なお、位相制御回路７により維持パルスの
立ち上がり部のエッジｅ１の位相および立ち下がり部の
エッジｅ２の位相のいずれか一方のみを制御してもよ
い。その場合には、位相制御回路７の回路構成および配
線が簡単になる。また、位相制御回路７により維持パル
スの立ち上がり部または立ち下がり部の全体の位相を制
御してもよい。

【０１２１】次に、本実施例のプラズマディスプレイ装
置における電磁波低減の原理について説明する。

【０１２２】図８は駆動パルスおよびその駆動パルスの
高調波を示す波形図である。なお、図８の駆動パルス
は、図２に示した維持パルスＰｓｃまたは維持パルスＰ
ｓｕのエッジ部ｅ１，ｅ２（図７参照）に等価である。
一般に、パルスは様々な周波数成分を有する複数の波の
合成波である。

【０１２３】図８には、駆動パルスｈ０ならびに１次高
調波ｈ１、３次高調波ｈ２、５次高調波ｈ３および７次
高調波ｈ４が示されている。

【０１２４】図９および図１０は図１のプラズマディス
プレイ装置における電磁波低減の原理を示す波形図であ
る。

【０１２５】図９において、ブロックＢＫ２の駆動パル
ス（以下、第２パルスと呼ぶ）は、ブロックＢＫ１の駆
動パルス（以下、第１パルスと呼ぶ）に対してΔｔ１遅
延している。第１パルスのｎ次高調波と第２パルスのｎ
次高調波との位相差が１８０°である場合には、第１パ
ルスのｎ次高調波と第２パルスのｎ次高調波とが打ち消
し合う。したがって、合成されたｎ次高調波の振幅は０
となる。

【０１２６】図１０において、ブロックＢＫ２の駆動パ
ルス（第２パルス）はブロックＢＫ１の駆動パルス（第
１パルス）に対して２Δｔ１遅延している。この場合、
第１パルスのｎ次高調波と第２パルスのｎ次高調波との
位相差が０°となるので、第１パルスのｎ次高調波と第
２パルスのｎ次高調波とは強め合う。したがって、合成
されたｎ次高調波の振幅は２倍になる。

【０１２７】このように、位相差によって駆動パルスの
ｎ次高調波が互いに打ち消し合う場合および振幅が２倍
になる場合がある。したがって、２つのブロック間で所
望の周波数の高調波が打ち消し合うように駆動パルスの
位相差を設定することにより、所望の周波数の電磁波を
低減することができる。３つ以上のブロック間でも所望
の周波数が打ち消し合うように駆動パルスの位相差を設
定することにより、同様に所望の周波数の電磁波を低減
することができる。

【０１２８】図１１は図１のプラズマディスプレイ装置
における主として位相制御回路７の構成を示すブロック
図である。また、図１２はサステインドライバ間に設け
られる電磁波検出器の斜視図である。

【０１２９】図１１に示すように、位相制御回路７は、
位相検出部７１、位相遅延回路７２および位相スキャン
回路７３を含む。位相検出部７１は、増幅器７０１、周
波数選択回路７０２、検波器７０３および最小値検出部
７０４を含む。

【０１３０】また、電磁波検出器７０が、サステインド
ライバ４１，４２間に設けられる。図１のサステインド
ライバ４２，４３間およびサステインドライバ４３，４
４間にも、同様の電磁波検出器７０が設けられる。

【０１３１】位相検出部７１、位相遅延回路７２および
位相スキャン回路７３は、サステインドライバ４１〜４
４に対して共通に設けられてもよく、その場合には時分
割で動作する。

【０１３２】図１２に示すように、サステインドライバ
４１の維持パルス出力端子４１０とサステインドライバ
４２の維持パルス出力端子４２０との間に電磁波検出器
７０が配置されている。電磁波検出器７０は、空芯コイ
ル７１１および回路基板７１２により構成される。

【０１３３】サステインドライバ４１の維持パルス出力
端子４１０は、フレキシブル基板４１２を介してＰＤＰ
１のブロックＢＫ１の複数のサステイン電極１３に接続
されている。同様に、サステインドライバ４２の維持パ
ルス出力端子４２０は、フレキシブル基板４１２を介し
てＰＤＰ１のブロックＢＫ２の複数のサステイン電極１
３に接続されている。

【０１３４】空芯コイル７１１には、維持パルス出力端
子４１０および複数のサステイン電極１３から発生され
る電磁波ならびに維持パルス出力端子４２０および複数
のサステイン電極１３から発生される電磁波に基づいて
磁界の変化率に比例した電流が流れる。空芯コイル７１
１に流れる電流は回路基板７１２を通して図１１の位相
検出部７１の増幅器７０１に与えられる。

【０１３５】増幅器７０１は、電磁波検出器７０から与
えられた電流を交流電圧に変換しつつ増幅する。周波数
選択回路７０２は、周波数選択フィルタまたは同調増幅
回路からなり、増幅器７０１から出力される交流電圧か
ら設定された周波数成分を選択して出力する。本実施例
では、周波数選択回路７０２が、例えば３０〜５０ＭＨ
ｚの周波数成分を選択して出力する。この周波数成分
は、放電発光特性を左右する領域であるが、上述のよう
にこの周波数成分の波形をなまらせることはできない。

【０１３６】検波器７０３は、周波数選択回路７０２か
ら出力された交流電圧を直流電圧に変換して出力する。
最小値検出部７０４は、後述する方法で検波器７０３か
ら出力される電圧の最小値を検出し、その最小値を最適
遅延時間として位相スキャン回路７３に与える。

【０１３７】一方、位相遅延回路７２は、図１の制御信
号発生回路５により発生される制御信号ＣＵ０Ｈ，ＣＵ
０Ｌを受け、その制御信号ＣＵ０Ｈ，ＣＵ０Ｌを位相ス
キャン回路７３から与えられる遅延時間だけ遅延させる
ことにより、制御信号ＣＵ０Ｈ，ＣＵ０Ｌに対してそれ
ぞれ位相差を有する制御信号ＣＵ２Ｈ，ＣＵ２Ｌをサス
テインドライバ４２に与えるとともに、制御信号ＣＵ０
Ｈ，ＣＵ０Ｌに対して所定の時間（例えば４０ｎｓ）だ
け遅延した制御信号ＣＵ１Ｈ，ＣＵ１Ｌをサステインド
ライバ４１に与える。なお、制御信号ＣＵ０Ｈ，ＣＵ０
Ｌをそのまま制御信号ＣＵ１Ｈ，ＣＵ１Ｌとしてサステ
インドライバ４１に与えてもよい。

【０１３８】位相スキャン回路７３は、所定の位相スキ
ャン期間に、位相遅延回路７２から出力される制御信号
ＣＵ２Ｈ，ＣＵ２Ｌと制御信号ＣＵ１Ｈ，ＣＵ１Ｌとの
位相差が例えば０ｎｓから１５０ｎｓまで変化するよう
に遅延時間を変化させた後、最小値検出部７０４から与
えられる最適遅延時間を位相遅延回路７２に与える。

【０１３９】この場合、制御信号ＣＵ１Ｈ，ＣＵ１Ｌは
図５のサステインドライバ４１のスイッチＳＷ１１，Ｓ
Ｗ１２を制御する信号である。また、制御信号ＣＵ２
Ｈ，ＣＵ２Ｌはサステインドライバ４２のスイッチＳＷ
１１，ＳＷ１２を制御する信号である。

【０１４０】図１３は図１１の主として最小値検出部７
０４、位相遅延回路７２および位相スキャン回路７３の
構成を示すブロック図である。

【０１４１】最小値検出部７０４は、Ａ／Ｄ変換器（ア
ナログ・デジタル変換器）７１３および比較器７１４を
含む。また、位相スキャン回路７３は、カウンタ７３
１、メモリ７３２およびセレクタ７３３を含む。位相遅
延回路７１は、２つの位相遅延回路７２ａ，７２ｂから
構成される。位相遅延回路７２ａは、４個のセレクタ７
２１，７２２，７２３，７２４、５個の遅延素子７２
０，７２５，７２６，７２７，７２８および選択信号発
生回路７２９を含む。遅延素子７２０，７２５〜７２８
は、ラッチ回路またはバッファ回路からなる。位相遅延
回路７２ｂの構成も、位相遅延回路７２ａの構成と同様
である。

【０１４２】最小値検出部７０４のＡ／Ｄ変換器７１３
は、検波器７０３から出力される直流電圧をアナログ・
デジタル変換し、デジタル信号を出力する。比較器７１
４は、Ａ／Ｄ変換器７１３から出力されるデジタル信号
の最小値を保持して出力する。

【０１４３】すなわち、比較器７１４は、Ａ／Ｄ変換器
７１３から現在与えられたデジタル信号の値を既に保持
している値と比較し、現在与えられたデジタル信号の値
が既に保持している値よりも小さい場合に、現在与えら
れたデジタル信号の値を最小値として保持するととも
に、位相スキャン回路７３のメモリ７３２に書き込み信
号ＷＲを与える。また、比較器７１４は、現在与えられ
たデジタル信号の値が既に保持している値よりも大きい
場合には、既に保持している値を最小値として保持す
る。

【０１４４】一方、位相スキャン回路７３のカウンタ７
３１は、位相スキャン期間において、リセット信号ＲＳ
Ｔによりリセットされ、クロック信号ＣＫのパルスのカ
ウントを開始し、カウント値をメモリ７３２およびセレ
クタ７３３の一方の入力端子に与える。

【０１４５】メモリ７３２は、比較器７１４から与えら
れる書き込み信号ＷＲに応答してカウンタ７３１から与
えられるカウント値を記憶するとともに出力する。この
ように、メモリ７３２に記憶されるカウント値は書き込
み信号ＷＲに応答して更新される。メモリ７３２から出
力されるカウント値は、セレクタ７３３の他方の入力端
子に与えられる。

【０１４６】セレクタ７３３は、カウンタ７３１のカウ
ント動作中にカウンタ７３１から与えられるカウント値
を選択して位相遅延回路７２に遅延時間として与える。
カウンタ７３１のカウント動作の終了後に、セレクタ７
３３は、メモリ７３２から出力されるカウント値を選択
して位相遅延回路７２に最適遅延時間として与える。

【０１４７】位相遅延回路７２ａの選択信号発生回路７
２９は、位相スキャン期間にセレクタ７３３から出力さ
れる遅延時間に基づいて選択信号ＳＥＬ１，ＳＥＬ２，
ＳＥＬ３，ＳＥＬ４をそれぞれセレクタ７２１，７２
２，７２３，７２４に与える。

【０１４８】遅延素子７２５，７２６，７２７，７２８
の遅延量はそれぞれ１Ｔ、２Ｔ、４Ｔおよび８Ｔに設定
されている。また、遅延素子７２０の遅延量は例えば４
Ｔに設定されている。ここで、Ｔは任意の時間を表す。
例えば、制御信号ＣＵ２Ｌと制御信号ＣＵ１Ｌとの位相
差を０〜１５０ｎｓの範囲内で変化させる場合には、Ｔ
を１０ｎｓに設定する。セレクタ７２１は、選択信号Ｓ
ＥＬ１に基づいて制御信号ＣＵ０Ｌおよび遅延素子７２
５の出力信号のいずれか一方を選択して出力する。セレ
クタ７２２は、選択信号ＳＥＬ２に基づいてセレクタ７
２１の出力信号および遅延素子７２６の出力信号のいず
れか一方を選択して出力する。セレクタ７２３は、選択
信号ＳＥＬ３に基づいてセレクタ７２２の出力信号およ
び遅延素子７２７の出力信号のいずれか一方を選択して
出力する。セレクタ７２４は、選択信号ＳＥＬ４に基づ
いてセレクタ７２３の出力信号および遅延素子７２８の
出力信号のいずれか一方を選択して制御信号ＣＵ２Ｌと
して出力する。

【０１４９】また、遅延素子７２０にも制御信号ＣＵ０
Ｌが与えられる。遅延素子７２０の出力信号は、制御信
号ＣＵ１Ｌとして出力される。

【０１５０】なお、位相遅延回路７２ｂは、位相遅延回
路７２ａと同様にして、制御信号ＣＵ０Ｈを受け、制御
信号ＣＵ２Ｈおよび制御信号ＣＵ１Ｈを出力する。

【０１５１】例えば、セレクタ７３３から出力される遅
延時間が５Ｔの場合には、セレクタ７２１は遅延回路７
２５の出力信号を選択し、セレクタ７２２はセレクタ７
２１の出力信号を選択し、セレクタ７２３は遅延回路７
２７の出力信号を選択し、セレクタ７２４はセレクタ７
２３の出力信号を選択する。これにより、制御信号ＣＵ
０Ｌに対する制御信号ＣＵ２Ｌの遅延時間が５Ｔとな
る。また、制御信号ＣＵ１Ｌに対する制御信号ＣＵ２Ｌ
の遅延時間はＴとなる。

【０１５２】このようにして、位相スキャン期間におい
て、カウンタ７３１のカウント値が順次増加することに
より制御信号ＣＵ２Ｌと制御信号ＣＵ１Ｌとの位相差が
０から１５０ｎｓまで順次変化し、所定の周波数で電磁
波のレベルが最小となるときのカウンタ７３１のカウン
ト値がメモリ７３２に記憶される。

【０１５３】その後、メモリ７３２に記憶されたカウン
ト値が最適遅延時間として選択信号発生回路７２９に与
えられることにより、電磁波のレベルが最小となるよう
に制御信号ＣＵ２Ｌと制御信号ＣＵ１Ｌとの位相差が設
定される。

【０１５４】上記の位相スキャン期間は、電源投入直後
および所定の時間ごとに定期的に設定される。

【０１５５】なお、図１の位相制御回路６の構成も、図
１１に示した位相制御回路７の構成と同様である。この
場合、位相制御回路６は、制御信号ＣＣ０Ｈ，ＣＣ０Ｌ
を受け、制御信号ＣＣ１Ｈ，ＣＣ１Ｌ，ＣＣ２Ｈ，ＣＣ
２Ｌ，ＣＣ３Ｈ，ＣＣ３Ｌ，ＣＣ４Ｈ，ＣＣ４Ｌを出力
する。ただし、位相制御回路６に接続される電磁波検出
器７０は、スキャンドライバ３１，３２の出力端子間、
スキャンドライバ３２，３３の出力端子間およびスキャ
ンドライバ３３，３４間の出力端子間に設ける。

【０１５６】あるいは、図１２に示した電磁波検出器７
０をスキャンドライバ３１に接続されるスキャンドライ
バＩＣ３ａの出力端子とスキャンドライバ３２に接続さ
れるスキャンドライバＩＣ３ａの出力端子との間、スキ
ャンドライバ３２に接続されるスキャンドライバＩＣ３
ａの出力端子とスキャンドライバ３３に接続されるスキ
ャンドライバＩＣ３ａの出力端子との間およびスキャン
ドライバ３３に接続されるスキャンドライバＩＣ３ａの
出力端子とスキャンドライバ３４に接続されるスキャン
ドライバＩＣ３ａの出力端子との間に設けてもよい。

【０１５７】この場合、位相制御回路６から出力される
制御信号ＣＣ１Ｈ，ＣＣ１Ｌは図３のスイッチＳＷ１，
ＳＷ２を制御する信号である。

【０１５８】図１４は駆動パルスＤＳ１に対する駆動パ
ルスＤＳ２の位相差による電磁波低減効果を説明するた
めの図である。ここで、ｆ₀を電磁波の所定の周波数と
する。駆動パルスＤＳ１，ＤＳ２は異なるブロックにお
けるサステイン電極１３に印加される維持パルスＰｓｕ
である。あるいは、駆動パルスＤＳ１，ＤＳ２は異なる
ブロックにおけるスキャン電極１２に印加される維持パ
ルスＰｓｃである。

【０１５９】図１４（ａ）に示すように、駆動パルスＤ
Ｓ１に対する駆動パルスＤＳ２の位相差Δｔが０の場合
には、電磁波レベルは全周波数にわたって高く、所定の
周波数ｆ₀での電磁波低減効果は０である。図１４
（ｂ），（ｃ），（ｄ）の右図において、一点鎖線は駆
動パルスＤＳ１に対する駆動パルスＤＳ２の位相差Δｔ
が０のときの電磁波レベルを示す。

【０１６０】図１４（ｂ）に示すように、駆動パルスＤ
Ｓ１に対する駆動パルスＤＳ２の位相差Δｔがαになる
と、所定の周波数ｆ₀での電磁波レベルが下降し、電磁
波低減効果が大きくなる。ここで、α＜１／２ｆ₀であ
る。

【０１６１】図１４（ｃ）に示すように、駆動パルスＤ
Ｓ１に対する駆動パルスＤＳ２の位相差Δｔが１／２ｆ
₀のときには、所定の周波数ｆ₀での電磁波レベルが最
小となり、電磁波低減効果が最大となる。

【０１６２】図１４（ｄ）に示すように、駆動パルスＤ
Ｓ１に対する駆動パルスＤＳ２の位相差Δｔが１／２ｆ
₀＋αになると、所定の周波数ｆ₀での電磁波レベルが
再び上昇し、再び電磁波低減効果が小さくなる。

【０１６３】このように、駆動パルスＤＳ１に対する駆
動パルスＤＳ２の位相差Δｔを変化させることにより所
定の周波数ｆ₀での電磁波レベルが上下し、周波数ｆ₀
での電磁波レベルが極小値を持つ。したがって、駆動パ
ルスＤＳ１に対する駆動パルスＤＳ２の位相差Δｔを１
／２ｆ₀に設定することにより、所定の周波数ｆ₀での
電磁波レベルを最小にすることができる。

【０１６４】図１５はＰＤＰの４つのブロック内のスキ
ャン電極１２およびサステイン電極１３の本数比による
電磁波低減効果の違いを説明するための図であり、
（ａ）はＰＤＰ１を４つのブロックに等分割した場合
（スキャン電極１２およびサステイン電極１３の本数比
が１：１：１：１の場合）の電磁波レベルの周波数特性
を示し、（ｂ）はＰＤＰ１をスキャン電極１２およびサ
ステイン電極１３の本数比１：２：２：１で４つのブロ
ックに分割した場合の電磁波レベルの周波数特性を示
す。

【０１６５】なお、図１５（ａ），（ｂ）の例において
４つのブロック間での維持パルスの位相差は等しいもの
とする。

【０１６６】以下の説明において、各ブロック内のスキ
ャン電極１２およびサステイン電極１３の本数の比を単
に本数比と呼ぶ。

【０１６７】図１５（ｂ）に示すようにＰＤＰ１を本数
比１：２：２：１で分割した場合には、図１５（ａ）に
示すようにＰＤＰ１を等分割した場合に比べて、特定の
周波数帯域で電磁波レベルをより低減することができ、
かつ広い周波数帯域で電磁波レベルを低減することがで
きる。このように、複数のブロックの本数比を適切に設
定することにより、ブロック間での維持パルスの位相差
が等しい場合にも広い周波数帯域で大きな電磁波低減効
果が得られることが分かる。

【０１６８】図１６はＰＤＰ１のブロック分割方法を示
す図である。以下、駆動パルスの周期を５０００ｎｓと
する。

【０１６９】図１６（ａ）の例では、ＰＤＰ１が２つの
ブロックＢＫ１，ＢＫ２に分割されている。ブロックＢ
Ｋ１，ＢＫ２の本数比は１：１であり、ブロックＢＫ
１，ＢＫ２間の駆動パルスの位相差はαｎｓである。

【０１７０】図１６（ｂ）の例では、ＰＤＰ１が３つの
ブロックＢＫ１，ＢＫ２，ＢＫ３に分割されている。ブ
ロックＢＫ１，ＢＫ２，ＢＫ３の本数比は１：２：１で
あり、ブロックＢＫ１，ＢＫ２間の駆動パルスの位相差
はαｎｓであり、ブロックＢＫ２，ＢＫ３間の駆動パル
スの位相差はβｎｓである。

【０１７１】図１６（ｃ）の例では、ＰＤＰ１が４つの
ブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４に分割されて
いる。ブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４の本数
比は１：２：２：１である。ブロックＢＫ１，ＢＫ２間
の駆動パルスの位相差はαｎｓであり、ブロックＢＫ
２，ＢＫ３間の駆動パルスの位相差はβｎｓであり、ブ
ロックＢＫ３，ＢＫ４間の駆動パルスの位相差はγｎｓ
である。

【０１７２】図１７〜図２７はブロック分割による妨害
低減レベルの周波数特性の計算結果を示す図である。図
１７〜図２７では、隣接するブロック間での駆動パルス
の位相差をΔｔで示す。ここでは、駆動パルスの周期を
５０００ｎｓとする。

【０１７３】図１７〜図２２はＰＤＰ１を２分割した場
合の妨害低減レベルの周波数特性の計算結果を示す。ブ
ロックの本数比は１：１である。

【０１７４】図１７は位相差Δｔが５ｎｓの場合の計算
結果、図１８は位相差Δｔが８ｎｓの場合の計算結果、
図１９は位相差Δｔが１０ｎｓの場合の計算結果、図２
０は位相差Δｔが１５ｎｓの場合の計算結果、図２１は
位相差Δｔが３０ｎｓの場合の計算結果、図２２は位相
差Δｔが１００ｎｓの場合の計算結果である。図１７〜
図２２に示すように、位相差Δｔを調整することにより
妨害低減レベルが最小となる周波数を調整することがで
きるとともに妨害低減レベルの極小点の数を調整するこ
とができる。

【０１７５】なお、妨害低減レベルが最小となる周波数
をｆ₀とすると、ブロック間の位相差Δｔは次式で表さ
れる。

【０１７６】Δｔ＝１／２ｆ₀ 図２３および図２４はＰＤＰ１を３分割した場合の妨害
低減レベルの周波数特性の計算結果を示す。位相差Δｔ
は８ｎｓである。図２３はブロックの本数比が１：１：
１の場合の計算結果、図２４は本数比が１：２：１の場
合の計算結果である。

【０１７７】図２３に示すように、本数比が１：１：１
の場合には、妨害低減効果が小さく、図２４に示すよう
に、本数比が１：２：１の場合には、妨害低減効果が大
きくなっている。

【０１７８】図２５および図２６はＰＤＰ１を４分割し
た場合の妨害低減レベルの周波数特性の計算結果を示
す。位相差Δｔは８ｎｓである。図２５はブロックの本
数比を１：１：１：１とした場合の計算結果、図２６は
ブロックの本数比を１：２：２：１とした場合の計算結
果である。

【０１７９】図２５および図２６に示すように、ブロッ
クの本数比を１：２：２：１とした場合には、ＰＤＰ１
を等分割した場合に比べて妨害低減効果が大きくなって
いる。

【０１８０】図２７はＰＤＰ１を６分割した場合の妨害
低減レベルの周波数特性の計算結果を示す。ブロックの
本数比は１：１：１：１：１：１であり、位相差Δｔは
８ｎｓである。図２７に示すように、ＰＤＰ１を６分割
した場合には、妨害低減効果が大きくなっている。

【０１８１】図１８、図２３、図２５および図２７の比
較から、ＰＤＰ１が等分割されかつブロック間での位相
差が等しい場合には、ブロック分割数が多いほど妨害低
減効果が大きくなることがわかる。

【０１８２】また、図２３と図２４との比較および図２
５と図２６との比較から、ブロック分割数が等しくかつ
ブロック間での位相差が等しい場合には、複数のブロッ
ク内のスキャン電極１２およびサステイン電極１３の本
数が異なるようにＰＤＰ１を分割した方がＰＤＰ１を等
分割した場合に比べて妨害低減効果が大きくなることが
わかる。

【０１８３】なお、ＰＤＰ１を３分割する場合には、ブ
ロックの本数比を１：２：１に設定した場合に妨害低減
効果が大きくなる。また、ＰＤＰを４分割する場合に
は、ブロックの本数比を１：２：２：１に設定した場合
に妨害低減効果が大きくなる。さらに、ＰＤＰ１を６分
割する場合には、ブロックの本数比を１：２：３：３：
２：１に設定した場合に妨害低減効果が大きくなる。ま
た、ＰＤＰ１を８分割する場合には、ブロックの本数比
を１：２：３：４：４：３：２：１に設定した場合に妨
害低減効果が大きくなる。

【０１８４】なお、各本数のブロックの位置は任意であ
る。例えば、ＰＤＰ１を４分割する場合には、４つのブ
ロックの本数比を画面の上から１：２：２：１としても
よく、１：２：１：２としてもよく、２：１：１：２と
してもよく、２：１：２：１としてもよい。また、複数
のブロックの本数比が整数比である必要はない。

【０１８５】本実施例のプラズマディスプレイ装置にお
いては、ＰＤＰ１のスキャン電極１２に印加される維持
パルスにより発生する電磁波が所定の周波数で最小とな
るように位相制御回路６によりブロックＢＫ１，ＢＫ
２，ＢＫ３，ＢＫ４間での維持パルスの位相差が制御さ
れるので、ＰＤＰ１において維持パルスにより発生する
不要な電磁波の輻射を確実に抑制することができる。

【０１８６】また、ＰＤＰ１のサステイン電極１３に印
加される維持パルスにより発生する電磁波が所定の周波
数で最小となるように位相制御回路７によりブロックＢ
Ｋ１，ＢＫ２，ＢＫ３，ＢＫ４間での維持パルスの位相
差が制御されるので、ＰＤＰ１において維持パルスによ
り発生する不要な電磁波の輻射を確実に抑制することが
できる。

【０１８７】これらの結果、ＰＤＰ１において発生する
不要な電磁波の輻射を十分に抑えることが可能となる。

【０１８８】なお、本実施例では、電磁波検出器７０に
より電磁波の磁界の変化率に比例した電流を検出するこ
とにより、電磁波のレベルを検出しているが、電磁波の
電界を検出することにより電磁波のレベルを検出しても
よい。この場合には、電界に比例した電圧を検出するこ
とにより電界を検出する。

【０１８９】また、本実施例では、維持パルスの位相差
を制御する位相制御回路６および維持パルスの位相差を
制御する位相制御回路７の両方を設けているが、位相制
御回路６および位相制御回路７のいずれか一方を設けて
もよい。

【０１９０】図２８（ａ）は位相制御回路の他の例を示
すブロック図、図２８（ｂ）は維持パルスの波形図であ
る。

【０１９１】図２８（ａ）に示す位相制御回路８は、サ
ステインドライバ４１，４２に接続された位相検出部８
０および位相遅延回路８１を含む。なお、この位相制御
回路８は、サステインドライバ４２，４３に接続された
位相検出部８０および位相遅延回路８１ならびにサステ
インドライバ４３，４４に接続された位相検出部８０お
よび位相遅延回路８１も含む。

【０１９２】位相検出部８０は出力電圧検出器８０１，
８０２および比較器８０３を含む。出力電圧検出器８０
１は、サステインドライバ４１の出力端子の電圧を検出
する。出力電圧検出器８０２は、サステインドライバ４
２の出力端子の電圧を検出する。

【０１９３】図２８（ｂ）に示すように、２つの維持パ
ルス間に位相差が存在すれば、矢印で示すように、２つ
の維持パルスの電圧にも差が生じる。比較器８０３は、
出力電圧検出器８０１により検出された電圧と出力電圧
検出器８０２により検出された電圧との差を検出し、そ
の差を予め設定された基準電圧Ｖｒｅｆと比較し、検出
された電圧の差と基準電圧Ｖｒｅｆとの電圧差を位相差
制御信号として位相遅延回路８１に与える。

【０１９４】位相遅延回路８１は、比較器８０３から与
えられる位相差制御信号に基づいて制御信号ＳＵ１Ｈ，
ＳＵ１Ｌに対する制御信号ＳＵ２Ｈ，ＳＵ２Ｌの遅延時
間を制御し、制御信号ＳＵ１Ｈ，ＳＵ１Ｌをサステイン
ドライバ４１に与え、制御信号ＳＵ１Ｈ，ＳＵ１Ｌをサ
ステインドライバ４２に与える。

【０１９５】基準電圧Ｖｒｅｆは、維持パルスにより発
生する電磁波が所定の周波数で最小となる場合のサステ
インドライバ４１の出力端子の電圧とサステインドライ
バ４２の出力端子の電圧との差と等しくなるように予め
設定される。

【０１９６】このようにして、出力電圧検出器８０１に
より検出される電圧と出力電圧検出器８０２により検出
される電圧との差が基準電圧Ｖｒｅｆと等しくなるよう
に制御信号ＳＵ１Ｈ，ＳＵ１Ｌと制御信号ＳＵ２Ｈ，Ｓ
Ｕ２Ｌとの間の位相差が制御される。

【０１９７】図２８の位相制御回路８においては、ブロ
ック間での維持パルスの電圧差を検出することにより維
持パルスの位相差を検出し、ブロック間での維持パルス
の位相差が所定の値になるようにサステインドライバ４
１，４２が制御される。したがって、ＰＤＰ１のサステ
イン電極１３に印加される維持パルスにより発生する電
磁波が所定の周波数で最小となる。その結果、ＰＤＰ１
からの不要な電磁波の輻射を抑制することができる。

【０１９８】なお、図２８に示す位相制御回路８を図１
の位相制御回路６の代わりに用いてもよい。また、図２
８の位相検出部８０の出力電圧検出器８０１，８０２の
代わりに出力電流検出器を用いてもよい。この場合に
も、同様の効果が得られる。

【０１９９】本実施例では、アドレス電極１１が第１の
電極に相当し、スキャン電極１２が第２の電極に相当
し、サステイン電極１３が第３の電極に相当する。ま
た、アドレス電極１１に印加される書き込みパルスが第
１のパルス電圧に相当し、維持パルスＰｓｃが第２のパ
ルス電圧に相当し、維持パルスＰｓｕが第３のパルス電
圧に相当する。さらに、データドライバ２が第１の電圧
印加手段に相当し、スキャンドライバ３１〜３４および
スキャンドライバＩＣ３ａが第２の電圧印加手段または
複数の第２の電圧印加回路に相当し、サステインドライ
バ４１〜４４が第３の電圧印加手段または複数の第３の
電圧印加回路に相当する。

【０２００】位相制御回路６が位相制御手段または第１
の位相制御回路に相当し、位相制御回路７が位相制御手
段または第２の位相制御回路に相当する。また、電磁波
検出器７０および位相検出部７１が第１または第２の電
磁波検出手段に相当し、位相スキャン回路７３が第１ま
たは第２の位相差走査手段に相当し、最小値検出部７０
４が第１または第２の記憶手段に相当し、位相検出部８
０が第１または第２の位相差検出手段に相当する。ブロ
ックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４が複数のグループ
に相当する。

【０２０１】

【発明の効果】本発明によれば、複数の第２の電極に印
加される第２のパルス電圧または複数の第３の電極に印
加される第３のパルス電圧の位相を制御することにより
所定の周波数の電磁波が低減される。したがって、不要
な電磁波の輻射が抑制される。

【図面の簡単な説明】

【図１】本発明の一実施例によるプラズマディスプレイ
装置の構成を示すブロック図

【図２】図１のＰＤＰにおける各ブロックのスキャン電
極およびサステイン電極の駆動電圧を示すタイミング図

【図３】図１のプラズマディスプレイ装置における主と
してスキャンドライバの構成を示す回路図

【図４】図３のスキャンドライバの動作を示すタイミン
グ図

【図５】図１のプラズマディスプレイ装置における主と
してサステインドライバの構成を示す回路図

【図６】図５のサステインドライバの動作を示すタイミ
ング図

【図７】図１のスキャンドライバにより発生される維持
パルスの詳細な波形図

【図８】駆動パルスおよびその駆動パルスの高調波を示
す波形図

【図９】図１のプラズマディスプレイ装置における電磁
波低減の原理を示す波形図

【図１０】図１のプラズマディスプレイ装置における電
磁波低減の原理を示す波形図

【図１１】図１のプラズマディスプレイ装置における主
として位相制御回路の構成を示すブロック図

【図１２】サステインドライバ間に設けられる電磁波検
出器の斜視図

【図１３】図１１の位相制御回路における主として最小
値検出部、位相遅延回路および位相スキャン回路の構成
を示すブロック図

【図１４】駆動パルス間の位相差による電磁波低減効果
を説明するための図

【図１５】ＰＤＰの４つのブロックの本数比による電磁
波低減効果の違いを説明するための図

【図１６】ＰＤＰのブロック分割方法の例を示す図

【図１７】ＰＤＰを２分割しかつ位相差を５ｎｓとした
場合の妨害低減レベルの周波数特性の計算結果を示す図

【図１８】ＰＤＰを２分割しかつ位相差を８ｎｓとした
場合の妨害低減レベルの周波数特性の計算結果を示す図

【図１９】ＰＤＰを２分割しかつ位相差を１０ｎｓとし
た場合の妨害低減レベルの周波数特性の計算結果を示す
図

【図２０】ＰＤＰを２分割しかつ位相差を１５ｎｓとし
た場合の妨害低減レベルの周波数特性の計算結果を示す
図

【図２１】ＰＤＰを２分割しかつ位相差を３０ｎｓとし
た場合の妨害低減レベルの周波数特性の計算結果を示す
図

【図２２】ＰＤＰを２分割しかつ位相差を１００ｎｓと
した場合の妨害低減レベルの周波数特性の計算結果を示
す図

【図２３】ＰＤＰを本数比１：１：１で３分割した場合
の妨害低減レベルの周波数特性の計算結果を示す図

【図２４】ＰＤＰを本数比１：２：１で３分割した場合
の妨害低減レベルの周波数特性の計算結果を示す図

【図２５】ＰＤＰを本数比１：１：１：１で４分割した
場合の妨害低減レベルの周波数特性の計算結果を示す図

【図２６】ＰＤＰを本数比１：２：２：１で４分割した
場合の妨害低減レベルの周波数特性の計算結果を示す図

【図２７】ＰＤＰを本数比１：１：１：１：１：１で６
分割した場合の妨害低減レベルの周波数特性の計算結果
を示す図

【図２８】位相制御回路の他の例および維持パルスを示
す図

【図２９】ＡＣ型ＰＤＰにおける３電極面放電セルの模
式的断面図

【図３０】従来のプラズマディスプレイ装置の構成を示
すブロック図

【図３１】図３０のＰＤＰにおけるスキャン電極および
サステイン電極の駆動電圧の一例を示すタイミング図

【図３２】図３０のサステインドライバの構成を示す回
路図

【図３３】図３２のサステインドライバの動作を示すタ
イミング図

【符号の説明】

１ＰＤＰ２データドライバ３ａスキャンドライバＩＣ５制御信号発生回路６，７，８位相制御回路１１アドレス電極１２スキャン電極１３サステイン電極３１，３２，３３，３４スキャンドライバ４１，４２，４３，４４サステインドライバ７０電磁波検出器７１，８０位相検出部７２，７２ａ，７２ｂ，８１位相遅延回路７３位相スキャン回路８０１，８０２出力電圧検出器

Claims

【特許請求の範囲】

【請求項１】第１の方向に配列された複数の第１の電
極と、前記第１の方向と交差する第２の方向に配列された複数
の第２の電極と、前記複数の第２の電極とそれぞれ対になるように前記第
２の方向に配列された複数の第３の電極と、前記複数の第１の電極、前記複数の第２の電極および前
記複数の第３の電極の交点に設けられた複数の放電セル
と、画像データに応じて該当する第１の電極に第１のパルス
電圧を印加する第１の電圧印加手段と、前記複数の第２の電極に第２のパルス電圧を印加する第
２の電圧印加手段と、前記複数の第３の電極に第３のパルス電圧を印加する第
３の電圧印加手段と、所定の周波数の電磁波が低減されるように前記複数の第
２の電極に印加される前記第２のパルス電圧および前記
複数の第３の電極に印加される前記第３のパルス電圧の
うち少なくともいずれか一方の位相を制御する位相制御
手段とを備えたことを特徴とする表示装置。
【請求項２】前記複数の第２の電極は複数のグループ
に区分され、前記第２の電圧印加手段は、前記複数のグループに対応
して設けられかつ各々が対応するグループの前記第２の
電極に前記第２のパルス電圧を印加する複数の第２の電
圧印加回路を含み、前記位相制御手段は、前記第２のパルス電圧により発生
される所定の周波数の電磁波が低減されるように前記複
数の第２の電圧印加回路により前記複数の第２の電極に
印加される前記第２のパルス電圧に前記複数のグループ
間で位相差を与える第１の位相制御回路を含むことを特
徴とする請求項１記載の表示装置。
【請求項３】前記複数の第３の電極は複数のグループ
に区分され、前記第３の電圧印加手段は、前記複数のグループに対応
して設けられかつ各々が対応するグループの前記第３の
電極に前記第３のパルス電圧を印加する複数の第３の電
圧印加回路を含み、前記位相制御手段は、前記第３のパルス電圧により発生
される所定の周波数の電磁波が低減されるように前記複
数の第３の電圧印加回路により前記複数の第３の電極に
印加される前記第３のパルス電圧に前記複数のグループ
間で位相差を与える第２の位相制御回路を含むことを特
徴とする請求項１または２記載の表示装置。
【請求項４】前記第２のパルス電圧により発生される
電磁波を検出する第１の電磁波検出手段をさらに備え、前記第１の位相制御回路は、前記第１の電磁波検出手段
により検出された電磁波に基づいて前記複数のグループ
間での前記第２のパルス電圧の位相差を制御することを
特徴とする請求項２記載の表示装置。
【請求項５】前記第３のパルス電圧により発生される
電磁波を検出する第２の電磁波検出手段を備え、前記第２の位相制御回路は、前記第２の電磁波検出手段
により検出された電磁波に基づいて前記複数のグループ
間での前記第３のパルス電圧の位相差を制御することを
特徴とする請求項３記載の表示装置。
【請求項６】前記第１の位相制御回路により与えられ
る位相差を所定期間において順次変化させる第１の位相
差走査手段と、前記所定期間において前記第１の電磁波検出手段により
検出された電磁波のレベルが最小となる位相差を記憶す
る第１の記憶手段とをさらに備え、前記第１の位相制御回路は、前記所定期間後に、前記複
数のグループ間での前記第２のパルス電圧の位相差を前
記記憶手段に記憶された位相差に設定することを特徴と
する請求項４記載の表示装置。
【請求項７】前記第２の位相制御回路により与えられ
る位相差を所定期間において順次変化させる第２の位相
差走査手段と、前記所定期間において前記第２の電磁波検出手段により
検出された電磁波のレベルが最小となる位相差を記憶す
る第２の記憶手段とをさらに備え、前記第２の位相制御回路は、前記所定期間後に、前記複
数のグループ間での前記第３のパルス電圧の位相差を前
記記憶手段に記憶された位相差に設定することを特徴と
する請求項５記載の表示装置。
【請求項８】前記第１の電磁波検出手段は、隣接する
グループ間にそれぞれ配置された１または複数の電磁波
検出器を含むことを特徴とする請求項４または６記載の
表示装置。
【請求項９】前記第２の電磁波検出手段は、隣接する
グループ間にそれぞれ配置された１または複数の電磁波
検出器を含むことを特徴とする請求項５または７記載の
表示装置。
【請求項１０】前記電磁波検出器はコイルを含むこと
を特徴とする請求項８または９記載の表示装置。
【請求項１１】前記複数のグループ間での前記第２の
パルス電圧の位相差を検出する第１の位相差検出手段を
さらに備え、前記第１の位相制御回路は、前記第１の位相差検出手段
により検出された位相差に基づいて前記複数のグループ
間での前記第２のパルス電圧の位相差を制御することを
特徴とする請求項２記載の表示装置。
【請求項１２】前記複数のグループ間での前記第３の
パルス電圧の位相差を検出する第２の位相差検出手段を
さらに備え、前記第２の位相制御回路は、前記第２の位相差検出手段
により検出された位相差に基づいて前記複数のグループ
間での前記第３のパルス電圧の位相差を制御することを
特徴とする請求項３記載の表示装置。
【請求項１３】前記第１の位相差検出手段は、前記第
２のパルス電圧により発生される電磁波に基づいて前記
複数のグループ間での前記第２のパルス電圧の位相差を
検出することを特徴とする請求項１１記載の表示装置。
【請求項１４】前記第２の位相差検出手段は、前記第
３のパルス電圧により発生される電磁波に基づいて前記
複数のグループ間での前記第３のパルス電圧の位相差を
検出することを特徴とする請求項１２記載の表示装置。
【請求項１５】前記第１の位相差検出手段は、前記複
数の第２の電圧印加回路の電圧または電流に基づいて位
相差を検出することを特徴とする請求項１１記載の表示
装置。
【請求項１６】前記第２の位相差検出手段は、前記複
数の第３の電圧印加回路の電圧または電流に基づいて位
相差を検出することを特徴とする請求項１２記載の表示
装置。
【請求項１７】前記複数の第２の電極および前記複数
の第３の電極のうち少なくともいずれか一方が前記複数
のグループに非等分割されたことを特徴とする請求項２
〜１６のいずれかに記載の表示装置。
【請求項１８】前記複数のグループの数は３であり、
３個のグループに属する前記第２または第３の電極の本
数の比は、１：２：１であることを特徴とする請求項１
７記載の表示装置。
【請求項１９】前記複数のグループの数は４であり、
４個のグループに属する前記第２または第３の電極の本
数の比は、１：２：２：１であることを特徴とする請求
項１７記載の表示装置。
【請求項２０】前記複数のグループの数は６であり、
６個のグループに属する前記第２または第３の電極の本
数の比は、１：２：３：３：２：１であることを特徴と
する請求項１７記載の表示装置。
【請求項２１】前記複数のグループの数は８であり、
８個のグループに属する前記第２または第３の電極の本
数の比は、１：２：３：４：４：３：２：１であること
を特徴とする請求項１７記載の表示装置。
【請求項２２】前記複数の第２の電圧印加回路の各々
は、複数の駆動用集積回路を含むことを特徴とする請求
項２、４、６、８、１１、１３または１５記載の表示装
置。
【請求項２３】前記第２のパルス電圧は、書き込み期
間に前記複数の第２の電極に印加される書き込みパルス
および放電維持期間に前記複数の第２の電極に印加され
る第１の維持パルスを含み、前記第３のパルス電圧は、前記放電維持期間に前記複数
の第３の電極に印加される第２の維持パルスを含み、前記位相制御手段は、前記第１の維持パルスおよび前記
第２の維持パルスのうち少なくともいずれか一方の位相
を制御することを特徴とする請求項１〜２２のいずれか
に記載の表示装置。
【請求項２４】前記位相制御手段は、前記第２のパル
ス電圧または前記第３のパルス電圧のエッジの位相を制
御することを特徴とする請求項１〜２３のいずれかに記
載の表示装置。
【請求項２５】前記位相制御手段は、前記第２のパル
ス電圧または前記第３のパルス電圧の立ち上がり部分お
よび立ち下がり部分の少なくとも一方の位相を制御する
ことを特徴とする請求項１〜２４のいずれかに記載の表
示装置。
【請求項２６】第１の方向に配列された複数の第１の
電極と、前記第１の方向と交差する第２の方向に配列さ
れた複数の第２の電極と、前記複数の第２の電極とそれ
ぞれ対になるように前記第２の方向に配列された複数の
第３の電極と、前記複数の第１の電極、前記複数の第２
の電極および前記複数の第３の電極の交点に設けられた
複数の放電セルとを備えた表示装置に用いられる駆動回
路であって、画像データに応じて該当する第１の電極に第１のパルス
電圧を印加する第１の電圧印加手段と、前記複数の第２の電極に第２のパルス電圧を印加する第
２の電圧印加手段と、前記複数の第３の電極に第３のパルス電圧を印加する第
３の電圧印加手段と、所定の周波数の電磁波が低減されるように前記複数の第
２の電極に印加される前記第２のパルス電圧および前記
複数の第３の電極に印加される前記第３のパルス電圧の
うち少なくともいずれか一方の位相を制御する位相制御
手段とを備えたことを特徴とする駆動回路。
【請求項２７】前記複数の第２の電極は複数のグルー
プに区分され、前記第２の電圧印加手段は、前記複数のグループに対応
して設けられかつ各々が対応するグループの前記第２の
電極に前記第２のパルス電圧を印加する複数の第２の電
圧印加回路を含み、前記位相制御手段は、前記第２のパルス電圧により発生
される所定の周波数の電磁波が低減されるように前記複
数の第２の電圧印加回路により前記複数の第２の電極に
印加される前記第２のパルス電圧に前記複数のグループ
間で位相差を与える第１の位相制御回路を含むことを特
徴とする請求項２６記載の駆動回路。
【請求項２８】前記複数の第３の電極は複数のグルー
プに区分され、前記第３の電圧印加手段は、前記複数のグループに対応
して設けられかつ各々が対応するグループの前記第３の
電極に前記第３のパルス電圧を印加する複数の第３の電
圧印加回路を含み、前記位相制御手段は、前記第３のパルス電圧により発生
される所定の周波数の電磁波が低減されるように前記複
数の第３の電圧印加回路により前記複数の第３の電極に
印加される前記第３のパルス電圧に前記複数のグループ
間で位相差を与える第２の位相制御回路を含むことを特
徴とする請求項２６または２７記載の駆動回路。
【請求項２９】第１の方向に配列された複数の第１の
電極と、前記第１の方向と交差する第２の方向に配列さ
れた複数の第２の電極と、前記複数の第２の電極とそれ
ぞれ対になるように前記第２の方向に配列された複数の
第３の電極と、前記複数の第１の電極、前記複数の第２
の電極および前記複数の第３の電極の交点に設けられた
複数の放電セルとを備えた表示装置の駆動方法であっ
て、画像データに応じて該当する第１の電極に第１のパルス
電圧を印加するとともに、前記複数の第２の電極に第２
のパルス電圧を印加し、前記複数の第３の電極に第３の
パルス電圧を印加し、所定の周波数の電磁波が低減され
るように前記複数の第２の電極に印加される前記第２の
パルス電圧および前記複数の第３の電極に印加される前
記第３のパルス電圧のうち少なくともいずれか一方の位
相を制御することを特徴とする駆動方法。