JP2000284873A - メモリ回路基板 - Google Patents
メモリ回路基板Info
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- JP2000284873A JP2000284873A JP11091527A JP9152799A JP2000284873A JP 2000284873 A JP2000284873 A JP 2000284873A JP 11091527 A JP11091527 A JP 11091527A JP 9152799 A JP9152799 A JP 9152799A JP 2000284873 A JP2000284873 A JP 2000284873A
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- 239000003990 capacitor Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000002265 prevention Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000020169 heat generation Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Memory System (AREA)
Abstract
(57)【要約】
【課題】高速で安定に動作し、消費電力も増加しないメ
モリ回路基板を提供すること。 【解決手段】複数のメモリ素子１１〜１４を搭載したメ
モリ回路基板において、コネクタ１０の所定の端子から
出発して、複数のメモリ素子１１〜１４の所定の端子を
順に接続した接続線１６の終端に抵抗２１とコンデンサ
２２の直列回路からなる終端回路２０を接続する。本発
明によれば、基板内の配線にも伝送路と同様に終端回路
を採用することにより、遅延を増加させることなく、例
えばオーバーシュートやアンダーシュート等の波形の乱
れを許容値以内に抑えることができ、消費電力も増加し
ない。
モリ回路基板を提供すること。 【解決手段】複数のメモリ素子１１〜１４を搭載したメ
モリ回路基板において、コネクタ１０の所定の端子から
出発して、複数のメモリ素子１１〜１４の所定の端子を
順に接続した接続線１６の終端に抵抗２１とコンデンサ
２２の直列回路からなる終端回路２０を接続する。本発
明によれば、基板内の配線にも伝送路と同様に終端回路
を採用することにより、遅延を増加させることなく、例
えばオーバーシュートやアンダーシュート等の波形の乱
れを許容値以内に抑えることができ、消費電力も増加し
ない。
Description
【０００１】
【発明の属する技術分野】本発明はメモリ回路基板に関
し、特に高速動作が可能なメモリ回路基板に関するもの
である。
し、特に高速動作が可能なメモリ回路基板に関するもの
である。
【０００２】
【従来の技術】従来、パーソナルコンピュータ等におい
ては、メインボード上にＣＰＵが装着され、ＣＰＵから
はメモリバス制御用ＬＳＩを介してメモリバスが出てお
り、複数のメモリ回路基板用コネクタに並列に接続され
ていた。そして、該メモリ回路基板用コネクタに所望の
数および容量のメモリ回路基板を装着することによって
メモリが実装されていた。メモリバスの動作速度は５０
ＭＨｚあるいは６６ＭＨｚ程度であり、既存の回路技術
を使用してこの程度の速度で動作するメモリ回路基板を
作成することはそれほど困難ではなかった。
ては、メインボード上にＣＰＵが装着され、ＣＰＵから
はメモリバス制御用ＬＳＩを介してメモリバスが出てお
り、複数のメモリ回路基板用コネクタに並列に接続され
ていた。そして、該メモリ回路基板用コネクタに所望の
数および容量のメモリ回路基板を装着することによって
メモリが実装されていた。メモリバスの動作速度は５０
ＭＨｚあるいは６６ＭＨｚ程度であり、既存の回路技術
を使用してこの程度の速度で動作するメモリ回路基板を
作成することはそれほど困難ではなかった。
【０００３】図２は、従来のメモリ回路基板内の配線構
造を説明する説明図である。コネクタ１０から出発した
接続線１６は抵抗１５を介して、複数のメモリ素子１１
〜１４に順次接続されていた。抵抗１５は、波形の乱
れ、例えばオーバーシュートやアンダーシュートを許容
値以内に抑えるために挿入されている抵抗であり、例え
ば１０Ω程度が使用されていた。
造を説明する説明図である。コネクタ１０から出発した
接続線１６は抵抗１５を介して、複数のメモリ素子１１
〜１４に順次接続されていた。抵抗１５は、波形の乱
れ、例えばオーバーシュートやアンダーシュートを許容
値以内に抑えるために挿入されている抵抗であり、例え
ば１０Ω程度が使用されていた。
【０００４】
【発明が解決しようとする課題】近年ＣＰＵの高速化が
著しく、これに伴ってメモリバスの速度も１００ＭＨｚ
あるいは１３３ＭＨｚに高速化されつつある。また、メ
モリ回路基板の大容量化や小型化の要求もあり、素子数
の増加や配線幅の減少を図る必要がある。ところが、前
記したような、従来のメモリ回路基板の回路構成を採用
した場合には、基板内のキャパシタンスやインダクタン
スの増加に伴い、抵抗１５の値を大きくしないと波形の
乱れが許容値内に収まらず、かといって抵抗値を大きく
すると、ＲＡＳ（ローアト゛レスセレクト）やＣＡＳ（コラムアト゛レスセレク
ト）の信号波形の遅延量が許容値をオーバーして高速動
作できなくなってしまうという問題点があった。本発明
の目的は、前記のような従来技術の問題点を解決し、高
速で安定に動作し、消費電力も増加しないメモリ回路基
板を提供することにある。
著しく、これに伴ってメモリバスの速度も１００ＭＨｚ
あるいは１３３ＭＨｚに高速化されつつある。また、メ
モリ回路基板の大容量化や小型化の要求もあり、素子数
の増加や配線幅の減少を図る必要がある。ところが、前
記したような、従来のメモリ回路基板の回路構成を採用
した場合には、基板内のキャパシタンスやインダクタン
スの増加に伴い、抵抗１５の値を大きくしないと波形の
乱れが許容値内に収まらず、かといって抵抗値を大きく
すると、ＲＡＳ（ローアト゛レスセレクト）やＣＡＳ（コラムアト゛レスセレク
ト）の信号波形の遅延量が許容値をオーバーして高速動
作できなくなってしまうという問題点があった。本発明
の目的は、前記のような従来技術の問題点を解決し、高
速で安定に動作し、消費電力も増加しないメモリ回路基
板を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、複数のメモリ
素子を搭載したメモリ回路基板において、コネクタ手段
の所定の端子から出発して、前記複数のメモリ素子の所
定の端子を順に接続した接続線の終端に終端回路を接続
したことを特徴とし、終端回路として抵抗とコンデンサ
の直列回路を採用した点にも特徴がある。本発明によれ
ば、基板内の配線にも伝送路と同様に終端回路を採用す
ることにより、遅延を増加させることなく、例えばオー
バーシュートやアンダーシュート等の波形の乱れを許容
値以内に抑えることができ、消費電力も増加しない。
素子を搭載したメモリ回路基板において、コネクタ手段
の所定の端子から出発して、前記複数のメモリ素子の所
定の端子を順に接続した接続線の終端に終端回路を接続
したことを特徴とし、終端回路として抵抗とコンデンサ
の直列回路を採用した点にも特徴がある。本発明によれ
ば、基板内の配線にも伝送路と同様に終端回路を採用す
ることにより、遅延を増加させることなく、例えばオー
バーシュートやアンダーシュート等の波形の乱れを許容
値以内に抑えることができ、消費電力も増加しない。
【０００６】
【発明の実施の形態】以下、本発明の実施の形態を詳細
に説明する。図１は、本発明を適用したメモリ回路基板
の配線構造を示す説明図である。コネクタ１０から出発
した接続線１６は抵抗１５を介して、複数のメモリ素子
１１〜１４に順次接続されている。抵抗１５は、波形の
乱れ、例えばオーバーシュートやアンダーシュートを許
容値以内に抑えるために挿入されている抵抗である。
に説明する。図１は、本発明を適用したメモリ回路基板
の配線構造を示す説明図である。コネクタ１０から出発
した接続線１６は抵抗１５を介して、複数のメモリ素子
１１〜１４に順次接続されている。抵抗１５は、波形の
乱れ、例えばオーバーシュートやアンダーシュートを許
容値以内に抑えるために挿入されている抵抗である。
【０００７】接続線１６の終端部には、終端回路２０が
接続されている。各終端回路は、抵抗２１とコンデンサ
２２の直列回路からなっている。抵抗値は、接続線１６
の特性インピーダンスに等しくなるように選択され、例
えば６５Ω程度が選択される。コンデンサとしては、終
端部の信号波形の乱れ、即ちオーバーシュートやアンダ
ーシュートが最も小さくなり、かつ信号遅延が許容値以
下となるように、実験的に決定されるが、例えば数十ピ
コファラッド程度のコンデンサが選択される。
接続されている。各終端回路は、抵抗２１とコンデンサ
２２の直列回路からなっている。抵抗値は、接続線１６
の特性インピーダンスに等しくなるように選択され、例
えば６５Ω程度が選択される。コンデンサとしては、終
端部の信号波形の乱れ、即ちオーバーシュートやアンダ
ーシュートが最も小さくなり、かつ信号遅延が許容値以
下となるように、実験的に決定されるが、例えば数十ピ
コファラッド程度のコンデンサが選択される。
【０００８】この終端回路は、安価な部品で簡単に構成
でき、高周波的には終端抵抗と同様の機能を果たすが、
直流あるいは低周波的には開放と等価となる。従って、
終端部の過渡的な信号波形の乱れであるオーバーシュー
トやアンダーシュートに対して効果的に終端機能を果た
すが定常時には全く電力は消費しない。
でき、高周波的には終端抵抗と同様の機能を果たすが、
直流あるいは低周波的には開放と等価となる。従って、
終端部の過渡的な信号波形の乱れであるオーバーシュー
トやアンダーシュートに対して効果的に終端機能を果た
すが定常時には全く電力は消費しない。
【０００９】終端回路を付加する信号線としては、例え
ば全ての信号線に付加してもよいが、最もタイミングが
クリチカルなＲＡＳ、ＣＡＳ、ＷＥ（ライトイネーフ゛ル）信号
線などの制御信号のみ、あるいは制御信号線とアドレス
信号線に付加するのみでもよい。なお、終端回路２０を
付加した場合には、コネクタ近傍の抵抗１５は必要なく
なるが、規格上必要であれば残しておいてもよい。
ば全ての信号線に付加してもよいが、最もタイミングが
クリチカルなＲＡＳ、ＣＡＳ、ＷＥ（ライトイネーフ゛ル）信号
線などの制御信号のみ、あるいは制御信号線とアドレス
信号線に付加するのみでもよい。なお、終端回路２０を
付加した場合には、コネクタ近傍の抵抗１５は必要なく
なるが、規格上必要であれば残しておいてもよい。
【００１０】図４は、本発明を適用したメモリ回路基板
の一例を示す回路図である。このメモリ回路基板におい
ては、８個のＤＲＡＭメモリ素子４１〜４８を使用し、
クロック信号はＰＬＬ回路を内蔵した周知のクロックド
ライバＩＣ４９を介して駆動されている。コネクタ４０
のアドレス信号端子には前記した歪み防止用抵抗５０の
一端が接続され、他端はアドレス信号線５２として８個
のメモリ素子４１〜４８のアドレス端子に接続されてい
る。コネクタ４０のデータ入出力信号端子には前記した
歪み防止用抵抗は接続されておらず、直接データ信号線
５３として８個のメモリ素子４１〜４８のデータ端子に
接続されている。
の一例を示す回路図である。このメモリ回路基板におい
ては、８個のＤＲＡＭメモリ素子４１〜４８を使用し、
クロック信号はＰＬＬ回路を内蔵した周知のクロックド
ライバＩＣ４９を介して駆動されている。コネクタ４０
のアドレス信号端子には前記した歪み防止用抵抗５０の
一端が接続され、他端はアドレス信号線５２として８個
のメモリ素子４１〜４８のアドレス端子に接続されてい
る。コネクタ４０のデータ入出力信号端子には前記した
歪み防止用抵抗は接続されておらず、直接データ信号線
５３として８個のメモリ素子４１〜４８のデータ端子に
接続されている。
【００１１】コネクタ４０のＲＡＳ、ＣＡＳ、ＷＥ、Ｃ
Ｓ（チッフ゜セレクト）等の制御信号端子にはやはり歪み防止用
抵抗５０の一端が接続され、他端は制御信号線５４とし
て８個のメモリ素子４１〜４８の制御信号端子に接続さ
れている。制御信号線５４のそれぞれは２つのメモリ素
子群４１〜４４および４５〜４８に対応して途中て２本
に分岐している。更に分岐したそれぞれの信号線の終端
であるメモリ素子４４および４８においては、各信号線
に抵抗およびコンデンサの直列回路からなる終端回路６
０が接続されている。
Ｓ（チッフ゜セレクト）等の制御信号端子にはやはり歪み防止用
抵抗５０の一端が接続され、他端は制御信号線５４とし
て８個のメモリ素子４１〜４８の制御信号端子に接続さ
れている。制御信号線５４のそれぞれは２つのメモリ素
子群４１〜４４および４５〜４８に対応して途中て２本
に分岐している。更に分岐したそれぞれの信号線の終端
であるメモリ素子４４および４８においては、各信号線
に抵抗およびコンデンサの直列回路からなる終端回路６
０が接続されている。
【００１２】コネクタ４０のクロック信号端子には歪み
防止用抵抗５０の一端が接続され、他端はクロックドラ
イバＩＣ４９に接続されている。ドライバ４９の４個の
出力端子にはそれぞれ歪み防止用抵抗５１の一端が接続
され、他端はクロック信号線５５として、それぞれ２個
のメモリ素子のクロック端子に並列に接続されている。
８個のメモリ素子のそれぞれのクロック端子には、抵抗
およびコンデンサの直列回路からなる終端回路６１が接
続されている。
防止用抵抗５０の一端が接続され、他端はクロックドラ
イバＩＣ４９に接続されている。ドライバ４９の４個の
出力端子にはそれぞれ歪み防止用抵抗５１の一端が接続
され、他端はクロック信号線５５として、それぞれ２個
のメモリ素子のクロック端子に並列に接続されている。
８個のメモリ素子のそれぞれのクロック端子には、抵抗
およびコンデンサの直列回路からなる終端回路６１が接
続されている。
【００１３】この実施例においては、アドレス信号線５
２およびデータ信号線５３には終端回路は装着されてい
ないが、必要に応じてこれらの信号線にも終端回路を装
着してもよい。
２およびデータ信号線５３には終端回路は装着されてい
ないが、必要に応じてこれらの信号線にも終端回路を装
着してもよい。
【００１４】図３は、各種の終端回路例を示す回路図で
ある。図３（ａ）はプルアップ抵抗３０とプルダウン抵
抗３１とを使用した例である。この終端回路は常に電力
を消費しているので、基板の消費電力や発熱が増加す
る。図３（ｂ）は終端回路として２個のダイオード３
２、３３を使用したものである。この終端回路はオーバ
ーシュートやアンダーシュート時にのみ電流が流れ、定
常時には電力を消費しない。図３（ｃ）は、図１に示し
た抵抗とコンデンサの直列回路からなる終端回路の抵抗
を省略したものであり、終端に小容量のコンデンサ３４
が接続されている。この他、本発明の終端回路２０とし
ては、プルダウン抵抗のみなども使用可能である。
ある。図３（ａ）はプルアップ抵抗３０とプルダウン抵
抗３１とを使用した例である。この終端回路は常に電力
を消費しているので、基板の消費電力や発熱が増加す
る。図３（ｂ）は終端回路として２個のダイオード３
２、３３を使用したものである。この終端回路はオーバ
ーシュートやアンダーシュート時にのみ電流が流れ、定
常時には電力を消費しない。図３（ｃ）は、図１に示し
た抵抗とコンデンサの直列回路からなる終端回路の抵抗
を省略したものであり、終端に小容量のコンデンサ３４
が接続されている。この他、本発明の終端回路２０とし
ては、プルダウン抵抗のみなども使用可能である。
【００１５】以上、本発明の実施例を開示したが、本発
明には下記のような変形例も考えられる。実施例におい
ては、コネクタ１０（４０）を介してメモリバスと接続
する例を開示したが、メインボード上に実装されるメモ
リ素子に対する配線にも本発明を適用可能である。
明には下記のような変形例も考えられる。実施例におい
ては、コネクタ１０（４０）を介してメモリバスと接続
する例を開示したが、メインボード上に実装されるメモ
リ素子に対する配線にも本発明を適用可能である。
【００１６】
【発明の効果】以上述べたように、本発明においては、
複数のメモリ素子を搭載したメモリ回路基板において、
コネクタ手段の所定の端子から出発して、前記複数のメ
モリ素子の所定の端子を順に接続した接続線の終端に終
端回路を接続したので、簡単な構成で、遅延を増加させ
ることなく、例えばオーバーシュートやアンダーシュー
ト等の波形の乱れを許容値以内に抑えることができ、消
費電力も殆ど増加しないという効果がある。
複数のメモリ素子を搭載したメモリ回路基板において、
コネクタ手段の所定の端子から出発して、前記複数のメ
モリ素子の所定の端子を順に接続した接続線の終端に終
端回路を接続したので、簡単な構成で、遅延を増加させ
ることなく、例えばオーバーシュートやアンダーシュー
ト等の波形の乱れを許容値以内に抑えることができ、消
費電力も殆ど増加しないという効果がある。
【図１】本発明を適用したメモリ回路基板の配線構造を
示す説明図である。
示す説明図である。
【図２】従来のメモリ回路基板内の配線構造を説明する
説明図である。
説明図である。
【図３】各種の終端回路例を示す回路図である。
【図４】本発明を適用したメモリ回路基板の一例を示す
回路図である。
回路図である。
１０…コネクタ、１１〜１４…メモリ素子、１５…抵
抗、１６…接続線、２０…終端回路、２１…抵抗、２２
…コンデンサ、３０…プルアップ抵抗、３１…プルダウ
ン抵抗、３２、３３…ダイオード、３４…コンデンサ、
４０…コネクタ、４１〜４８…メモリ素子、４９…クロ
ックドライバＩＣ、５０、５１…抵抗、５２…アドレス
信号線、５３…データ信号線、５４…制御信号線、５５
…クロック信号線、６０、６１…終端回路
抗、１６…接続線、２０…終端回路、２１…抵抗、２２
…コンデンサ、３０…プルアップ抵抗、３１…プルダウ
ン抵抗、３２、３３…ダイオード、３４…コンデンサ、
４０…コネクタ、４１〜４８…メモリ素子、４９…クロ
ックドライバＩＣ、５０、５１…抵抗、５２…アドレス
信号線、５３…データ信号線、５４…制御信号線、５５
…クロック信号線、６０、６１…終端回路
Claims (3)
- 【請求項１】複数のメモリ素子を搭載したメモリ回路基
板において、 コネクタ手段の所定の端子から出発して、前記複数のメ
モリ素子の所定の端子を順に接続した接続線の終端に終
端回路を接続したことを特徴とするメモリ回路基板。 - 【請求項２】前記接続線はメモリ回路基板上で分岐して
おり、分岐したそれぞれの接続線の終端に全て前記終端
回路が接続されていることを特徴とする請求項１に記載
のメモリ回路基板。 - 【請求項３】前記終端回路は、基板上の前記接続線の特
性インピーダンスにほぼ等しい値の抵抗とコンデンサの
直列回路からなることを特徴とする請求項１に記載のメ
モリ回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11091527A JP2000284873A (ja) | 1999-03-31 | 1999-03-31 | メモリ回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11091527A JP2000284873A (ja) | 1999-03-31 | 1999-03-31 | メモリ回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000284873A true JP2000284873A (ja) | 2000-10-13 |
Family
ID=14028917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11091527A Pending JP2000284873A (ja) | 1999-03-31 | 1999-03-31 | メモリ回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000284873A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100913711B1 (ko) * | 2006-07-03 | 2009-08-24 | 닛본 덴끼 가부시끼가이샤 | 인쇄 회로 보드 |
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-
1999
- 1999-03-31 JP JP11091527A patent/JP2000284873A/ja active Pending
Cited By (30)
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