JP2000285688A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

Info

Publication number
JP2000285688A
JP2000285688A JP9473899A JP9473899A JP2000285688A JP 2000285688 A JP2000285688 A JP 2000285688A JP 9473899 A JP9473899 A JP 9473899A JP 9473899 A JP9473899 A JP 9473899A JP 2000285688 A JP2000285688 A JP 2000285688A
Authority
JP
Japan
Prior art keywords
erase
erase block
address conversion
conversion table
block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP9473899A
Other languages
English (en)
Inventor
Shigenori Miyauchi
成典 宮内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP9473899A priority Critical patent/JP2000285688A/ja
Priority to US09/372,589 priority patent/US6167483A/en
Publication of JP2000285688A publication Critical patent/JP2000285688A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7211—Wear leveling

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Memory System (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【課題】 平易に消去ブロック間の消去回数を平準化す
ることができる不揮発性半導体記憶装置を提供する。 【解決手段】 データの入換先の消去ブロックＺ′を決
定し、そこに記憶された消去回数をバッファ１５ｂに読
み出す。次に、バッファ１５ｂに読み出された消去回数
が一定値を下回っている場合、消去ブロックＺ′に記憶
されたデータをバッファ１５ｂに読出す。作業用バッフ
ァ１６に読み出したサブアドレス変換テーブルのオフセ
ットｘに消去ブロックＺ′の番号を格納し，オフセット
ｚに消去ブロックＸ′の番号を格納して消去ブロック
Ｘ′，Ｚ′のデータを入換える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は不揮発性半導体記
憶装置に関し、さらに詳しくは、ブロック消去型不揮発
メモリを利用した不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】フラッシュメモリなどの有限の消去回数
を持つブロック消去型不揮発メモリを利用した不揮発性
半導体記憶装置は、ハードディスクなどの磁気記憶装置
と比べると衝撃に強く、消費電力が小さい反面、ビット
コストが高く、データ書換回数に数十万回程度の上限が
ある、という特徴を持つ。このため、ブロック消去型不
揮発メモリを利用した不揮発性半導体記憶装置は、気軽
に持ち運べる携帯型コンピュータの記憶装置や電子カメ
ラのフィルムとして利用されている。
【０００３】上述の携帯型コンピュータや電子カメラな
どにおけるホストシステムの多くは、データを高い互換
性の下で保管・管理するためにＦＡＴ（Ｆｉｌｅ Ａｌ
ｌｏｃａｔｉｏｎ Ｔａｂｌｅ）型のファイルシステム
を利用している。ＦＡＴ型のファイルシステムでは、記
憶装置の内部を一定の大きさ、たとえば、セクタ、セク
タをいくつか集めたクラスタなどに分割し（以下、分割
された各々を「消去ブロック」という。）、それらの各
々に番号を付けて管理する。番号はＦＡＴと呼ばれるテ
ーブルにまとめられ、記憶装置内部の特定領域に保存さ
れる。ＦＡＴはデータの読み出し・書き込み時に必ず参
照され、データに何らかの変更があった場合はＦＡＴも
変更される。ＦＡＴは記憶装置の特定領域に集中管理さ
れるため、半導体記憶装置全体で見た場合、ＦＡＴの保
管に利用されている消去ブロックではアプリケーション
などの汎用データを記憶している消去ブロックに比べ消
去・書き込みが頻発する。これをそのままにしておく
と、ＦＡＴ管理を行なっている消去ブロックだけが消去
回数の上限を超えてしまうため、何らかの形でこの問題
を解消する必要がある。
【０００４】問題解決の一案として、書換えが頻発する
消去ブロックとあまり書換えが発生しない消去ブロック
のデータを、消去回数の上限を超えないある一定の消去
回数ごとに入換えることが挙げられる。米国特許５，３
８８，０８３号には、消去ブロックの消去回数を保存し
ておき、ある消去ブロックが所定の消去回数を超えた場
合、その消去ブロックのデータをその時点で最小の消去
回数を持つ消去ブロックのデータと入換え、これをすべ
ての消去ブロックが同一消去回数になるまで繰返す、と
いう方法が述べられている。この方法を用いて消去回数
の平準化を行なうことで、すべての消去ブロックの消去
回数を均一に保つことができる。
【０００５】
【発明が解決しようとする課題】しかし、この平準化方
法では、すべての消去ブロックの中で消去回数が最小
の消去ブロックを把握する必要があり、消去ブロック
間の消去回数の差が数回のレベルであっても同一の消去
回数になるまで平準化処理を行なうことになる。は半
導体記憶装置の処理内容が複雑となり、は半導体記憶
装置の寿命の低下を招くおそれがある。
【０００６】この発明は以上のような問題を解決するた
めになされたものであり、その目的は、平易に消去ブロ
ック間の消去回数を平準化することができる不揮発性半
導体記憶装置を提供することである。
【０００７】
【課題を解決するための手段】この発明の１つの局面に
従った不揮発性半導体記憶装置は、複数の消去ブロック
と、アドレス変換テーブル記憶領域と、第１の選択手段
と、第２の選択手段と、入換手段とを備える。複数の消
去ブロックは、各々がデータ記憶領域と消去回数記憶領
域とを有する。アドレス変換テーブル記憶領域は、複数
の論理アドレスと複数の消去ブロックとを対応づけたア
ドレス変換テーブルを記憶する。第１の選択手段は、ア
ドレス変換テーブルを参照して複数の消去ブロックの中
から、データ書き込み時に外部から与えられる論理アド
レスに対応づけられた第１の消去ブロックを選択する。
第２の選択手段は、第１の消去ブロックに記憶された消
去回数が所定の消去回数を超えているとき、アドレス変
換テーブルを参照して、複数の消去ブロックの中から第
２の消去ブロックを選択する。入換手段は、第２の消去
ブロックに記憶された消去回数が所定の消去回数を超え
ていないとき、第２の消去ブロックに記憶されたデータ
を第１の消去ブロックに書き込み、外部からの書き込み
データを第２の消去ブロックに書き込み、かつ第１の消
去ブロックを第2の消去ブロックが対応づけられていた
論理アドレスに対応づけ、第２の消去ブロックを第１の
消去ブロックが対応づけられていた論理アドレスに対応
づける。
【０００８】上記不揮発性半導体記憶装置においては、
第２の消去ブロックに記憶された消去回数を判断するだ
けでよく、複数の消去ブロックの全ての消去回数を判断
する必要がない。したがって、複雑な処理を必要とせず
平易に消去ブロック間の消去回数を平準化することがで
きる。
【０００９】好ましくは、上記アドレス変換テーブル
は、複数のサブアドレス変換テーブルに分割される。上
記第１の選択手段はさらに、第１の消去ブロックを含む
サブアドレス変換テーブルを選択する。上記第２の選択
手段は、第１の消去ブロックに記憶された消去回数が所
定の消去回数を超えているとき、第１の選択手段により
選択されたサブアドレス変換テーブルを参照して第２の
消去ブロックを選択する。
【００１０】上記不揮発性半導体記憶装置においては、
第２の選択手段は、第１の選択手段により選択されたサ
ブアドレス変換テーブルを参照する。したがって、アド
レス変換テーブル全体を参照する場合に比べてより平易
に消去ブロック間の消去回数を平準化することができ
る。
【００１１】好ましくは、上記サブアドレス変換テーブ
ルの各々に必要な記憶容量の整数倍が複数の消去ブロッ
クの各々の記憶容量に等しい。
【００１２】この発明のもう１つの局面に従った不揮発
性半導体記憶装置は、複数の消去ブロックと、アドレス
変換テーブル記憶領域と、第１の選択手段と、第２の選
択手段と、入換手段とを備える。複数の消去ブロック
は、各々がデータ記憶領域と消去回数記憶領域とを有す
る。アドレス変換テーブル記憶領域は、複数の論理アド
レスと複数の消去ブロックとを対応づけたアドレス変換
テーブルを記憶する。第１の選択手段は、アドレス変換
テーブルを参照して複数の消去ブロックの中から、デー
タ読み出し時に外部から与えられる論理アドレスに対応
づけられた第１の消去ブロックを選択する。第２の選択
手段は、第１の消去ブロックに記憶された消去回数が所
定の消去回数を超えているとき、アドレス変換テーブル
を参照して、複数の消去ブロックの中から第２の消去ブ
ロックを選択する。入換手段は、第２の消去ブロックに
記憶された消去回数が所定の消去回数を超えていないと
き、第１の消去ブロックに記憶されたデータと第２の消
去ブロックに記憶されたデータとを入換え、かつ第１の
消去ブロックを第2の消去ブロックが対応づけられてい
た論理アドレスに対応づけ、第２の消去ブロックを第１
の消去ブロックが対応づけられていた論理アドレスに対
応づける。
【００１３】上記不揮発性半導体記憶装置においては、
データ読み出し時においても平易に消去ブロック間の消
去回数を平準化することができる。
【００１４】好ましくは、上記アドレス変換テーブル
は、複数のサブアドレス変換テーブルに分割される。上
記第１の選択手段はさらに、第１の消去ブロックを含む
サブアドレス変換テーブルを選択する。上記第２の選択
手段は、第１の消去ブロックに記憶された消去回数が所
定の消去回数を超えているとき、第１の選択手段により
選択されたサブアドレス変換テーブルを参照して第２の
消去ブロックを選択する。
【００１５】好ましくは、上記サブアドレス変換テーブ
ルの各々に必要な記憶容量の整数倍が複数の消去ブロッ
クの各々の記憶容量に等しい。
【００１６】この発明のさらにもう１つの局面に従った
不揮発性半導体記憶装置は、複数の消去ブロックと、ア
ドレス変換テーブル記憶領域と、第１の選択手段と、第
２の選択手段と、入換手段とを備える。複数の消去ブロ
ックは、各々がデータ記憶領域と消去回数記憶領域とを
有する。アドレス変換テーブル記憶領域は、複数の論理
アドレスと複数の消去ブロックとを対応づけたアドレス
変換テーブルを記憶する。アドレス変換テーブルは複数
のサブアドレス変換テーブルに分割される。第１の選択
手段は、複数の消去ブロックの中からデータ書き込み時
に外部から与えられる論理アドレスに対応づけられた第
１の消去ブロックを選択しかつ第１の消去ブロックを含
む第１のサブアドレス変換テーブルを選択する。第２の
選択手段は、第１の消去ブロックに記憶された消去回数
が所定の消去回数を超えているとき、第２のサブアドレ
ス変換テーブルを選択しかつ第２のアドレス変換テーブ
ルを参照して第２の消去ブロックを選択する。入換手段
は、第２の消去ブロックに記憶された消去回数が所定の
消去回数を超えていないとき、第２の消去ブロックに記
憶されたデータを第１の消去ブロックに書き込み、外部
からの書き込みデータを第２の消去ブロックに書き込
み、かつ第１の消去ブロックを第2の消去ブロックが対
応づけられていた論理アドレスに対応づけ、第２の消去
ブロックを第１の消去ブロックが対応づけられていた論
理アドレスに対応づける。
【００１７】上記不揮発性半導体記憶装置においては、
第２の選択手段と、入換手段とを設けたため、第１のサ
ブアドレス変換テーブルで管理される消去ブロックのす
べてが不揮発メモリの消去回数の上限に近づいた場合に
も平準化作業を行うことができる。
【００１８】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
【００１９】［実施の形態１］図１は、この発明の実施
の形態１による半導体記憶装置の全体構成を示すブロッ
ク図である。図１を参照して、この半導体記憶装置１０
は、ホストインターフェース回路１１と、ＣＰＵ回路１
２と、シーケンサ回路１３と、ＥＣＣ回路１４と、バッ
ファ１５ａ，１５ｂと、作業用バッファ１６と、不揮発
メモリ制御回路１７と、不揮発メモリ１８とを備える。
【００２０】ホストインターフェース回路１１は、半導
体記憶装置１０外部のホストシステム１とアドレス信
号、データ信号、およびコマンド信号の受渡しを行な
う。ＣＰＵ回路１２は、半導体記憶装置１０を制御す
る。シーケンサ回路１３は、データ転送を管理する。Ｅ
ＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒ
ｒｅｃｔｉｎｇ）回路１４は、データ保持の信頼性を高
めるために設けられる。バッファ１５ａ，１５ｂは、デ
ータ転送時に一時的にデータを保持する。作業用バッフ
ァ１６は、後述のアドレス変換テーブルを読み出すため
に設けられる。不揮発メモリ制御回路１７は、シーケン
サ回路１３とともに、データ転送時に不揮発メモリ１８
の制御を行なう。不揮発メモリ１８は、フラッシュメモ
リなどのブロック消去型不揮発メモリである。ブロック
消去型不揮発メモリでは、メモリアレイを数個のブロッ
クに分割し、ブロックごとに消去パルス印加／消去ベリ
ファイが行われる。ここでは、（Ｍ＋１）個のブロック
ＢＫ（０）−ＢＫ（Ｍ）に分割し、分割されたブロック
の各々を消去ブロックと呼ぶ。ここでは、消去ブロック
ＢＫ（０）−ＢＫ（Ｍ）の一部をアドレス変換テーブル
として使用する。バッファ１５ａ，１５ｂのサイズは、
消去ブロックＢＫ（０）−ＢＫ（Ｍ）と同一サイズであ
る。
【００２１】図２は、図１に示された消去ブロックＢＫ
（２）−ＢＫ（Ｍ）の内部構成を示す図である。図２を
参照して、消去ブロックＢＫ（２）−ＢＫ（Ｍ）は、デ
ータ記憶領域２１と、消去回数記憶領域２２と、ＥＣＣ
記憶領域２３とを含む。データ記憶領域２１には、ホス
トシステム１から送られてくるデータが格納される。消
去回数記憶領域２２には、消去ブロックＢＫｉ（ｉ＝２
−Ｍ）の今までの消去回数が格納される。ＥＣＣ記憶領
域２３には、ＥＣＣ回路１４によって付加されるデータ
が格納される。
【００２２】図１に示された半導体記憶装置１０におけ
るすべてのデータ転送動作は、ＣＰＵ回路１２がシーケ
ンサ回路１３および不揮発メモリ制御回路１７を制御す
ることにより行われる。シーケンサ回路１３は、データ
転送時に必要な各種内部波形を生成し、不揮発メモリ制
御回路１７は、ＣＰＵ回路１２から与えられる消去ブロ
ック番号をもとにして不揮発メモリ１８の制御信号を生
成する。
【００２３】次に、不揮発メモリ１８からデータを読み
出す動作の概略について説明する。まず、ホストシステ
ム１からホストインターフェース回路１１に情報が与え
られる。この情報をもとにＣＰＵ回路１２は、シーケン
サ回路１３と不揮発メモリ制御回路１７を制御してデー
タ読み出しに必要な波形を生成する。これにより不揮発
メモリ１８からバッファ１５ａにデータが読み出され
る。その後、シーケンサ回路１３が生成する波形に基づ
き、データはバッファ１５ａからホストインターフェー
ス回路１１を通してホストシステム１に転送される。不
揮発メモリ１８からバッファ１５ａへのデータ転送時
に、読み出しデータは同時にＥＣＣ回路１４によって復
号される。データにエラーが発生した場合は、シーケン
サ回路１３を通じてエラー情報がＣＰＵ回路１２に送ら
れバッファ１５ａ内のデータが訂正される。このエラー
訂正は、ＣＰＵ回路１２を利用してソフトウェアで行な
ってもよいし、半導体記憶装置内部にエラー訂正専用の
ハードウェアを搭載しておき、ハードウェアで行なって
もよい。
【００２４】次に、不揮発メモリ１８へデータを書き込
む動作の概略について説明する。不揮発メモリ１８への
データ書き込みでは、読み出し時と同様にホストインタ
ーフェース回路１１に与えられる情報をもとに、ＣＰＵ
回路１２はシーケンサ回路１３を制御してデータ書き込
みに必要な波形を生成する。これによりデータはホスト
インターフェース回路１１を通してバッファ１５ａに保
存される。その後、ＣＰＵ回路１２は、シーケンサ回路
１３を制御してバッファ１５ａ内のデータをＥＣＣ回路
１４に転送し符号化処理を行なう。処理を終えたバッフ
ァ１５内のデータをＥＣＣ回路１４に転送し符号化処理
を行なう。処理を終えたバッファ１５ａ内のデータは、
シーケンサ回路１３と不揮発メモリ制御回路１７が生成
する波形をもとに不揮発メモリ１８の消去ブロックに書
き込まれる。
【００２５】データ転送の際には、ホストシステム１か
らデータ転送要求を示すコマンド信号、ＣＨＳ（Ｃｙｌ
ｉｎｄｅｒ Ｈｅａｄ Ｓｅｃｔｏｒ）やＬＢＡ（Ｌｏ
ｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ：論理アドレ
ス）などのアドレス信号、および転送されるデータ信号
が記憶装置に与えられる。これらの情報は、ともにホス
トインターフェース回路１１に設けられたレジスタに書
き込まれ、ＣＰＵ回路１２が内容を判断する。
【００２６】この実施の形態１による不揮発性半導体記
憶装置は、消去ブロックＢＫ（０）、ＢＫ（１）にアド
レス変換テーブルが記憶されている。アドレス変換テー
ブルにより、データの書き込み／読み出し時などにホス
トシステム１から与えられる論理アドレスと不揮発メモ
リ１８の消去ブロックＢＫ（２）−ＢＫ（Ｍ）とが対応
づけられる。
【００２７】図３は、アドレス変換テーブルの概念図で
ある。図３を参照して、アドレス変換テーブルには、ホ
ストシステムから与えられる論理アドレスに対応する不
揮発メモリの消去ブロック番号が格納される。なお、格
納される情報は、ホストシステム１から与えられる論理
アドレスに対応する消去ブロックの番号を計算すること
ができる情報であればよい。
【００２８】ここでは、読み出し単位を５１２バイトデ
ータとし、これを１セクタとする。また、連続した４セ
クタのまとまりを１クラスタとし、消去ブロックの記憶
容量を２０４８バイトとする。さらに、作業用バッファ
１６への読み出し単位を５１２バイト、アドレス変換テ
ーブル内部に格納されている消去ブロック番号のデータ
長を２バイト、消去ブロックの単位を２０４８バイトと
する。すなわち、アドレス変換テーブルは、作業用バッ
ファ１６への読み出し単位である５１２バイトごとのサ
ブアドレス変換テーブルに分割されている。１つの消去
ブロック内に４つのサブアドレス変換テーブルが格納さ
れる。
【００２９】格納する情報により、アドレス変換テーブ
ルのサイズは変化する。アドレス変換テーブルは、不揮
発メモリ１８内部に格納され、データ転送時に対応する
５１２バイトのサブアドレス変換テーブルが参照され
る。
【００３０】例えば、ホストシステム１から論理セクタ
アドレス５００２が与えられた場合を例に説明する。
【００３１】論理セクタアドレスを論理クラスタアド
レスに変換する（５００２÷４＝１２５０余り２）。こ
こでの商１２５０は、論理クラスタアドレスであり、余
りの２は、クラスタ内に含まれるセクタのオフセットで
ある。
【００３２】対応するサブアドレス変換テーブルがど
の消去ブロックに格納されているかを算出する（１２５
０÷１０２４＝１余り２２６）。ここでの商１は、対応
するサブアドレス変換テーブルが格納されている消去ブ
ロック番号であり、余り２２６は、対応するサブアドレ
ス変換テーブルの消去ブロック内でのオフセットであ
る。
【００３３】上記で算出した消去ブロック内で対応
するサブアドレス変換テーブルを算出する（２２６÷２
５６＝０余り２２６）。商の０は、消去ブロック内で０
〜５１１バイトの５１２バイトデータが対応するサブア
ドレス変換テーブルであることを示し、余りの２２６は
読み出す５１２バイトのテーブル内のオフセットを表
す。なお、商が１の場合、消去ブロック内で５１２〜１
０２３バイトまでの５１２バイトを対応するサブアドレ
ス変換テーブルをして読み出す。商が２、３の場合も同
様である。
【００３４】以上のようにして、ホストシステム１から
の論理アドレスに対応して作業用バッファに読み出され
るサブアドレス変換テーブルが特定される。
【００３５】次に、実施の形態１による不揮発性半導体
記憶装置による消去回数の平準化について説明する。
【００３６】図４は、データ書き込み時の消去回数平準
化の手順を示すフローチャートである。図４を参照し
て、ステップＳ１−Ｓ９は、通常の書き込み処理のフロ
ーであり、ステップＳ１０−Ｓ１９が消去回数平準化の
フローである。
【００３７】まず、ステップＳ１において、ホストシス
テム１からの書き込みコマンド、論理アドレスを受取
る。書き込みコマンド、論理アドレスはホストインター
フェース回路１１に準備されているレジスタに書き込ま
れる。
【００３８】次に、ステップＳ２において、ホストイン
ターフェース回路１１を通してホストシステム１からの
書き込みデータを受取る。
【００３９】次に、ステップＳ３において、ステップＳ
１で受取った論理アドレス（ここでは、Ｘとする）を不
揮発メモリ１８の消去ブロック番号（ここでは、Ｘ′と
する）に変換するために必要なサブアドレス変換テーブ
ルを不揮発メモリ１８から作業用バッファ１６に読み出
す。
【００４０】次に、ステップＳ４において、ステップＳ
３で読み出されたサブアドレス変換テーブルを使用し
て、論理アドレスＸに対応する消去ブロックＸ′を求め
る。ここでは、読み出されるサブアドレス変換テーブル
内に保存されている論理アドレスの数をＹ（０〜Ｙ−
１）とし、サブアドレス変換テーブル内のオフセットｘ
（ｘは０〜Ｙ−１）に論理アドレスＸに対応する消去ブ
ロック番号Ｘ′が格納されているものとする。
【００４１】次に、ステップＳ５において、消去ブロッ
クＸ′の消去回数を不揮発メモリ１８からバッファ１５
ａに読み出す。
【００４２】次に、ステップＳ６において、消去回数が
一定値（たとえば不揮発メモリ１８の消去回数の上限値
など）を下回っているか否かを判断する。下回っている
場合はステップＳ７へ進み、そうでない場合はステップ
Ｓ１０へ進む。
【００４３】消去回数がある一定値を下回っている場合
は書き込み可能とみなし、ステップＳ９において消去ブ
ロックＸ′を消去する。
【００４４】次に、ステップＳ７において、ステップＳ
５でえられた消去回数に１を足した値をバッファ１５ａ
に書き込み、ＥＣＣ回路１４を用いてバッファ１５ａ内
のデータを符号化する。
【００４５】次に、ステップＳ８において、バッファ１
５ａ内部に保存されているデータを不揮発メモリ１８の
消去ブロックＸ′に書き込み、処理を終了する。
【００４６】ステップＳ６において、消去回数が一定値
を下回っていない場合、消去回数の平準化が行われる。
すなわち、ステップＳ５で読み出した消去回数から平準
化の必要ありと判断した場合（たとえば、あと数回の消
去・書き込みで消去ブロックの消去回数の上限値を超え
るなど）に行われる。
【００４７】まず、ステップＳ１０において、消去ブロ
ックＸ′の値が格納されているサブアドレス変換テーブ
ルのオフセットｘを用いて、データの入換先の消去ブロ
ックＺ′を決定する。入換先の消去ブロックＺ′の値が
格納されているサブアドレス変換テーブル内のオフセッ
トｚは、ｆ（ｘ，Ｙ）を用いて計算される。たとえば、
ｚ＝ｆ（ｘ，Ｙ）＝（ｘ＋１）％Ｙである。％は剰余計
算である。
【００４８】次に、ステップＳ１１において、消去ブロ
ックＺ′に記憶された消去回数をバッファ１５ｂに読み
出す。
【００４９】次に、ステップＳ１２において、バッファ
１５ｂに読み出された消去回数が一定値を下回っている
か否かを判断する。下回っている場合はステップＳ１３
に進み、下回っていない場合はステップＳ１０へ戻り、
ステップＳ１０，Ｓ１１の処理を繰り返す。
【００５０】次に、ステップＳ１３において、消去ブロ
ックＺ′に記憶されたデータをバッファ１５ｂに読み出
す。
【００５１】次に、ステップＳ１４において、消去ブロ
ックＸ′，Ｚ′を消去する。次に、ステップＳ１５にお
いて、バッファ１５ａ，１５ｂ内部のデータを加工す
る。消去回数に１を足した値をバッファ１５ａ，１５ｂ
に書き込み、ＥＣＣ回路１４を用いてバッファ１５ａ，
１５ｂ内のデータを符号化する。
【００５２】次に、ステップＳ１６において、作業用バ
ッファ１６に読み出したサブアドレス変換テーブルのオ
フセットｘに消去ブロックＺ′の番号を格納し，オフセ
ットｚに消去ブロックＸ′の番号を格納して消去ブロッ
クＸ′，Ｚ′のデータを入換える。
【００５３】次に、ステップＳ１７において、バッファ
１５ａに格納されたデータを消去ブロックＺ′に書き込
む。
【００５４】次に、ステップＳ１８において、バッファ
１５ｂに格納されたデータを消去ブロックＸ′に書き込
む。
【００５５】次に、作業用バッファ１６に読み出された
サブアドレス変換テーブルを不揮発メモリ１８に書き込
む。
【００５６】以上のようにして、消去回数の平準化が行
われる。サブアドレス変換テーブルを用いることで、ホ
ストシステム１から与えられる論理アドレス番号に縛ら
れることなく、ＣＰＵ回路１２は不揮発メモリ１８内の
望む消去ブロックに自由にデータを書き込むことができ
る。
【００５７】一般に、データ転送作業の前にアドレス変
換テーブルは必ず作業用バッファ１６に読み出される。
例えば、米国特許５３８８０８３号に示された実施例で
は、アドレス変換に必要な情報がすべての消去ブロック
に分散・格納されており、一度すべての消去ブロック内
のアドレス変換用データを作業バッファ上に読み出して
アドレス変換テーブルを構築するという方法が述べられ
ている。この場合、アドレス変換テーブルの構築にはか
なりの時間を要するが一度アドレス変換テーブルを作成
してしまえばデータ転送時におけるアドレス変換のパフ
ォーマンスは最速となる。
【００５８】この実施の形態１では、アドレス変換テー
ブルを不揮発メモリ内部に集中管理・記憶しておき、デ
ータ転送時にアドレス変換に必要なサブアドレス変換テ
ーブルを作業用バッファ１６に読み出すという方法をと
る。読み出しサイズは、不揮発メモリ１８の消去ブロッ
クの最小消去サイズとする。これにより、全消去ブロッ
クを検索してアドレス変換テーブルを作成するという作
業が必要でなくなり、また、作業用バッファ１６の容量
を減らすことができる。
【００５９】一方、アドレス変換時に必ず不揮発メモリ
１８から作業用バッファ１６へのサブアドレス変換テー
ブルの転送というオーバーヘッドが付加される。しか
し、このオーバーヘッドは、データ書き込み時はホスト
システム１からバッファ１５ａ，１５ｂへのデータ転送
中に行なうことが可能である。さらに、データ読み出し
・書き込みにかかわらず一度アドレス変換テーブルを作
業用バッファ１６に読み出してしまえば、読み出したサ
ブアドレス変換テーブルがホストシステム１が要求する
論理アドレスに対応している間は再読み出しをしなくて
すむ。したがってこのオーバーヘッドは非常に小さくす
ることができる。なお、消去の最小サイズだけを読み出
すのは消去ブロック間の消去回数の平準化を行なうのに
都合がよいためである。
【００６０】なお、ステップＳ１０では、消去ブロック
Ｚ′の値が格納されているサブアドレス変換テーブル内
のオフセットｚは、ｚ＝ｆ（ｘ，Ｙ）＝（ｘ＋１）％Ｙ
によって計算した。しかし、大規模なＦＡＴを利用した
場合、複数の不揮発メモリ消去ブロックがＦＡＴにあて
られる。この場合には隣り合う消去ブロックもＦＡＴで
ある可能性が非常に高いため、ｚ＝（ｘ＋１）％Ｙを用
いて書き込み可能な消去回数を持つ消去ブロックＺ′を
検索した場合に、入換可能な消去ブロックを見つけ出す
のにかなりの時間を要することが想像できる。このた
め、適当なオフセットをもって検索するようなｆ（ｘ，
Ｙ）、たとえば、ｚ＝ｆ（ｘ，Ｙ）＝（ｘ＋Ｙ／２−
１）％Ｙなどを用いれば検索に要する時間が短縮され、
消去ブロックの消去回数の偏りもｚ＝（Ｘ＋１）％Ｙ以
上に解消される。
【００６１】［実施の形態２］実施の形態１では、デー
タ書き込みのタイミングでの平準化処理を述べたが、デ
ータ読み出し時にも平準化処理を行なうことができる。
図５は、データ読み出し時の消去回数の平準化の手順を
示すフローチャートである。以下、図５を参照しつつ説
明する。
【００６２】まず、ステップＳ２１において、ホストシ
ステム１からのデータ読み出しコマンド、論理アドレス
を受取る。読み出しコマンド、論理アドレスはホストイ
ンターフェース回路１１に準備されているレジスタに書
き込まれる。
【００６３】次に、ステップＳ２２において、ステップ
Ｓ１で受取った論理アドレスＸを不揮発メモリ１８の消
去ブロック番号Ｘ′に変換するために必要なサブアドレ
ス変換テーブルを不揮発メモリ１８から作業用バッファ
１６に読み出す。
【００６４】次に、ステップＳ２３において、読み出さ
れたサブアドレス変換テーブルを使用して、論理アドレ
スＸに対応する消去ブロックＸ′を求める。ここでも実
施の形態１同様、一度に読み出されるサブアドレス変換
テーブル内に保存されている論理アドレスの数をＹ（０
〜Ｙ−１）とし、サブアドレス変換テーブル内のオフセ
ットｘ（Ｘは０〜Ｙ−１）に論理アドレスＸに対応する
消去ブロック番号Ｘ′が格納されているものとする。
【００６５】次に、ステップＳ２４において、消去ブロ
ックＸ′の消去回数を不揮発メモリからバッファ１５ａ
に読み出す。
【００６６】次に、ステップＳ２５において、消去回数
がある一定値（たとえば、不揮発メモリ１８の消去回数
の上限値など）を下回っている場合は問題なしとし、ス
テップＳ３６に進み、ステップＳ３６において、バッフ
ァ１５ａ内にあるデータをホストシステム１に転送し、
処理を終了する。
【００６７】ステップＳ２５において、消去回数がある
一定値を下回っていない場合、ステップＳ２６−Ｓ３５
による平準化の処理を行なう。ステップＳ２６−Ｓ３５
の処理は、図４に示されたステップＳ１０−Ｓ１９にお
ける処理と同様である。
【００６８】以上のように、この実施の形態２によれ
ば、データ読み出し時にも平準化処理を行なうことがで
きる。
【００６９】なお、ここでは、読み出した消去ブロック
の消去回数で平準化の必要性の有無を判断したが（ステ
ップＳ２５）、データ読み出し時の際にＥＣＣ回路１４
でデータエラーが発見されたときをトリガにしてもよ
い。この場合、前者ほど頻繁な平準化は発生しない。
【００７０】［実施の形態３］実施の形態１、２を用い
ると消去回数の平準化は行なえるが、一度に読み出され
るサブアドレス変換テーブルで管理される消去ブロック
のすべてが不揮発メモリの消去回数の上限に近づいた場
合、平準化作業が行なえなくなる。
【００７１】この実施の形態３は、この問題を回避する
ことを目的とする。この実施の形態３による不揮発性半
導体記憶装置は、図１に示された構成に加えてさらに、
第２の作業用バッファを設ける。第２の作業用バッファ
は、作業用バッファ１６と同じ容量を有する。
【００７２】図６は、実施の形態３によるデータ書き込
み時の消去回数の平準化の手順を示すフローチャートで
ある。以下、消去回数の平準化の手順を図６を参照して
説明する。
【００７３】ステップＳ１−Ｓ９において、図４に示さ
れたのと同様の処理を行う。実施の形態１との主な違い
は、ステップＳ６において平準化が必要であると判断さ
れた場合に、ステップＳ５０において、ホストシステム
１からのデータ書き込みに関係しないサブアドレス変換
テーブルＢを第２の作業用バッファへ読み出すことであ
る。サブアドレス変換テーブルＢの選択は、消去ブロッ
クの特定方法と同様に、Ｂ＝（Ａ＋１）％Ｃで計算すれ
ばよい。Ｃは全アドレス変換テーブルを作業用バッファ
１６への読み出しサイズＹで割った商である。
【００７４】そして、ステップＳ５１において、サブア
ドレス変換テーブルＢ内でデータの入換先の消去ブロッ
クＺ′を決定する。決定方法は、図４のステップＳ１０
と同様である。
【００７５】以下、ステップＳ５１−Ｓ５９において、
図４に示されたステップＳ１１−Ｓ１８におけるのと同
様の処理が行われる。
【００７６】次に、ステップＳ６０、Ｓ６１において、
作業用バッファ１６、第２の作業用バッファに格納され
たサブアドレス変換テーブルＡ，Ｂを不揮発メモリ１８
に書き込む。
【００７７】以上のように、この実施の形態３によれ
ば、一つのサブアドレス変換テーブルで管理される消去
ブロックのすべてが不揮発メモリの消去回数の上限に近
づいた場合にも平準化作業を行うことができる。
【００７８】また、実施の形態１の平準化を併用するこ
とで、さらに広範囲な消去回数の平準化を行なうことが
可能となる。
【００７９】なお、ここでは、ステップＳ５０におい
て、サブアドレス変換テーブルＢの選択は、Ｂ＝（Ａ＋
１）％Ｃで計算したが、Ｂ＝（Ａ＋Ｃ／２−１）％Ｃで
計算することもできる。
【００８０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００８１】
【発明の効果】この発明の１つの局面に従った不揮発性
半導体記憶装置は、複数の消去ブロックと、アドレス変
換テーブル記憶領域と、第１の選択手段と、第２の選択
手段と、入換手段とを設けたため、複雑な処理を必要と
せず平易に消去ブロック間の消去回数を平準化すること
ができる。
【００８２】また、アドレス変換テーブルは、複数のサ
ブアドレス変換テーブルに分割され、第１の選択手段は
さらに、第１の消去ブロックを含むサブアドレス変換テ
ーブルを選択し、第２の選択手段は、第１の消去ブロッ
クに記憶された消去回数が所定の消去回数を超えている
とき、第１の選択手段により選択されたサブアドレス変
換テーブルを参照して第２の消去ブロックを選択するた
め、アドレス変換テーブル全体を参照する場合に比べて
より平易に消去ブロック間の消去回数を平準化すること
ができる。
【００８３】この発明のもう１つの局面に従った不揮発
性半導体記憶装置は、複数の消去ブロックと、アドレス
変換テーブル記憶領域と、第１の選択手段と、第２の選
択手段と、入換手段とを設けたため、データ読み出し時
においても平易に消去ブロック間の消去回数を平準化す
ることができる。
【００８４】この発明のさらにもう１つの局面に従った
不揮発性半導体記憶装置は、複数の消去ブロックと、ア
ドレス変換テーブル記憶領域と、第１の選択手段と、第
２の選択手段と、入換手段とを設けたため、第１のサブ
アドレス変換テーブルで管理される消去ブロックのすべ
てが不揮発メモリの消去回数の上限に近づいた場合にも
平準化作業を行うことができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体記憶装
置の全体構成を示すブロック図である。
【図２】 図１に示された消去ブロックの内部構成を示
す図である。
【図３】 アドレス変換テーブルの概念図である。
【図４】 実施の形態１によるデータ書き込み時の消去
回数の平準化の手順を示すフローチャートである。
【図５】 実施の形態２によるデータ読み出し時の消去
回数の平準化の手順を示すフローチャートである。
【図６】 実施の形態３によるデータ書き込み時の消去
回数の平準化の手順を示すフローチャートである。
【符号の説明】
１１ ホストインターフェース回路、１２ ＣＰＵ回
路、１３ シーケンサ回路、１４ ＥＣＣ回路、１５
ａ，１５ｂ バッファ、１６ 作業用バッファ、１７
不揮発メモリ制御回路、１８ 不揮発メモリ、ＢＫ
（０）−ＢＫ（Ｍ） 消去ブロック。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 各々がデータ記憶領域と消去回数記憶領
    域とを有する複数の消去ブロックと、 複数の論理アドレスと前記複数の消去ブロックとを対応
    づけたアドレス変換テーブルを記憶するアドレス変換テ
    ーブル記憶領域と、 前記アドレス変換テーブルを参照して前記複数の消去ブ
    ロックの中から、データ書き込み時に外部から与えられ
    る論理アドレスに対応づけられた第１の消去ブロックを
    選択する第１の選択手段と、 前記第１の消去ブロックに記憶された消去回数が所定の
    消去回数を超えているとき、前記アドレス変換テーブル
    を参照して、前記複数の消去ブロックの中から第２の消
    去ブロックを選択する第２の選択手段と、 前記第２の消去ブロックに記憶された消去回数が前記所
    定の消去回数を超えていないとき、前記第２の消去ブロ
    ックに記憶されたデータを前記第１の消去ブロックに書
    き込み、外部からの書き込みデータを前記第２の消去ブ
    ロックに書き込み、かつ前記第１の消去ブロックを前記
    第2の消去ブロックが対応づけられていた論理アドレス
    に対応づけ、前記第２の消去ブロックを前記第１の消去
    ブロックが対応づけられていた論理アドレスに対応づけ
    る入換手段とを備える、不揮発性半導体記憶装置。
  2. 【請求項２】 前記アドレス変換テーブルは、複数のサ
    ブアドレス変換テーブルに分割され、 前記第１の選択手段はさらに、前記第１の消去ブロック
    を含むサブアドレス変換テーブルを選択し、 前記第２の選択手段は、前記第１の消去ブロックに記憶
    された消去回数が所定の消去回数を超えているとき、前
    記第１の選択手段により選択されたサブアドレス変換テ
    ーブルを参照して前記第２の消去ブロックを選択する、
    請求項１に記載の不揮発性半導体記憶装置。
  3. 【請求項３】 前記サブアドレス変換テーブルの各々に
    必要な記憶容量の整数倍が前記複数の消去ブロックの各
    々の記憶容量に等しい、請求項２に記載の不揮発性半導
    体記憶装置。
  4. 【請求項４】 各々がデータ記憶領域と消去回数記憶領
    域とを有する複数の消去ブロックと、 複数の論理アドレスと前記複数の消去ブロックとを対応
    づけたアドレス変換テーブルを記憶するアドレス変換テ
    ーブル記憶領域と、 前記アドレス変換テーブルを参照して前記複数の消去ブ
    ロックの中から、データ読み出し時に外部から与えられ
    る論理アドレスに対応づけられた第１の消去ブロックを
    選択する第１の選択手段と、 前記第１の消去ブロックに記憶された消去回数が所定の
    消去回数を超えているとき、前記アドレス変換テーブル
    を参照して、前記複数の消去ブロックの中から第２の消
    去ブロックを選択する第２の選択手段と、 前記第２の消去ブロックに記憶された消去回数が前記所
    定の消去回数を超えていないとき、前記第１の消去ブロ
    ックに記憶されたデータと前記第２の消去ブロックに記
    憶されたデータとを入換え、かつ前記第１の消去ブロッ
    クを前記第2の消去ブロックが対応づけられていた論理
    アドレスに対応づけ、前記第２の消去ブロックを前記第
    １の消去ブロックが対応づけられていた論理アドレスに
    対応づける入換手段とを備える、不揮発性半導体記憶装
    置。
  5. 【請求項５】 前記アドレス変換テーブルは、複数のサ
    ブアドレス変換テーブルに分割され、 前記第１の選択手段はさらに、前記第１の消去ブロック
    を含むサブアドレス変換テーブルを選択し、 前記第２の選択手段は、前記第１の消去ブロックに記憶
    された消去回数が所定の消去回数を超えているとき、前
    記第１の選択手段により選択されたサブアドレス変換テ
    ーブルを参照して前記第２の消去ブロックを選択する、
    請求項４に記載の不揮発性半導体記憶装置。
  6. 【請求項６】 前記サブアドレス変換テーブルの各々に
    必要な記憶容量の整数倍が前記複数の消去ブロックの各
    々の記憶容量に等しい、請求項５に記載の不揮発性半導
    体記憶装置。
  7. 【請求項７】 不揮発性半導体記憶装置であって、 各々がデータ記憶領域と消去回数記憶領域とを有する複
    数の消去ブロックと、 複数の論理アドレスと前記複数の消去ブロックとを対応
    づけたアドレス変換テーブルを記憶するアドレス変換テ
    ーブル記憶領域とを備え、 前記アドレス変換テーブルは複数のサブアドレス変換テ
    ーブルに分割され、 前記不揮発性半導体記憶装置はさらに、 前記複数の消去ブロックの中からデータ書き込み時に外
    部から与えられる論理アドレスに対応づけられた第１の
    消去ブロックを選択しかつ第１の消去ブロックを含む第
    １のサブアドレス変換テーブルを選択する第１の選択手
    段と、 前記第１の消去ブロックに記憶された消去回数が所定の
    消去回数を超えているとき、第２のサブアドレス変換テ
    ーブルを選択しかつ第２のアドレス変換テーブルを参照
    して第２の消去ブロックを選択する第２の選択手段と、 前記第２の消去ブロックに記憶された消去回数が前記所
    定の消去回数を超えていないとき、前記第２の消去ブロ
    ックに記憶されたデータを前記第１の消去ブロックに書
    き込み、外部からの書き込みデータを前記第２の消去ブ
    ロックに書き込み、かつ前記第１の消去ブロックを前記
    第2の消去ブロックが対応づけられていた論理アドレス
    に対応づけ、前記第２の消去ブロックを前記第１の消去
    ブロックが対応づけられていた論理アドレスに対応づけ
    る入換手段とを備える、不揮発性半導体記憶装置。
JP9473899A 1999-04-01 1999-04-01 不揮発性半導体記憶装置 Withdrawn JP2000285688A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP9473899A JP2000285688A (ja) 1999-04-01 1999-04-01 不揮発性半導体記憶装置
US09/372,589 US6167483A (en) 1999-04-01 1999-08-12 Block erase type nonvolatile semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9473899A JP2000285688A (ja) 1999-04-01 1999-04-01 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2000285688A true JP2000285688A (ja) 2000-10-13

Family

ID=14118467

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9473899A Withdrawn JP2000285688A (ja) 1999-04-01 1999-04-01 不揮発性半導体記憶装置

Country Status (2)

Country Link
US (1) US6167483A (ja)
JP (1) JP2000285688A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006504201A (ja) * 2002-10-28 2006-02-02 サンディスク　コーポレイション 不揮発性記憶システムにおける自動損耗均等化
JP2006513525A (ja) * 2003-01-28 2006-04-20 サンディスク　コーポレイション サイクルカウント値を記憶する広い消去ブロックを備える不揮発性半導体メモリ
JP2009020955A (ja) * 2007-07-12 2009-01-29 Hitachi Ltd 記録装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2787601A1 (fr) * 1998-12-22 2000-06-23 Gemplus Card Int Systeme de memorisation comprenant des moyens de gestion d'une memoire avec anti-usure et procede de gestion anti-usure d'une memoire
KR100550789B1 (ko) * 2002-07-18 2006-02-08 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램/소거 전압 공급 회로
US20040039871A1 (en) * 2002-08-26 2004-02-26 Colin Stobbs Replacement memory device
EP1713085A1 (en) * 2002-10-28 2006-10-18 SanDisk Corporation Automated wear leveling in non-volatile storage systems
JP4289026B2 (ja) * 2003-05-28 2009-07-01 日本電気株式会社 半導体記憶装置
US9465351B2 (en) * 2011-06-23 2016-10-11 Steven Miller Self-transforming imaging cartridge chip

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6230233B1 (en) * 1991-09-13 2001-05-08 Sandisk Corporation Wear leveling techniques for flash EEPROM systems
US5388083A (en) * 1993-03-26 1995-02-07 Cirrus Logic, Inc. Flash memory mass storage architecture

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006504201A (ja) * 2002-10-28 2006-02-02 サンディスク　コーポレイション 不揮発性記憶システムにおける自動損耗均等化
JP2006513525A (ja) * 2003-01-28 2006-04-20 サンディスク　コーポレイション サイクルカウント値を記憶する広い消去ブロックを備える不揮発性半導体メモリ
JP2009020955A (ja) * 2007-07-12 2009-01-29 Hitachi Ltd 記録装置

Also Published As

Publication number Publication date
US6167483A (en) 2000-12-26

Similar Documents

Publication Publication Date Title
US8397019B2 (en) Memory for accessing multiple sectors of information substantially concurrently
CN102332290B (zh) 用来管理和存取闪存模块的控制器
US6202138B1 (en) Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices
EP1189139B1 (en) Recording system, data recording device, memory device, and data recording method
US9520992B2 (en) Logical-to-physical address translation for a removable data storage device
US6757800B1 (en) Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices
US5572466A (en) Flash memory chips
JP5480913B2 (ja) 記憶装置、およびメモリコントローラ
US6965963B1 (en) Continuous arrangement of data clusters across multiple storages
JP2000067574A (ja) 半導体記憶装置
WO2009096180A1 (ja) メモリコントローラ、不揮発性記憶装置、及び、不揮発性記憶システム
WO2006009322A2 (en) Memory card, nonvolatile semiconductor memory, and method of controlling semiconductor memory
US7647470B2 (en) Memory device and controlling method for elongating the life of nonvolatile memory
US20100180072A1 (en) Memory controller, nonvolatile memory device, file system, nonvolatile memory system, data writing method and data writing program
JP2000285688A (ja) 不揮発性半導体記憶装置
JP2012058770A (ja) メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法
JP2012068765A (ja) メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法
JP2007293726A (ja) メモリコントローラ及びフラッシュメモリシステム
CN121233042A (zh) 支持Zoned NameSpace的页条带断点续传
JPWO1999031592A1 (ja) フラッシュメモリシステム
JP2006099211A (ja) メモリコントローラ及び不揮発性記憶装置

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20060606