JP2000285694A - 半導体記憶装置および半導体記憶装置を搭載する半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 大規模なメモリセルアレイを有する半導体記
憶装置において、冗長救済をレイアウト面からも動作ス
ピード面からも効率的に実行できる冗長救済回路を有す
る半導体記憶装置の構成を提供する。 【解決手段】 メモリセルアレイ５０は、複数のバン
ク５２に分割される。各バンクは、不良コラムを救済す
る冗長行回路７０および冗長列回路８０とを含む。正規
メモリセルアレイ、ロウ冗長回路７０およびコラム冗長
回路８０のそれぞれに対して独立にデータ線が設けら
れ、各データ入出力線とグローバルデータバスとの接続
を選択的に変更することによって冗長列救済が実行され
る。また、クロック信号の活性化タイミングに先立っ
て、コマンド信号、アドレス信号等のアクセス信号は、
コマンドデコード回路、プリデコード回路および冗長制
御回路に伝達され、プリデコード動作および冗長判定が
実行される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
および半導体記憶装置を搭載する半導体集積回路装置に
関し、より特定的にはメモリセルに不良が生じた場合に
効率的な冗長救済を行なうことが可能な半導体記憶装置
および当該半導体記憶装置を搭載する半導体集積回路装
置に関する。

【０００２】

【従来の技術】近年、多量のデータを高速に取扱うこと
のできる半導体記憶装置として、ロジック回路とＤＲＡ
Ｍ（Dynamic Random Access Momery）とをワンチップ上
に搭載するメモリチップ（以下、混載ＤＲＡＭという）
の開発が進められている。混載ＤＲＡＭは、従来プロセ
ッサ（ＭＰＵ）等に代表されるロジック回路とＤＲＡＭ
に代表されるメモリ部との間でＩ／Ｏピンおよびデータ
バスを介して行なわれていたデータ転送をメモリチップ
上に設けられるメモリバスによって行なうことにより、
プロセッサとＤＲＡＭとの間のデータ転送速度（アクセ
ス速度およびメモリバンド幅）を向上させることを目的
とする。

【０００３】一方、大規模化されたメモリセルアレイを
有する半導体記憶装置においては、製造時に生じたメモ
リセルの欠陥部分を同一チップ上に予め設けられた冗長
回路中のスペアメモリセルによって救済する冗長救済技
術が、製品段階での歩留りを確保する上で重要な技術と
なる。

【０００４】

【発明が解決しようとする課題】しかしながら、混載Ｄ
ＲＡＭは、ロジック部とメモリ部との間においてデータ
の転送速度を向上することができる一方で、ロジック回
路とメモリ回路とを同一チップ上に搭載するものである
ため、レイアウト面からの制約が大きく、両者における
集積度をいかに向上させるかが課題となる。

【０００５】一方、冗長救済技術において、不良アドレ
スをプログラムするために用いられるヒューズ素子は、
比較的面積が大きく高集積化に適しないためレイアウト
設計に大きな影響を与える。また、ヒューズ素子数を削
減するために、同一の冗長回路を複数のバンク等で共有
する構成とする場合においては、データの入出力に関し
てデータの入出力線のそれぞれと冗長回路との間でデー
タを転送するためのスイッチ回路を多数設けることが必
要となり、これもレイアウト上大きな問題となる。

【０００６】このように、混載ＤＲＡＭにおいて重要な
課題の一つにあげられるレイアウト面積の低減を実現す
るためには、冗長救済回路の配置を効率的なものとする
ことが非常に重要である。

【０００７】また、冗長救済においては、入力されたア
ドレス信号とヒューズ素子に記憶された不良アドレスと
の一致比較を行なう冗長判定の後、最終的にアクセスを
行なうアドレスを生成して実際のアクセス動作を行な
う。すなわち、アクセス動作のたびに冗長判定に要する
サイクルが付加されることとなり、より高速なデータ処
理を目的とする混載ＤＲＡＭにおいては、この冗長判定
をよりタイミング的に効率よく行ない、判定に要する時
間を短くして動作の高速化を図ることも重要である。

【０００８】この発明は、このような問題点を解決する
ためになされたものであって、混載ＤＲＡＭ等のように
大規模なメモリセルアレイに対して、メモリセルに欠陥
が生じた場合の冗長救済をレイアウトの面からも動作速
度の面からも効率的に行なうことが可能な冗長回路を有
する半導体記憶装置の構成を提供することである。

【０００９】

【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、データ信号の授受を行なうためにクロッ
ク信号とアドレス信号とコマンド信号とを発生するロジ
ック回路と、アドレス信号とコマンド信号とに応じて、
データ信号の読出動作および書込動作を実行するメモリ
回路とを備え、メモリ回路は、行列状に配置される正規
メモリセルを有するメモリセルアレイと、不良が生じた
正規メモリセルを置換するための予備メモリセル行およ
び予備メモリセル列とを有する冗長回路と、クロック信
号の活性化に応じて、アドレス信号を受けて正規メモリ
セルの行および列を選択的に活性化するためのアドレス
デコード信号を発生するアドレスデコード回路と、クロ
ック信号の活性化に応じて、アドレス信号を受けて冗長
判定を実行し、アドレス信号と不良が生じた正規メモリ
セルのアドレスとが一致した場合に冗長救済動作を指示
する冗長制御回路と、冗長判定の結果に応じて、冗長救
済動作を実行するために予備メモリセル行および予備メ
モリセル列を選択的に活性化する冗長デコード回路と、
コマンド信号が活性化された場合において、クロック信
号が活性化されるまでの間に、ロジック回路から伝達さ
れるアドレス信号を受けてラッチし、デコード回路およ
び冗長制御回路に伝達するアドレスラッチ回路とを含
む。

【００１０】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置であって、メモリセル
アレイは、第１複数個の行と第２複数個の列とに配置さ
れる複数のメモリセルブロックに分割され、アドレス信
号は、正規メモリセルの行を選択する行アドレス信号
と、正規メモリセルの列を選択する列アドレス信号とを
含み、冗長回路は、行方向に隣り合う第２複数個のメモ
リセルブロックごとに設けられた第１複数個のスペアコ
ラム回路を有し、各スペアコラム回路は、行列状に配置
される予備メモリセルを有し、メモリ回路は、データ信
号をロジック回路に伝達するための第３複数個のグロー
バルデータバスと、データ信号を伝送するための複数の
データ入出力線とをさらに含み、データ入出力線は、列
方向に隣り合う第１複数個のメモリセルブロックに対し
て共通に配置される第３複数個の正規データ入出力線を
有し、各正規データ入出力線は、第４複数個の正規メモ
リセルの列ごとに配置され、第１複数個のスペアコラム
回路に対して共通に、第４複数個の予備メモリセルの列
ごとに配置されるスペアコラムデータ入出力線をさらに
有し、メモリ回路は、通常時には、第３複数個の正規デ
ータ入出力線と第３複数個のグローバルデータバスのそ
れぞれとを接続し、冗長制御回路に制御されて、列アド
レス信号が予め記憶された正規メモリセル中における不
良アドレス列に対応する場合は、複数のデータ入出力線
のうちから選択された第３複数個のデータ入出力線のそ
れぞれを、選択的に第３複数個のグローバルデータバス
と接続するデータ線接続回路とをさらに含む。

【００１１】請求項３記載の半導体集積回路装置は、請
求項２記載の半導体集積回路装置であって、正規データ
入出力線は、読出動作時に記憶データを伝達する正規読
出データ線と、書込動作時に記憶データを伝達する正規
書込データ線とを含み、スペアコラムデータ入出力線
は、読出動作時に記憶データを伝達するスペアコラム読
出データ線と、書込動作時に記憶データを伝達するスペ
アコラム書込データ線とを含む。

【００１２】請求項４記載の半導体集積回路装置は、請
求項２記載の半導体集積回路装置であって、メモリセル
アレイは、互いに独立して読出動作および書込動作が可
能な第１複数個のバンクに分割され、各バンクは、行方
向に互いに隣り合う第２複数個のメモリセルブロックを
含む。

【００１３】請求項５記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置であって、ロジック回
路は、ロジック回路からのアクセスによってテスト動作
を実行する第１のテストモードが選択された場合に、予
め定められたテスト動作を実行するためのコマンド信号
とアドレス信号とを自動的に発生するセルフテスト回路
と、外部から直接メモリ回路にアクセスしてテスト動作
を実行する第２のテストモードが選択された場合に、コ
マンド信号とアドレス信号とを入力する外部テスト端子
と、テスト動作時に、第１のテストモードおよび第２の
テストモードのいずれか一方を指定するテストモード制
御信号を入力するテストモード信号入力端子と、外部テ
スト端子およびセルフテスト回路から与えられるアドレ
ス信号とコマンド信号とを受けて、テストモード制御信
号に応じて、いずれか一方のアドレス信号とコマンド信
号とをメモリ回路に伝達する。

【００１４】請求項６記載の半導体記憶装置は、クロッ
ク信号に同期して動作し、アドレス信号とコマンド信号
とに応じて、データ信号の授受を行なう半導体記憶装置
であって、クロック信号とアドレス信号とコマンド信号
とアドレス信号の取込みタイミングを指定するアドレス
モード信号とを受ける入力端子群と、アドレスモード信
号に応じて、アドレス信号の取込タイミングを第１のア
ドレスモードおよび第２のアドレスモードのいずれか一
方に定めるモードデコード回路と、第１のアドレスモー
ドが指定された場合には、クロック信号の活性化に応じ
て入力端子群からアドレス信号を取込んでラッチし、第
２のアドレスモードが指定された場合には、コマンド信
号が活性化されているときにおいて、クロック信号の活
性化タイミングに応じて入力端子群からアドレス信号を
取込んでラッチしするアドレスラッチ回路と、行列状に
配置される正規メモリセルを有するメモリセルアレイ
と、不良が生じた正規メモリセルを置換するための予備
メモリセル行および予備メモリセル列とを有する冗長回
路と、アドレスラッチ回路から伝達されたアドレス信号
を受けて冗長判定を実行し、アドレス信号と不良が生じ
た正規メモリセルのアドレスとが一致した場合に冗長救
済動作を指示する冗長制御回路と、アドレスラッチ回路
から伝達されたアドレス信号に応答して、正規メモリセ
ルの行および列を選択的に活性化するためのアドレスデ
コード信号を発生するアドレスデコード回路と、クロッ
ク信号の活性化に応じて、冗長救済動作を実行するため
に予備メモリセル行および予備メモリセル列を選択的に
活性化する冗長デコード回路と、クロック信号の活性化
に応じて、アドレスデコード信号に対応する正規メモリ
セルの行および列を選択的に活性化するドライブ回路と
を備える。

【００１５】請求項７記載の半導体記憶装置は、請求項
６記載の半導体記憶装置であって、モードデコード回路
は、第１のアドレスモードおよび第２のアドレスモード
のいずれか一方を指定するためのアドレス取込モード信
号を発生し、半導体記憶装置は、クロック信号とコマン
ド信号とアドレス取込モード信号とを受けて、アドレス
取込トリガ信号を発生するラッチトリガ発生回路をさら
に備え、ラッチトリガ発生回路は、コマンド信号が活性
化されている場合に、クロック信号を出力する論理演算
回路と、アドレス取込モード信号に応じて、クロック信
号と論理演算回路の出力とのいずれか一方をアドレス取
込トリガ信号として出力するマルチプレクサ回路とを含
み、アドレスラッチ回路は、アドレス取込トリガ信号の
活性化に応じて、入力端子群よりアドレス信号を取込
む。

【００１６】請求項８記載の半導体記憶装置は、請求項
６記載の半導体記憶装置であって、入力端子群よりコマ
ンド信号を受けて、内部コマンド信号を発生するコマン
ドデコード回路と、入力端子群よりクロック信号を受け
て、内部クロック信号を発生する内部クロック発生回路
と、内部クロック信号に同期して、入力端子群からアド
レスラッチ回路へアドレス信号を伝達する第１のレジス
タ回路と、内部クロック信号に同期して、アドレスデコ
ード回路からドライブ回路へアドレスデコード信号を伝
達する第２のレジスタ回路と、内部クロック信号に同期
して、コマンド回路からドライブ回路へ内部コマンド信
号を伝達する第３のレジスタ回路とをさらに備え、内部
クロック発生回路は、第２のアドレスモードが指定され
ている場合には、アドレスデコード回路とドライブ回路
とを直接接続するために、第２のレジスタ回路への内部
クロック信号の供給を中止する。

【００１７】請求項９記載の半導体記憶装置は、クロッ
ク信号に同期して動作し、行アドレス信号と列アドレス
信号とに応じて、データ信号の読出もしくは書込を行な
う半導体記憶装置であって、行列状に配置される正規メ
モリセルを有するメモリセルアレイを備え、メモリセル
アレイは、第１複数個の行と第２複数個の列とに配置さ
れる複数のメモリセルブロックに分割され、不良が生じ
た正規メモリセルを置換するための予備メモリセル行お
よび予備メモリセル列とを有する冗長回路をさらに備
え、冗長回路は、行方向に隣り合う第２複数個のメモリ
セルブロックごとに共通に設けられたスペアコラム回路
を含み、スペアコラム回路は、行列状に配置される予備
メモリセルを有し、データ信号を伝達するための第３複
数個のグローバルデータバスおよび複数のデータ入出力
線とをさらに備え、データ入出力線は、列方向に隣り合
う第１複数個のメモリセルブロックから構成されるメモ
リセルブロックグループごとに第３複数個配置される正
規データ入出力線を有し、各正規データ入出力線は、第
４複数個の正規メモリセルの列ごとに配置され、第１複
数個のスペアコラム回路に対して共通に、第４複数個の
予備メモリセルの列ごとに配置されるスペアコラムデー
タ入出力線をさらに有し、アドレス信号を受けて冗長判
定を実行し、アドレス信号と不良が生じた正規メモリセ
ルのアドレスとが一致した場合に冗長救済動作を指示す
る冗長制御回路と、通常時には、第３複数個の正規デー
タ入出力線と第３複数個のグローバルデータバスのそれ
ぞれとを接続し、冗長制御回路に制御されて、列アドレ
ス信号が予め記憶された正規メモリセル中における不良
アドレス列に対応する場合は、複数のデータ入出力線の
うちから選択された第３複数個のデータ入出力線を、第
３複数個のグローバルデータバスとそれぞれ接続するデ
ータ線接続回路とをさらに含む。

【００１８】請求項１０記載の半導体記憶装置は、請求
項９記載の半導体記憶装置であって、冗長制御回路は、
シフト設定信号と、冗長列切替信号とを発生し、データ
線接続回路は、シフト設定信号に応じて、不良が生じた
正規メモリセルに対応するＭ個（Ｍ：０〜Ｌの整数）の
正規データ入出力線を除いた（Ｌ−Ｍ）個の正規データ
入出力線のそれぞれを、第１番目から第（Ｌ−Ｍ）番目
のデータバスのそれぞれと接続する正規データ線シフト
回路と、冗長列切替信号に応じて、正規データ入出力線
と未接続であるＭ個のデータバスのそれぞれを、スペア
コラムデータ入出力線のいずれか１本と接続するスペア
コラムデータ線切替回路を含む。

【００１９】請求項１１記載の半導体記憶装置は、、請
求項１０記載の半導体記憶装置であって、スペアコラム
データ入出力線は、を有し、正規データ線シフト回路
は、Ｎ個（Ｎ：自然数）配置され、正規データ入出力線
とデータバスとの間に直列に接続されるＮ個のシフトユ
ニット回路を含み、シフトユニット回路は、正規データ
入出力線側に設けられるＬ個の入力ノードと、入力ノー
ドのそれぞれに対応して設けられるシフトスイッチと、
シフト設定信号に応じてシフトスイッチのうちの１個を
シフト指定するデコード回路と、データバス側に設けら
れ、シフトスイッチを介して入力ノードと接続されるＭ
個の出力ノードとを有し、第１番目からシフト指定され
た第ｉ番目（ｉ：１〜Ｌの自然数）までのシフトスイッ
チは、第１番目から第（ｉ−１）番目までの入力ノード
を、第１番目から第（ｉ−１）番目までの出力ノードに
それぞれ接続し、かつ、第（ｉ＋１）番目から第Ｌ番目
までのシフトスイッチは、第（ｉ＋１）番目から第Ｌ番
目までの入力ノードを、第ｉ番目から第（Ｌ−１）番目
までの出力ノードにそれぞれ順に接続し、第１番目のシ
フトユニット回路の入力ノードは、正規データ入出力線
とそれぞれ接続され、かつ、第Ｎ番目のシフトユニット
回路の出力ノードは、グローバルデータバスとそれぞれ
接続され、スペアコラムデータ線切替回路は、Ｎ個のス
ペアコラムデータ入出力線のそれぞれに対して設けられ
るスペアコラム接続ユニットを含み、スペアコラム接続
ユニットは、冗長列切替信号に応じて、対応するスペア
コラムデータ入出力線と、第（Ｌ−Ｎ）番目から第Ｌ番
目のデータバスのうちのいずれか１つとを選択的に接続
する。

【００２０】請求項１２記載の半導体記憶装置は、請求
項１０記載の半導体記憶装置であって、メモリセルアレ
イは、互いに独立してデータ信号の読出および書込を行
なうことが可能な第１複数個のバンクに分割され、各バ
ンクは、行方向に互いに隣り合う第２複数個のメモリセ
ルブロックを含む。

【００２１】請求項１３記載の半導体記憶装置は、請求
項１０の半導体記憶装置であって、正規メモリセルアレ
イの行は、第５複数個の行グループに分割され、半導体
記憶装置は、不良が生じた正規メモリセルに関する情報
を不揮発的に記憶する不良アドレスプログラム回路をさ
らに備え、不良アドレスプログラム回路は、不良が生じ
た正規メモリセルごとに、対応する不良行アドレスと不
良列アドレスとデータ線切替信号とを不揮発的に記憶す
るためのコラム冗長判定セットをさらに備え、コラム冗
長判定セットは、行アドレス信号と不良行アドレスとが
同一の行グループに属する場合において活性化され、不
良列アドレスと対応するデータ線切替信号とを冗長制御
回路に伝達する。

【００２２】請求項１４記載の半導体記憶装置は、請求
項１３記載の半導体記憶装置であって、冗長制御回路
は、各バンクごとに設けられ、冗長コラム救済時に対応
するデータ線切替信号を発生するデータ線切替信号発生
ユニットと、活性化されたコラム冗長判定セットより伝
達される不良列アドレスとデータ線切替信号とを、対応
するデータ線切替信号発生ユニットに転送するデータ分
配回路とをさらに有し、各データ線切替信号発生ユニッ
トは、コラム冗長判定セットより伝達された不良列アド
レスをラッチする不良列アドレスラッチ回路と、列アド
レス信号と不良列アドレスとを比較する列アドレス比較
回路と、列アドレス比較回路の比較結果に応じて、列ア
ドレス信号と一致した不良列アドレスに対応するデータ
線切替信号を、データ分配回路より転送されたデータ線
切替信号のうちから選択的に読出す第１のマルチプレク
ス回路と、第１のマルチプレクス回路の出力を第１の所
定時間保持する読出時データ線切替信号ラッチ回路と、
第１のマルチプレクス回路の出力を第２の所定時間保持
する書込時データ線切替信号ラッチ回路と、読出動作が
指示されている場合には、読出時データ線切替信号ラッ
チ回路の出力をデータ線切替信号として出力し、書込動
作が指示されている場合には、書込時データ線切替信号
ラッチ回路の出力をデータ線切替信号として出力する第
２のマルチプレクス回路とを有する。

【００２３】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００２４】図１は、本発明の実施の形態１の半導体集
積回路装置１０００の全体構成を示す概略ブロック図で
ある。実施の形態１においては、混載ＤＲＡＭにおける
効率的な冗長救済について説明する。

【００２５】図１を参照して、半導体集積回路装置１０
００は、ロジック回路部５と、ＤＲＡＭ部２と、両者間
で信号の授受を行なう入出力ポート１０とを備える。

【００２６】図２は、半導体集積回路装置１０００のロ
ジック部５の構成を示すブロック図である。

【００２７】図２を参照して、ロジック回路部５は、外
部クロック入力端子６と、外部コマンド入力端子７と、
外部データ入力端子８とを含む。外部クロック入力端子
６には、外部よりクロック信号が与えられる。外部コマ
ンド入力端子７には外部より半導体集積回路装置１００
０の動作を指示するためのコマンド信号が与えられる。
外部データ端子８は、外部との間で入出力データ信号の
授受を行なう。

【００２８】ロジック回路部５は、外部より与えられた
クロック信号に同期して、外部コマンド信号および外部
データ信号に基づいて、ＤＲＡＭ部２に対してデータの
入出力を指示する。

【００２９】ロジック回路部５は、ＤＲＡＭ部２に所定
の動作を行なわせるための制御信号、アドレス信号およ
びデータ信号を入出力ポート１０に出力する。以下、こ
れらの信号を総称するときは、アクセス信号とも称す
る。また、これらのアクセス信号をＤＲＡＭに取込むタ
イミングの設定を、アクセスモードと称する。実施の形
態１の半導体集積回路装置１０００においては、後ほど
詳しく説明するが、クロック同期取込みモードとダイレ
クト取込みモードとの２つのモードについて説明する。

【００３０】図３は、半導体集積回路装置１０００の入
出力ポート１０およびＤＲＡＭ部２の構成を示すブロッ
ク図である。

【００３１】図３を参照して、入出力ポート１０には、
コマンド信号、アクトバンク信号、プリチャージバンク
信号、リードバンク信号、ライトバンク信号、アクトア
ドレス信号、リードアドレス信号、ライトアドレス信
号、入力データ信号および参照電位Ｖｒｅｆが入力され
る。一方入出力ポート１０には、ＤＲＡＭ部２により出
力データ信号が出力される。

【００３２】コマンド信号は、外部から与えられたコマ
ンド信号に基づいてＤＲＡＭ部２に所定の動作を行なわ
せるための制御信号である。

【００３３】コマンド信号は、ワード線の活性化を指示
するＲＯＷＡ信号と、ワード線をリセットしてプリチャ
ージ動作を指示するＰＣ信号と、コラム系の読出動作を
活性化するＲＤ信号と、コラム系の書込動作を活性化す
るＷＴ信号と、全バンクに対してプリチャージ動作を指
示するためのＡＰＣ信号と、セルフリフレッシュモード
動作の開始を指示するためのＳＦ信号とを含む。Ｖｒｅ
ｆは、入力信号のＨレベルまたはＬレベルの判定の基準
となる信号である。

【００３４】アクトバンク信号は、ＤＲＡＭ部２に含ま
れる複数のバンクのうち行系動作が活性化されるバンク
を指示するための信号である。プリチャージバンク信号
は、プリチャージ動作の対象となるバンクを選択するた
めの信号である。リードバンク信号は、ＤＲＡＭ部２に
おいて読出動作が実行されるメモリセルの含まれるバン
クを選択するための信号である。ライトバンク信号は、
ＤＲＡＭ部２において書込動作の対象となるメモリセル
が含まれるバンクを選択するための信号である。

【００３５】アクトアドレス信号は、データの読出／書
込動作およびリフレッシュ動作においてメモリセルの行
を選択的に活性化するための信号である。リードアドレ
ス信号は、ＤＲＡＭ部２において、読出動作の対象とな
るメモリセルが含まれるメモリセル列を活性化するため
の信号である。ライトアドレス信号は、ＤＲＡＭ部２に
おいて、書込動作の対象となるメモリセルの含まれるメ
モリセル列を活性化するための信号である。

【００３６】入力データ信号は、ＤＲＡＭ部２への書込
データ信号であり、出力データ信号は、ロジック回路部
５の指示に従ってＤＲＡＭ部２から読出されたデータ信
号である。

【００３７】ＤＲＡＭ部２は、クロック信号ＣＬＫ，／
ＣＬＫを受けて内部クロック信号Ｉｎｔ．ＣＬＫおよび
／Ｉｎｔ．ＣＬＫを生成する内部クロック信号発生回路
１１と、コマンド信号を受けて内部制御信号を発生する
コマンドデコード回路２０とを含む。

【００３８】ＤＲＡＭ部２は、さらに、アクトバンク信
号を受けてこれをラッチするアクトバンク信号をラッチ
回路１２と、プリチャージバンク信号を受けてこれをラ
ッチするプリチャージバンク信号ラッチ回路１３と、リ
ードバンク信号を受けてこれをラッチするリードバンク
信号ラッチ回路１４と、ライトバンク信号を受けてこれ
をラッチするライトバンク信号ラッチ回路１５と、アク
トアドレス信号を受けてこれをラッチするアクトアドレ
ス信号ラッチ回路１６と、リードアドレス信号を受けて
これをラッチするリードアドレス信号ラッチ回路１７
と、ライトアドレス信号を受けてこれをラッチするライ
トアドレス信号ラッチ回路１８とを含む。

【００３９】ＤＲＡＭ部２は、さらに、入出力ポート１
０に与えられるアドレス信号とコマンド信号との組合せ
に応じて、所定の動作モードに対する情報、たとえばバ
ースト長に対するデータ等の情報を保持するモードレジ
スタ２９と、セルフリフレッシュモードが信号ＳＲの活
性化によって指定されると、動作を開始し、一定時間が
経過するとワード線の活性化、すなわちリフレッシュ動
作の開始を指示するためのセルフリフレッシュタイマ２
６と、セルフリフレッシュタイマ２６からの指示に従っ
て、リフレッシュ動作を行なうためのアドレスを発生す
るセルフリフレッシュアドレスカウンタ２７とを含む。

【００４０】セルフリフレッシュアドレスカウンタ２７
は、セルフリフレッシュ動作によるリフレッシュ対象と
なる行アドレスをマルチプレクサ２８に出力する。マル
チプレクサ２８は、アクトアドレス信号ラッチ回路１６
からの出力と、セルフリフレッシュアドレスカウンタ２
０からの出力とを受け、コマンドに応じて適切なアドレ
ス信号を行プリデコーダ３１に伝達する。

【００４１】ＤＲＡＭ部２は、さらに、与えられたアド
レス信号をプリデコードするための行プリデコード回路
３１と、読出列プリデコード回路３２と、書込列プリデ
コード回路３３とを含む。各プリデコード回路の出力は
メモリセルアレイ５０に伝達される。

【００４２】なお、アドレス信号は、モードレジスタへ
の動作モード情報の書込を行なう際に、その何ビットか
の組合せによって、モードレジスタ中にデータを書込む
ためにも用いられる。たとえば、バースト長ＢＬやＣＡ
ＳレイテンシＣＬの値などの設定が、アドレス信号の所
定ビットの組合せによって指定される。

【００４３】ＤＲＡＭ部２は、さらにメモリセルアレイ
５０を含む。メモリセルアレイ５０は、図１においては
一例として８個のバンクに分割される。各バンク５２に
対して、行選択回路３６および列選択回路３８が設けら
れる。

【００４４】メモリセルアレイ５０はさらに、メモリセ
ルの列方向に延在して全バンクに共通するグローバルデ
ータ線ＧＤＬを有する。グローバルデータ線ＧＤＬは、
実際には、書込データを伝達するデータ線と読出データ
を伝達するデータ線とに分割されているが、図１におい
ては総括的にＧＤＬとして示す。グローバルデータ線Ｇ
ＤＬは、Ｉ／Ｏポート１３０を介して、グローバルデー
タバス領域９８，９９と接続される。

【００４５】グローバルデータバス領域９８は、読出デ
ータを伝達するためのデータバスが配置される領域であ
り、グローバルデータバス領域９９は、書込データを伝
達するためのデータバスが配置される領域である。グロ
ーバルデータバス領域に伝達されるデータは、データバ
ッファ回路２２を介して入出力ポート１０に入出力され
る。

【００４６】ＤＲＡＭ部２は、冗長プログラム回路２５
をさらに備える。冗長プログラム回路２５には、たとえ
ば電気ヒューズ等の素子が配置されており、入力された
不良アドレスおよび冗長救済に関連するデータを不揮発
的に記憶することが可能である。冗長プログラム回路に
格納された不良アドレスは、冗長制御回路６０に伝達さ
れ、冗長制御回路６０において、冗長判定が実行され
る。

【００４７】このような構成とすることにより、ＤＲＡ
Ｍ部２は、入出力ポート１０に与えられた制御信号およ
びデータ信号に基づいて、選択されたメモリセルと入出
力ポート１０との間でデータの授受を行なうことができ
る。さらに、不良メモリセルがメモリセルアレイ中に生
じた場合においても、不良メモリセルを冗長救済によっ
て置き換えることにより正常な動作を確保することが可
能である。

【００４８】［ＤＲＡＭへのアクセス信号の取込みタイ
ミングについての説明］図４は、半導体集積回路装置１
０００のクロック同期取込モードにおけるアクセス信号
の取込み動作を説明するためのブロック図である。

【００４９】図４を参照して、ロジック回路部５は、交
互に配置されたロジック回路３ａ〜３ｃとレジスタ回路
４ａ，４ｂとを含む。ロジック回路３ａ，３ｂの出力
は、クロック信号に基づいて動作するレジスタ回路を介
して次段のロジック回路に伝達されるため、ロジック回
路部５においてはクロック信号に同期して順次ロジック
回路による処理が行なわれることとなる。最終段のロジ
ック回路３ｃの出力が入出力ポート１０を介してＤＲＡ
Ｍ部２に伝達される。

【００５０】入出力ポート１０を経由して、読出／動作
動作ごとに独立に設定されるコラムアドレスであるリー
ドアドレス信号，リードバンク信号およびライトアドレ
ス信号，ライトバンク信号が、読出列プリデコード回路
３２、書込列プリデコード回路３３および冗長コラム制
御回路６２に伝達される。

【００５１】読出列プリデコード回路３２は、プリデコ
ード動作を行なう読出列プリデコーダ３２ａの前段にレ
ジスタ回路３２ｂを有する。上記のアドレス信号および
バンク信号は、内部クロック信号Ｉｎｔ．ＣＬＫに基づ
いて動作するレジスタ回路３２ｂを介して読出列プリデ
コーダ３２ａに伝達される。

【００５２】同様に、書込列デコーダ回路３３および冗
長コラム制御回路６２においても、内部クロック信号Ｉ
ｎｔ．ＣＬＫに基づいて動作するレジスタ回路を介して
データが伝達される。コマンド信号に基づいてコマンド
デコードを行なうコマンドデコード回路２０、およびア
クトアドレス信号およびアクトバンク信号を受けて行プ
リデコードを行なう行プリデコード回路３１についても
同様に、内部クロック信号に基づいて動作するレジスタ
回路を経由した後に各信号が伝達される。

【００５３】このように、図４の構成においては、ロジ
ック回路部よりＤＲＡＭにアクセスするために発せられ
るコマンド信号、アドレス信号およびデータ信号は、レ
ジスタ回路によって、内部クロック信号に同期して取込
まれる。

【００５４】以下、このようなアクセス信号の取込みモ
ード作を、クロック同期取込モードと称する。

【００５５】図３で説明したように、各バンクごとに、
行デコーダと列デコーダとが配置される。また、詳細は
後ほど説明するが、正規メモリセルアレイの端部に、不
良メモリセルを含む正規メモリセルの行を救済するため
のスペアロウ回路７０と、不良メモリセルを含む正規メ
モリセルの列を救済するためのスペアコラム回路８０と
が配置される。

【００５６】行選択回路は、正規メモリセルの行を選択
するためのロウデコーダ３６′と、スペアロウ回路７０
中の冗長ロウを活性化するためのロウ冗長デコーダ３７
とを含む。同様に、列選択回路は、正規メモリセルの列
を選択するためのコラムデコーダ３８′と、スペアコラ
ム回路８０中の冗長コラムを活性化するためのコラム冗
長デコーダ３９とを含む。図４では８個のバンク分のロ
ウデコーダ３６とコラムデコーダ３８とを総括的に表記
している。取込まれたアドレス信号に基づいて、各プリ
デコード回路によってプリデコード動作が行なわれると
ともに、冗長ロウ制御回路６１および冗長コラム制御回
路６２において、入力されたアドレス信号と不良アドレ
スプログラム回路に格納された不良コラムアドレスとの
一致比較が行なわれる。

【００５７】冗長ロウ制御回路６１は、入力されたロウ
アドレスと不良ロウアドレスとの一致比較を行ない、冗
長救済が必要な場合には、冗長ロウを活性化するための
スペアロウ活性化信号を発生する。スペアロウ活性化信
号はロウ冗長デコーダ３７に伝達される。

【００５８】冗長ロウ制御回路６１は、冗長救済動作が
必要な場合においては、スペアロウ活性化信号の発生と
同時に、正規のプリデコード動作を行なう行プリデコー
ダ３１ａに対して、動作を停止させるための制御信号を
発生する。これにより、行プリデコーダ３１ａは、ロウ
に関して冗長救済動作が指示されていない場合には、入
力されたアクトアドレス信号に基づく正規のプリデコー
ド信号をロウデコーダ３６に伝達するが、冗長救済動作
が指示された場合には、プリデコード信号の発生を停止
する。

【００５９】これにより、冗長救済動作の必要の有無に
応じてロウデコーダ３６もしくはロウ冗長デコーダ３７
によって必要な正規メモリセルまたはスペアロウ回路の
行が活性化されることとなる。

【００６０】冗長救済に関連する動作は、列選択動作に
ついても同様に行なわれる。ただし列選択動作に関して
は、書込動作と読出動作とをバンクごとに独立して実行
するために、アドレス信号およびバンク信号は読出／書
込動作別に独立してロジック回路ブロックより伝達され
る。これに対応して、プリデコード回路も読出列プリデ
コード回路３２および書込列プリデコード回路３３がそ
れぞれ独立して設けられる。

【００６１】ただし、詳細は後ほど説明するが、半導体
集積回路装置１０００においては、コラム冗長救済を単
純な列アドレスごとの置換ではなく、Ｉ／Ｏ線単位のシ
フト制御によって実行するため、コラムデコーダ３８お
よびコラム冗長デコーダ３９は、冗長救済の有無によら
ず両者が作動する。

【００６２】また、冗長コラム制御回路６２は、同一バ
ンクに対して同時に読出動作および書込動作が重複して
実行されることはないため、各バンクごとに設けられ
る。

【００６３】また、図３で説明したデータバッファ変換
回路２２は、書込データ信号を取り扱う入力データバッ
ファ回路２３と、読出データ信号を取り扱う出力データ
バッファ回路と２４を含む。

【００６４】図５は、半導体集積回路装置１０００のダ
イレクト取込モードにおけるアクセス信号の取込み動作
を説明するためのブロック図である。

【００６５】図５を参照して、ＤＲＡＭ部２に含まれる
コマンドデコーダ２０ａ、アドレスプリデコーダ３２
ａ，３３ａ、冗長制御回路６１，６２および、入力デー
タバッファ２３ａおよび出力データバッファ２４ａは、
図２に示した構成と比較して、レジスタ回路を介さずに
ロジック回路ブロック５からのアクセス信号をそれぞれ
直接取込む形とされていることが異なる。

【００６６】それぞれの回路において、取込まれたアク
セス信号は、プリデコード動作、冗長制御回路における
冗長判定判定動作等が行なわれた後、各回路の後段に配
置されたレジスタ回路によって内部クロック信号に同期
してメモリセルへ伝達される。

【００６７】すなわち、図５の構成においては、ロジッ
ク回路部からのアクセス信号は、レジスタ回路を介さず
に直接ＤＲＡＭ部２の信号処理回路に伝達されることと
なる。以下、このようなアクセス信号の取込モードをダ
イレクト取込モードと称する。

【００６８】ダイレクト取込モードにおいては、アクセ
ス信号を発生するロジック回路部の最終段のロジック回
路と、ＤＲＡＭのアクセス信号の処理を実行する一部の
回路とを同一クロック内で動作させることができる。こ
れにより、クロックに同期してアクセス信号を取込んだ
後に各信号処理を行なわせる構成を取るクロック同期取
込モードと比較して、アクセスに要するクロック数すな
わち動作時間を削減することができる。このように、ダ
イレクト取込モードを採用することにより、半導体記憶
装置の高速化をさらに追求することが可能となる。

【００６９】ただし、ダイレクト取込モードを採用した
場合には、アクセス信号を発生するロジック回路部の最
終段のロジック回路の出力が、Ｈレベル／Ｌレベルの間
で不定であると、ＤＲＡＭ側においてデコード回路で不
要な消費電流が生じるため、ＤＲＡＭでの消費電力が増
大するというデメリットも併せ持つ。

【００７０】よって、半導体集積回路装置１０００にお
いて、クロック同期取込モードとダイレクト取込モード
とのいずれを採用するかは、要求される動作速度と消費
電流との兼ね合いによって決定すればよい。

【００７１】図６は、クロック同期モードにおける行プ
リデコード回路の構成を示す回路図である。

【００７２】図６では、クロック動作モードにおけるイ
ンターフェイスの構成の一例として、行アドレスプリデ
コード回路の構成を説明する。図６に示されるのは、２
つの入力アドレス信号Ａ０，Ａ１から４本の行プリデコ
ード線を活性化する回路について説明する。

【００７３】図４を参照して、行アドレスプリデコード
回路３１は、反転クロック／ＣＬＫの活性化タイミング
においてアドレス信号Ａ０，Ａ１を取込ラッチするレジ
スタ回路３１ｂと、レジスタ回路３１ｂによって伝達さ
れるアドレス信号に基づいて４ビットの行プリデコード
信号を発生する行プリデコーダ３１ａを含む。

【００７４】レジスタ回路３１ｂは、ゲートに受ける反
転クロック／ＣＬＫに応じてアドレス信号Ａ０をノード
Ｎ０ａに伝達するトランジスタ１０４５と、ノードＮ０
ａの状態を反転してノードＮ０ｂに伝達するインバータ
１０４１と、インバータ１０４１の出力と反転リセット
信号／ＲＳＴとを２入力とするＮＡＮＤゲート１０４２
とを有する。

【００７５】リセット信号ＲＳＴは、初期状態において
ノードＮ０ｂの状態をクリアするための信号であり、信
号ＲＳＴの活性化（Ｈレベル）に応じて反転リセット信
号／ＲＳＴはＬレベルとなり、ノードＮ０ｂの状態はＨ
レベルにリセットされる。通常の動作時においてはリセ
ット信号ＲＳＴは非活性状態であるので、／ＲＳＴはＨ
レベルでありＮＡＮＤゲート１０４２は、ノードＮ０ｂ
の状態を反転してノードＮ０ａに伝達するインバータと
して動作する。

【００７６】すなわち、反転クロック／ＣＬＫに応じて
アドレス信号Ａ０を取込むトランジスタ１０４５とイン
バータとして動作する２つの論理回路１０４１，１０４
２とによってアドレス信号Ａ０をクロック信号に応じて
取込み、これをラッチし行アドレスプリデコーダ３１ａ
に伝達するレジスタが形成される。

【００７７】同様に、レジスタ回路３１ｂはアドレス信
号Ａ１をクロック信号に応じて取込み、行アドレスプリ
デコーダ３１ａに伝達するためのレジスタを構成するト
ランジスタ１０４６、インバータ１０４３および論理ゲ
ート１０４４とを有する。

【００７８】行プリデコーダ３１ａは、レジスタ回路３
１ｂによって取込まれたアドレス信号Ａ０，Ａ１の状態
に応じて電位レベルが定められる信号配線１０５１〜１
０５４を有する。信号配線１０５１は、アドレス信号Ａ
０の状態に対応する電位レベルを伝達し、信号配線１０
５２は、アドレス信号Ａ０の反転状態に対応する電位を
伝達する。同様に信号配線１０５３はアドレス信号Ａ１
の状態に対応する電位を伝達し、信号配線１０５４は、
アドレス信号Ａ１の反転状態に対応する電位を伝達す
る。

【００７９】行プリデコーダ３１ａは、配線１０５２お
よび配線１０５４を２入力とするＮＡＮＤゲート１０５
５と、配線１０５３と１０５２とを２入力とするＮＡＮ
Ｄゲート１０５６と、配線１０５１と１０５４とを２入
力とするＮＡＮＤゲート１０５７と、配線１０５１と１
０５３とを２入力とするＮＡＮＤゲート１０５８とをさ
らに有する。このように２つのアドレス信号とそれらの
反転状態に対応する信号との組合せに応じて４個の行プ
リデコード信号が論理ゲート１０５５〜１０５８からそ
れぞれ発生される。行プリデコーダ３１ａが発生するプ
リデコード信号は、クロック信号ＣＬＫの立上がりタイ
ミングにプリデコード信号を取込みラッチするレジスタ
回路４１によって行プリデコード線ＰＤＲＬに伝達され
る。

【００８０】図７は、ダイレクト取込モードにおける行
プリデコード回路の構成の一例を示す回路図である。図
７においても、図６と同様に、２つの入力アドレス信号
Ａ０，Ａ１から４本の行プリデコード線を活性化する回
路について説明する。

【００８１】図７における行プリデコード回路３１は、
行プリデコーダ３１ａとレジスタ回路３１ｂとを含む。
行プリデコーダ３１ａとレジスタ回路３１ｂとの構成お
よび動作は図４で説明したのと同様であるので説明は繰
返さない。

【００８２】図７と図６とを比較すると、図７のダイレ
クト取込モードにおける行デコード回路の構成は、アド
レス信号Ａ０，Ａ１が、レジスタ回路３１ｂを介さずに
直接行プリデコーダ３１ａに入力されている点が異な
る。

【００８３】このような構成とすることにより、ロジッ
ク回路部の最終段のロジック回路によって発生されたア
ドレス信号Ａ０，Ａ１は、同一クロック期間内にＤＲＡ
Ｍ中の行プリデコーダ３１ａに直接伝達され、行プリデ
コード信号が発生される。行プリデコード信号は、反転
クロック／ＣＬＫの立上がりに応じて動作するレジスタ
回路３１ｂとクロック信号ＣＬＫの立上がりに同期して
動作するレジスタ回路４１とを介して行プリデコード線
ＰＤＲＬに伝達される。

【００８４】［データ線読出動作・書込のためのデータ
線の構成］図８は、図１に示したメモリセルアレイ５０
におけるデータ線の接続形態について説明するためのブ
ロック図である。

【００８５】図８を参照して、メモリセルアレイ５０
は、センスアンプ帯２０６とサブワードドライバ帯２０
４とに囲まれたメモリセルブロック５５に細分化されて
いる。メモリセルアレイ５０は、このようなメモリセル
ブロック単位ごとに活性化することも可能である。

【００８６】実施の形態１においては、行方向に互いに
隣り合う複数のメモリセルブロックが同一のバンク５２
を形成する。たとえば、図８においては、メモリセルア
レイは、８個のバンクを含み。各バンクは、４個のメモ
リセルブロックを有する。

【００８７】メインワード線ＭＷＬは、各メモリセルブ
ロック単位をまたいで同一のバンクグループに属するメ
モリセルブロックに対して共通に設けられ、活性化させ
る必要のあるサブワードドライバＳＷＤを活性化させ
る。サブワードドライバＳＷＤの活性化に応じて、対応
するサブワード線ＳＷＬが活性化される。一方、メモリ
セルの各列に対応してビット線対ＢＬ，／ＢＬが設けら
れる。

【００８８】ビット線対のデータはセンスアンプ帯２０
６に配置されるセンスアンプ回路２３０によって増幅さ
れる。センスアンプ回路２３０は、メモリセルブロック
単位を挟んで交互に配置される構成となっている。４個
のセンスアンプ回路ごとに１つのグローバルデータ線が
設けられる。後ほど詳しく説明するが、グローバルデー
タ線は、リードデータとライトデータとを独立して伝達
することが可能となるように、正規リードデータ線対Ｇ
ＲＤＬ，／ＧＲＤＬと正規ライトデータ線ＧＷＤＬ，／
ＧＷＤＬとに分割されているが、図８においては正規デ
ータ線ＧＤＬとして総称する。

【００８９】不良メモリセルを含む行を救済するための
スペアロウ回路７０は、正規メモリセルアレイの領域外
に配置される。スペアロウ回路においても、入出力デー
タを伝達するためのロウスペアデータ線ＳＲＩＯが、グ
ローバルデータ線ＧＤＬのそれぞれに対応して４個のセ
ンスアンプ回路ごとに設けられる。

【００９０】同様に、不良メモリセルを含む列を救済す
るためのスペアコラム回路８０が、正規メモリセルの領
域外に配置される。スペアコラム回路においても４個の
センスアンプ回路ごとにスペアコラムデータ線ＳＣＤＬ
が設けられる。スペアコラムデータ線についても、リー
ドデータとライトデータとを独立して伝達することが可
能となるように、スペアコラムリードデータ線対ＳＣＲ
ＤＬ，／ＳＣＲＤＬとスペアコラムライトデータ線ＳＣ
ＷＤＬ，／ＳＣＷＤＬとに分割されているが、図２にお
いてはスペアコラムデータＳＣＤＬとして総称する。ま
た、グローバルデータバスＧＤＢは、読出データを伝達
するデータバスが配置される領域９８と書込データを伝
達するデータバスが配置される領域９９とに分割して配
置される。

【００９１】正規データ線、スペアコラムデータ線およ
びスペアロウデータ線はデータ線シフト回路７５に伝達
される。データ線シフト回路７５は、冗長制御回路の判
定結果に応じて、各データ線とグローバルデータバス領
域９８，９９との接続形態を設定する。データ線シフト
回路７５によって設定された接続形態に応じて、読出／
書込データの授受が、各データ線とグローバルデータバ
ス領域９８，９９との間で、周辺回路１００中のライト
ドライバ１１０、リードアンプ１２０およびＩ／Ｏポー
ト１３０を介して実行される。

【００９２】グローバルデータバスＧＤＢのデータは、
データバッファおよび入出力ポートを経て、ロジック部
に伝達される。

【００９３】より詳しく説明すると、メモリセルアレイ
５０は、４行４列に配列されたメモリブロック５５を有
し、各行に対応してロウデコーダ３２に含まれるメイン
ワードドライバ群が設けられる。各メモリセルブロック
には、サブワードドライバ帯２０４とセンスアンプ帯２
０６とが設けられている。メモリマット単位のデータ線
方向に沿って、サブワードドライバ帯を通過するように
セグメントデコード線ＳＧＤＬが設けられる。セグメン
トデコード線ＳＧＤＬは、バンク選択線ＢＳＬおよび選
択線ＳＬならびにリセット線ＲＳＬを含む。

【００９４】まずロウ系の選択動作を説明する。行アド
レス信号に応じてメインワードドライバ２１０によりメ
インワード線ＭＷＬが選択的に活性化される。また、メ
インワード線ＭＷＬとセグメントデコード線ＳＧＤＬと
により対応するサブワードドライバ２１２が活性化さ
れ、それに応じてサブワード線ＳＷＬが活性化され、選
択されたメモリセルに接続されているアクセストランジ
スタが導通状態となる。ここで、選択線ＳＬは、４本の
選択線ＳＬ０〜ＳＬ３を総称するものとする。同様にリ
セット線ＲＳＬは、４本のリセット線ＲＳＬ０〜ＲＳＬ
３を総称するものとする。

【００９５】これに応じて、選択されたメモリセル列に
対応して設けられるビット線対ＢＬ，／ＢＬにデータが
出力される。同じタイミングにおいて、冗長判定回路に
おいて行アドレス信号と不良アドレスプログラム回路に
格納された不良アドレス信号との比較が行なわれ、必要
に応じてスペアロウ回路７０に含まれる冗長行の活性化
が指示される。

【００９６】次に、コラム系の選択動作を説明する。ま
ず、セグメントＹＳドライバ２１４によってメインＹＳ
線ＭＹＳＬが活性化される。ここでメインＹＳ線ＭＹＳ
Ｌは、４本のリードソース線ＲＧＬ０〜ＲＧＬ３と、４
本のライト活性化線ＷＲＬ０〜ＷＲＬ３とを含み、各メ
モリセルブロック単位をまたいで同一のバンクグループ
に属するメモリセルブロックに対して共通に設けられ
る。

【００９７】メインＹＳ線に対しては、階層的に下位の
選択線としてサブＹＳ線が設けられる。サブＹＳ線は、
サブＹＳドライバ２１５によって活性化され、サブリー
ドソース線ＳＲＧＬ０〜ＳＲＧＬ３と、４本のサブライ
ト活性化線ＳＷＲＬ０〜ＳＷＲＬ３とを含む。サブＹＳ
線は、同一のメインＹＳ線に対応する領域のうち一部の
範囲を選択的に活性化するためにＹＳセグメントデコー
ダ２１６によって活性化される回路である。最終的に
は、サブＹＳ線ＳＹＳＬの活性化に応じて、対応するＩ
／Ｏゲート２２０が選択的に活性状態となって、４個の
センスアンプ回路のうちの１つがグローバルデータ線Ｇ
ＤＬと接続される。

【００９８】なお、以下では必要に応じて、リードソー
ス線ＲＧＬ０〜ＲＧＬ３を総称してリードソース線ＲＧ
Ｌと称し、サブリードソース線ＳＲＧＬ０〜ＳＲＧＬ３
をサブリードソース線ＳＲＧＬと総称する。同様に、ラ
イト活性化線ＷＲＬ０〜ＷＲＬ３を総称してライト活性
化線ＷＲＬと称し、サブライト活性化線ＳＷＲＬ０〜Ｓ
ＷＲＬ３を総称して、サブライト活性化線ＳＷＲＬと総
称する。

【００９９】一方、コラム選択と同様のタイミングにお
いて、列アドレス信号についても冗長救済が必要か否か
を判断するためのアドレスの一致比較判定が行なわれ
る。しかし、スペアコラム回路におけるコラム選択は、
一致比較判定とは無関係に制御されるスペアＹＳデコー
ダ２１８と、正規メモリセルアレイとの間で共通に設け
られるメインＹＳ線ＭＹＳＬとに基づいて制御されるス
ペアＹＳドライバによって活性化されるスペアサブＹＳ
線によって行なわれる。

【０１００】すなわち、スペアサブＹＳ線が活性化する
ことにより選択的に対応するＩ／Ｏゲートが活性状態と
なって、４つのセンスアンプの出力信号のうちの１つ
が、スペアコラムデータ線に伝達される。

【０１０１】冗長救済判定の結果は、データ線切換回路
７５に伝達され、スペアコラムＩ／Ｏ線とグローバルデ
ータバス線との接続選択に反映される。したがってスペ
アサブＹＳ線の活性化は、プログラムされた不良アドレ
スと入力された列アドレスとの冗長判定結果にかかわら
ず常に活性化されるため、読出動作時のアクセスを高速
化することができる。

【０１０２】図９は、サブワードドライバ体２０４の詳
細な構成を説明するための回路図である。

【０１０３】図９は、サブワードドライバ帯２０４の詳
細な構成を説明するための回路図である。図５を参照し
て、サブワードドライバ２１２は、ゲートがバンク選択
線ＢＳＬにより制御され、メインワード線と内部ノード
ｎ１との間に設けられる選択トランジスタ１００１と、
ノードｎ１にゲートが選択され選択線ＳＬのうちの１つ
のＳＬ０とサブワード線ＳＷＬとの間に接続されるトラ
ンジスタ１００３と、ゲート電位がトランジスタ１００
３と同じ選択線ＳＬ０により制御され、サブワード線Ｓ
ＷＬとノードｎ１との間に接続されるトランジスタ１０
０５とを含む。また、リセット線ＲＳＬ０によりゲート
電位が制御され、サブワード線と接地電位との間に設け
られるトランジスタ１００７をさらに含む。

【０１０４】他のサブワードドライバにおいても、メイ
ンワード線ＭＷＬとサブワード線ＳＷＬとの間に同様の
構成が存在する。このような構成とすることで、メイン
ワード線ＭＷＬが活性化し、さらにバンク選択線ＢＳＬ
が活性化して、かつ選択線ＳＬのいずれかが活性化する
ことで、対応するワード線ＳＷＬが活性状態（高電位）
とされる。一方、リセット線ＲＳＬが選択的に活性化す
ることで、対応するサブワード線ＳＷＬが接地電位に放
電される。

【０１０５】図９に示した例においては、１つのメイン
ワード線ＭＷＬが各バンクにおいて４本のサブワード線
ＳＷＬを制御し、いずれのサブワード線ＳＷＬが選択さ
れるかは、選択線ＳＬのうちの１つの活性化により指定
される。バンク選択線ＢＳＬは、活性化時には昇圧電圧
Ｖｐｐのレベルとなり、サブワード線ＳＷＬが活性化し
た後は、接地電位Ｖｓｓレベルに変化する。この場合、
トランジスタ２００３および１００５により構成される
ラッチ回路により、このバンク選択線ＢＳＬの活性化の
状態が保持されることになる。選択線ＳＬとリセット線
ＲＳＬとの電位レベルは互いに相補となるように制御さ
れる。

【０１０６】待機動作時においては、バンク選択線ＢＳ
Ｌが接地電位（ＧＮＤ）レベルであり、選択線ＳＬが接
地電位（ＧＮＤ）レベルであり、リセット線ＲＳＬは電
源電位（Ｖｃｃ）レベルとなっている。活性化動作時に
おいては、まず、対応するリセット線を接地電位（ＧＮ
Ｄ）とし、活性化すべきサブワード線ＳＷＬに対応する
バンク選択線ＢＳＬが活性化されて、その電位レベルは
昇圧電位Ｖｐｐレベルとなる。

【０１０７】続いて、メインワード線ＭＷＬが活性化さ
れ電源電位Ｖｃｃレベルとなる。このメインワード線Ｍ
ＷＬの活性化とほぼ同時に、選択線ＳＬのうちの１つが
電源電位Ｖｃｃレベルとなり、サブワード線ＳＷＬは
（Ｖｃｃ−Ｖｔｈ）レベルとなる。その後、バンク選択
線ＢＳＬは、接地電位（ＧＮＤ）レベルに変化し、サブ
ワードドライバ中のラッチ回路に電荷が閉じ込められる
ことになる。

【０１０８】この電荷がトランジスタ１００３および１
００５により閉じ込められている状態で、選択線ＳＬの
うち選択されている１つの電位レベルを昇圧電位Ｖｐｐ
レベルまで上昇させれば、サブワード線ＳＷＬのレベル
は、昇圧電位Ｖｐｐレベルまで変化することになる。

【０１０９】リセット動作時には、バンク選択線を電源
電位Ｖｃｃレベルまで上昇させ、かつ選択線ＳＬを接地
電位ＧＮＤレベルとする。さらに、リセット線を電源電
位Ｖｃｃレベルとすることで、サブワード線ＳＷＬに蓄
えられた電荷を放電する。このような構成とすること
で、サブワード線ドライバ２１０を構成する素子数はＮ
チャネルＭＯＳトランジスタの４素子のみとすることが
可能で、素子数を削減することができる。

【０１１０】さらに、メインワード線の活性化は、ワン
ショットパルス信号として行なわれる。すなわち、選択
されたサブワード線に対応するサブワードドライバ２１
０中の、トランジスタ１００３および１００５によりメ
インワード線の活性状態が一度保持されると、メインワ
ード線の電位レベルはリセットされることになる。

【０１１１】このような構成では、図８のように複数の
バンクがメインワード線方向に並んでいる場合において
も、バンク選択線ＢＳＬが活性化されない限り、メイン
ワード線の電位レベルは、サブワードドライバ２１０に
影響を与えることがない。したがって、行方向に互いに
隣接する２つ以上のメモリセルブロック（バンク）を独
立に動作させることが可能となる。

【０１１２】図１０は、メモリセルアレイ５０における
センスアンプとデータ線との接続を説明するための回路
図である。

【０１１３】図１０を参照して、既に説明したように４
センスアンプに対して１つのグローバルデータ線が対応
づけられ選択的に接続が行なわれる。データのリード動
作とライト動作とを独立で行なうために、グローバルリ
ードデータ線対ＧＲＤＬ，／ＧＲＤＬとグローバルライ
トデータ線対ＧＷＤＬ，／ＧＷＤＬとが独立して設けら
れている。

【０１１４】また、領域２５０中には４個のセンスアン
プ回路２３０が含まれる。センスアンプ回路２３０の詳
細な構成については省略するが、この例では、この中に
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトラ
ンジスタのクロスカップル構成によるセンスアンプと、
ビット線対ＢＬ，／ＢＬのイコライズを行なうイコライ
ズトランジスタとが存在している。ここでは、ビット線
とセンスアンプとの関係は、ビット線の中央部にセンス
アンプが設けられる構成となっている。これにより、メ
モリセルからセンスアンプノードまでの読出時間の高速
化やイコライズ動作の高速化が可能となる。これは、セ
ンスアンプがビット線の中央部にあることで、センスア
ンプノードからビット線端部までの抵抗が低減されるこ
とによる。

【０１１５】センスアンプ回路２３０のセンスアンプノ
ードと各データ線対とはトランジスタゲートを介して接
続される。まずリード動作における選択について説明す
る。センスアンプ回路２３０のセンスアンプノードは、
リードゲートトランジスタ１０１０，１０１２を介して
グローバルリードデータ線対ＧＲＤＬ，／ＧＲＤＬと接
続される。トランジスタ１０１０および１０１２のソー
スは、リードサブソース線ＳＲＧＬにより選択的に接地
電位ＧＮＤとされ、トランジスタ１０１０および１０１
２のゲートは、それぞれ対応するセンスアンプ回路２３
０のセンスアンプノードと接続し、トランジスタ１０１
０および１０１２のドレインはそれぞれ対応する正規リ
ードデータ線対ＧＲＤＬ，／ＧＲＤＬに接続する構成と
なっている。すなわち、４つのセンスアンプ回路２３０
が１つのリードデータ線対を共有する構成となってい
る。

【０１１６】次にライト動作について説明する。グロー
バルライトデータ線対ＧＷＤＬ，／ＧＷＤＬに伝達され
たデータは、ライト制御回路１０２０によって対応する
ビット線対ＢＬ，／ＢＬに書込まれる。すなわち、ビッ
ト線対ＢＬ０，／ＢＬ０〜ＢＬ３，／ＢＬ３にそれぞれ
対応するセンスアンプ回路２０３のセンスアンプノード
は、それぞれ対応するサブライト活性化線ＳＷＲＬ０〜
ＳＷＲＬ３によって制御されるライト制御回路１０２０
によって選択的にグローバルライトデータ線対ＧＷＤ
Ｌ，／ＧＷＤＬに接続される構成となっている。

【０１１７】以上のような構成とすることで、データの
読出動作においては、グローバルリードデータ線対ＧＲ
ＤＬ，／ＧＲＤＬと対応するセンスアンプ回路のセンス
アンプノードとは直接接続され、トランジスタ１０１０
および１０１２のゲートが、センスアンプ回路のセンス
アンプノードの電位レベルによって駆動されることで、
グローバル読出データ線対ＧＲＤＬ，／ＧＲＤＬの電位
レベルが変化する構成となっているので、列アドレス信
号によるメモリセル列の選択、すなわちサブリードソー
ス線ＲＧＬ０〜ＲＧＬ３のうちのいずれかの選択動作が
センスアンプによる増幅動作とオーバラップし、あるい
はそれに先行する場合でも、データが破壊されることな
く読出動作が可能である。

【０１１８】このことは、上述したとおり読出動作の高
速化が可能となることになる。さらに、センスアンプの
限定された領域ごとに活性化すればよいため、動作電流
ピークを抑制でき、消費電力の低下、雑音の低下等の効
果を得ることができる。またグローバルリードデータ線
対ＧＲＤＬ，／ＧＲＤＬは、ツイスト構造を取ることに
より、ノイズを分散する構成とされている。グローバル
ライトデータ線ＧＷＤＬ，／ＧＷＤＬも、小振幅で駆動
される書込データ信号を伝達するため、図示していない
部分でツイスト構造とされている。

【０１１９】図１１は、ライト制御回路１２０の構成を
説明するための回路図である。図１１を参照して、ライ
ト信号回路１０２０は、ビット線対の一方ＢＬと接地配
線との間に直列に接続されるトランジスタ１０２２およ
び１０２４と、ビット線対の他方／ＢＬと接地配線との
間に直列に接続されるトランジスタ１０２６および１０
２８とを有する。

【０１２０】トランジスタ１０２２のゲートにはグロー
バルライトデータ線／ＧＷＤＬが接続される。一方、ト
ランジスタ１０２６のゲートにはグローバルライトデー
タ線ＧＷＤＬが接続される。トランジスタ１０２４およ
び１０２８のゲートには対応するサブライト活性化線Ｓ
ＷＲＬが接続される。

【０１２１】ライト制御回路１０２０は、ビット線対と
グローバル書込データ線対とを直接接続することなく、
サブライト活性化線ＳＷＲＬの活性化に応じて、ライト
データ線がゲートに入力されるトランジスタ１０２２お
よび１０２６のインピーダンスの差を利用してビット線
対ＢＬ，／ＢＬの電位レベルを書換えるものである。

【０１２２】すなわち、書込データがＨレベルである場
合には、ＧＷＤＬの電位はＨレベルであり、／ＧＷＤＬ
の電位はＬレベルであるため、サブライト活性化線ＳＷ
ＲＬの活性化に応じてトランジスタ１０２４および１０
２８がオンすると、ＨレベルであるＧＷＤＬと接続され
たゲートを有するトランジスタ１０２６がオンする。一
方、／ＧＷＤＬと接続されたゲートを有するトランジス
タ１０２２はオフ状態である。これにより、ビット線対
の一方／ＢＬには接地電位Ｌレベルが書込まれることと
なり、プリチャージレベルを有するビット線対の一方Ｂ
Ｌとの電位差がセンスアンプ回路で増幅された後、アド
レス信号によって選択されたメモリセルに格納されるこ
ととなる。

【０１２３】図１２はサブライト活性化線ＳＷＲＬを駆
動する回路の構成を示す回路図である。

【０１２４】図１２を参照して、サブライト活性化線Ｓ
ＷＲＬは、マスクデータ線ＭＤＬとメインライト活性化
線ＭＷＲＬとを２入力とするＡＮＤゲート１０３２によ
って活性化される。メインライト活性化線ＭＷＲＬは、
書込列プリデコード信号線ＰＤＷＣＬによって伝達され
る書込列プリデコード信号をプリデコードする論理ゲー
ト１０３０の出力ノードと接続される。これによりメイ
ンライト活性化線ＭＷＲＬは、ロジック回路部より伝達
されるライトアドレス信号に応じて選択的に活性化され
る。

【０１２５】このような構成とすることにより、マスク
データ線の電位レベルに応じて、ライトアドレス信号に
よって選択されたコラムに対しても、部分的にマスク動
作を行なって、書込動作をキャンセルすることができ
る。

【０１２６】また、グローバルライトデータ線対ＧＷＤ
Ｌ，／ＧＷＤＬのプリチャージレベルをＬレベルとする
ことにより、マスク動作によってサブライト活性化線Ｓ
ＷＲＬが非活性とされた場合において、ビット線対Ｂ
Ｌ，／ＢＬの電位の書換動作を実行しないようにするこ
とができる。

【０１２７】図１３は、書込動作時におけるメモリセル
アレイ各部の動作を説明するための波形図である。

【０１２８】図１３を参照して、クロック信号Ｉｎｔ．
ＣＬＫの活性化に先立ってセットアップ時間を確保でき
るタイミングにおいて書込制御信号ＷＴが活性化され
る。

【０１２９】時刻ｔ１において、Ｉｎｔ．ＣＬＫが活性
化されるとライトアドレス信号の取込によって書込列プ
リデコード線ＰＤＷＣＬが選択的に活性化される。書込
列プリデコード信号線の活性化によって、対応するメイ
ンライト活性化線ＭＷＲＬが活性化される。メインライ
ト活性化線の活性化に応じて、対応するサブライト活性
化線ＳＷＲＬは、マスク動作が指示されていなければ活
性化され、Ｈレベルに立上がる。一方、マスク動作が指
定されている場合においては、メインライト活性化線が
活性化されても、サブライト活性化線は活性化されずＬ
レベルのままとなる。

【０１３０】マスクデータ線ＭＷＬは、プリチャージ時
においてはＨレベルとされ、マスク動作が指示されてい
ない非マスク時においては、マスクデータ線の電位はＨ
レベルに維持される。一方、マスク動作が指示された場
合においては対応するマスクデータ線ＭＤＬの電位がＬ
レベルに駆動され、論理回路１０３２の入力の一方がＬ
レベルとされることによりサブライト活性化線ＳＷＲＬ
の非活性化が指示される。

【０１３１】グローバル書込データ線対ＧＷＤＬは、Ｈ
レベルを書込データとして伝達するものとする。グロー
バル書込データ線対においては、プリチャージレベルは
既に述べたようにＬレベルとされ、マスク動作時におい
てはＬレベルが維持される。一方、非マスク時において
は書込データ信号を伝達するためにＧＷＤＬの電位はＨ
レベルとされる。

【０１３２】なお、ＧＷＤＬのＨレベルに対応する電位
は、ライト制御回路の構成において直接グローバル書込
データ線とビット線とを接続する構成を採用していない
ため、ビット線振幅Ｖｃよりも小さい小振幅信号とする
ことができる。これによりグローバル書込データ線を小
振幅駆動とすることにより、消費電力の低減および発生
するノイズの低減といった効果を教示することが可能と
なる。

【０１３３】グローバル書込データ線ＧＷＤＬのデータ
は、ライト制御回路１１２０によってセンスアンプ回路
を介してビット線対ＢＬ，／ＢＬに反映される。すなわ
ちこの場合においてはデータ書込動作によってビット線
ＢＬの電位がＨレベル（Ｖｃｃ）とされ／ＢＬの電位は
Ｌレベルとなる。

【０１３４】次に時刻ｔ２において内部クロック信号は
立下がりタイミングを迎えるが、このタイミングにおい
て書込列プリデコード信号線ＰＤＷＣＬおよびマスクデ
ータ線ＭＤＬはリセットされる。

【０１３５】図１４は、データ線シフト回路７５の構成
を説明するための概略ブロック図である。

【０１３６】図１４においては、図８で説明したグロー
バルリードデータ線対ＧＲＤＬおよび／ＧＲＤＬを総称
してＧＲＤＬＰと表わし１本のデータ線で表記する。同
様に、グローバルライトデータ線対についてもＧＷＤＬ
Ｐで総称し１本のデータ線で表記する。また、スペアロ
ウリードデータ線ＳＲＩＯ，／ＳＲＩＯについてもＳＲ
ＩＯＰで総称し１本のデータ線で表記し、スペアコラム
ライトデータ線対およびスペアコラムリードデータ線対
にについてもＳＣＷＤＬＰおよびＳＣＲＤＬＰで総称し
１本のデータ線で表記する。また、コラム冗長回路にお
けるスペアリードデータ線およびスペアライトデータ線
は２組ずつ設けられているものとし、それぞれ総称して
ＳＣＲＤＬＰ１，ＳＣＲＤＬＰ２およびＳＣＷＤＬＰ
１，ＳＣＷＤＬＰ２と表記する。

【０１３７】まず、ロウ系の冗長救済動作について説明
する。データ読出時において、データ線シフト回路７５
中のマルチプレクサ４００は、ロウ冗長判定回路の判定
結果に基づいてグローバルリードデータ線対ＧＲＤＬＰ
とスペアロウＩ／Ｏ線対ＳＲＩＯＰとのいずれか一方を
マルチプレクサの出力ノードと接続する。

【０１３８】ロウ冗長救済の有無によって正規リードデ
ータ線対ＮＲＤＢＰおよびスペアロウリードデータ線対
ＳＲＲＢＰのいずれか一方がマルチプレクサに出力され
た後、この出力は第２シフト回路および第１シフト回路
を介してデータラッチ回路１４７によってラッチされた
後、リードアンプ１２０で増幅されてグローバルデータ
バスＧＤＢに伝達される。この一連の動作によりロウ冗
長救済の有無に対応して、適切なデータがデータ線シフ
ト回路を介してグローバルデータバスに伝達される。

【０１３９】一方、データ書込動作時においては、グロ
ーバルデータバスＧＤＢのデータがライトドライバ１１
０およびデータラッチ回路１４５によって第１シフト回
路４０１および第２シフト回路４０２を介して、グロー
バルライトデータ線対ＧＷＤＬＰとＳＲＩＯＰの双方に
対して伝達される。正規メモリセルアレイにおけるＧＷ
ＤＬＰとセンスアンプの接続の選択はサブＹＳ線ＳＹＳ
Ｌによって行なわれ、ロウ冗長回路におけるＳＲＩＯＰ
とセンスアンプ回路の接続はスペアロウＹＳ線ＳＲＹＳ
Ｌの活性化によって制御されるが、ロウ冗長救済の有無
に応じてスペアロウＹＳ線もしくはサブＹＳ線のいずれ
か一方のみが活性化され双方が活性化されることはない
ため、ロウ冗長救済の必要の有無に応じて書込データが
正規メモリセルアレイもしくはロウ冗長回路に適正に格
納される。

【０１４０】次に、コラム系の冗長救済動作について説
明する。スペアコラム領域のデータ線については、正規
メモリセルアレイと同様にマルチプレクサ４００を経由
した後、データラッチ回路１４５およびライトドライバ
１１０、リードアンプ１２０とを介してグローバルデー
タバスＧＤＢとの間でデータの伝達が行なわれるが、Ｓ
ＣＲＤＬＰ１およびＳＣＷＤＬＰ１とＳＣＲＤＬＰ２お
よびＳＣＷＤＬＰ２とのそれぞれは、グローバルデータ
バスＧＤＢのうちの２本との間において接続選択を行な
える形式となっている。

【０１４１】すなわち、接続切換回路４１０および４１
１に接続される２本のグローバルデータバスＧＤＢのデ
ータは読出動作時においては、ＳＣＲＤＬＰ１およびＳ
ＣＲＤＬＰ２のいずれにも伝達することが可能である
し、書込動作時においてはＳＣＷＤＬＰ１およびＳＣＷ
ＤＬＰ２によって伝達される書込データは接続切換回路
４１１に接続される２本のグローバルデータバス対のい
ずれにも伝達することが可能である。また、第１シフト
回路および第２シフト回路において、シフト設定は、リ
ードデータ線とライトデータ線とのそれぞれに対して独
立に設けられており、同一動作サイクル内において異な
る複数のバンクグループにおいて、読出および書込動作
を同時に実行することが可能である。

【０１４２】次に，実際に不良メモリセルが存在する場
合のデータ線のシフト動作について説明する。

【０１４３】図１５は、読出動作時におけるコラム冗長
救済のシフト動作を説明するための概念図である。

【０１４４】図１５を参照して、第１シフト回路４０１
および第２シフト回路４０２は、通常時は正規リードデ
ータ線対をシフトさせることなくグローバルデータバス
と接続する。しかし、図中に黒丸で示した不良メモリセ
ルが存在する場合には、不良部に対応する正規リードデ
ータ線対をグローバルデータ線と遮断する処置を行な
う。すなわち、ＧＲＤＬＰ８に不良部が存在するため、
第２シフト回路のシフト切替によってＧＲＤＬＰ９を本
来ＧＲＤＬＰ８と対応付けられるグローバルデータバス
と接続するために、ＧＲＤＬＰ９以降の正規リードデー
タ線対を１つずつシフトさせる。

【０１４５】さらにＧＲＤＬＰ１３に対応する部分にお
いても不良が存在するため、この正規リードデータ線対
についてもグローバルデータバスとの接続を中止すべく
シフト切換を行なう。このシフト切換は第１シフト回路
によって実行され、具体的には、第１シフト回路によっ
てＧＲＤＬＰ１４，１５とグローバルデータバスとの対
応づけが本来より１個ずつ上側にずらされることとな
る。

【０１４６】これらの第１シフト回路および第２シフト
回路の動作により、ＧＲＤＬＰ１〜ＧＲＤＬＰ７は本来
対応付けられるグローバルデータバスに対してデータを
読出すこととなるが、ＧＲＤＬＰ８のデータはグローバ
ルデータバス対に読出されない。

【０１４７】また、ＧＲＤＬＰ９〜１２のデータは、本
来対応付けられるグローバルデータバス対より１個シフ
トしたものに対して読出される。ＧＲＤＬＰ１３のデー
タは同様に、グローバルデータバス対には読出されな
い。そして、ＧＲＤＬＰ１４，１５のデータは本来対応
付けられるグローバルデータバス対より２個シフトされ
て、本来ＧＲＤＬＰ１２〜１３と対応付けられるグロー
バルデータバス対と接続されることとなる。

【０１４８】このようなシフト動作を行なうことによ
り、不良部に対応する正規リードデータ線対のデータは
グローバルデータバス対に読出されることはない。これ
らの不良部についてはコラム冗長回路によって救済され
対応するデータはスペアコラムリードデータ線対ＳＣＲ
ＤＬＰ１およびＳＣＲＤＬＰ２に読出される。コラム冗
長回路領域のデータ線とグローバルデータバスとの接続
はシフト回路を経由せずに接続切換回路４１１によって
行なわれる。

【０１４９】これにより、正規リードデータ線のシフト
によってデータが読出されないこととなったグローバル
データバスについて、コラム冗長回路に記憶されていた
データが読出されることとなる。これら一連の動作によ
り、コラム系の冗長救済が行なわれる。

【０１５０】上述した第１シフト回路および第２シフト
回路におけるシフト形態の設定指令は、コラム冗長判定
回路の出力であるデータ線シフト制御信号ＣＦＣＴによ
って与えられる。この制御信号ＣＦＣＴは、コラム冗長
救済をプログラムする際において、不良アドレス（コラ
ム）とともに予め外部より入力されて不良アドレスプロ
グラム回路に記憶される。

【０１５１】すなわち、このシフト設定は、不良列アド
レスごとに任意に設定することができる。さらに、メモ
リセルの列アドレスごとの救済ではなくデータ線単位で
の冗長救済を行なっているため、多数の入出力データ線
を配置する構成の下、効率的にコラム系の冗長救済動作
を行なうことが可能である。

【０１５２】また、図１４および図１５においては、ス
ペア冗長回路におけるデータ入出力線のペア数を２組と
し、シフト回路も２段である場合について説明したが、
本願発明の適用はこの場合に限定されるものではない。
すなわち、コラム冗長回路のデータ線対数をさらに多く
配置し、さらにこれに応じてシフト回路の段数も増加さ
せることにより、より多数の不良に対しても救済措置を
行なうことが可能となる。

【０１５３】次に、コラム冗長救済時においてデータ線
のシフト制御を行なうデータ線シフト回路の具体的な構
成について説明する。なお、図１４に示した第１シフト
回路４０１と第２シフト回路４０２との構成は同一であ
るので、以下シフト回路と総称して説明する。

【０１５４】図１６は、シフト回路の具体的な構成を説
明するための回路図である。図１６においては、説明を
容易にするために、メモリセルアレイ側に設けられる４
本の相補データ線対ＤＬＡ０〜ＤＬＡ３と、グローバル
データバス側に設けられる４本の相補データ線対ＤＬＢ
０〜ＤＬＢ３との間にシフト制御について説明する。シ
フト位置を指定するためのシフト設定信号ＣＳＦＴは、
ここでは１６ビットのエンコード信号として与えられ、
全部で２５６通りのシフト位置の設定が可能となる。

【０１５５】図１６を参照して、データ線対ＤＬＡ０と
ＤＬＢ０との間には、トランスファーゲート５２０，５
２１が設けられる。トランスファーゲート５２０および
５２１のオン／オフはノードｎ３０の電位に応じて制御
される。ノードｎ３０の電位は、シフト位置デコード回
路４２１−０の出力によって決定される。

【０１５６】通常時においては、各シフト位置デコード
回路の出力はＨレベルとされ、データ線対ＤＬＡ０とＤ
ＬＢ０との接続を例に取ると、トランスファーゲート５
２０および５２１はオンするがトランスファーゲート５
２２および５２３はオフするため、データ線対ＤＲＡ０
のデータはデータ線対ＤＲＢ０に伝達される。同様に、
他のデータ線対においても第ｉ番目のメモリセルアレイ
側のデータ線対ＤＬＡｉが、第ｉ番目のグロバルデータ
バス側のデータ線対ＤＬＢｉと接続される。

【０１５７】信号ＣＳＦＴによってシフト位置が設定さ
れると、当該シフト位置より下流側に配置されるシフト
位置デコード回路の出力がＬレベルとされる。

【０１５８】一例として、メモリセルアレイにおいてデ
ータ線ＤＬＡ２に対応する領域に不良部が発生してデー
タ線対ＤＬＡ２が使用できなくなった場合を考える。こ
の場合においては、データ線対ＤＬＡ２をグローバルデ
ータバス側と切り離し、順次データ線対の接続をシフト
するため必要がある。

【０１５９】この場合には、ノードｎ３２，ｎ３３…の
ノードの電位をＬレベルとするために、シフト位置デコ
ード回路４２１−２および、下流のシフト位置デコード
回路４２１−３以降の出力がＬレベルに変化する。

【０１６０】ノードｎ３０およびｎ３１の電位はＨレベ
ルのままであるので、データ線対ＤＬＡ０およびＤＬＡ
１のデータはそれぞれ対応するデータ線対ＤＬＢ０およ
びＤＬＢ１に伝達される。しかし、ノードｎ３２の電位
がＬレベルとなることによりトランスファーゲート５２
８，５２９がオフされ、代わりにトランスファーゲート
５３０，５２９がオンするので、データ線対ＤＬＢ２に
対してはＤＬＡ２に代わってＤＬＡ３が接続されること
となる。データ線対ＤＬＡ３に対しても同様にトランス
ファーゲート５３２，５３３がオフされ代わりにトラン
スファーゲート５３４，５３５がオンするのでＤＬＡ３
以降のデータ線は１つずつ上側にシフトした状態でデー
タ線ＤＬＢ２以降のデータ線と接続されることとなる。

【０１６１】一方、不良が発生したメモリセルに相当す
るデータ線ＤＬＡ２はグローバルデータバス側のいずれ
のデータ線とも接続されないこととなる。

【０１６２】次に、シフト位置デコード回路の具体的な
構成について説明する。図１７はシフト位置デコード回
路４２１の具体的な構成例を示す回路図である。

【０１６３】図１７を参照して、デコード回路４２１
は、電源電位Ｖｃｃと中間ノードｎ４０の間に接続され
たＰチャネルＭＯＳトランジスタ４９５と、中間ノード
ｎ４０と接地電位ＧＮＤとの間に並列に接続される１６
個のトランジスタ４９７−０〜４９７−１５を有する。
トランジスタ４９７−０〜４９７−１５のゲートには、
シフト設定制御信号ＣＳＦＴの対応するビット信号がそ
れぞれ与えられる。

【０１６４】トランジスタ４９５は電源電位Ｖｃｃより
中間ノードｎ４０に一定電流を供給するためのトランジ
スタである。トランジスタ４９５によって供給される所
定電流は各デコード回路によって異なる値に設定され、
この所定値が大小比較における基準値に相当する。

【０１６５】一方、トランジスタ４９７−０〜４９７−
１５については、第Ｋ番目（Ｋ：０〜１５）の電流駆動
能力が、２K ・ｉｔ（ｉｔ：トランジスタ４９７−０の
駆動電流）となるように設定される。

【０１６６】これにより、ｎ４０から接地電位に向かっ
て流れる電流の総和は１６ビットの設定信号ＣＳＦＴの
デコード値に応じて定められることとなる。すなわち、
ノードｎ４０にトランジスタ４９５によって供給される
所定の電流値とノードｎ４０から接地電位に向かって流
出する電流との大小比較によってｎ４０の電位が定ま
り、この状態を反転するインバータ４９８の出力、すな
わちデコード回路４２１のデコード信号は、指定された
シフト箇所を境に電源電位Ｖｃｃレベルと接地電位ＧＮ
Ｄレベルとに分かれることとなる。

【０１６７】図１８は、コラム冗長判定回路におけるリ
ダンダンシのシフト設定箇所を設定するシフト設定信号
ＣＳＦＴの生成をより詳細に説明するためのブロック図
である。

【０１６８】図１８を参照して、冗長アドレスプログラ
ム回路２５に含まれるコラム冗長判定セット６７−１，
…６７−ｎ（ｎ：所定の自然数）に不良メモリセルにつ
いての列アドレス（不良コラムアドレス）、行アドレス
グループおよびこのアドレスの入力時に対応するデータ
線のシフト位置を示す情報が不揮発的に記憶される。な
お、半導体集積回路装置１０００においては、正規メモ
リセルの行は、Ｌ個の行グループに分割され、コラム冗
長判定セットは、ロウグループに対応して設けられる。

【０１６９】コラム冗長判定セット６７−１は、入力さ
れるロウアドレス信号の属するロウアドレスグループ
と、不良メモリセルのロウアドレスグループとが一致し
た場合に活性化され、不良コラムアドレスおよび対応す
るデータ線のシフト位置を示す情報を冗長コラム制御回
路６２に出力する。このように、コラム冗長判定セット
は、ロウグループに対応して配置、入力ロウアドレス信
号に応じて、対応するロウグループに属する冗長コラム
判定セットのみを活性化させることによって、冗長判定
を行なうことが可能となる。これにより、冗長判定動作
に伴う消費電力の低減を図ることが可能となる。

【０１７０】コラム冗長判定セット６７−１は、入力さ
れるロウアドレス信号の属するロウアドレスグループ
と、不良メモリセルのロウアドレスグループとを比較す
る一致比較回路６１０を有する。一致比較回路６１０の
出力に応じて、コラム冗長判定セットに記憶された不良
コラムアドレスが、冗長列制御回路６２中に設けられる
ラッチ回路６１５に伝送する。

【０１７１】冗長コラム制御回路６２は、活性化された
コラム冗長判定セットより伝送された不良列アドレスを
受けてこれをラッチするラッチ回路６１５と、ラッチ回
路６１５にラッチされた不良列アドレスと入力列アドレ
ス（リード／ライトを総称）とを比較する一致比較回路
６２０とを含む。

【０１７２】入力コラムアドレス信号と不良コラムアド
レスとが一致した場合には、対応するコラム冗長判定フ
ラグＪＣＦＧ１〜ＪＣＦＧｎが活性化される。

【０１７３】冗長コラム制御回路６２は、さらに、コラ
ム冗長判定フラグＪＣＦＧ１〜ＪＣＦＧｎのそれぞれを
入力とし論理和演算結果を出力する論理ゲート６４０
と、コラム冗長判定フラグＪＣＦＧ１〜ＪＣＦＧｎを受
けて、活性化されたコラム冗長判定フラグに対応するコ
ラム冗長判定セットに記憶されたデータ線シフト位置設
定データを選択して出力するマルチプレクサ６５０とを
さらに含む。データ線シフト位置設定データは、予め、
それぞれの不良コラムアドレスに対応して、冗長アドレ
スプリチャージグラム回路２５に不揮発的に記憶されて
いる。

【０１７４】入力されるコラムアドレス信号と不良コラ
ムアドレスとが一致した場合は、まず論理ゲート６４０
の出力に応じて、プリチャージ回路６４５がマルチプレ
クサ６５０の出力ノードのプリチャージを解除する。一
方、マルチプレクサ６５０よりアクセスされる不良アド
レスに対応するデータ線シフト位置設定データが出力さ
れる。

【０１７５】マルチプレクサ６５０から出力されたデコ
ード信号は、ライト用ラッチ回路３８１およびリード用
ラッチ回路３８０にひとまず保持される。アクセス動作
が直接取込モードである場合には、アドレスの判定期間
においては、読出動作であるか書込動作であるかの区別
が付かないため、このようなラッチ回路が必要となる。
読出動作では、リード用ラッチ回路３８０は１クロック
サイクル分だけデコード信号をシフト動作する。このモ
ードにおいては、書込動作時におけるライト用ラッチ回
路３８１は、ライトコマンドの入力をライトレイテンシ
に従ってシフトした後、シフトリダンダンシのデコード
を行なうために出力する。

【０１７６】一方、アドレス信号とコマンド信号とが同
じタイミングで与えられるクロック同期取込モードにお
いては、ラッチ回路３８０および３８１は、データをシ
フト動作によって１クロック分タイミングを遅らせるこ
となくそのまま出力する。

【０１７７】マルチプレクサ６６０は、リード用ラッチ
回路３８０およびライト用ラッチ回路３８３の出力を受
け、当該バンクに対して指示されている動作が読出動作
および書込動作のいずれであるかに応じて、シフト設定
信号ＣＳＦＴを対応するラッチ回路からシフト回路へ伝
達する。このような構成とすることにより、読出動作時
と書込動作時とで、シフト回路の設定完了までのタイミ
ングマージンが異なっても柔軟に対応することが可能と
なる。

【０１７８】図１９は、データ線接続切換回路４１０の
構成を示す回路図である。データ線接続切換回路４１０
は、シフトリダンダンシによるコラム冗長救済を行なう
場合において、シフト動作により正規メモリセル領域の
グローバル書込データ線対と非接続とされたグローバル
データバスＧＤＢ（ｎ−１），ＧＤＢ（ｎ）とサブコラ
ム書込データ線ＳＣＷＤＬ１およびＳＣＷＤＬ２とを選
択的に接続するための回路である。

【０１７９】図１９を参照して、データ線接続回路４１
０には、サブコラム書込データ線ＳＣＷＤＬ１の使用可
否を示すフラグＳＴ１と、第１シフト回路をコラム冗長
救済回路に使用するか否かの判定結果を表わすＲＤＪ１
と、第２シフト回路をコラム冗長救済に使用するか否か
を示す判定結果であるＲＤＪ２とを受ける。

【０１８０】フラグＳＴ１は、既にサブコラム書込デー
タ線ＳＣＷＤＬ１に対応する領域に不良が存在すること
が冗長部の試験で発覚しているか、一度ＳＣＷＤＬ１を
用いて冗長救済を行なったが、その後ＳＣＷＤＬ１が使
用不能状態に陥った場合等にＳＣＷＤＬ１が使用不可能
となった場合に活性化（Ｈレベル）される。

【０１８１】信号ＲＤＪ１，ＲＤＪ２は、対応するシフ
ト回路が冗長コラム救済に使用される場合に、活性化
（Ｈレベル）される。

【０１８２】データ線接続切換回路４１０は、冗長判定
結果ＲＤＪ１およびＲＤＪ２を受けて論理和演算結果を
出力する論理ゲート１０７０と、ＲＤＪ１およびＲＤＪ
２の排他的論理和を出力する論理ゲート１０７１と、論
理ゲート１０７０の出力とフラグＳＴ１の反転信号と書
込制御信号ＷＴとを３入力とするＡＮＤゲート１０７２
と、論理ゲート１０７１の出力と書込制御信号ＷＴとフ
ラグＳＴ１とを３入力とするＡＮＤゲート１０７３と、
書込制御信号ＷＴと冗長判定結果ＲＤＪ１およびＲＤＪ
２とを３入力とするＡＮＤゲート１０７４とを有する。

【０１８３】論理ゲート１０７２は、フラグＳＧＷａを
出力する。フラグＳＧＷａは、少なくともサブコラム書
込データ線ＳＣＷＤＬ１およびＳＣＷＤＬ２の少なくと
も一方を使用する必要があり、しかもＳＣＷＤＬ１が使
用不可能状態にある場合に、書込動作が指示されたとき
に活性化される信号である。

【０１８４】論理ゲート１０７３はフラグＳＧＷｂを発
生する。フラグＳＧＷｂは、書込動作が指示され、サブ
コラム書込データ線ＳＣＷＤＬ１およびＳＣＷＤＬ２の
両方を使用する必要がある場合に活性化される。

【０１８５】論理ゲート１０７４はフラグＳＧＷｃを発
生する。フラグＳＧＷｃは、サブコラム書込データ線Ｓ
ＣＷＤＬ１およびＳＣＷＤＬ２のいずれか一方を使用す
る必要があり、しかも、ＳＣＷＤＬ１が使用不可能状態
にある場合に、書込動作が指示されたときに活性化され
る。

【０１８６】データ線接続切換回路４１０は、さらに、
グローバルデータ線ＧＤＢ（ｎ−１）の出力を伝達する
ためのバッファ１０７５と、バッファ１０７５とサブコ
ラム書込データ線ＳＣＷＤＬ２との間に接続されフラグ
ＳＧＷｂの活性化に応じてオンするスイッチ１０７８と
を含む。

【０１８７】データ線接続切換回路は、さらにグローバ
ルデータバスＧＤＢ（ｎ）の出力を伝達するためのバッ
ファ１０７６と、バッファ１０７６とＳＣＷＤＬ１との
間に接続されフラグＳＧＷａの活性化に応じてオンする
スイッチ１０７７と、バッファ１０７６とＳＣＷＤＬ２
との間に接続されフラグＳＧＷｃの活性化に応じてオン
するスイッチ１０７９とをさらに含む。

【０１８８】このような構成とすることにより、冗長コ
ラム制御回路の判定結果により、少なくとも１つのサブ
コラムデータ書込線を使用する必要が生じた場合には、
原則としてグローバルデータバスＧＤＢ（ｎ）のデータ
はＳＣＷＤＬ１に伝達される。ただし、ＳＣＷＤＬ１が
使用不能であるときには、ＧＤＢ（ｎ）のデータはＳＣ
ＷＤＬ２に伝達される。

【０１８９】さらに、冗長コラム制御回路の判定結果に
よりＳＣＷＤＬ１およびＳＣＷＤＬ２の両方を使用する
必要が生じた場合には、グローバルデータバスＧＤＢ
（ｎ−１）を、さらにＳＣＷＤＬ２と接続することが可
能せある。

【０１９０】図２０は、データ線接続切換回路４２０の
構成を示す回路図である。データ線接続切換回路４２０
は、データ読出動作時において冗長コラム制御回路の判
定結果によりサブコラムデータ読出線を使用する場合が
生じた場合に、サブコラムデータ読出線とグローバルデ
ータバスとの接続を切換えるための回路である。

【０１９１】データ線接続切換回路４２０についてもフ
ラグＳＴ１およびコラム冗長判定結果ＲＤＪ１およびＲ
ＤＪ２が与えられる。フラグＳＴ１およびコラム冗長判
定結果ＲＤＪ１およびＲＤＪ２の内容はデータ線接続切
換回路４１０において説明したとおりであるので説明は
繰返さない。データ線接続切換回路４２０は、論理ゲー
ト１０８０〜１０８４を有する。論理ゲート１０８２は
フラグＳＧＲａを発生し、論理ゲート１０８３はフラグ
ＳＧＲｂを発生し、論理ゲート１０８４はフラグＳＧＲ
ｃを発生する。ＳＧＲａ〜ＳＧＲｃは、データ線接続切
換回路４１０におけるフラグＳＧＷａ〜ＳＧＷｃとそれ
ぞれ対応付けられる。

【０１９２】データ線接続切換回路４２０は、さらにサ
ブコラム読出データ線ＳＣＲＤＬ１のデータを伝達する
ためのバッファ１０８５と、バッファ１０８５とグロー
バルデータバスＧＤＢ（ｎ）との間に接続されフラグＳ
ＧＷａの活性化に応じてオンするスイッチ１０８７と、
ＳＣＲＤＬ２のデータを伝達するためのバッファ１０８
６と、バッファ１０８６とグローバルデータバスＧＤＢ
（ｎ）との間に接続されフラグＳＧＷｂの活性化に応じ
てオンするスイッチ１０８８と、バッファ１０８６とグ
ローバルデータバスＳＧＲｂとの間に接続されＳＧＲｃ
の活性化に応じてオンするスイッチ１０８９とをさらに
有する。

【０１９３】このような構成とすることにより、冗長コ
ラム制御回路によりサブコラム読出データ線ＳＣＲＤＬ
１およびＳＣＲＤＬ２の少なくとも一方を用いてコラム
冗長救済を行なう必要がある場合については、ＳＣＲＤ
Ｌ１の使用可否の状態に応じて、グローバルデータバス
ＧＤＢ（ｎ）をＳＣＲＤＬ１と優先的に接続する。

【０１９４】さらに、ＳＣＲＤＬ１とＳＣＲＤＬ２の両
方を用いてコラム冗長救済を行なう必要がある場合につ
いては、スイッチ１０８９をオンすることにより、ＳＣ
ＲＤＬ２に読出されたデータをグローバルデータバスＤ
ＧＢ（ｎ−１）に伝達することが可能となる。

【０１９５】［各アクセスモードにおける動作サイクル
の説明］次に、図４および図５で説明したクロック同期
取込モードおよびダイレクト取込モードにおける半導体
集積回路装置１０００のアクセス信号の取込動作および
内部回路動作について両者を比較して説明する。

【０１９６】図２１は、アクセスモードがクロック同期
取込モードである場合の読出動作サイクルを説明するた
めのタイミング図である。

【０１９７】図２１を参照して、クロック信号ＣＬＫの
立上がりタイミングである時刻ｔ０より先に、外部アド
レス信号およびコマンド信号は入出力ポート１０に到達
しているが、ＤＲＡＭへの取込はクロック信号の立上が
りに同期して実行される。

【０１９８】時刻ｔ０において外部アドレス信号および
コマンド信号がレジスタ回路を介して取込まれ、外部ア
ドレス信号はアドレスラッチ回路においてラッチされる
とともに冗長制御回路に送られ冗長判定が行なわれる。
一方、冗長判定と並行して外部アドレスに応じたアドレ
ス信号のプリデコードがプリデコード回路で実行され、
冗長判定結果が反映された実際にアクセス動作の対象と
なる最終アドレスに対応する最終アドレスプリデコード
信号が生成される。同様に、コマンド信号はコマンドデ
コード回路に送られ、指定されたコマンドがデコードさ
れる。

【０１９９】冗長制御回路における冗長判定が終了する
タイミングにおいて冗長判定結果がラッチされるととも
に、冗長判定結果を反映した最終プリデコードアドレス
が改めてラッチされる。

【０２００】一方、コマンドデコード回路によってＤＲ
ＡＭには読出動作が指示されることとなるが、その内部
コマンド信号はラッチされラッチコマンドとして保持さ
れる。ラッチコマンドによる読出動作の指示は、最終プ
リデコードアドレスに対応するメモリセルに対して行な
われる。すなわち、この最終プリデコードアドレスに対
応するコラム選択線の活性化が行なわれ、さらにアンプ
の活性化およびリードデータのラッチが行なわれ、時刻
ｔ２のクロック信号の立上がりタイミングにおいて入出
力ポートに読出データが出力される。

【０２０１】よって、クロック同期取込モードにおいて
は、ロジック回路部より伝達される読出動作を指示する
コマンド信号に応答して出力データが実際に入出力ポー
トに伝達されるまでには、２クロック分の時間を要する
こととなる。

【０２０２】図２２は、アクセスモードがダイレクト取
込モードである場合の読出動作サイクルを説明するため
のタイミング図である。

【０２０３】図２２を参照して、ダイレクト取込モード
においては、時刻ｔ０のクロック信号の立上がりに先立
って既に入出力ポートに伝達された外部アドレス信号お
よびコマンド信号が、図３で説明したようにレジスタ回
路を経由せずに直接同じタイミングでＤＲＡＭ側に取込
まれる。

【０２０４】これにより、クロック信号が実際に立上が
る時刻ｔ０においては、冗長制御回路による冗長判定、
プリデコード回路によるアドレスプリデコードおよびコ
マンドデコード回路によるコマンドデコーダは既に終了
しており、時刻ｔ０においてクロック信号に同期してこ
れらの動作によって得られたラッチアドレス、冗長判定
結果、最終プリデコードアドレス、ラッチコマンドがラ
ッチされる。

【０２０５】よって、ダイレクト取込モードにおいては
時刻ｔ０からコラム選択線の活性化を開始することがで
き、これに伴いアンプの活性化およびリードデータの読
出およびラッチも順次実行することができる。

【０２０６】これにより、出力データが入出力ポートに
得られるタイミングは次のクロック信号の立上がりタイ
ミングである時刻ｔ１となる。すなわち、ダイレクト取
込モードにおいてはロジック回路部よりコマンド信号が
与えられた後、１クロック分の所要時間で読出データを
外部に対して出力することが可能となる。

【０２０７】このように、クロック同期取込モードとダ
イレクト取込モードとを比較すると、ダイレクト取込モ
ードを採用した方が、動作の高速化を図ることが可能で
あることが理解できる。

【０２０８】図２３は、アドレスモードがクロック同期
取込モードであるときの書込動作サイクルを説明するた
めのタイミング図である。

【０２０９】図２３を参照して、クロック同期取込モー
ドにおいては、図１９の場合と同様に、クロック信号の
立上がりタイミングである時刻ｔ０においてロジック回
路部より与えられた外部アドレス信号およびコマンド信
号がＤＲＡＭ部に取込まれる。

【０２１０】この時刻ｔ０を起点としてＤＲＡＭ内部で
は、冗長制御回路による冗長判定およびプリデコーダ回
路によるアドレスのプリデコード等が開始される。冗長
判定およびアドレスプリデコードが終了した時点におい
て、冗長判定結果および冗長判定結果を反映した最終ア
ドレスプリデコード信号が得られ、最終プリデコードア
ドレス信号がラッチされる。一方コマンドデコード回路
によって書込動作が指示されていることがデコードさ
れ、ラッチコマンドとして保持される。

【０２１１】しかし、アドレスが確定するまでは、実際
にコラム選択線の活性化コマンドを発生させることはで
きないため、実際に書込動作が開始されるのは、次のク
ロック信号の活性化タイミング時刻ｔ１まで待つことと
なる。

【０２１２】すなわち、時刻ｔ０においてロジック回路
部より書込動作を指示するコマンド信号を受取った場合
においては、クロック同期取込モードでは時刻ｔ１より
実際にコラム選択線の活性化により書込動作が開始され
ることとなる。

【０２１３】図２４は、アドレスモードがダイレクト取
込モードである場合の書込動作サイクルを説明するため
のタイミング図である。

【０２１４】図２４を参照して、ダイレクト取込モード
においては図２０で説明したのと同様に、クロック信号
の活性化タイミングであるｔ０に先立って、外部アドレ
ス信号、コマンド信号および書込データ信号の取込が行
なわれる。これにより、クロック信号の立上がりタイミ
ングである時刻ｔ０においては、冗長判定およびアドレ
スプリデコードおよびコマンドデコードについてはその
動作を終了し、冗長判定結果を反映した最終プリデコー
ドアドレスは既に生成されている。

【０２１５】よって、この最終プリデコードアドレスを
用いて時刻ｔ０よりコラム選択線の活性化コマンドを発
生させて、ライトドライバの活性化による書込動作の開
始を行なうことができる。

【０２１６】これにより、ダイレクト取込モード時にお
いては、クロック信号の立上がりに先立ってアドレス信
号およびコマンド信号を取込むことにより、クロック信
号の活性化タイミングより書込動作を開始することがで
き、書込動作の高速化を図ることが可能となる。

【０２１７】次に、行系動作の活性にあたるＲＯＷＡ
（ロウアクト）動作サイクルとＰＣ（プリチャージ）サ
イクルについて説明する。

【０２１８】図２５は、アクセスモードがクロック同期
取込モードである場合のロウアクトサイクルとプリチャ
ージサイクルとを説明するためのタイミング図である。

【０２１９】図２５を参照して、クロック同期取込モー
ドにおいては、時刻ｔ０においてロジック回路部へ与え
られる外部アドレス信号およびコマンド信号が取込ま
れ、プリデコードおよびコマンドデコード回路に伝達さ
れる。

【０２２０】与えられた行アドレスについてアドレスプ
リデコードと冗長判定が行なわれ、冗長判定結果がラッ
チされるとともに冗長判定結果を反映した最終アドレス
がプリデコードされ、その結果がラッチされる。一方最
終アドレスのプリデコードを受けて実際のコマンドを実
行できる環境が整うため、ラッチされたコマンドに対応
してＲＯＷＡ動作が開始される。

【０２２１】ＲＯＷＡ動作においては、ワード線を活性
化するためにまずイコライズ動作の非活性化が行なわれ
る。イコライズ動作の非活性化が完了した後ワード線が
活性化され、読出されたデータを増幅するためにセンス
線が活性化されることとなる。これにより一連の行系の
活性動作が行なわれることとなる。

【０２２２】一方、時刻ｔ２においてロジック回路部よ
りプリチャージ動作が指示され、プリチャージを実行す
るバンクアドレスが伝達される。時刻ｔ２においてはク
ロック信号の立上がりに同期してバンクアドレスおよび
コマンド信号の取込が行なわれる。取込まれたアドレス
に基づいてコマンドデコードが実行されコマンドデコー
ドの終了からプリチャージ動作を開始するためのワード
線の非活性化が開始され、ワード線の非活性化が完了し
た後にセンス線が非活性化されプリチャージ動作が実行
される。

【０２２３】図２６は、アクセスモードがダイレクト取
込モードである場合のロウアクト動作とプリチャージ動
作とのサイクルを説明するためのタイミング図である。

【０２２４】図２６を図２５と比較して、ダイレクト取
込モードにおいては、レジスタ回路を介さずに外部より
アドレス信号およびコマンド信号を取込むため、クロッ
ク信号が立上がる時刻ｔ０においては冗長判定、アドレ
スプリデコードおよびコマンドデコードは既に終了して
いることとなる。これにより、時刻ｔ０においては最終
プリデコード信号は既に生成されラッチが開始されるた
め、これに基づいて同じく時刻ｔ０よりイコライズ動作
の非活性化を開始することによってロウアクト動作を開
始することができる。

【０２２５】同様に、プリチャージ動作の指示において
も、ダイレクト取込モードにおいては時刻ｔ２における
クロック信号の立上がりタイミングまでにコマンドデコ
ードおよびプリチャージを行なうバンク判定は完了して
いるため、時刻ｔ２よりワード線の非活性化を開始しプ
リチャージ動作を実行することが可能となる。

【０２２６】よって、ダイレクト取込モードにおいて
は、ロウアクト動作およびプリチャージ動作についても
動作開始タイミングを早めることによりメモリ全体とし
ての動作の高速化を図ることが可能となる。

【０２２７】さらに、アクセスモードがダイレクト取込
モードである場合には、外部アドレス信号およびコマン
ド信号の取込後、読出動作および書込動作を早期に開始
することができることを利用して、読出動作および書込
動作とオートプリチャージ動作とを同一サイクル内で実
行することができる。

【０２２８】図２７は、ダイレクト取込モードにおける
読出＆オートプリチャージサイクルについて説明するた
めのタイミング図である。

【０２２９】図２７を参照して、時刻ｔ２のクロック信
号立上がりタイミングにおいて、ロジック回路部より読
出＆オートプリチャージ動作がコマンド信号によって指
示され、同時に外部アドレス信号が与えられる。

【０２３０】図２２で既に説明したように、ダイレクト
取込モードにおいては、時刻ｔ２と同時にコラム選択線
の活性化による読出動作を開始することができ、１クロ
ックタイミング後には読出データを外部に対して出力す
ることができる。よって、時刻ｔ２に開始された読出動
作は、次のクロック信号立上がりタイミングである時刻
ｔ３を迎える前に完了し、読出データがラッチされるこ
ととなる。

【０２３１】よって、このタイミングからはワード線を
非活性化しオートプリチャージ動作に移行することが可
能となる。これにより、読出動作とオートプリチャージ
動作とを別サイクルで入力しなくとも、同時に１つのサ
イクルで実行することができ、ＤＲＡＭの高速化に大き
な効果を上げることができる。

【０２３２】図２８は、ダイレクト取込モードにおける
書込＆オートプリチャージサイクルについて説明するた
めのタイミング図である。

【０２３３】図２８を参照して、時刻ｔ２のクロック信
号の活性化に伴ってロジック回路部より書込＆オートプ
リチャージ動作が指示される。これに伴って外部よりコ
マンド信号、外部アドレス信号および書込データ信号が
与えられる。

【０２３４】既に図２４で説明したように、ダイレクト
取込モードにおいては、クロック信号の立上がり時刻ｔ
２よりすぐにコラム選択線を活性化し書込動作を開始す
ることができる。

【０２３５】これにより、次のクロック信号の活性化タ
イミングである時刻ｔ３を迎える前に書込動作は完了す
るので、ワード線を非活性化することが可能となり、同
一サイクル内でオートプリチャージ動作を併せて実行す
ることができる。このように、書込動作とオートプリチ
ャージ動作を１サイクルの動作として実行させることが
できるため、ＤＲＡＭの動作をさらに高速化することが
可能となる。

【０２３６】図２９は、ダイレクト取込モードにおける
読出＆オートプリチャージサイクル後、別バンク動作に
おけるアクト動作を説明するためのタイミング図であ
る。

【０２３７】図２９を参照して、時刻ｔ２において読出
＆オートプリチャージ動作がロジック回路より指示さ
れ、同一クロックサイクル内において読出動作が実行さ
れ、メモリセルからの読出データはラッチ回路に維持
（図中のリードラッチ２）される。これにより、時刻ｔ
３を迎える前に、ワード線の非活性化が可能となるた
め、同一サイクル内でオートプリチャージ動作を開始で
きることは図２６で説明したとおりである。

【０２３８】ダイレクト取込モードを採用することのさ
らなる利点として、図２７で示すように、読出＆オート
プリチャージ動作を指示した次のクロック信号活性化タ
イミング時刻ｔ３において別のバンクについてもアクト
動作を指示することができる点が挙げられる。すなわ
ち、ダイレクト取込モードで動作することにより、各バ
ンク間で共有されるプリデコード回路およびプリデコー
ド信号をラッチする回路については、次のクロック信号
立上がりタイミングにおいて、１クロック前のデコード
信号をラッチしておく必要がなくなる。

【０２３９】これにより、ダイレクト取込モードにおい
ては、読出＆オートプリチャージ動作を指示した次のサ
イクルにおいて、別バンクに活性化の指示すなわちバン
クアクト動作を指示することが可能となり、ＤＲＡＭ全
体の高速化にさらに寄与することとなる。

【０２４０】［実施の形態２］実施の形態２においては
実施の形態１で説明した半導体記憶装置のロジック回路
部にテスト回路を配置した場合のアクセス信号のインタ
ーフェイスの構成について説明する。

【０２４１】図３０は本発明の実施の形態２の半導体集
積回路装置２０００の全体構成を示す概略ブロック図で
ある。

【０２４２】図３０を参照して、半導体集積回路装置２
０００は、半導体集積回路装置１０００と比較して、ロ
ジック回路部において、制御信号ＤＭＡおよびＢＩＳＴ
を受ける入力端子２０１１および２０１２と、制御信号
ＢＩＳＴに応じて自動的にテストを実行するためのセル
フテスト回路２０１０と、セルフテスト回路２０１０と
入出力ポート１０との間でのデータの切換を行なうマル
チプレクサ２０２０と、テスト時におけるコマンドデー
タ信号およびデータ信号をマルチプレクサとの間で同期
して取扱うためのテストレジスタ２０１４および２０１
６とを備える。

【０２４３】制御信号ＤＭＡは、外部より直接ＤＲＡＭ
部にアクセスしてテストを行なう、いわゆるダイレクト
メモリアクセスによるテスト（以下、ＤＭＡテストと称
する）を実行するための制御信号である。信号ＢＩＳＴ
は、予めロジック回路部に搭載したセルフテスト回路に
よって、ロジック回路部からＤＲＡＭにアクセスするこ
とによるテスト（以下、セルフテストという）を行なう
場合に活性化される信号である。

【０２４４】テストレジスタ２０１４および２０１６
は、ＤＭＡテストにおいて使用され、信号ＤＭＡが活性
化された場合に、外部入出力端子よりテストのために与
えられたコマンド信号およびデータ信号をマルチプレク
サ２０２０との間で授受する。

【０２４５】セルフテスト回路２０１０は、信号ＢＩＳ
Ｔの活性化に応じて、予めプログラムされた所定のテス
ト内容に基いたコマンド信号およびデータ信号を自動的
に発生する。セルフテスト時には、これらの信号によっ
てマルチプレクサ２０２０を経由してＤＲＡＭ部とアク
セスする。

【０２４６】マルチプレクサ２０２０は、通常動作時に
おけるロジック回路からＤＲＡＭへのアクセス経路と、
ＤＭＡテスト時におけるアクセス経路と、セルフテスト
時におけるセルフテスト回路とＤＲＡＭとをアクセスす
る回路とをモードに応じて切換えるための回路である。

【０２４７】図３１は、セルフテスト回路とＤＲＡＭと
の間のインターフェイス構成を説明するためのブロック
図である。

【０２４８】図３１を参照して、マルチプレクサ２０１
０は、ＤＲＡＭへのアクセスへの切換を選択するマルチ
プレクサ２０２１と、ＤＲＡＭから伝達されたデータを
モードに応じて分配するデマルチプレクサ２０２２とを
含む。

【０２４９】マルチプレクサ２０２１には、ダイレクト
メモリアクセスによるテスト時におけるコマンド信号が
ラッチされるテストレジスタ回路２０１４とセルフテス
ト回路２０１０とが接続される。セルフテスト回路２０
１０からはセルフテストに対応したコマンド信号および
メモリへのデータ信号が伝達される。マルチプレクサ２
０２１は、テスト動作のモードを表わす制御信号ＢＩＳ
ＴおよびＤＭＡを受けて、これに応じてテストレジスタ
回路２０１４およびセルフテスト回路２０１０からの出
力のいずれか一方を選択してＤＲＡＭ部の信号前処理回
路２０３０に伝達する。信号前処理２０３０は、ＤＲＡ
Ｍにおける冗長判定制御、アドレスプリデコードとをク
ロック信号が活性化される前のセットアップに関連する
動作を実行する回路を総称して表わしたものである。

【０２５０】信号前処理回路２０３０に伝達されたコマ
ンド信号およびデータ信号は、クロック信号ＣＬＫに同
期するレジスタ回路によって実際にＤＲＡＭに伝達さ
れ、テスト回路より与えられたコマンド信号およびデー
タ信号に基づいて所定のテスト動作が実行される。

【０２５１】テスト動作の結果ＤＲＡＭより得られたデ
ータは、レジスタ回路を経由して出力バッファ２０４０
に伝達される。出力バッファ２０４０においてはこれら
の出力データはホールドされ、制御信号ＢＩＳＴおよび
ＤＭＡに応じて出力の切換を行なうデマルチプレクサ２
０２２によって、セルフテスト回路２０１０を経由して
ロジック回路部５に伝達されるか、ロジック回路部５に
直接伝達されるかのいずれかが選択される。

【０２５２】セルフテスト回路２０１０に伝達されたデ
ータは、セルフテスト回路２０１０によって検査され、
その結果がロジック回路部５に伝達される。接続切換回
路２０６０は、ロジック回路に対して、出力バッファ２
０４０の出力データをそのまま伝達するか、セルフテス
ト回路２０１０の出力を伝達するかのいずれか一方を選
択するための切換回路である。

【０２５３】すなわち、セルフテスト実行時において
は、所定のテスト動作に対応するコマンド信号およびデ
ータ信号に対応するＤＲＡＭの出力データが、そのまま
ロジック回路に出力されるのではなく、セルフテスト回
路において所定の出力データが得られたかどうかを検査
した結果がロジック回路部３に伝達されることとなる。
一方、ＤＭＡテスト時においては、ＤＲＡＭの出力デー
タが、ロジック回路部内に儲けられたテストレジスタ２
０１６を介して外部入出力端子に伝達される。

【０２５４】このような構成とすることにより、ＤＲＡ
Ｍに対してテスト動作を実行する場合において、直接Ｄ
ＲＡＭ部に対してアクセスすることによってテストを実
行するダイレクトメモリアクセスによるテストと、ロジ
ック回路部に搭載されたセルフテスト回路によって、通
常のロジック回路を介してテストを行なうセルフテスト
動作とのいずれをも任意に実行することが可能となる。

【０２５５】［実施の形態３］図３２は本発明の実施の
形態３の半導体集積回路装置３０００の全体構成を示す
概略ブロック図である。

【０２５６】実施の形態３の半導体集積回路装置３００
０は、実施の形態１の半導体集積回路装置１０００と比
較して、メモリセルアレイ５０におけるグローバルデー
タラインＧＤＬの配置方法とグローバルデータバスとの
間の接続形態が異なる。

【０２５７】図３２を参照して、半導体集積回路装置３
０００においては、メモリセルアレイ５０中の各バンク
５２は、列方向に沿って４個の領域に分割されている。
４分割されたそれぞれの領域においてグローバルデータ
ラインＧＤＬが全バンクに共通に設けられる。さらにこ
れらのグローバルデータラインＧＤＬはＩ／Ｏポート１
３０によってグローバルデータバス領域と接続されるこ
ととなる。

【０２５８】また、半導体集積回路装置３０００におい
ては、同一のバンクに対して設けられた冗長コラムにつ
いて、そのシフト配置をダイナミックに変更する必要が
生じる。

【０２５９】図３３は、半導体集積回路装置３０００の
メモリセルアレイ５０におけるデータ線の接続形態を説
明するための図である。

【０２６０】図３３を参照して、各バンクにおけるメイ
ンワード線、サブワード線および列選択動作等に関わる
データ線の接続は図６で説明したのと同様であるので説
明は繰返さない。

【０２６１】図３３において、図８に示した構成と異な
る点は、半導体集積回路装置３０００においては、互い
に列方向に隣接する８個のメモリセルブロック（以下、
この８個のメモリセルブロック群をブロックグループと
呼ぶ）ごとに、独立してグローバルデータラインＧＤＬ
が配置されることにある。すなわち、グローバルデータ
バスが全体でｎ本設けられる場合には、各ブロックグル
ープにおいてｎ本のグローバルデータラインＧＤＬが設
けられ、各領域Ｚ１〜Ｚ４において、ｎ本のグローバル
データ線とｎ本のグローバルデータバスとがそれぞれ対
応づけられる。

【０２６２】さらに、冗長コラム回路８０は、実施の形
態１と同様にデータ線のシフト設定によって冗長コラム
救済を行なうものであるが、実施の形態３の構成におい
ては、同一バンクに対するアクセスであっても、いずれ
のブロックグループに属するメモリセルブロックへのア
クセスであるかによってデータ線シフト設定回路７５に
おけるデータ線シフトの設定は異なってくる。よって、
冗長コラム救済時におけるデータ線シフトの設定は、同
一バンク内においてもダイナミックに変更する必要が生
じてくる。また、メモリセルブロック単位で、ダイナミ
ックにデータ線シフトの設定を変更が可能な構成とする
ことによって、同一のスペアコラムを異なるバンク間に
おいても共有することが可能となる。

【０２６３】図３４は、冗長コラム救済動作におけるデ
ータ線シフト設定信号を各バンクごとにダイナミックに
行なうための冗長制御回路の構成を示す回路図である。

【０２６４】図３４を参照して、冗長コラム制御回路６
２の基本的な構成は図１６で説明したものと基本的には
同様であるが、実施の形態３においては、各バンクにお
いてデータ線シフト設定をダイナミックに変更するため
に、それぞれのバンクに対応してデータ線のシフト位置
設定信号ＣＳＦＴを発生するためのユニット３０６２−
Ｂ１〜３０６２−Ｂ８がそれぞれ対応して設けられる。

【０２６５】冗長アドレスプログラム回路２５に含まれ
るコラム冗長判定セット６７−１〜６７−ｎはそれぞれ
不良が生じたメモリセルに対応するコラムアドレスおよ
びバンクアドレスを記憶する。

【０２６６】アドレス信号の読込に応じて、入力された
バンクアドレスがまず一致比較回路６１０において当該
コラム冗長判定セットに記憶された不良コラムアドレス
に対応するバンクアドレスと比較される。バンクアドレ
スが一致した場合には、コラム冗長判定セットに記憶さ
れた対応する不良コラムアドレスがデータ転送回路２６
１０に転送される。

【０２６７】同様の動作が、各冗長コラム判定セットに
おいて行なわれる。データ転送回路に伝達された不良コ
ラムアドレスはデマルチプレクサ２６２０に伝達され
る。デマルチプレクサ２６２０は、入力されたバンクア
ドレスを受けて、対応するバンクのシフト設定制御信号
発生ユニット３０６２に不良コラムアドレスを分配す
る。

【０２６８】冗長アドレスプログラム回路２５に各冗長
コラムセットごとに格納されたシフト位置の設定データ
は、データ転送回路２６５０に送られる。データ転送回
路２６５０においては、先に説明したデータ転送回路２
６１０と同様の動作が行なわれ、入力バンクアドレスと
一致したバンクアドレスを有する不良コラムに対応する
データ線シフト位置設定データのみがデマルチプレクサ
２６６０に伝達される。

【０２６９】デマルチプレクサ２６６０は、デマルチプ
レクサ２６２０と同様に、入力バンクアドレスを受け
て、当該バンクに対応するシフト設定信号発生ユニット
３０６２に、データ線シフト位置設定データを伝達す
る。各データ線シフト設定信号発生ユニット３０６２に
おける動作は既に図１６で説明したとおりであるので説
明は繰返さない。

【０２７０】このような構成とすることにより、各バン
クにおいて、これらのシフト設定信号を、不良列アドレ
スごとにコラム冗長判定回路から出力される制御信号Ｃ
ＦＣＴに反映することにより、第１シフト回路および第
２シフト回路のシフト設定をダイナミックに変更するこ
とができる。これにより、従来の技術のようにシフト動
作の指令を電気ヒューズ等の不揮発的情報によって直接
制御していたことと比較して大きな利点がある。すなわ
ち、同一バンク内に含まれるメモリセルブロックの一部
がそれぞれ単独にグローバルデータバスと接続する構成
とした場合においても、同一バンク内でコラム冗長回路
を共有させることができ、コラム冗長救済を効率的に実
行することが可能となる。

【０２７１】［実施の形態４］実施の形態４において
は、実施の形態３で説明したのと同様のメモリセルアレ
イの構成を有するＤＲＡＭについて、外部よりアドレス
信号の取込タイミングをアドレスモードとして指定する
ことを考える。

【０２７２】図３５は、本発明の実施の形態４の半導体
記憶装置４０００の全体構成を示す概略ブロック図であ
る。

【０２７３】図３５に示す半導体記憶装置４０００の構
成は、実施の形態３の半導体集積回路装置３０００のＤ
ＲＡＭ部２の構成と比較して入出力ポート４０１０が外
部より直接各信号を受取るポートである点、および外部
コマンドの１つとしてアドレスモードを指定する信号Ｍ
ＯＤＥが入力される点で異なる。アドレスモードを指定
する信号ＭＯＤＥは、モードデコード回路４０２０に送
られ、アドレスモード信号ＭＤが発生される。

【０２７４】アドレスモードには、通常のＤＲＡＭと同
様に、コマンド信号が活性化された場合にクロック信号
の活性化タイミングにおいて、コマンド信号同時にアド
レス信号を取込む通常アドレスモードと、コマンド信号
の活性化にかかわらずクロック信号の活性化タイミング
ごとにアドレス信号を取込むアドレスプリエントランス
モードとが存在する。

【０２７５】通常アドレスモードにおいては、同一のク
ロックタイミングにおいてコマンド信号とアドレス信号
とが取込まれることとなるが、アドレスプリエントラン
スモードにおいては、実質的にコマンド信号の入力より
も１クロック分早くアドレス信号が半導体記憶装置に取
込まれることになる。

【０２７６】半導体記憶装置４０００は、データバッフ
ァ回路２２に代えて、外部より直列データとして入出力
されるデータ信号を並列データに変換して一括して取扱
うことにより、データ処理能力を向上させるダブルデー
タレート動作を可能とするために、データの直／並列変
換および並／直列変換を行なうデータ変換回路４０２２
をさらに備える。

【０２７７】図３６は、通常アドレスモード時における
インターフェイス部の動作を説明するためのブロック図
である。

【０２７８】図３６を参照して、入出力ポート４０１０
にクロック信号に同期して外部よりコマンド信号および
データ信号が入力される。半導体記憶装置４０００は、
インターフェイス部においてアドレス処理回路４１００
とコマンド処理回路４１１０とを備える。アドレス処理
回路４１００は、外部からのアドレス信号を受けてプリ
デコード動作を行なう回路等を総称したものである。同
様に、コマンド処理回路４１１０は、外部から受けたコ
マンド信号をデコードしラッチ等する回路を総称したも
のである。

【０２７９】入出力ポート４０１０に入力されたアドレ
ス信号はクロック信号に同期して動作するレジスタ回路
４０５０を経由してアドレス処理回路４１００に伝達さ
れる。一方、入出力ポート４０１０とコマンド処理回路
４１１０との間には、レジスタ回路は配置されない。ア
ドレス処理回路４１００およびコマンド処理回路４１１
０の出力はそれぞれレジスタ回路４０６０および４０７
０を経由した後メモリセルアレイへ伝達される。半導体
記憶装置４０００中の内部クロック信号発生回路１１
は、外部の信号入力に用いられる外部クロック信号を受
けてこれに同期した内部クロック信号Ｉｎｔ．ＣＬＫを
発生する。

【０２８０】内部クロック信号発生回路１１は、インタ
ーフェイス部については各レジスタ回路に対して内部ク
ロック信号を伝達する。内部クロック信号発生回路１１
に入力されるアドレスモード信号ＭＤは、モードデコー
ド回路４０２０によって発生され、通常アドレスモード
時にはＨレベルとされる信号である。

【０２８１】内部クロック信号発生回路１１は、モード
信号ＭＤの状態に応じてアドレス処理回路４１００とメ
モリセルアレイとの間に配置されるレジスタ回路４０６
０への内部クロック信号の供給を実行あるいは中断す
る。

【０２８２】すなわち、通常動作モード時においては、
入出力ポート４０１０に、同一のタイミングにアドレス
信号およびコマンド信号が入力されるため、アドレス信
号およびコマンド信号がメモリセルアレイへ伝達される
までのレジスタ回路の段数を等しくする必要がある。そ
こで、アドレス処理回路４１００の出力データは、通常
アドレスモード時においてはレジスタ回路４０６０を経
由させる必要がない。

【０２８３】よって、この場合においては、内部クロッ
ク信号発生回路１１よりレジスタ回路４０６０への内部
クロック信号の供給を中止することにより、アドレス処
理回路４１００の出力は、クロック信号との同期動作を
経ることなく、直接メモリセルアレイへ伝達される。

【０２８４】一方、出力データについてはメモリセルア
レイより伝達された出力データがデータレジスタ回路４
０８０を経由して、データ変換回路に伝達され、並列デ
ータから直列データに変換された後、入出力ポート４０
１０に出力データが発生される。

【０２８５】図３７は、アドレスプリエントランスモー
ドにおけるインターフェイス部の動作を説明するための
ブロック図である。

【０２８６】図３７を図３６と比較して、アドレスプリ
エントランスモードにおいては、モード設定信号ＭＤの
変化に対応して内部クロック信号発生回路１１が、レジ
スタ回路４０６０にも内部クロック信号を供給し、アド
レス処理回路４１００の出力は１クロックタイミングホ
ールドされた後メモリセルアレイへ伝達される点が異な
る。

【０２８７】すなわち、アドレスプリエントランスモー
ドにおいては、コマンド信号の発生の有無にかかわら
ず、毎クロック活性化タイミングにおいてアドレス信号
を取込むことにより、実質的にアドレス信号はコマンド
信号よりも１クロックサイクルタイミングだけ早く入出
力ポート４０１０に入力されることとなる。

【０２８８】よって、実際にコマンド信号が入力された
際に、コマンド信号に対応するアドレス信号を同期して
メモリセルアレイへ伝達するためにレジスタ回路４０６
０によって１クロックサイクルタイミングだけアドレス
処理回路の出力をホールドすることが必要となる。

【０２８９】すなわち、アドレスモード信号ＭＤに応じ
て、レジスタ回路４０６０への内部クロック信号の供給
を実行あるいは中止することを切換えることによって、
いずれのアドレスモード時においてもインターフェイス
部におけるアドレス信号とコマンド信号との同期を実現
することができる。

【０２９０】データの出力に関しては通常アドレスモー
ド時とアドレスプリエントランスモード時とにおいて、
出力インターフェイスの構成に差異はないので説明は繰
り返さない。

【０２９１】図３８は、アドレスモードの切換に対応し
たアドレス処理タイミングの切換を説明するためのブロ
ック図である。

【０２９２】図３８を参照して、半導体記憶装置４００
０は、クロック信号に同期してアドレスモードの指定信
号ＭＯＤＥを取込み、モード設定信号ＭＤを発生するモ
ードデコード回路４０２０と、入出力ポートより受ける
コマンド信号をデコードし、コマンド信号を発生するコ
マンドデコード回路２０と、アドレスモードに対応した
アドレス取込トリガＡＴＴおよびプリデコードアドレス
のラッチタイミングを指示するプリデコードアドレスラ
ッチクロックＡＬＣＫを発生するトリガ信号発生回路４
１５０とを備える。

【０２９３】トリガ信号発生回路４１５０は、アドレス
取込トリガ信号ＡＴＴを発生するマルチプレクサ４２１
０と、クロック信号とコマンド信号とを２入力とするＡ
ＮＤ回路４２１５とを含む。マルチプレクサ４２１０は
ＡＮＤ回路４２１５の出力とクロック信号とを入力とし
て、モード信号ＭＤに応じていずれか一方をアドレス取
込トリガ信号ＡＴＴとして出力する。

【０２９４】通常アドレスモード時においては、ＡＮＤ
回路４２１５の出力がアドレス取込トリガ信号ＡＴＴと
されるため、ロウアドレスラッチ回路１６およびコラム
アドレスラッチ回路１７，１８は、クロック信号とコマ
ンド信号との両者が活性化された場合においてアドレス
信号を取込む。一方、アドレスプリエントランスモード
時においては、クロック信号がそのままアドレス取込ト
リガ信号ＡＴＴとして出力されるので、各アドレスラッ
チ回路は、クロック信号の活性化タイミングごとにアド
レス信号を取込みラッチする。

【０２９５】ロウアドレスラッチ回路１６にラッチされ
たアドレス信号は、冗長ロウ制御回路６１および行プリ
デコード回路３１に伝達され、それぞれの回路において
冗長判定および冗長判定結果のラッチと、アドレス信号
のプリデコードおよび冗長判定結果を反映した最終プリ
デコード信号のラッチとが行なわれる。

【０２９６】コラムアドレスラッチ回路１７，１８にラ
ッチされたアドレス信号は、バーストアドレス発生回路
４２００に伝達される。バーストアドレス発生回路４２
００は、ラッチされたコラムアドレスを基準に順次カウ
ントアップして生成されるバーストアドレスを発生す
る。バーストアドレス発生回路４２００の発生したバー
ストアドレスは、冗長コラム制御回路６２および書込列
プリデコード回路３２および読込列プリデコード回路３
３に伝達される。冗長制御回路６０においては、コラム
アドレスに対応して冗長判定および冗長判定結果のラッ
チが行なわれる。一方プリデコード回路においては列ア
ドレス信号のプリデコードおよび冗長判定結果を反映し
た最終プリデコード信号のラッチが実行される。

【０２９７】冗長コラム制御回路６２の冗長判定結果お
よび行プリデコード回路３１の出力は最終プリデコード
アドレスラッチ回路４２５０に伝達される。同様に、冗
長コラム制御回路６１の出力である冗長判定結果および
列デコード回路３２，３３の出力である最終プリデコー
ド信号はライト最終プリデコードアドレスラッチ回路４
２６０およびリード最終プリデコードアドレスラッチ回
路４２７０に伝達される。

【０２９８】最終プリデコードアドレスラッチ回路４２
５０、ライト最終プリデコードアドレスラッチ回路４２
６０およびリード最終プリデコードアドレスラッチ回路
４２７０は、トリガ信号発生回路４１５０の発生するア
ドレスラッチクロック信号ＡＬＣＫに同期して動作す
る。

【０２９９】アドレスラッチクロック信号ＡＬＣＫはマ
ルチプレクサ４２２０の出力として発生される。マルチ
プレクサ４２２０は、クロック信号とコマンド信号とを
２入力とするＡＮＤ回路４２２６の出力と、遅延回路４
２１６を経由したクロック信号とクロック信号そのもの
とを２入力とするＡＮＤ回路４２２５の出力とを２入力
とし、モード設定信号ＭＤに応じていずれか一方をアド
レスラッチクロック信号ＡＬＣＫとして出力する。

【０３００】すなわち、マルチプレクサ４２２０の選択
動作によって、通常アドレスモード時においては、遅延
回路４２１６によって遅延された遅延クロックがＡＬＣ
Ｋとして出力される。一方、アドレスプリエントランス
モードにおいては、コマンド信号が活性化されている場
合に、通常のクロック信号がアドレスラッチクロック信
号として出力される。

【０３０１】最終プリデコードアドレスラッチ回路４２
５０は、アドレスラッチクロック信号ＡＬＣＫに応じて
入力信号を取込み、冗長結果が反映された最終プリデコ
ードアドレスをラッチして行選択回路３６へ伝達する。

【０３０２】ライト最終プリデコードアドレスラッチ回
路４２６０は、コマンド信号によって書込動作が指示さ
れている場合に、アドレスラッチクロック信号ＡＬＣＫ
に応じて入力を取込み、冗長判定結果が反映された書込
列に対する最終プリデコードアドレスをラッチする。

【０３０３】同様に、リード最終プリデコードアドレス
ラッチ回路４２７０は、コマンド信号によって読出動作
が指示されている場合に、アドレスラッチクロック信号
に同期して入力信号を取込み、冗長判定結果が反映され
た読出列についての最終プリデコードアドレスをラッチ
する。ライト最終プリデコードアドレスラッチ回路およ
びリード最終プリデコードアドレスラッチ回路の出力は
列選択回路３８へ伝達される。

【０３０４】このような構成とすることにより、通常モ
ード動作時とアドレスプリエントランス時の両方におい
て、アドレスが取込まれるタイミングに対応したプリデ
コードおよび冗長判定を行ない、冗長判定結果を反映し
たアドレスに基いて所定の動作を実行することが可能と
なる。

【０３０５】図３９は、アドレスプリエントランスモー
ド時における半導体記憶装置４０００の全体動作を説明
するためのタイミングチャートである。

【０３０６】図３９を参照して、時刻ｔ１のクロック活
性化タイミングにおいて、外部アドレス信号ＡＤＤ（ｐ
ｒｅ）が取込まれる。入力された外部アドレス信号に基
づいて内部アドレス信号ＡＴＤ（ｉｎｔ１）が生成され
る。アドレスＡＴＤ（ｉｎｔ１）をもとに冗長救済判定
が行なわれ、冗長判定結果Ｒａｄ−ＯＵＴが生成される
とともに冗長判定結果が反映された最終アドレスＡＴＤ
（ｉｎｔ２）が生成される。この外部アドレス信号の取
込から最終アドレス信号を発生するまでの一連の動作
は、アドレスプリエントランスモード時においては各ク
ロック信号の立上がりによってコマンド信号の活性化の
有無にかかわらず実行される。

【０３０７】同じく時刻ｔ１において、ロウアドレスス
トローブ信号／ＲＡＳも活性化される。これにより、行
系動作が活性化されワード線が立上がることになる。半
導体記憶装置４０００のライトレイテンシは２に設定さ
れているので時刻ｔ１より２クロックサイクルタイミン
グ後の時刻ｔ２において書込動作を活性化するためにラ
イトイネーブル信号／ＷＥが活性化され同時にコラムア
ドレスストローブ信号／ＣＳが活性化される。

【０３０８】これにより、内部コマンド信号ＣＭＤ（ｉ
ｎｔ）においてライト動作が指示される。次に時刻ｔ３
より書込データＤＱ（ｅｘｔ）が入出力ポートに与えら
れる。

【０３０９】実施の形態４においては、半導体記憶装置
４０００はダブルデータレート型のＳＤＲＡＭであり、
内部にデータ変換回路を有しているので、外部よりシリ
アルに入出力されたデータを内部では並列データに変換
して１クロックタイミングに同時に２つのデータ信号を
処理することが可能である。

【０３１０】また、半導体記憶装置４０００においては
列選択動作についてはバースト動作が行なわれ、データ
が書込まれるメモリセル列を選択するコラム信号は順次
バースト処理によりインクリメントされ内部で生成され
る。生成されたバーストアドレスに基づいてライトデー
タが２ビットずつ並列に１サイクルクロックにおいて処
理され、グローバルデータ線ＧＤＬおよびビット線ＢＬ
を介してメモリセルに書込まれる。

【０３１１】図３９の例においては、バースト長は８で
ある。また、このような動作により実際の書込動作は時
刻ｔ４から行なわれる。すなわち、半導体記憶装置４０
００におけるライトレイテンシは２に設定されている。

【０３１２】次に、時刻ｔ８のクロック活性化タイミン
グにおいて外部より読出動作が指示され、内部コマンド
信号ＣＭＤ（ｉｎｔ）が読出動作を指示する。これに伴
い内部制御信号ＲＤが活性化される。読出動作において
も同様にバースト処理が行なわれ、内部から並列に読出
されたデータがデータ変換回路によりシリアルなデータ
に変換され入出力ポートを経由して外部に出力される。

【０３１３】また外部からのアドレス信号の取込および
冗長判定および最終アドレス信号の出力についても書込
動作の場合と全く同様のタイミングで行なわれる。

【０３１４】次に、通常アドレスモード時とアドレスプ
リエントランスモード時とにおける各動作サイクルでの
タイミングの相違について説明する。

【０３１５】図４０は、通常アドレスモード時における
読出動作サイクルのコラムアドレス処理を説明するため
のタイミング図である。

【０３１６】図４０を参照して、通常アドレスモード時
においてはクロック信号の活性化タイミングｔ１におい
て外部アドレス信号とコマンド信号とが同一タイミング
で取込まれる。取込まれたアドレス信号はラッチされる
とともに冗長判定およびプリデコードが実行され、時刻
ｔ２において冗長判定結果および冗長判定結果を反映し
た最終アドレスプリデコード信号が生成される。一方コ
マンド信号についてはクロック信号の活性化タイミング
よりも先にコマンドデコード回路に伝達されているた
め、時刻ｔ１においてはコマンドのデコード動作を完了
し、指定されたコマンドはラッチされた状態となってい
る。しかしながら、アドレス処理が終了するまでは当該
コマンドを開始することができないため、コマンドの実
行は遅延回路によって遅延させられる。通常アドレスモ
ード時においてイコライズ動作の非活性化、ワード線の
活性化等により実際に読出動作が開始されるのはアドレ
ス処理を終了するための遅延時間を含んだものとなる。

【０３１７】図４１はアドレスプリエントランスモード
時における読出動作サイクルを説明するためのタイミン
グ図である。

【０３１８】図４１を参照して、アドレスプリエントラ
ンスモードにおいては、コマンド信号が取込まれるクロ
ック活性化タイミングｔ３よりも１クロックタイミング
早い時刻ｔ１において外部アドレス信号が取込まれラッ
チされる。

【０３１９】これに伴って冗長判定および最終アドレス
のプリデコード動作も開始することができるため、時刻
ｔ３を迎えるより先に冗長判定結果および最終アドレス
プリデコード信号を得ることができる。これらの結果は
ラッチされ、時刻ｔ３においてコマンドデコード回路か
ら内部コマンドが発生され、これがラッチされると同時
にイコライズ動作の非活性化、ワード線の活性化といっ
た実際のコマンド動作を開始することが可能である。

【０３２０】よって、アドレスプリエントランスモード
時においては、通常アドレスモード時のアドレス処理に
要する時間分だけコマンド動作を早期に開始することが
でき、動作の高速化を図ることが可能である。

【０３２１】図４２は、通常アドレスモード時における
読出動作に関連するコラムアドレスの処理を説明するた
めのタイミング図である。

【０３２２】図４２を参照して、時刻ｔ１において外部
アドレスおよびコマンド信号が取込まれラッチされる。
ラッチされたアドレス信号に基づいて冗長判定およびア
ドレスのプリデコードが行なわれ、時刻ｔ２において冗
長判定結果および冗長判定結果を反映した最終アドレス
プリデコード信号が得られる。最終アドレスプリデコー
ド信号の発生に応じてコラム選択線の活性化およびアン
プの活性化が行なわれ読出信号がメモリセルへ出力され
ラッチされ、時刻ｔ４において読出データは入出力ポー
トより外部へ出力される。

【０３２３】時刻ｔ５以降については、時刻ｔ１に取込
まれた外部アドレス信号に基づいて発生された最終アド
レスプリデコード信号を使用して順次バーストアドレス
が発生され、このバーストアドレス発生に基づいた読出
動作が実行される。すなわちクロック活性化タイミング
ごとにバーストアドレスは新たに発生されるため、各バ
ーストアドレスに対応するコラム選択線の活性化および
アンプの活性化を順次行なうことにより連続して読出デ
ータを得ることが可能となる。

【０３２４】すなわち、通常アドレスモード時において
は、コマンド信号が入力されてから外部に読出データを
出力するまでの所要時間はｔａとなる。

【０３２５】図４３は、アドレスプリエントランスモー
ド時での読出動作時におけるコラムアドレス処理を説明
するためのタイミング図である。

【０３２６】図４３を参照して、アドレスプリエントラ
ンスモードにおいてはコマンド信号の活性化にかかわら
ずクロック信号の立上がりタイミングごとに外部アドレ
ス信号の取込動作を実行するので、コマンド信号が活性
化されていない時刻ｔ１においても外部アドレス信号が
取込まれラッチされる。ラッチアドレスに基づいて冗長
判定およびアドレスプリデコードが実行され、時刻ｔ２
においては冗長判定結果を反映した最終アドレスプリデ
コード信号がすでに得られている。

【０３２７】時刻ｔ３のクロック信号立上がりタイミン
グにおいては、コマンド信号が活性化されているのでコ
マンド信号がコマンドデコード回路に取込まれラッチコ
マンドとして読出動作が指示される。読出動作はコマン
ド転送され、既に生成されている最終アドレスに対応す
るコラム選択線が活性化されデータが読出される。読出
されたデータは、アンプで活性化されるとともに出力ラ
ッチに伝達され、時刻ｔ４′において入出力ポートに伝
達される。

【０３２８】すなわち、アドレスプリエントランス時モ
ードにおいては、コマンドが発生されてから実際にデー
タが読出されるまでの所要時間はｔｂとなり、図４０で
説明したデータ読出所要時間ｔａと比較して１クロック
サイクル分短縮されることとなる。

【０３２９】図４４は、通常アドレスモード時の書込動
作におけるコラムアドレス処理を説明するためのタイミ
ング図である。

【０３３０】図４４を参照して、時刻ｔ１のクロック活
性化タイミングにおいて外部アドレス信号およびコマン
ド信号が取込まれる。時刻ｔ２においては取込まれた外
部アドレス信号に基づいて冗長判定結果がラッチされる
とともに最終アドレスプリデコード信号が生成されラッ
チされる。通常アドレスモード時においては、時刻ｔ１
でデコードされた書込コマンドは時刻ｔ３までラッチさ
れ、時刻ｔ３より最終アドレスプリデコード信号に対応
するコラム選択線の活性化を始めとする実際の書込動作
が開始される。

【０３３１】すなわち、コマンド信号が取込まれてから
実際の書込動作が開始されるまでの所要時間はｔｃとな
る。

【０３３２】時刻ｔ１においてラッチされた書込コマン
ドは、コマンドローカルラッチにおいてバースト終了入
力まで保持される。時刻ｔ２に発生された最終アドレス
プリデコード信号に対応するアドレスに基づいてバース
トアドレスが順次活性化されるため時刻ｔ３以降の書込
動作はこれらのバーストアドレスに応じて実行されるこ
ととなる。

【０３３３】図４５はアドレスプリエントランスモード
の書込動作におけるコラムアドレス処理を説明するため
のタイミング図である。

【０３３４】図４５を参照して、アドレスプリエントラ
ンス時モードにおいては、コマンド信号の活性化に先立
って時刻ｔ１のクロック活性化タイミングにおいて、外
部アドレス信号が取込まれる。これに基づいて、コマン
ド信号の取込タイミングとなる時刻ｔ３よりも早い時刻
ｔ２において冗長判定結果がラッチされるとともに、最
終アドレスプリデコード信号も生成される。

【０３３５】よって、外部からコマンド信号が入力され
てから実際の書込動作が開始されるまでの所要時間はｔ
ｄであり、図４２の通常アドレスモード時と比較して書
込動作開始までの所要時間を短縮することができ、動作
の高速化を図ることが可能となる。

【０３３６】このように、アドレスプリエントランスモ
ードにおいては、コマンド信号の活性化にかかわらずク
ロック信号の活性化タイミングごとにアドレス信号の取
込を実行することにより、実質的にコマンド信号の入力
よりも１クロックサイクル分前倒しにアドレス信号を入
力し、前もって冗長判定および冗長判定結果を反映した
最終アドレスを得ることができる。これにより、読出動
作および書込動作の開始タイミングを通常アドレスモー
ド時よりも速めることができ、動作の高速化を図ること
が可能となる。

【０３３７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０３３８】

【発明の効果】請求項１記載の半導体集積回路装置は、
コマンド信号が活性化された場合において、クロック信
号の活性化タイミングより前にアドレス信号を取込ん
で、冗長制御回路によって冗長救済動作の有無を判定す
ることができるので、動作の高速化を図ることが可能で
ある。

【０３３９】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体記憶装置が奏する効果に加えて、デ
ータ入出力線のシフト動作によって不良メモリセル列の
救済を効率的に実行することができるため、スペアコラ
ム回路の面積を削減することが可能である。

【０３４０】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置が奏する効果に加えて、データ
入出力線を読出データ用と書込データ用とに独立して配
置するので、同一動作サイクルにおいて読出動作と書込
動作とを並列して実行することができる。

【０３４１】請求項４記載の半導体記憶装置は、請求項
２記載の半導体記憶装置が奏する効果に加えて、マルチ
バンク構成の下で動作できるので、同時に多数の記憶デ
ータに対して並列に読出および書込動作を実行すること
が可能である。

【０３４２】請求項５記載の半導体記憶装置は、請求項
１記載の半導体記憶装置が奏する効果に加えて、外部か
らメモリセルに直接アクセスする方法とセルフテスト回
路によるロジック回路を経由する方法とのいずれか一方
を任意に選択して、必要なテストを実行することができ
る。

【０３４３】請求項６，７記載の半導体記憶装置は、ア
ドレス信号の取込タイミングをアドレスモード信号によ
って指定することができ、第１のアドレスモード時にお
いては、コマンド信号の活性化に関わらずクロック信号
の活性化タイミングごとにアドレス信号を取込み冗長救
済判定を実行するので、動作の高速化を図ることが可能
である。

【０３４４】請求項８記載の半導体記憶装置は、請求項
６記載の半導体記憶装置が奏する効果に加えて、アドレ
ス信号の取込タイミングの変更に対応して、デコード信
号とアドレス信号とのメモリセルアレイへの伝達タイミ
ングの整合を図ることが可能である。

【０３４５】請求項９，１０，１１記載の半導体記憶装
置は、不良列アドレスごとにデータ線接続回路の設定を
動的に変更できるので、スペアコラム回路を複数のメモ
リセルブロック間で共有し、かつ冗長コラム救済をデー
タ入出力線単位で実行するので、スペアコラム回路のレ
イアウト設計の効率化をさらに図ることができる。

【０３４６】請求項１２記載の半導体記憶装置は、請求
項９記載の半導体記憶装置が奏する効果に加えて、マル
チバンク構成の下で動作できるので、同時に多数の記憶
データに対して並列に読出および書込動作を実行するこ
とが可能である。

【０３４７】請求項１３記載の半導体記憶装置は、請求
項１２記載の半導体記憶装置が奏する効果に加えて、行
グループが一致するコラム冗長判定セットのみを活性化
して冗長判定を実行するので、冗長判定動作時における
消費電流の低減を図ることが可能となる。

【０３４８】請求項１４記載の半導体記憶装置は、請求
項１３記載の半導体記憶装置が奏する効果に加えて、デ
ータ線切替信号を読出動作時と書込動作時との間で独立
してラッチしておくことが可能であるので、データ読出
・書込動作時においてデータ線接続回路のシフト設定の
タイミングマージンを十分に取ることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の半導体集積回路装置
１０００の全体構成を示す概略ブロック図である。

【図２】 半導体集積回路装置１０００のロジック回路
部５の構成の説明するブロック図である。

【図３】 図３は、半導体集積回路装置１０００の入出
力ポート１０およびＤＲＡＭ部２の構成を示すブロック
図である。

【図４】 半導体集積回路装置１０００のクロック同期
取込モードにおけるアクセス信号の取込み動作を説明す
るためのブロック図である。

【図５】 半導体集積回路装置１０００のダイレクト取
込モードにおけるアクセス信号の取込み動作を説明する
ためのブロック図である。

【図６】 クロック同期取込モードにおける行プリデコ
ード回路の構成の具体例を示す回路図である。

【図７】 ダイレクト取込モード時における行プリデコ
ード回路の構成の一例を示す回路図である。

【図８】 メモリセルアレイ５０におけるデータ線の接
続形態について説明するためのブロック図である。

【図９】 サブワードドライバ帯の詳細な構成を説明す
る回路図である。

【図１０】 メモリセルアレイにおけるセンスアンプと
データ線との接続を説明する回路図である。

【図１１】 ライト制御回路の構成を説明する回路図で
ある。

【図１２】 サブライト活性化線を駆動する回路の構成
を示す回路図である。

【図１３】 書込動作時における各部の動作を説明する
波形図である。

【図１４】 データ線シフト回路の構成を説明するため
の概略ブロック図である。

【図１５】 読出動作時におけるコラム冗長救済のシフ
ト動作を説明するための概念図である。

【図１６】 シフト回路の具体的な構成を示す回路図で
ある。

【図１７】 デコード回路の具体的な構成例を示す回路
図である。

【図１８】 シフト設定信号を発生するコラム冗長判定
回路の構成を説明する概略ブロック図である。

【図１９】 データ線接続回路４１０の構成を示す回路
図である。

【図２０】 データ線接続切換回路４２０の構成を示す
回路図である。

【図２１】 アクセスモードがクロック同期取込モード
の場合の読出動作サイクルを説明するためのタイミング
図である。

【図２２】 アクセスモードがダイレクト取込モードの
場合の読出動作サイクルを説明するためのタイミング図
である。

【図２３】 アクセスモードがクロック同期取込モード
の場合の書込動作サイクルを説明するためのタイミング
図である。

【図２４】 アクセスモードがダイレクト取込モードの
場合の書込動作サイクルを説明するためのタイミング図
である。

【図２５】 クロック同期取込モード時におけるロウア
クト動作とプリチャージ動作サイクルとを説明するタイ
ミング図である。

【図２６】 ダイレクト取込モードにおけるロトウアク
ト動作およびプリチャージ動作の動作サイクルについて
説明する回路図である。

【図２７】 ダイレクト取込モードを採用した場合に可
能となる読出＆オートプリチャージ動作サイクルについ
て説明するタイミング図である。

【図２８】 ダイレクト取込モードを採用した場合に可
能となる書込＆オートプリチャージ動作サイクルについ
て説明するタイミング図である。

【図２９】 ダイレクト取込モード時において読出＆オ
ートプリチャージサイクル動作後別バンクに実行するア
クト動作について説明するためのタイミング図である。

【図３０】 本発明の実施の形態２の半導体集積回路装
置２０００の全体構成を示す概略ブロック図である。

【図３１】 セルフテスト回路とＤＲＡＭとの間のイン
ターフェイス構成を説明するブロック図である。

【図３２】 本発明の実施の形態３の半導体集積回路装
置３０００の全体構成を示す概略ブロック図である。

【図３３】 半導体集積回路装置３０００におけるメモ
リセルアレイのデータ線の接続形態を説明するブロック
図である。

【図３４】 半導体集積回路装置３０００におけるコラ
ム冗長判定回路の構成を説明する回路図である。

【図３５】 本発明の実施の形態４の半導体記憶装置４
０００の全体構成を示す回路図である。

【図３６】 通常アドレスモード時における外部からの
アクセス信号の入力を説明するブロック図である。

【図３７】 アドレスプリエントランスモード時におけ
る外部からのアクセス信号の取込を説明するブロック図
である。

【図３８】 アドレスモードの切換に対応したアドレス
処理タイミングの切換を説明するブロック図である。

【図３９】 半導体記憶装置４０００の全体動作を説明
するタイミングチャートである。

【図４０】 通常アドレスモード時におけるロウアドレ
ス処理を説明するタイミング図である。

【図４１】 アドレスプリエントランスモード時におけ
るロウアドレスの処理を説明するタイミング図である。

【図４２】 通常アドレスモード時における読出動作の
コラムアドレス処理を説明するタイミング図である。

【図４３】 アドレスプリエントランスモードにおける
読出動作時のコラムアドレス処理を説明するタイミング
図である。

【図４４】 通常アドレスモードにおける書込動作時の
コラムアドレス処理を説明するタイミング図である。

【図４５】 アドレスプリエントランスモードにおける
書込動作時のコラムアドレス処理を説明するタイミング
図である。

【符号の説明】

２ ＤＲＡＭ部、５ ロジック回路部、１０ 入出力ポ
ート、２０ コマンドデコーダ、２５ 冗長プログラム
回路、５０ メモリセルアレイ、５２ バンク、６０
冗長制御回路、９８，９９ グローバルデータバス領
域、１３０ Ｉ／Ｏボート、４０２０ モードデコード
回路。

Claims (14)

【特許請求の範囲】
1. 【請求項１】 データ信号の授受を行なうためにクロッ
   ク信号とアドレス信号とコマンド信号とを発生するロジ
   ック回路と、 前記アドレス信号と前記コマンド信号とに応じて、前記
   データ信号の読出動作および書込動作を実行するメモリ
   回路とを備え、 前記メモリ回路は、 行列状に配置される正規メモリセルを有するメモリセル
   アレイと、 不良が生じた正規メモリセルを置換するための予備メモ
   リセル行および予備メモリセル列とを有する冗長回路
   と、 前記クロック信号の活性化に応じて、前記アドレス信号
   を受けて前記正規メモリセルの行および列を選択的に活
   性化するためのアドレスデコード信号を発生するアドレ
   スデコード回路と、 前記クロック信号の活性化に応じて、前記アドレス信号
   を受けて冗長判定を実行し、前記アドレス信号と前記不
   良が生じた正規メモリセルのアドレスとが一致した場合
   に冗長救済動作を指示する冗長制御回路と、 前記冗長判定の結果に応じて、前記冗長救済動作を実行
   するために前記予備メモリセル行および前記予備メモリ
   セル列を選択的に活性化する冗長デコード回路と、 前記コマンド信号が活性化された場合において、前記ク
   ロック信号が活性化されるまでの間に、前記ロジック回
   路から伝達される前記アドレス信号を受けてラッチし、
   前記デコード回路および前記冗長制御回路に伝達するア
   ドレスラッチ回路とを含む、半導体集積回路装置。
2. 【請求項２】 前記メモリセルアレイは、第１複数個の
   行と第２複数個の列とに配置される複数のメモリセルブ
   ロックに分割され、 前記アドレス信号は、前記正規メモリセルの行を選択す
   る行アドレス信号と、前記正規メモリセルの列を選択す
   る列アドレス信号とを含み、 前記冗長回路は、行方向に隣り合う前記第２複数個の前
   記メモリセルブロックごとに設けられた前記第１複数個
   のスペアコラム回路を有し、 各前記スペアコラム回路は、 行列状に配置される予備メモリセルを有し、 前記メモリ回路は、 前記データ信号を前記ロジック回路に伝達するための第
   ３複数個のグローバルデータバスと、 前記データ信号を伝送するための複数のデータ入出力線
   とをさらに含み、 前記データ入出力線は、 列方向に隣り合う前記第１複数個の前記メモリセルブロ
   ックに対して共通に配置される前記第３複数個の正規デ
   ータ入出力線を有し、 各前記正規データ入出力線は、第４複数個の前記正規メ
   モリセルの列ごとに配置され、 前記第１複数個のスペアコラム回路に対して共通に、前
   記第４複数個の前記予備メモリセルの列ごとに配置され
   るスペアコラムデータ入出力線をさらに有し、 前記メモリ回路は、通常時には、前記第３複数個の正規
   データ入出力線と前記第３複数個のグローバルデータバ
   スのそれぞれとを接続し、前記冗長制御回路に制御され
   て、前記列アドレス信号が予め記憶された前記正規メモ
   リセル中における不良アドレス列に対応する場合は、前
   記複数のデータ入出力線のうちから選択された前記第３
   複数個の前記データ入出力線のそれぞれを、選択的に前
   記第３複数個の前記グローバルデータバスと接続するデ
   ータ線接続回路とをさらに含む、請求項１記載の半導体
   集積回路装置。
3. 【請求項３】 前記正規データ入出力線は、 前記読出動作時に前記記憶データを伝達する正規読出デ
   ータ線と、 前記書込動作時に前記記憶データを伝達する正規書込デ
   ータ線とを含み、 前記スペアコラムデータ入出力線は、 前記読出動作時に前記記憶データを伝達するスペアコラ
   ム読出データ線と、 前記書込動作時に前記記憶データを伝達するスペアコラ
   ム書込データ線とを含む、請求項２記載の半導体集積回
   路装置。
4. 【請求項４】 前記メモリセルアレイは、互いに独立し
   て前記読出動作および前記書込動作が可能な前記第１複
   数個のバンクに分割され、 各前記バンクは、行方向に互いに隣り合う前記第２複数
   個の前記メモリセルブロックを含む、請求項２記載の半
   導体集積回路装置。
5. 【請求項５】 前記ロジック回路は、 前記ロジック回路からのアクセスによってテスト動作を
   実行する第１のテストモードが選択された場合に、予め
   定められたテスト動作を実行するための前記コマンド信
   号と前記アドレス信号とを自動的に発生するセルフテス
   ト回路と、 外部から直接前記メモリ回路にアクセスしてテスト動作
   を実行する第２のテストモードが選択された場合に、前
   記コマンド信号と前記アドレス信号とを入力する外部テ
   スト端子と、 テスト動作時に、前記第１のテストモードおよび前記第
   ２のテストモードのいずれか一方を指定するテストモー
   ド制御信号を入力するテストモード信号入力端子と、 前記外部テスト端子および前記セルフテスト回路から与
   えられる前記アドレス信号と前記コマンド信号とを受け
   て、テストモード制御信号に応じて、いずれか一方の前
   記アドレス信号と前記コマンド信号とを前記メモリ回路
   に伝達する、請求項１記載の半導体集積回路装置。
6. 【請求項６】 クロック信号に同期して動作し、アドレ
   ス信号とコマンド信号とに応じて、データ信号の授受を
   行なう半導体記憶装置であって、 前記クロック信号と前記アドレス信号と前記コマンド信
   号とアドレス信号の取込みタイミングを指定するアドレ
   スモード信号とを受ける入力端子群と、 前記アドレスモード信号に応じて、前記アドレス信号の
   取込タイミングを第１のアドレスモードおよび第２のア
   ドレスモードのいずれか一方に定めるモードデコード回
   路と、 前記第１のアドレスモードが指定された場合には、前記
   クロック信号の活性化に応じて前記入力端子群から前記
   アドレス信号を取込んでラッチし、前記第２のアドレス
   モードが指定された場合には、前記コマンド信号が活性
   化されているときにおいて、前記クロック信号の活性化
   タイミングに応じて前記入力端子群から前記アドレス信
   号を取込んでラッチしするアドレスラッチ回路と、 行列状に配置される正規メモリセルを有するメモリセル
   アレイと、 不良が生じた正規メモリセルを置換するための予備メモ
   リセル行および予備メモリセル列とを有する冗長回路
   と、 前記アドレスラッチ回路から伝達された前記アドレス信
   号を受けて冗長判定を実行し、前記アドレス信号と前記
   不良が生じた正規メモリセルのアドレスとが一致した場
   合に冗長救済動作を指示する冗長制御回路と、 前記アドレスラッチ回路から伝達された前記アドレス信
   号に応答して、前記正規メモリセルの行および列を選択
   的に活性化するためのアドレスデコード信号を発生する
   アドレスデコード回路と、 前記クロック信号の活性化に応じて、前記冗長救済動作
   を実行するために前記予備メモリセル行および前記予備
   メモリセル列を選択的に活性化する冗長デコード回路
   と、 前記クロック信号の活性化に応じて、前記アドレスデコ
   ード信号に対応する前記正規メモリセルの行および列を
   選択的に活性化するドライブ回路とを備える、半導体記
   憶装置。
7. 【請求項７】 前記モードデコード回路は、前記第１の
   アドレスモードおよび前記第２のアドレスモードのいず
   れか一方を指定するためのアドレス取込モード信号を発
   生し、 前記半導体記憶装置は、前記クロック信号と前記コマン
   ド信号と前記アドレス取込モード信号とを受けて、アド
   レス取込トリガ信号を発生するラッチトリガ発生回路を
   さらに備え、 前記ラッチトリガ発生回路は、 前記コマンド信号が活性化されている場合に、前記クロ
   ック信号を出力する論理演算回路と、 前記アドレス取込モード信号に応じて、前記クロック信
   号と前記論理演算回路の出力とのいずれか一方を前記ア
   ドレス取込トリガ信号として出力するマルチプレクサ回
   路とを含み、 前記アドレスラッチ回路は、前記アドレス取込トリガ信
   号の活性化に応じて、前記入力端子群より前記アドレス
   信号を取込む、請求項６記載の半導体記憶装置。
8. 【請求項８】 前記入力端子群より前記コマンド信号を
   受けて、内部コマンド信号を発生するコマンドデコード
   回路と、 前記入力端子群より前記クロック信号を受けて、内部ク
   ロック信号を発生する内部クロック発生回路と、 前記内部クロック信号に同期して、前記入力端子群から
   前記アドレスラッチ回路へ前記アドレス信号を伝達する
   第１のレジスタ回路と、 前記内部クロック信号に同期して、前記アドレスデコー
   ド回路から前記ドライブ回路へ前記アドレスデコード信
   号を伝達する第２のレジスタ回路と、 前記内部クロック信号に同期して、前記コマンド回路か
   ら前記ドライブ回路へ前記内部コマンド信号を伝達する
   第３のレジスタ回路とをさらに備え、 前記内部クロック発生回路は、前記第２のアドレスモー
   ドが指定されている場合には、前記アドレスデコード回
   路と前記ドライブ回路との間を直接接続するために、前
   記第２のレジスタ回路への内部クロック信号の供給を中
   止する、請求項６記載の半導体記憶装置。
9. 【請求項９】 クロック信号に同期して動作し、行アド
   レス信号と列アドレス信号とに応じて、データ信号の読
   出もしくは書込を行なう半導体記憶装置であって、 行列状に配置される正規メモリセルを有するメモリセル
   アレイを備え、 前記メモリセルアレイは、第１複数個の行と第２複数個
   の列とに配置される複数のメモリセルブロックに分割さ
   れ、 不良が生じた正規メモリセルを置換するための予備メモ
   リセル行および予備メモリセル列とを有する冗長回路を
   さらに備え、 前記冗長回路は、行方向に隣り合う前記第２複数個の前
   記メモリセルブロックごとに共通に設けられたスペアコ
   ラム回路を含み、 前記スペアコラム回路は、行列状に配置される予備メモ
   リセルを有し、 前記データ信号を伝達するための第３複数個のグローバ
   ルデータバスおよび複数のデータ入出力線をさらに備
   え、 前記データ入出力線は、 列方向に隣り合う前記第１複数個の前記メモリセルブロ
   ックから構成されるメモリセルブロックグループごとに
   前記第３複数個配置される正規データ入出力線を有し、 各前記正規データ入出力線は、第４複数個の前記正規メ
   モリセルの列ごとに配置され、 前記第１複数個のスペアコラム回路に対して共通に、前
   記第４複数個の前記予備メモリセルの列ごとに配置され
   るスペアコラムデータ入出力線をさらに有し、 前記アドレス信号を受けて冗長判定を実行し、前記アド
   レス信号と前記不良が生じた正規メモリセルのアドレス
   とが一致した場合に冗長救済動作を指示する冗長制御回
   路と、 通常時には、前記第３複数個の正規データ入出力線と前
   記第３複数個のグローバルデータバスのそれぞれとを接
   続し、前記冗長制御回路に制御されて、前記列アドレス
   信号が予め記憶された前記正規メモリセル中における不
   良アドレス列に対応する場合は、前記複数のデータ入出
   力線のうちから選択された前記第３複数個の前記データ
   入出力線を、選択的に前記第３複数個の前記グローバル
   データバスとそれぞれ接続するデータ線接続回路とをさ
   らに含む、半導体記憶装置。
10. 【請求項１０】 前記冗長制御回路は、シフト設定信号
    と、冗長列切替信号とを発生し、 前記データ線接続回路は、 前記シフト設定信号に応じて、前記不良が生じた正規メ
    モリセルに対応するＭ個（Ｍ：０〜Ｌの整数）の正規デ
    ータ入出力線を除いた（Ｌ−Ｍ）個の前記正規データ入
    出力線のそれぞれを、第１番目から第（Ｌ−Ｍ）番目の
    前記データバスのそれぞれと接続する正規データ線シフ
    ト回路と、 前記冗長列切替信号に応じて、前記正規データ入出力線
    と未接続であるＭ個の前記データバスのそれぞれを、前
    記スペアコラムデータ入出力線のいずれか１本と接続す
    るスペアコラムデータ線切替回路を含む、請求項９記載
    の半導体記憶装置。
11. 【請求項１１】 前記スペアコラムデータ入出力線は、
    Ｎ個（Ｎ：自然数）配置されており、 前記正規データ線シフト回路は、前記正規データ入出力
    線と前記データバスとの間に直列に接続されるＮ個のシ
    フトユニット回路を含み、 前記シフトユニット回路は、 前記正規データ入出力線側に設けられるＬ個の入力ノー
    ドと、 前記入力ノードのそれぞれに対応して設けられるシフト
    スイッチと、 前記シフト設定信号に応じて前記シフトスイッチのうち
    の１個をシフト指定するデコード回路と、 前記データバス側に設けられ、前記シフトスイッチを介
    して前記入力ノードと接続されるＭ個の出力ノードとを
    有し、 第１番目から前記シフト指定された第ｉ番目（ｉ：１〜
    Ｌの自然数）までのシフトスイッチは、第１番目から第
    （ｉ−１）番目までの入力ノードを、第１番目から第
    （ｉ−１）番目までの出力ノードにそれぞれ接続し、か
    つ、第（ｉ＋１）番目から第Ｌ番目までのシフトスイッ
    チは、第（ｉ＋１）番目から第Ｌ番目までの入力ノード
    を、第ｉ番目から第（Ｌ−１）番目までの出力ノードに
    それぞれ順に接続し、 第１番目の前記シフトユニット回路の入力ノードは、前
    記正規データ入出力線とそれぞれ接続され、かつ、第Ｎ
    番目の前記シフトユニット回路の出力ノードは、前記グ
    ローバルデータバスとそれぞれ接続され、 前記スペアコラムデータ線切替回路は、 Ｎ個の前記スペアコラムデータ入出力線のそれぞれに対
    して設けられる前記スペアコラム接続ユニットを含み、 前記スペアコラム接続ユニットは、前記冗長列切替信号
    に応じて、対応する前記スペアコラムデータ入出力線
    と、第（Ｌ−Ｎ）番目から第Ｌ番目の前記データバスの
    うちのいずれか１つとを選択的に接続する、請求項１０
    記載の半導体記憶装置。
12. 【請求項１２】 前記メモリセルアレイは、互いに独立
    してデータ信号の読出および書込を行なうことが可能な
    前記第１複数個のバンクに分割され、 各前記バンクは、行方向に互いに隣り合う前記第２複数
    個の前記メモリセルブロックを含む、請求項１０記載の
    半導体記憶装置。
13. 【請求項１３】 前記正規メモリセルアレイの行は、第
    ５複数個の行グループに分割され、 前記半導体記憶装置は、前記不良が生じた正規メモリセ
    ルに関する情報を不揮発的に記憶する不良アドレスプロ
    グラム回路をさらに備え、 前記不良アドレスプログラム回路は、前記不良が生じた
    正規メモリセルごとに、対応する不良行アドレスと不良
    列アドレスと前記データ線切替信号とを不揮発的に記憶
    するためのコラム冗長判定セットをさらに備え、 前記コラム冗長判定セットは、前記行アドレス信号と前
    記不良行アドレスとが同一の前記行グループに属する場
    合において活性化され、前記不良列アドレスと対応する
    前記データ線切替信号とを前記冗長制御回路に伝達す
    る、請求項１０の半導体記憶装置。
14. 【請求項１４】 前記冗長制御回路は、 各バンクごとに設けられ、冗長コラム救済時に対応する
    前記データ線切替信号を発生するデータ線切替信号発生
    ユニットと、 活性化された前記コラム冗長判定セットより伝達される
    前記不良列アドレスと前記データ線切替信号とを、対応
    する前記データ線切替信号発生ユニットに転送するデー
    タ分配回路とをさらに有し、 各前記データ線切替信号発生ユニットは、 前記コラム冗長判定セットより伝達された前記不良列ア
    ドレスをラッチする不良列アドレスラッチ回路と、 前記列アドレス信号と前記不良列アドレスとを比較する
    列アドレス比較回路と、 前記列アドレス比較回路の比較結果に応じて、前記列ア
    ドレス信号と一致した不良列アドレスに対応するデータ
    線切替信号を、前記データ分配回路より転送された前記
    データ線切替信号のうちから選択的に読出す第１のマル
    チプレクス回路と、 前記第１のマルチプレクス回路の出力を第１の所定時間
    保持する読出時データ線切替信号ラッチ回路と、 前記第１のマルチプレクス回路の出力を第２の所定時間
    保持する書込時データ線切替信号ラッチ回路と、 読出動作が指示されている場合には、前記読出時データ
    線切替信号ラッチ回路の出力を前記データ線切替信号と
    して出力し、書込動作が指示されている場合には、前記
    書込時データ線切替信号ラッチ回路の出力を前記データ
    線切替信号として出力する第２のマルチプレクス回路と
    を有する、請求項１３記載の半導体記憶装置。