JP2000286263A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2000286263A
JP2000286263A JP11086783A JP8678399A JP2000286263A JP 2000286263 A JP2000286263 A JP 2000286263A JP 11086783 A JP11086783 A JP 11086783A JP 8678399 A JP8678399 A JP 8678399A JP 2000286263 A JP2000286263 A JP 2000286263A
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insulating film
interlayer insulating
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dummy
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Manabu Iguchi
学 井口
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NEC Corp
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    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/495—Capacitive arrangements or effects of, or between wiring layers

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

(57)【要約】 【課題】 層間絶縁膜平坦化に必要なダミー配線を有す
る配線構造において、配線容量を効率良く低減する。 【解決手段】 開示されている半導体装置は、配置が密
な第１配線８と配置が疎の第２配線９との間の位置に形
成されるダミー配線１８の側端は、第１配線８及び第２
配線８の側端から第１配線８又は第２配線９を構成する
配線幅の略２倍の距離だけ離間して形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に係り、詳しくは、層間絶縁膜平坦化に必
要なダミー配線を有する配線構造において、隣接する配
線間の配線容量の低減を図る半導体装置及びその製造方
法に関する。
【０００２】
【従来の技術】半導体装置の代表として知られているマ
イクロプロセッサやメモリ等のＬＳＩ（大規模集積回
路）は、集積度の向上につれて個々の素子の寸法は益々
微細化されてきている。また、素子を構成する半導体領
域の深さも浅く形成されつつあり、さらに、各半導体領
域から配線を引き出す場合に、層間絶縁膜に設けるコン
タクト孔のサイズも制限されてきている。したがって、
配線の微細化が避けられなくなってきている。
【０００３】ここで、微細化配線に適した構造として、
例えば特開平１０−２８４６００号公報に示されるよう
に、層間絶縁膜に配線用溝を設けて、この配線用溝に導
体を埋め込んで配線を形成するようにしたダマシン（Da
mascene）配線構造が知られている。
【０００４】図８は、上述のようなダマシン配線構造を
有する従来の半導体装置を示す平面図、図９は図８のＣ
−Ｃ矢視断面図である。図８及び図９において、例えば
Ｐ型シリコン基板５１には選択的に素子領域となるＮ型
ソース領域５２及びドレイン領域５３が形成されると共
に、ソース領域５２とドレイン領域５３との間のチャネ
ル領域５４上にはゲート酸化膜５５を介して、多結晶シ
リコン等からなるゲート電極５６が形成されている。ゲ
ート電極５６を含む全面はシリコン酸化膜等からなる第
１層間絶縁膜５７で覆われて、ＭＯＳ(Metal Oxide Sem
iconductor)型トランジスタが形成されている。
【０００５】第１層間絶縁膜５７上には互いに近接した
帯状の複数の配線５８Ａ、５８Ｂ、５８Ｃ、…からなる
第１配線５８が形成されると共に、この第１配線５８と
第２層間絶縁膜６０を介して平面的に第１配線５８と平
行に帯状の単一の配線からなる第２配線５９が形成され
ている。これら第１配線５８及び第２配線５９は、上述
のダマシン配線構造に形成されており、各々シリコン酸
化膜等からなる第２層間絶縁膜６０に形成された配線用
溝６１に埋め込まれて第一層配線を構成している。第１
配線５８の一部は、第１層間絶縁膜５７に形成されたプ
ラグ導体６２を通じて、ソース領域５２又はドレイン領
域５３と導通している。
【０００６】ここで、第１配線５８は、近接した複数の
配線５８Ａ、５８Ｂ、５８Ｃ、…により配置が密に、い
わゆる配線密度が大きくなるように形成されている一
方、第２配線５９は単独の配線により配置が疎になるよ
うに形成されている。第２層間絶縁膜６０の表面はＣＭ
Ｐ（Chemical Mechanical Polishing；化学的機械研
磨）法により平坦化されている。但し、ＣＭＰ処理時
に、配置が密になっている第１配線５８の第２層間絶縁
膜６０の表面には、後述するような理由によりエロージ
ョン６７の発生が避けられない。
【０００７】第１配線５８及び第２配線５９からなる第
一層配線を覆うように第２層間絶縁膜６０上にはシリコ
ン酸化膜等からなる第３層間絶縁膜６３が形成されて、
上述のＭＯＳ型トランジスタは外部雰囲気から保護され
ている。
【０００８】次に、図１０を参照して、同半導体装置の
製造方法について工程順に説明する。まず、図１０
（ａ）に示すように、例えばＰ型シリコン基板５１を用
いて周知のフォトリソグラフィ法及びイオン注入法等を
利用して、選択的に素子領域となるＮ型ソース領域５２
及びドレイン領域５３、ゲート酸化膜５５及びゲート電
極５６を形成する。次に、ＣＶＤ(Chemical Vapor Depo
sition)法等により、全面にシリコン酸化膜等からなる
第１層間絶縁膜５７を成膜してＭＯＳ型トランジスタを
形成する。次に、図１０（ｂ）に示すように、フォトリ
ソグラフィ法により第１層間絶縁膜５７にコンタクト孔
を形成した後、このコンタクト孔内に多結晶シリコン等
を埋め込んでプラグ導体６２を形成する。
【０００９】次に、図１０（ｃ）に示すように、ＣＶＤ
法等により第１層間絶縁膜５７上にシリコン酸化膜等か
らなる第２層間絶縁膜６０を成膜した後、この第２層間
絶縁膜６０をフォトリソグラフィ法によりパターニング
して所望の位置に配線用溝６１を形成する。次に、図１
０（ｄ）に示すように、ＣＶＤ法等により配線用溝６１
を含む第２層間絶縁膜６０の全面に銅、アルミニウム等
の導体膜６６を成膜した後、図１０（ｅ）に示すよう
に、ＣＭＰにより第２層間絶縁膜６０の表面を平坦化す
る。この結果、第２層間絶縁膜６０の所望位置には帯状
の複数の配線５８Ａ、５８Ｂ、５８Ｃ、…からなる第１
配線５８、この第１配線５８と第２層間絶縁膜６０を介
して帯状の単一の第２配線５９が各々ダマシン配線構造
に形成される。
【００１０】ここで、配線が密に配置されている第１配
線５８の第２層間絶縁膜６０の表面は、配線が疎に配置
されていてその周囲が強度的に優れているシリコン酸化
膜により囲まれているいる第２配線５９の第１層間絶縁
膜６０の表面に比べて強度的に劣っている。それゆえ、
第２層間絶縁膜６０の表面のＣＭＰ処理時に、その部分
が集中して研磨されるようになるので、特に第１配線５
８の第２層間絶縁膜６０の表面は凹状に形成されて、い
わゆるエロージョン６７が生ずる。
【００１１】次に、第１配線５８及び第２配線５９から
なる第一層配線を含む第２層間絶縁膜の全面に第３層間
絶縁膜６３を形成し、上述のＭＯＳ型トランジスタを外
部雰囲気から保護することにより半導体装置を完成させ
る。
【００１２】ところで、図８及び図９の従来の半導体装
置では、第２層間絶縁膜６０のＣＭＰ処理時に、上述し
たように特に配線が密に配置されている第１配線５８の
第２層間絶縁膜６０の表面にエロージョン６７の発生が
避けられないので、第２層間絶縁膜６０が平坦度に劣る
という欠点が生ずる。このような平坦度に劣る層間絶縁
膜上に上層配線を形成した場合には、この上層配線の変
形、断線等の不具合が発生し易くなるので、半導体装置
の信頼性を低下させる原因となる。
【００１３】上述のような欠点を除去するため、例えば
特開平１０−２７７９９号公報に開示されるように、第
１配線と第２配線との間の位置にダミー配線を形成した
半導体装置が提供されるに至っている。
【００１４】図１１は、上述のようなダミー配線を有す
る従来の半導体装置を示す平面図、図１２は図１１のＤ
−Ｄ矢視断面図である。図１１及び図１２において、第
１層間絶縁膜５７上の第１配線５８と第２配線５９との
間の、配線が疎に配置されている第２配線５９の周囲の
位置には、電気的に周囲から絶縁している複数のダミー
配線６８が形成されている。なお、図１１及び図１２に
おいて、図９及び図１０の構成部分と対応する部分に
は、同一の番号を付してその説明を省略する。上述した
ように、配線が疎に配置されている第２配線５９の周囲
の位置に複数のダミー配線６８を形成することにより、
第２層間絶縁膜６０の配線密度を略均一化できるので、
結果的に第２層間絶縁膜６０の表面の機械的強度も均一
化できるようになる。したがって、ＣＭＰ処理時に特に
第１配線５８の第２層間絶縁膜６０の表面にエロージョ
ンが生ずるのを防止することができるようになる。すな
わち、ダミー配線６８は第２層間絶縁膜６０の平坦化の
ために不可欠になる。
【００１５】ところで、ダミー配線６８を形成した場合
には、エロージョンの発生を防止することができるもの
の、配線容量の増加が避けられなくなる。しかしなが
ら、図１１及び図１２に示すように、ダミー配線６８を
平面的に複数に分割して形成することにより、ダミー配
線６８を一体的に形成した場合よりも配線容量の増加を
低減することができるようになる。すなわち、第２層間
絶縁膜６０を介して形成される第１配線５８と第２配線
５９との間の配線容量の増加を低減することができるよ
うになる。
【００１６】図１３は、ダマシン配線構造を有する半導
体装置の配線容量のシミュレーション結果を示す図で、
○印Ｄは図８及び図９の半導体装置に対応した特性（第
１配線５８と第２配線５９との間の配線容量）を示して
いる。また、●印Ａは図１１及び図１２の半導体装置に
対応した特性を示している。特性Ａと特性Ｄとを比較す
ると明らかなように、図８及び図９の半導体装置はダミ
ー配線を設けない分だけ配線容量が低減している。
【００１７】
【発明が解決しようとする課題】ところで、従来の半導
体装置では、層間絶縁膜平坦化のためにダミー配線を形
成する場合、このダミー配線を単にランダムに複数に分
割して形成しているだけなので、配線容量を効率良く低
減するのが困難である、という問題がある。すなわち、
層間絶縁膜上に平面的に一定の寸法のダミー配線を形成
する場合は、図１１及び図１２に示すように、その寸法
を複数に分割することにより一体的に形成した場合より
も配線容量を低減できるが、単にランダムに複数に分割
して形成してもその分平面的寸法が増加してしまうの
で、結果的にチップ面積を増加させてしまう場合が生じ
る。あるいは、ダミー配線の配置を考慮しないで単にラ
ンダムに複数に分割して形成しただけでは、配線容量を
ほとんど低減できない場合もある。
【００１８】この発明は、上述の事情に鑑みてなされた
もので、層間絶縁膜平坦化に必要なダミー配線を有する
配線構造において、配線容量を効率良く低減することが
できるようにした半導体装置及びその製造方法を提供す
ることを目的としている。
【００１９】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、半導体基板上の第１層間絶
縁膜上に第２層間絶縁膜を介して平面的に第１配線及び
第２配線が形成されると共に、上記第１配線と上記第２
配線との間の位置に複数のダミー配線が形成され、上記
第２層間絶縁膜上に第３層間絶縁膜が形成されている半
導体装置であって、上記ダミー配線の側端は、上記第１
配線及び第２配線の側端から該第１配線又は第２配線を
構成する配線幅の２〜４倍の距離だけ離間して形成され
ていることを特徴としている。
【００２０】請求項２記載の発明は、半導体基板上の第
１層間絶縁膜上に第２層間絶縁膜を介して平面的に第１
配線及び第２配線からなる第一層配線が形成されると共
に、上記第１配線と上記第２配線との間の位置に複数の
ダミー配線が形成され、少なくとも上記第一層配線を覆
うように形成された第３層間絶縁膜上に第二層配線が形
成されている半導体装置であって、上記ダミー配線の側
端は、上記第１配線及び第２配線の側端から該第１配線
又は第２配線を構成する配線幅の２〜４倍の距離だけ離
間して形成されていることを特徴としている。
【００２１】また、請求項３記載の発明は、請求項１又
は２記載の半導体装置に係り、上記第１配線は互いに近
接して形成された帯状の複数の配線からなる一方、上記
第２配線は上記第１配線と平行に形成された帯状の単一
の配線からなることを特徴としている。
【００２２】請求項４記載の発明は、請求項３記載の半
導体装置に係り、上記第１配線を構成する帯状の複数の
配線又は上記第２配線を構成する帯状の単一の配線は、
各々上記配線幅と略同幅に形成されていることを特徴と
している。
【００２３】請求項５記載の発明は、請求項１乃至４の
いずれか１に記載の半導体装置に係り、上記複数のダミ
ー配線は、各々平面形状が方形状に形成されていること
を特徴としている。
【００２４】請求項６記載の発明は、請求項５記載の半
導体装置に係り、上記複数のダミー配線は、各々平面形
状が正方形に形成されていることを特徴としている。
【００２５】請求項７記載の発明は、請求項１乃至６の
いずれか１に記載の半導体装置に係り、上記複数のダミ
ー配線は、各々上記配線幅の整数倍の幅及び配線間スペ
ースを有するように形成されていることを特徴としてい
る。
【００２６】また、請求項８記載の発明は、請求項１乃
至７のいずれか１に記載の半導体装置に係り、上記配線
幅は、微細加工が可能な最小配線幅からなることを特徴
としている。
【００２７】請求項９記載の発明は、半導体基板に所望
の素子領域を形成した後、該半導体基板上に第１層間絶
縁膜を形成する第１層間絶縁膜形成工程と、上記第１層
間絶縁膜上に第２層間絶縁膜を形成した後、該第２層間
絶縁膜の配線形成予定位置に配線用溝を形成する配線用
溝形成工程と、上記配線用溝を含む上記第２層間絶縁膜
の全面に導電膜を形成した後上記第２層間絶縁膜の表面
を平坦化することにより、上記配線用溝内に第１配線及
び第２配線からなる第一層配線を形成すると同時に、上
記第１配線と上記第２配線との間の位置に、上記第１配
線及び第２配線の側端から該第１配線又は第２配線を構
成する配線幅の２〜４倍の距離だけ側端を離間するよう
にダミー配線を形成する配線形成工程と、上記第一層配
線及びダミー配線を含む第２層間絶縁膜の全面に第３層
間絶縁膜を形成する第３層間絶縁膜形成工程とを含むこ
とを特徴としている。
【００２８】請求項１０記載の発明は、請求項９記載の
半導体装置の製造方法に係り、上記第３層間絶縁膜形成
工程の後に、上記第３層間絶縁膜上に第二層配線を形成
する第二層配線形成工程を含むことを特徴としている。
【００２９】請求項１１記載の発明は、請求項９又は１
０記載の半導体装置の製造方法に係り、上記配線形成工
程において、互いに近接するように帯状の複数の配線か
らなる第１配線、該第１配線と平行に帯状の単一の配線
からなる第２配線及び複数のダミー配線を同時に形成す
ることを特徴としている。
【００３０】請求項１２記載の発明は、請求項９、１０
又は１１記載の半導体装置の製造方法に係り、上記配線
形成工程における第２層間絶縁膜の表面の平坦化を、化
学的機械研磨法により行うことを特徴としている。
【００３１】さらにまた、請求項１３記載の発明は、請
求項９乃至１２のいずれか１に記載の半導体装置の製造
方法に係り、上記配線形成工程における上記第１配線又
は第２配線を構成する配線幅を、微細加工が可能な最小
配線幅に形成することを特徴としている。
【００３２】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である半導体装置の構成
を示す平面図、図２は図１のＡ−Ａ矢視断面図、また、
図３は同半導体装置の製造方法を工程順に示す工程図で
ある。この例の半導体装置は、図１及び図２に示すよう
に、例えばＰ型シリコン基板１には選択的に素子領域と
なるＮ型ソース領域２及びドレイン領域３が形成される
と共に、ソース領域２とドレイン領域３との間のチャネ
ル領域４上にはゲート酸化膜５を介して、多結晶シリコ
ン等からなるゲート電極６が形成されている。ゲート電
極６を含む全面はシリコン酸化膜等からなる膜厚が０．
６〜０．８μｍの第１層間絶縁膜７で覆われて、ＭＯＳ
型トランジスタが形成されている。
【００３３】第１層間絶縁膜７上には略０．２８μｍの
配線スペースを介して互いに近接した、幅が略０．２８
μｍの帯状の複数の配線８Ａ、８Ｂ、８Ｃ、…からなる
第１配線８が形成されると共に、この第１配線８と第２
層間絶縁膜１０を介して平面的に第１配線８と平行に、
幅が略０．２８μｍの帯状の単一の配線からなる第２配
線９が形成されている。これら第１配線８及び第２配線
９は、前述のダマシン配線構造に形成されており、各々
シリコン酸化膜等からなる膜厚が０．６〜０．８μｍの
第２層間絶縁膜１０に形成された配線用溝１１に埋め込
まれて第一層配線を構成している。第１配線８及び第２
配線９は、リソグラフィ技術によって微細加工が可能な
最小配線幅に形成されていることが望ましい。第１配線
８の一部は、第１層間絶縁膜７に形成された多結晶シリ
コン等からなるプラグ導体１２を通じて、ソース領域２
又はドレイン領域３と導通している。
【００３４】ここで、第１配線８は、近接した複数の配
線８Ａ、８Ｂ、８Ｃ、…により配置が密に、いわゆる配
線密度が大きくなるように形成されている一方、第２配
線９は単独の配線により配置が疎になるように形成され
ている。第２層間絶縁膜１０の表面はＣＭＰ法により平
坦化されている。
【００３５】第１層間絶縁膜７上の第１配線８と第２配
線９との間の位置には、電気的に周囲から絶縁してい
る、一辺が略０．５６μｍの正方形状の複数のダミー配
線１８が、相互に略０．５６μｍの配線スペースを介し
て形成されている。このダミー配線１８は、第一層配線
を構成している第１配線８及び第２配線９と共に、膜厚
が０．２〜０．４μｍの銅、アルミニウム等の導体で構
成されている。ここで、ダミー配線１８の幅及び配線間
スペースは、第１配線８又は第２配線９の配線幅（略
０．２８μｍ）の整数倍に設けるのが、設計上有利であ
る。また、ダミー配線１８の形状は、上述のような正方
形状を含めた方形状に選ぶのが、設計上有利である。
【００３６】ダミー配線１８の側端は、詳細には第１配
線８及び第２配線９と最接近している図示位置で左右側
の両ダミー配線１８の側端は、第１配線８及び第２配線
９の側端からこれら両配線８、９を構成する配線幅（略
０．２８μｍ）の略２倍の距離Ｌ（略０．５６μｍ）だ
け離間して形成されている。すなわち、この例では、ダ
ミー配線１８の位置は、第１配線８及び第２配線９に対
して上述の距離Ｌだけ離間した位置に選ばれるように制
限されている。このような条件を選ぶことにより、後述
するように配線容量を効率良く低減することができるよ
うになる。
【００３７】第１配線８及び第２配線９からなる第一層
配線を覆うように第２層間絶縁膜１０上にはシリコン酸
化膜等からなる膜厚が０．６〜０．８μｍの第３層間絶
縁膜１３が形成されて、上述のＭＯＳ型トランジスタは
外部雰囲気から保護されている。
【００３８】図１３において、●印Ｂは、この例による
半導体装置に対応した特性を示している。すなわち、従
来の●印Ａの配線容量（略０．１５６fＦ（ヘムトファ
ラッド））に対して、この例の●印Ｂでは略０．１４６
fＦが得られ、配線容量を略６．４％低減できたことを
示している。
【００３９】次に、図３を参照して、同半導体装置の製
造方法について工程順に説明する。まず、図３（ａ）に
示すように、例えばＰ型シリコン基板１を用いて周知の
フォトリソグラフィ法及びイオン注入法等を利用して、
選択的に素子領域となるＮ型ソース領域２及びドレイン
領域３、ゲート酸化膜５及びゲート電極６を形成する。
次に、ＣＶＤ法等により、全面にシリコン酸化膜等から
なる膜厚が０．６〜０．８μｍの第１層間絶縁膜７を成
膜してＭＯＳ型トランジスタを形成する。
【００４０】次に、図３（ｂ）に示すように、フォトリ
ソグラフィ法により第１層間絶縁膜７にコンタクト孔を
形成した後、このコンタクト孔内に多結晶シリコン等を
埋め込んでプラグ導体１２を形成する。
【００４１】次に、図３（ｃ）に示すように、ＣＶＤ法
等により第１層間絶縁膜７上にシリコン酸化膜等からな
る膜厚が０．６〜０．８μｍの第２層間絶縁膜１０を成
膜した後、この第２層間絶縁膜１０をフォトリソグラフ
ィ法によりパターニングして所望の位置に配線用溝１１
を形成する。この配線用溝１１は、後述するように、同
時に形成する第１配線８、第２配線９及びダミー配線１
８が所定の位置関係に形成されるようにパターニングし
て形成する。
【００４２】次に、図３（ｄ）に示すように、ＣＶＤ法
等により配線用溝１１を含む第２層間絶縁膜１０の全面
に、膜厚が０．２〜０．４μｍの銅、アルミニウム等の
導体膜１６を成膜する。
【００４３】次に、図３（ｅ）に示すように、ＣＭＰに
より第２層間絶縁膜１０の表面を平坦化して、第１配線
８、第２配線９及びダミー配線１８を同時に形成する。
すなわち、第１層間絶縁膜７上に略０．２８μｍの配線
スペースを介して互いに近接した、幅が略０．２８μｍ
の帯状の複数の配線８Ａ、８Ｂ、８Ｃ、…からなる第１
配線８と、この第１配線８と第２層間絶縁膜１０を介し
て平面的に第１配線８と平行に、幅が略０．２８μｍの
帯状の単一の配線からなる第２配線９と、第１配線８と
第２配線９との間の位置に、電気的に周囲から絶縁して
いる一辺が略０．５６μｍの正方形状からなり、相互に
略０．５６μｍの配線スペースを介して配置された複数
のダミー配線１８とを、同時に形成する。
【００４４】また、ダミー配線１８の側端となる、第１
配線８及び第２配線９と最接近している図示位置で左右
側の両ダミー配線１８の側端を、第１配線８及び第２配
線９の側端からこれら両配線８、９を構成する配線幅
（略０．２８μｍ）の略２倍の距離Ｌ（略０．５６μ
ｍ）だけ離間して形成する。
【００４５】この結果、第１配線８及び第２配線９は、
前述のダマシン配線構造に形成され、第一層配線を構成
するように形成される。また、第１配線８の一部は、第
１層間絶縁膜７に形成されたプラグ導体１２を通じて、
ソース領域２又はドレイン領域３と導通するように形成
される。
【００４６】次に、第１配線８及び第２配線９からなる
第一層配線を含む第２層間絶縁膜の全面にシリコン酸化
膜等からなる膜厚が０．６〜０．８μｍの第３層間絶縁
膜１３を形成し、上述のＭＯＳ型トランジスタを外部雰
囲気から保護することによりこの例の半導体装置を完成
させる。
【００４７】このように、この例の構成によれば、配置
が密な第１配線８と配置が疎の第２配線９との間の位置
に形成されるダミー配線１８の側端は、第１配線８及び
第２配線８の側端から第１配線８又は第２配線９を構成
する配線幅の略２倍の距離だけ離間して形成されるの
で、配線容量が増加する位置へのダミー配線１８の形成
を避けることができる。したがって、層間絶縁膜平坦化
に必要なダミー配線を有する配線構造において、配線容
量を効率良く低減することができる。
【００４８】◇第２実施例 図４は、この発明の第２実施例である半導体装置の構成
を示す平面図、図５は図４のＢ−Ｂ矢視断面図である。
この例の半導体装置の構成が、上述した第１実施例の構
成と大きく異なるところは、配置が密な第１配線及び配
置が疎の第２配線に対する距離を、第１実施例における
それの略２倍に設定してダミー配線を形成するようにし
た点である。この例の半導体装置は、図４及び図５に示
すように、ダミー配線２３の側端となる第１配線２１及
び第２配線２２と最接近している図示位置で左右側の両
ダミー配線２３の側端は、第１配線２１及び第２配線２
２の側端からこれら両配線２１、２２を構成する配線幅
（略０．２８μｍ）の略４倍の距離Ｌ（略０．１１２μ
ｍ）だけ離間して形成されている。すなわち、この例で
は、ダミー配線２３の位置は、第１配線２１及び第２配
線２２に対して上述の距離Ｌだけ離間した位置に選ばれ
るように制限される。このような条件を選ぶことによ
り、後述するように配線容量を効率良く低減することが
できるようになる。
【００４９】この例の半導体装置を製造するには、図３
（ｃ）の第１実施例の半導体装置の製造工程において、
配線用溝のパターンを変更するだけで容易に製造するこ
とができる。これ以外は、上述した第１実施例と略同様
である。それゆえ、図４及び図５において、図１及び図
２の構成部分と対応する部分には、同一の番号を付して
その説明を省略する。
【００５０】図１３において、●印Ｃは、この例による
半導体装置に対応した特性を示している。すなわち、従
来の●印Ａの配線容量（略０．１５６fＦ（ヘムトファ
ラッド））に対して、この例の●印Ｃでは略０．１４３
fＦが得られ、配線容量を略８．３％低減できたことを
示している。
【００５１】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。
【００５２】◇第３実施例 図６は、この発明の第３実施例である半導体装置の構成
を示す断面図である。この例の半導体装置の構成が、上
述した第１実施例の構成と大きく異なるところは、第３
層間絶縁膜上に第二層配線を形成して多層配線構造に形
成するようにした点である。この例の半導体装置は、図
６に示すように、第１配線８及び第２配線９からなる第
一層配線を覆っている第３層間絶縁膜１３上の所望の位
置には第二層配線１４が形成され、この第二層配線１４
はシリコン酸化膜等からなる膜厚が０．６〜０．８μｍ
の最終絶縁膜１５により保護されている。以上のような
構成により、多層配線構造が形成される。
【００５３】この例によれば、多層配線構造に形成した
ことにより、第１配線８と第２配線９との間に形成され
る配線容量だけでなく、第３層間絶縁膜１３を介して第
１配線８及び第２配線９からなる第一層配線と第二層配
線１４との間に形成される配線容量も低減することがで
きるようになる。この例の半導体装置を製造するには、
図３（ｅ）の第１実施例の半導体装置の製造工程の後
で、第３層間絶縁膜１３、第二層配線１４及び最終絶縁
膜１５を順次に形成することにより、容易に製造するこ
とができる。
【００５４】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。加えて、この例の構成によれば、多層配線構造
における第一層配線と第二層配線との間に形成される配
線容量も低減することができる。
【００５５】◇第４実施例 図７は、この発明の第４実施例である半導体装置の構成
を示す断面図である。この例の半導体装置の構成が、上
述した第２実施例の構成と大きく異なるところは、第３
層間絶縁膜上に第二層配線を形成して多層配線構造に形
成するようにした点である。この例の半導体装置は、図
７に示すように、第１配線２１及び第２配線２２からな
る第一層配線を覆っている第３層間絶縁膜１３上の所望
の位置には第二層配線２４が形成され、この第二層配線
２４はシリコン酸化膜等からなる最終絶縁膜２５により
保護されている。以上のような構成により、多層配線構
造が形成される。
【００５６】この例によれば、第３実施例と同様に、多
層配線構造に形成したことにより、第１配線２１と第２
配線２２との間に形成される配線容量だけでなく、第３
層間絶縁膜１３を介して第１配線２１及び第２配線２２
からなる第一層配線と第二層配線２４との間に形成され
る配線容量も低減することができるようになる。
【００５７】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。加えて、この例の構成によれば、多層配線構造
における第一層配線と第二層配線との間に形成される配
線容量も低減することができる。
【００５８】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、配置が密
な第１配線と配置が疎の第２配線に対するダミー配線の
距離は、第１配線及び第２配線を構成する配線幅の略２
倍又は略４倍に選んだ例で説明したが、２〜４倍の範囲
に選べば略同様な効果が得られる。なお、略４倍以上に
選んだ場合には、平面的な寸法を増加させる割には配線
容量の低減効果が少なくなるので望ましくない。
【００５９】また、層間絶縁膜を平坦化するための手段
は、ＣＭＰ処理に限らずエッチバックにより行ってもよ
い。また、多層配線構造を選ぶ場合は、三層以上にする
こともできる。また、層間絶縁膜はシリコン酸化膜に限
らずに、ＢＳＧ(Boro-Silicate Glass）膜、ＰＳＧ（Ph
ospho-Silicate Glass)膜、ＢＰＳＧ（Boro-Phospho-Si
licate Glass)膜等の他の絶縁膜を用いることができ
る。また、各半導体領域の導電型はＰ型とＮ型とを逆に
することができる。すなわち、Ｎチャネル型に限らずＰ
チャネル型のＭＩＳ型トランジスタに対しても適用でき
る。また、各絶縁膜、導電膜等の膜厚、材料、成膜方法
等は一例を示したものであり、用途、目的等によって変
更することができる。
【００６０】
【発明の効果】以上説明したように、この発明の半導体
装置及びその製造方法によれば、配置が密な第１配線と
配置が疎の第２配線との間の位置に形成されるダミー配
線の側端は、第１配線及び第２配線の側端から第１配線
又は第２配線を構成する配線幅の２〜４倍の距離だけ離
間して形成されるので、配線容量が増加する位置へのダ
ミー配線の形成を避けることができる。したがって、層
間絶縁膜平坦化に必要なダミー配線を有する配線構造に
おいて、配線容量を効率良く低減することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例である半導体装置の構成
を示す平面図である。
【図２】図１のＡ−Ａ矢視断面図である。
【図３】同半導体装置の製造方法を工程順に示す工程図
である。
【図４】この発明の第２実施例である半導体装置の構成
を示す平面図である。
【図５】図４のＢ−Ｂ矢視断面図である。
【図６】この発明の第３実施例である半導体装置の構成
を示す断面図である。
【図７】この発明の第４実施例である半導体装置の構成
を示す断面図である。
【図８】従来の半導体装置の構成を示す平面図である。
【図９】図８のＣ−Ｃ矢視断面図である。
【図１０】同半導体装置の製造方法を工程順に示す工程
図である。
【図１１】従来の半導体装置の構成を示す平面図であ
る。
【図１２】図１１のＤ−Ｄ矢視断面図である。
【図１３】この例の実施例の半導体装置と従来の半導体
装置とにより得られた配線容量を比較して示す図であ
る。
【符号の説明】
１ Ｐ型シリコン基板 ２ Ｎ型ソース領域 ３ Ｎ型ドレイン領域 ４ チャネル領域 ５ ゲート酸化膜 ６ ゲート電極 ７ 第１層間絶縁膜 ８、２１ 第１配線 ８Ａ、８Ｂ、８Ｃ、… 配線 ９、２２ 第２配線 １０ 第２層間絶縁膜 １１ 配線用溝 １２ プラグ導体 １３ 第３層間絶縁膜 １４、２４ 第二層配線 １５、２５ 最終絶縁膜 １６ 導体膜 １８、２３ ダミー配線

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上の第１層間絶縁膜上に第２
    層間絶縁膜を介して平面的に第１配線及び第２配線が形
    成されると共に、前記第１配線と前記第２配線との間の
    位置に複数のダミー配線が形成され、前記第２層間絶縁
    膜上に第３層間絶縁膜が形成されている半導体装置であ
    って、 前記ダミー配線の側端は、前記第１配線及び第２配線の
    側端から該第１配線又は第２配線を構成する配線幅の２
    〜４倍の距離だけ離間して形成されていることを特徴と
    する半導体装置。
  2. 【請求項２】 半導体基板上の第１層間絶縁膜上に第２
    層間絶縁膜を介して平面的に第１配線及び第２配線から
    なる第一層配線が形成されると共に、前記第１配線と前
    記第２配線との間の位置に複数のダミー配線が形成さ
    れ、少なくとも前記第一層配線を覆うように形成された
    第３層間絶縁膜上に第二層配線が形成されている半導体
    装置であって、 前記ダミー配線の側端は、前記第１配線及び第２配線の
    側端から該第１配線又は第２配線を構成する配線幅の２
    〜４倍の距離だけ離間して形成されていることを特徴と
    する半導体装置。
  3. 【請求項３】 前記第１配線は互いに近接して形成され
    た帯状の複数の配線からなる一方、前記第２配線は前記
    第１配線と平行に形成された帯状の単一の配線からなる
    ことを特徴とする請求項１又は２記載の半導体装置。
  4. 【請求項４】 前記第１配線を構成する帯状の複数の配
    線又は前記第２配線を構成する帯状の単一の配線は、各
    々前記配線幅と略同幅に形成されていることを特徴とす
    る請求項３記載の半導体装置。
  5. 【請求項５】 前記複数のダミー配線は、各々平面形状
    が方形状に形成されていることを特徴とする請求項１乃
    至４のいずれか１に記載の半導体装置。
  6. 【請求項６】 前記複数のダミー配線は、各々平面形状
    が正方形に形成されていることを特徴とする請求項５記
    載の半導体装置。
  7. 【請求項７】 前記複数のダミー配線は、各々前記配線
    幅の整数倍の幅及び配線間スペースを有するように形成
    されていることを特徴とする請求項１乃至６のいずれか
    １に記載の半導体装置。
  8. 【請求項８】 前記配線幅は、微細加工が可能な最小配
    線幅からなることを特徴とする請求項１乃至７のいずれ
    か１に記載の半導体装置。
  9. 【請求項９】 半導体基板に所望の素子領域を形成した
    後、該半導体基板上に第１層間絶縁膜を形成する第１層
    間絶縁膜形成工程と、 前記第１層間絶縁膜上に第２層間絶縁膜を形成した後、
    該第２層間絶縁膜の配線形成予定位置に配線用溝を形成
    する配線用溝形成工程と、 前記配線用溝を含む前記第２層間絶縁膜の全面に導電膜
    を形成した後前記第２層間絶縁膜の表面を平坦化するこ
    とにより、前記配線用溝内に第１配線及び第２配線から
    なる第一層配線を形成すると同時に、前記第１配線と前
    記第２配線との間の位置に、前記第１配線及び第２配線
    の側端から該第１配線又は第２配線を構成する配線幅の
    ２〜４倍の距離だけ側端を離間するようにダミー配線を
    形成する配線形成工程と、 前記第一層配線及びダミー配線を含む第２層間絶縁膜の
    全面に第３層間絶縁膜を形成する第３層間絶縁膜形成工
    程とを含むことを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 前記第３層間絶縁膜形成工程の後に、
    前記第３層間絶縁膜上に第二層配線を形成する第二層配
    線形成工程を含むことを特徴とする請求項９記載の半導
    体装置の製造方法。
  11. 【請求項１１】 前記配線形成工程において、互いに近
    接するように帯状の複数の配線からなる第１配線、該第
    １配線と平行に帯状の単一の配線からなる第２配線及び
    複数のダミー配線を同時に形成することを特徴とする請
    求項９又は１０記載の半導体装置の製造方法。
  12. 【請求項１２】 前記配線形成工程における第２層間絶
    縁膜の表面の平坦化を、化学的機械研磨法により行うこ
    とを特徴とする請求項９、１０又は１１記載の半導体装
    置の製造方法。
  13. 【請求項１３】 前記配線形成工程における前記第１配
    線又は第２配線を構成する配線幅を、微細加工が可能な
    最小配線幅に形成することを特徴とする請求項９乃至１
    ２のいずれか１に記載の半導体装置の製造方法。
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