JP2000286648A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速化及び高ゲインを実現した増幅回路を備
えた半導体集積回路装置を提供する。 【解決手段】 第１導電型の第１増幅ＭＯＳＦＥＴのド
レインにゲートとドレインが接続された第２導電型の第
１ＭＯＳＦＥＴを接続し、上記第１ＭＯＳＦＥＴと電流
ミラー形態とされた第２ＭＯＳＦＥＴのドレインを上記
第１増幅ＭＯＳＦＥＴと差動形態にされた第２増幅ＭＯ
ＳＦＥＴのドレインに接続したシングルエンド型差動ア
ンプを２個直列形態に接続し、前段の差動アンプには互
いに逆相の小振幅入力信号を供給し、後段のシングルエ
ンド型差動アンプの上記第１増幅ＭＯＳＦＥＴに対応し
たＭＯＳＦＥＴのゲートには、上記第２増幅ＭＯＳＦＥ
Ｔのドレイン出力信号を入力し、上記第２増幅ＭＯＳＦ
ＥＴに対応したＭＯＳＦＥＴののゲートには、上記第１
増幅ＭＯＳＦＥＴのドレイン出力信号を入力して上記第
２増幅ＭＯＳＦＥＴに対応したＭＯＳＦＥＴのドレイン
から出力信号を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関するものであり、例えば発振回路で形成された
小振幅の高周波信号を受けてデューティがほぼ５０％の
クロック信号を形成する増幅回路を備えたものに利用し
て有効な技術に関するものである。

【０００２】

【従来の技術】デジタル集積回路では、発振回路で形成
された小振幅信号を増幅して、電源電圧に対応した第１
レベルと、回路の接地電位に対応した第２レベルの２値
信号に変換して、デジタル回路の動作に必要なクロック
信号を形成するものがある。上記増幅回路は、発振周波
数が比較的低いものではゲインが比較的大きく設定でき
るシングルエンド型差動アンプ等簡単な回路を用いるこ
とができる。

【０００３】

【発明が解決しようとする課題】デジタル集積回路の高
速化に伴い、例えば５００ＭＨｚを超えるような高速な
クロック信号を形成する場合、一般にアンプを高帯域化
するとゲインが大きくとれないため、上記のようなシン
グルエンド型差動アンプでは必要なゲインが確保できな
い。そこで、本願発明者等は図２に示すように差動アン
プを２個縦列接続して高帯域化と必要なゲインを確保す
ることを考えた。この場合、差動アンプを直列形態に接
続するために、完全差動化の差動アンプが用いられる。
そして、上記のような小振幅信号を増幅する場合、次段
の差動ＭＯＳＦＥＴＭ１６，Ｍ１７を飽和領域で動作さ
せるために、初段アンプの定電流源の負荷ＭＯＳＦＥＴ
Ｍ２，Ｍ４に並列にダイオード接続のＭＯＳＦＥＴＭ
３，Ｍ５を接続して出力の動作点を決めるものである。

【０００４】このようにすると、増幅ＭＯＳＦＥＴＭ１
４，Ｍ１５のドレインにそれぞれ設けられる負荷回路
が、並列接続の定電流ＭＯＳＦＥＴＭ２とダイオード接
続のＭＯＳＦＥＴＭ３及び定電流ＭＯＳＦＥＴＭ４とダ
イオード接続のＭＯＳＦＥＴＭ５となり、電流ミラーＭ
ＯＳＦＥＴを負荷回路として用いるシングルエンド型差
動アンプに比べてゲインが小さく、図２のように２段直
列形態に接続しても十分なゲインが得られない。また、
出力段の差動アンプには、出力をバランスさせるために
ダミーのインバータ回路が必要となり、回路が複雑にな
るとともにその分消費電流も増加し、後述するように出
力パルスの立ち上がり時間ｔｒと立ち下がり時間ｔｄの
バランスが悪くパルスデューティが５０％からずれてし
まうことが本願発明者によって見い出された。

【０００５】この発明の目的は、高速化及び高ゲインを
実現した増幅回路を備えた半導体集積回路装置を提供す
ることにある。簡単な構成で高周波数のクロック信号を
形成する増幅回路を備えた半導体集積回路装置を提供す
ることにある。この発明の前記ならびにそのほかの目的
と新規な特徴は、本明細書の記述および添付図面から明
らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、差動形態にされた第１導電
型の第１と第２増幅ＭＯＳＦＥＴと、上記第１増幅ＭＯ
ＳＦＥＴのドレインにゲートとドレインが接続された第
２導電型の第１ＭＯＳＦＥＴと、上記第１ＭＯＳＦＥＴ
とゲート及びソースが接続されて電流ミラー形態とさ
れ、そのドレインが上記第２増幅ＭＯＳＦＥＴのドレイ
ンに接続された第２導電型の第２ＭＯＳＦＥＴとを含む
第１のシングルエンド型差動アンプと、差動形態にされ
た第１導電型の第３と第４増幅ＭＯＳＦＥＴと、上記第
３増幅ＭＯＳＦＥＴのドレインにゲートとドレインが接
続された第２導電型の第３ＭＯＳＦＥＴと、上記第３Ｍ
ＯＳＦＥＴとゲート及びソースが接続されて電流ミラー
形態とされ、そのドレインが上記第４増幅ＭＯＳＦＥＴ
のドレインに接続された第２導電型の第４ＭＯＳＦＥＴ
とを含む第２のシングルエンド型差動アンプとを備え、
上記第１と第２増幅ＭＯＳＦＥＴのゲートには互いに逆
相の小振幅入力信号を供給し、上記第２のシングルエン
ド型差動アンプの上記第３増幅ＭＯＳＦＥＴのゲートに
は、上記第２増幅ＭＯＳＦＥＴのドレイン出力信号を入
力し、上記第４増幅ＭＯＳＦＥＴのゲートには、上記第
１増幅ＭＯＳＦＥＴのドレイン出力信号を入力し、上記
第４増幅ＭＯＳＦＥＴのドレインから出力信号を得る。

【０００７】

【発明の実施の形態】図１には、この発明に係る半導体
集積回路装置に設けられる増幅回路の一実施例の回路図
が示されている。この実施例では、高ゲインを実現する
ために２個のシングルエンド型差動アンプが用いられ
る。この２個のシングルエンド型差動アンプを含む増幅
回路に供給される入力信号ＩＮＹ，ＩＮＸは、例えば図
示しない発振回路で形成され、電源電圧ＶＤＤに対して
小さな信号振幅（例えば、０．５Ｖ程度）とされた互い
に逆相の信号とされる。発振回路は例えば水晶振動子を
用いた発振回路とされる。上記増幅回路は上記の小振幅
の発振信号を増幅し、電源電圧ＶＤＤ（例えば３Ｖ程
度）の回路の接地電位ＧＮＤ（０Ｖ）に対応したパルス
信号に変換し、クロックパルスとして半導体集積回路装
置に形成された内部回路に供給する。

【０００８】上記２個のシングルエンド型差動アンプの
うち入力（前段）側の差動アンプは、差動形態にされた
Ｐチャンネル型の増幅ＭＯＳＦＥＴＭ１、Ｍ２と、その
共通接続されたソースと電源電圧ＶＤＤとの間に設けら
れた定電流源Ｉ１と、上記増幅ＭＯＳＦＥＴＭ１，Ｍ２
のドレインと回路の接地電位ＧＮＤとの間に設けられ、
電流ミラー形態にされたＰチャンネル型の負荷ＭＯＳＦ
ＥＴＭ３，Ｍ４とから構成される。上記増幅ＭＯＳＦＥ
ＴＭ１のゲートには、上記差動入力のうちの一方の入力
信号ＩＮＸが供給され、上記増幅ＭＯＳＦＥＴＭ２のゲ
ートには、上記一方の入力信号ＩＮＸとは逆位相にされ
た上記差動入力のうちの他方の入力信号ＩＮＹが供給さ
れる。特に制限されないが、上記定電流源Ｉ１には定電
流２Ｉｄｓが流れるようにされる。

【０００９】上記２個のシングルエンド型差動アンプの
うち出力（後段）側の差動アンプは、差動形態にされた
Ｐチャンネル型の増幅ＭＯＳＦＥＴＭ５、Ｍ６と、その
共通接続されたソースと電源電圧ＶＤＤとの間に設けら
れた定電流源Ｉ２と、上記増幅ＭＯＳＦＥＴＭ５，Ｍ６
のドレインと回路の接地電位ＧＮＤとの間に設けられ、
電流ミラー形態にされたＰチャンネル型の負荷ＭＯＳＦ
ＥＴＭ７，Ｍ８とから構成される。この実施例では、パ
ルスデューティの劣化を防ぐために、換言すれば、パル
スの立ち上がりｔｒと立ち下がりｔｄを均等にしてほぼ
５０％のデューティを確保するために、上記増幅ＭＯＳ
ＦＥＴＭ５のゲートには、入力段の増幅ＭＯＳＦＥＴＭ
２のドレイン出力が供給され、上記増幅ＭＯＳＦＥＴＭ
６のゲートには、入力段の増幅ＭＯＳＦＥＴＭ１のドレ
イン出力が供給される。上記定電流源Ｉ２には上記電流
源Ｉ１と同じ定電流２Ｉｄｓが流れるようにされる。

【００１０】この実施例では、上記のようにパルスデュ
ーティが５０％からずれてしまうのを防ぐために、２個
のシングルエンド型差動アンプの接続に工夫がなされて
いる。つまり、入力側の差動アンプを構成する電流ミラ
ー回路の２つの負荷ＭＯＳＦＥＴＭ３とＭ４のうち、ダ
イオード接続された入力側の負荷ＭＯＳＦＥＴＭ３に対
応した増幅ＭＯＳＦＥＴＭ１のドレイン出力を、それと
は逆に出力側の差動アンプを構成する電流ミラー回路の
２つの負荷ＭＯＳＦＥＴＭ７とＭ８のうち、ダイオード
接続されない出力側の負荷ＭＯＳＦＥＴＭ８に対応した
増幅ＭＯＳＦＥＴＭ６のゲートに供給する。また、入力
側の差動アンプを構成する電流ミラー回路の２つの負荷
ＭＯＳＦＥＴＭ３とＭ４のうち、ダイオード接続されな
い出力側の負荷ＭＯＳＦＥＴＭ４に対応した増幅ＭＯＳ
ＦＥＴＭ２のドレイン出力を、それとは逆に出力側の差
動アンプを構成する電流ミラー回路の２つの負荷ＭＯＳ
ＦＥＴＭ７とＭ８のうち、ダイオード接続された入力側
の負荷ＭＯＳＦＥＴＭ７に対応した増幅ＭＯＳＦＥＴＭ
５のゲートに供給する。

【００１１】このように２個のシングルエンド型差動ア
ンプの直列接続する際に、その入力と出力との関係を上
記のようにいわばクロスさせて接続させるようにするも
のである。この理由は、入力側の差動アンプで見ると、
増幅ＭＯＳＦＥＴＭ１のソースに流れる電流は、負荷Ｍ
ＯＳＦＥＴＭ３とＭ４のゲート容量等を駆動する電流が
含まれるために、実質的な電流比は全体を１００とする
とＭ１：Ｍ２＝４９：５１のようにアンバランスとな
る。出力側の差動アンプも入力信号が同じなら同様にＭ
５：Ｍ６＝４９：５１のようなアンバランスを持つ。し
たがって、同図のような接続を行うことで、入力側の差
動アンプで発生した出力信号のアンバランスを出力側の
差動アンプの持つ信号伝達特性のアンバランスによって
補正することができる。

【００１２】上記のような信号伝達特性のアンバランス
を正確に補正するために、上記入力側の差動形態の増幅
ＭＯＳＦＥＴＭ１，Ｍ２とそれに対応した出力側の増幅
ＭＯＳＦＥＴＭ５の素子定数が同じく、言い換えるなら
ば、同じ素子サイズに形成される。また、上記と同様に
電流ミラー形態にされた入力側の負荷ＭＯＳＦＥＴＭ
３，Ｍ４とそれに対応した出力側の負荷ＭＯＳＦＥＴＭ
７，Ｍ８及び定電流源Ｉ１とＩ２も上記同様にそれぞれ
に対応したものどうしは、素子サイズが同じものとされ
る。

【００１３】この実施例では、出力側の差動アンプの出
力信号は、Ｎチャンネル型ＭＯＳＦＥＴＭ９と定電流源
Ｉ４からなる定電流インバータアンプに伝えられる。こ
のようなインバータアンプを偶数個直列接続して、デジ
タル回路等に供給されるクロックパルスが形成される。
同図には、ＭＯＳＦＥＴＭ９と定電流源Ｉ３、ＭＯＳＦ
ＥＴＭ１０と定電流源Ｉ４からなる２つのインバータア
ンプと、４個のインバータアンプＩＮＶ１〜ＩＮＶ４か
らなる全体で６個から構成される。

【００１４】これらのインバータアンプは、その電流駆
動能力が順次に大きくされて最終段では必要な電流駆動
能力を持つようにされる。この場合、電源線ＶＤＤ及び
ＧＮＤに流れる電流が一定になるように定電流負荷が用
いられインバータアンプを偶数個として、２個ずつが対
とされて信号変化に無関係に常に一定の電流が流れるよ
うにされる。このように電源線に流れる電流を一定にす
ることにより、電源供給のためのボンディングワイヤの
持つ寄生インダクタンス成分による不所望なノイズの発
生を抑えることが出来る。

【００１５】この実施例の増幅回路は、上記のように高
帯域化し、しかもゲインを大きく設定しているので、電
源線ＶＤＤ及びＧＮＤに発生するノイズが無視できなく
なるるが、上記のようなインバータアンプを用いること
によって安定した増幅動作を行わせることができる。

【００１６】図３には、この発明を説明するための波形
図が示されている。同図は、前記図１に示した定電流イ
ンバータアンプＭ９のドレイン出力波形と、図２に示さ
れた完全差動化アンプを用いた場合の同様なインバータ
アンプの出力波形が示されている。この出力波形は、コ
ンピュータシュミレーションにより形成されたものであ
る。同図の実線で示したのが、本願発明に係る図１に示
した波形図であり、（ａ）のように立ち上がりｔｒ及び
立ち下がりｔｄとがほぼ同一となり、約５０％のパルス
デューティを実現している。是れに対して、図２に示し
た回路では、点線で示したように全体としてのゲインが
不足し、立ち上がりｔｒに比べて立ち下がりｔｄが遅く
なり、その結果パルスデューティが５０％以下になって
しまっている。このデューティ変動を定量的に算出する
と、図１のものでは±３．５％であるのに対して、図２
のものでは±８％にも達している。

【００１７】図４には、この発明が適用される磁気ディ
スクメモリ装置の一実施例の概略ブロック図が示されて
いる。磁気ディスクメモリ装置は、磁気記録面を持つ複
数のディクスと、それを回転駆動する駆動装置、上記デ
ィスク面への記録及び再生を行うヘッドと、そのヘッド
との間でリード／ライト信号を授受するリード／ライト
（Ｒ／Ｗ）ＬＳＩ（集積回路）及びＲ／ＷＬＳＩとの間
での信号の授受を行う信号処理処理ＬＳＩ及びコントロ
ーラから構成される。

【００１８】この実施例の増幅回路は、信号処理ＬＳＩ
に設けられる。信号処理ＬＳＩのＡＧＣ回路は、各ヘッ
ドに対応したチャンネル毎の信号振幅を検出して一定の
信号振幅になるように自動利得制御を行い、アクティブ
フィルタＡＦを通してサーボ回路に供給される。アクテ
ィブフィルタＡＦは、そのカットオフ周波数がレジスタ
によりＡＤＣ（アナログ・デジタル・コンパレータ）を
制御し、このＤＡＣの出力電流に対応した周波数に設定
される。

【００１９】上記ＡＤＣは、クロックパルスにより動作
するチョッパ型のコンパレータを含んでおり、その高精
度で高速化のためにクロックパルスは前記のような高い
周波数にされる。特に制限されないが、読み出し信号に
含まれるクロック信号成分に同期してＶＣＯに含まれる
発振回路で形成され、小振幅で約５００ＭＨｚのような
高い周波数信号を前記図１に示したような増幅回路で増
幅し、クロックパルスを発生させて上記ＡＤＣやデジタ
ル回路に供給される。

【００２０】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 第１導電型の第１増幅ＭＯＳＦＥＴのドレイン
にゲートとドレインが接続された第２導電型の第１ＭＯ
ＳＦＥＴを接続し、上記第１ＭＯＳＦＥＴと電流ミラー
形態とされた第２ＭＯＳＦＥＴのドレインを上記第１増
幅ＭＯＳＦＥＴと差動形態にされた第２増幅ＭＯＳＦＥ
Ｔのドレインに接続したシングルエンド型差動アンプを
２個直列形態に接続し、前段の差動アンプには互いに逆
相の小振幅入力信号を供給し、後段のシングルエンド型
差動アンプの上記第１増幅ＭＯＳＦＥＴに対応したＭＯ
ＳＦＥＴのゲートには、上記第２増幅ＭＯＳＦＥＴのド
レイン出力信号を入力し、上記第２増幅ＭＯＳＦＥＴに
対応したＭＯＳＦＥＴののゲートには、上記第１増幅Ｍ
ＯＳＦＥＴのドレイン出力信号を入力して上記第２増幅
ＭＯＳＦＥＴに対応したＭＯＳＦＥＴのドレインから出
力信号を得るようにすることにより、高ゲインのシング
ルエンド型差動アンプのアンバランスが補正されて高速
化及び高ゲインを実現することができるという効果が得
られる。

【００２１】（２） 上記第１と第２のシングルエンド
型差動アンプは、対応する素子がそれぞれ同じ素子サイ
ズに形成することにより、シングルエンド型差動アンプ
の出力のアンバランスを高い精度で補正することができ
るという効果が得られる。

【００２２】（３） 上記互いに逆相にされた第１と第
２の入力信号を発振回路で形成され、電源電圧に対して
信号振幅が小さな信号とし出力信号を電源電圧に対応し
た大振幅信号とすることにより、高周波数のクロックパ
ルスを形成することができるという効果が得られる。

【００２３】（４） 上記増幅回路の出力信号を増幅す
る増幅ＭＯＳＦＥＴと定電流負荷からなるインバータ回
路の偶数個を更に備えることにより、必要な駆動能力を
確保しつつ、電源線に流れる電流を一定にできるから電
源線に発生するノイズを低減でき、安定した増幅動作を
行わせることができるという効果が得られる。

【００２４】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、増幅
ＭＯＳＦＥＴをＮチャンネル型ＭＯＳＦＥＴとし、電流
ミラー形態の負荷ＭＯＳＦＥＴをＰチャンネル型ＭＯＳ
ＦＥＴとしてもよい。出力パルスが供給される負荷回路
の入力容量等が小さくて電流駆動能力が小さくてよいな
らば、前記定電流インバータアンプを省略することがで
きる。定電流インバータアンプは、Ｐチャンネル型の増
幅ＭＯＳＦＥＴとＮチャンネル型の定電流源ＭＯＳＦＥ
Ｔとで構成してもよい。この発明は、高域化で高ゲイン
の増幅回路を備えた半導体集積回路装置に広く利用する
ことができる。

【００２５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、第１導電型の第１増幅ＭＯ
ＳＦＥＴのドレインにゲートとドレインが接続された第
２導電型の第１ＭＯＳＦＥＴを接続し、上記第１ＭＯＳ
ＦＥＴと電流ミラー形態とされた第２ＭＯＳＦＥＴのド
レインを上記第１増幅ＭＯＳＦＥＴと差動形態にされた
第２増幅ＭＯＳＦＥＴのドレインに接続したシングルエ
ンド型差動アンプを２個直列形態に接続し、前段の差動
アンプには互いに逆相の小振幅入力信号を供給し、後段
のシングルエンド型差動アンプの上記第１増幅ＭＯＳＦ
ＥＴに対応したＭＯＳＦＥＴのゲートには、上記第２増
幅ＭＯＳＦＥＴのドレイン出力信号を入力し、上記第２
増幅ＭＯＳＦＥＴに対応したＭＯＳＦＥＴののゲートに
は、上記第１増幅ＭＯＳＦＥＴのドレイン出力信号を入
力して上記第２増幅ＭＯＳＦＥＴに対応したＭＯＳＦＥ
Ｔのドレインから出力信号を得るようにすることによ
り、高ゲインのシングルエンド型差動アンプのアンバラ
ンスが補正されて高速化及び高ゲインを実現することが
できる。

【図面の簡単な説明】

【図１】この発明に係る半導体集積回路装置に設けられ
る増幅回路の一実施例を示す回路図である。

【図２】この発明に先立って検討された増幅回路の一例
を示す回路図である。

【図３】この発明を説明するための波形図である。

【図４】この発明が適用される磁気ディスクメモリ装置
の一実施例を示す概略ブロック図である。

【符号の説明】

Ｍ１〜Ｍ１７…ＭＯＳＦＥＴ、Ｉ１〜Ｉ４…定電流源、
ＩＮＶ０〜ＩＮＶ４…定電流インバータアンプ。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J056 AA32 BB02 CC01 CC02 DD13 DD39 EE06 EE12 FF08 GG07 GG14 KK01 5J066 AA03 AA12 AA13 CA85 FA09 FA15 HA01 HA10 KA02 KA06 MA08 ND05 TA01 TA02

Claims (4)

【特許請求の範囲】
1. 【請求項１】 差動形態にされた第１導電型の第１増幅
   ＭＯＳＦＥＴ及び第２増幅ＭＯＳＦＥＴと、上記第１増
   幅ＭＯＳＦＥＴのドレインにゲートとドレインが接続さ
   れた第２導電型の第１ＭＯＳＦＥＴと、上記第１ＭＯＳ
   ＦＥＴとゲート及びソースが接続されて電流ミラー形態
   とされ、そのドレインが上記第２増幅ＭＯＳＦＥＴのド
   レインに接続された第２導電型の第２ＭＯＳＦＥＴとを
   含む第１のシングルエンド型差動アンプと、 差動形態にされた第１導電型の第３増幅ＭＯＳＦＥＴ及
   び第４増幅ＭＯＳＦＥＴと、上記第３増幅ＭＯＳＦＥＴ
   のドレインにゲートとドレインが接続された第２導電型
   の第３ＭＯＳＦＥＴと、上記第３ＭＯＳＦＥＴとゲート
   及びソースが接続されて電流ミラー形態とされ、そのド
   レインが上記第４増幅ＭＯＳＦＥＴのドレインに接続さ
   れた第２導電型の第４ＭＯＳＦＥＴとを含む第２のシン
   グルエンド型差動アンプを備え、 上記第１のシングルエンド型差動アンプの上記第１と第
   ２増幅ＭＯＳＦＥＴのゲートには、互いに逆相にされた
   小振幅の入力信号が供給され、 上記第２のシングルエンド型差動アンプの上記第３増幅
   ＭＯＳＦＥＴのゲートには上記第２増幅ＭＯＳＦＥＴの
   ドレイン出力信号を供給し、上記第４増幅ＭＯＳＦＥＴ
   のゲートには上記第１増幅ＭＯＳＦＥＴのドレイン出力
   信号を供給し、上記第４増幅ＭＯＳＦＥＴのドレインか
   ら出力信号を得るようにした増幅回路を具備することを
   特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１において、 上記第１と第２のシングルエンド型差動アンプは、対応
   する素子がそれぞれ同じ素子サイズに形成されるもので
   あることを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項２において、 上記互いに逆相にされた第１と第２の入力信号は、発振
   回路で形成され、電源電圧に対して信号振幅が小さな信
   号であり、 上記出力信号はほぼ電源電圧に対応した大振幅信号であ
   ることを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項１ないし請求項３のいずれかにお
   いて、 上記増幅回路の出力信号を増幅する増幅ＭＯＳＦＥＴと
   定電流負荷からなるインバータ回路の偶数個を更に備え
   てなることを特徴とする半導体集積回路装置。