JP2000292490A - Ｌｓｉテスタ及びｌｓｉのテスト方法 - Google Patents
Ｌｓｉテスタ及びｌｓｉのテスト方法Info
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Abstract
(57)【要約】
【課題】 高価なファンクションテスト装置をテスタピ
ンの本数分用意する必要があるため、ＬＳＩテスタの製
造コストが上昇するなどの課題があった。 【解決手段】 ＤＣテストを実行する場合、ＤＣテスト
装置２４〜２６をテスタピン２１〜２３に接続し、ファ
ンクションテストを実行する場合、１台のファンクショ
ンテスト装置２９をテスタピン２１〜２３に接続する。
ンの本数分用意する必要があるため、ＬＳＩテスタの製
造コストが上昇するなどの課題があった。 【解決手段】 ＤＣテストを実行する場合、ＤＣテスト
装置２４〜２６をテスタピン２１〜２３に接続し、ファ
ンクションテストを実行する場合、１台のファンクショ
ンテスト装置２９をテスタピン２１〜２３に接続する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
のＤＣテスト及びファンクションテストを実行するＬＳ
Ｉテスタに関するものである。
のＤＣテスト及びファンクションテストを実行するＬＳ
Ｉテスタに関するものである。
【０００２】
【従来の技術】図６は従来のＬＳＩテスタを示す構成図
であり、図において、１〜３は半導体集積回路の入出力
ピンと接続されたテスタピン、４は予め設定された電圧
をテスタピン１〜３に印加して、半導体集積回路の直流
特性を判定するＤＣテスト装置、５〜７はファンクショ
ンテストのテストパターンに対応する電圧をそれぞれテ
スタピン１〜３に印加するとともに、その電圧の印加に
伴う半導体集積回路の論理結果をテスタピン１〜３から
それぞれ入力して、半導体集積回路の機能を判定するフ
ァンクションテスト装置、８はファンクションテストの
テストパターンを発生するとともに、半導体集積回路の
機能を判定するファンクションテスト実行部、９はファ
ンクションテスト実行部８が発生するテストパターンに
対応する電圧をテスタピン１〜３に印加するとともに、
その電圧の印加に伴う半導体集積回路の論理結果をテス
タピン１〜３から入力して、ファンクションテスト実行
部８に与える入出力部である。
であり、図において、１〜３は半導体集積回路の入出力
ピンと接続されたテスタピン、４は予め設定された電圧
をテスタピン１〜３に印加して、半導体集積回路の直流
特性を判定するＤＣテスト装置、５〜７はファンクショ
ンテストのテストパターンに対応する電圧をそれぞれテ
スタピン１〜３に印加するとともに、その電圧の印加に
伴う半導体集積回路の論理結果をテスタピン１〜３から
それぞれ入力して、半導体集積回路の機能を判定するフ
ァンクションテスト装置、８はファンクションテストの
テストパターンを発生するとともに、半導体集積回路の
機能を判定するファンクションテスト実行部、９はファ
ンクションテスト実行部８が発生するテストパターンに
対応する電圧をテスタピン１〜３に印加するとともに、
その電圧の印加に伴う半導体集積回路の論理結果をテス
タピン１〜３から入力して、ファンクションテスト実行
部８に与える入出力部である。
【０００３】１０〜１２はＤＣテストを実行する場合、
ＤＣテスト装置４をテスタピン１〜３に接続するスイッ
チ、１３〜１５はファンクションテストを実行する場
合、ファンクションテスト装置５〜７をテスタピン１〜
３に接続するスイッチ、１６はＤＣテスト装置４，ファ
ンクションテスト装置５〜７及びスイッチ１０〜１５を
制御する制御装置である。
ＤＣテスト装置４をテスタピン１〜３に接続するスイッ
チ、１３〜１５はファンクションテストを実行する場
合、ファンクションテスト装置５〜７をテスタピン１〜
３に接続するスイッチ、１６はＤＣテスト装置４，ファ
ンクションテスト装置５〜７及びスイッチ１０〜１５を
制御する制御装置である。
【０００４】次に動作について説明する。最近の半導体
集積回路は、ファンクションテストの容易化を図るた
め、スキャン回路やバウンダリスキャン回路を搭載する
ものが増えている。即ち、スキャン設計された半導体集
積回路は、多数の入出力ピンを有していても、僅かな入
出力ピン（入出力ピンの本数は、通常、１０ピン以内）
に対してテストパターンに係る電圧を印加すれば、テス
トを実行することができる。
集積回路は、ファンクションテストの容易化を図るた
め、スキャン回路やバウンダリスキャン回路を搭載する
ものが増えている。即ち、スキャン設計された半導体集
積回路は、多数の入出力ピンを有していても、僅かな入
出力ピン（入出力ピンの本数は、通常、１０ピン以内）
に対してテストパターンに係る電圧を印加すれば、テス
トを実行することができる。
【０００５】ＤＣテストを実行する場合、制御装置１６
がスイッチ１０〜１２をＯＮするとともに、スイッチ１
３〜１５をＯＦＦして、ＤＣテスト装置４をテスタピン
１〜３に接続する。これにより、ＤＣテスト装置４は、
制御装置１６の指示の下、予め設定された電圧をテスタ
ピン１〜３に印加して、半導体集積回路の直流特性を判
定する。例えば、３Ｖ以上の電圧（例えば、３．３Ｖ）
をテスタピン１〜３に印加したとき半導体集積回路の入
出力ピン等から電流が出力されるか否かを計測し、電流
が流れなければ、回路が正常である等の判定を行う。
がスイッチ１０〜１２をＯＮするとともに、スイッチ１
３〜１５をＯＦＦして、ＤＣテスト装置４をテスタピン
１〜３に接続する。これにより、ＤＣテスト装置４は、
制御装置１６の指示の下、予め設定された電圧をテスタ
ピン１〜３に印加して、半導体集積回路の直流特性を判
定する。例えば、３Ｖ以上の電圧（例えば、３．３Ｖ）
をテスタピン１〜３に印加したとき半導体集積回路の入
出力ピン等から電流が出力されるか否かを計測し、電流
が流れなければ、回路が正常である等の判定を行う。
【０００６】ファンクションテストを実行する場合、制
御装置１６がスイッチ１０〜１２をＯＦＦするととも
に、スイッチ１３〜１５をＯＮして、ファンクションテ
スト装置５〜７をテスタピン１〜３に接続する。これに
より、ファンクションテスト装置５〜７のファンクショ
ンテスト実行部８は、制御装置１６の指示の下、ファン
クションテストのテストパターンを発生し、ファンクシ
ョンテスト装置５〜７の入出力部９は、そのテストパタ
ーンに対応する電圧をテスタピン１〜３に印加する。
御装置１６がスイッチ１０〜１２をＯＦＦするととも
に、スイッチ１３〜１５をＯＮして、ファンクションテ
スト装置５〜７をテスタピン１〜３に接続する。これに
より、ファンクションテスト装置５〜７のファンクショ
ンテスト実行部８は、制御装置１６の指示の下、ファン
クションテストのテストパターンを発生し、ファンクシ
ョンテスト装置５〜７の入出力部９は、そのテストパタ
ーンに対応する電圧をテスタピン１〜３に印加する。
【０００７】このようにして、テストパターンに対応す
る電圧をテスタピン１〜３、即ち、半導体集積回路の入
出力ピンに印加すると、半導体集積回路が当該テストパ
ターンを入力条件とする論理演算を実行し、その論理結
果を入出力ピンに出力するので、ファンクションテスト
装置５〜７の入出力部９は、その論理結果をテスタピン
１〜３から入力して、ファンクションテスト実行部８に
与える。
る電圧をテスタピン１〜３、即ち、半導体集積回路の入
出力ピンに印加すると、半導体集積回路が当該テストパ
ターンを入力条件とする論理演算を実行し、その論理結
果を入出力ピンに出力するので、ファンクションテスト
装置５〜７の入出力部９は、その論理結果をテスタピン
１〜３から入力して、ファンクションテスト実行部８に
与える。
【０００８】ファンクションテスト装置５〜７のファン
クションテスト実行部８は、半導体集積回路の論理結果
を受けると、テストパターンに対応する期待値と当該論
理結果を比較して、半導体集積回路が正常に機能してい
るか否かを判定する。
クションテスト実行部８は、半導体集積回路の論理結果
を受けると、テストパターンに対応する期待値と当該論
理結果を比較して、半導体集積回路が正常に機能してい
るか否かを判定する。
【０００９】
【発明が解決しようとする課題】従来のＬＳＩテスタは
以上のように構成されているので、半導体集積回路のＤ
Ｃテストとファンクションテストを実行することができ
るが、高価なファンクションテスト装置をテスタピンの
本数分用意する必要があるため、製造コストが上昇する
などの課題があった。なお、ＬＳＩテスタの価格は、概
ねファンクションテスト装置の台数によって決定され
る。
以上のように構成されているので、半導体集積回路のＤ
Ｃテストとファンクションテストを実行することができ
るが、高価なファンクションテスト装置をテスタピンの
本数分用意する必要があるため、製造コストが上昇する
などの課題があった。なお、ＬＳＩテスタの価格は、概
ねファンクションテスト装置の台数によって決定され
る。
【００１０】この発明は上記のような課題を解決するた
めになされたもので、ファンクションテスト装置を共用
化して製造コストを低減することができるＬＳＩテスタ
を得ることを目的とする。
めになされたもので、ファンクションテスト装置を共用
化して製造コストを低減することができるＬＳＩテスタ
を得ることを目的とする。
【００１１】
【課題を解決するための手段】この発明に係るＬＳＩテ
スタは、ＤＣテストを実行する場合、複数のＤＣテスト
装置を複数のテスタピンにそれぞれ接続し、ファンクシ
ョンテストを実行する場合、１台のファンクションテス
ト装置を複数のテスタピンに接続するようにしたもので
ある。
スタは、ＤＣテストを実行する場合、複数のＤＣテスト
装置を複数のテスタピンにそれぞれ接続し、ファンクシ
ョンテストを実行する場合、１台のファンクションテス
ト装置を複数のテスタピンに接続するようにしたもので
ある。
【００１２】この発明に係るＬＳＩテスタは、ＤＣテス
トを実行する場合、複数のＤＣテスト装置を複数のテス
タピンにそれぞれ接続し、ファンクションテストを実行
する場合、複数の入出力手段を複数のテスタピンにそれ
ぞれ接続するようにしたものである。
トを実行する場合、複数のＤＣテスト装置を複数のテス
タピンにそれぞれ接続し、ファンクションテストを実行
する場合、複数の入出力手段を複数のテスタピンにそれ
ぞれ接続するようにしたものである。
【００１３】この発明に係るＬＳＩテスタは、複数の入
出力手段とファンクションテスト実行手段の間に遅延回
路をそれぞれ挿入するようにしたものである。
出力手段とファンクションテスト実行手段の間に遅延回
路をそれぞれ挿入するようにしたものである。
【００１４】この発明に係るＬＳＩテスタは、テストパ
ターンアドレスに対応する電圧値を記憶するメモリを有
し、テストパターンアドレスを受けると当該メモリを参
照して、テスタピンに印加する電圧を決定するようにし
たものである。
ターンアドレスに対応する電圧値を記憶するメモリを有
し、テストパターンアドレスを受けると当該メモリを参
照して、テスタピンに印加する電圧を決定するようにし
たものである。
【００１５】この発明に係るＬＳＩテスタは、ファンク
ションテストを実行する場合でも、ファンクションテス
トと無関係の入出力ピンに接続されるテスタピンに対し
てはＤＣテスト装置を接続するようにしたものである。
ションテストを実行する場合でも、ファンクションテス
トと無関係の入出力ピンに接続されるテスタピンに対し
てはＤＣテスト装置を接続するようにしたものである。
【００１６】この発明に係るＬＳＩのテスト方法は、Ｄ
Ｃテストを実行する場合、半導体集積回路の直流特性を
判定する複数の第１の判定手段を複数のテスタピンにそ
れぞれ接続し、ファンクションテストを実行する場合、
半導体集積回路の機能を判定する第２の判定手段を複数
のテスタピンに接続するようにしたものである。
Ｃテストを実行する場合、半導体集積回路の直流特性を
判定する複数の第１の判定手段を複数のテスタピンにそ
れぞれ接続し、ファンクションテストを実行する場合、
半導体集積回路の機能を判定する第２の判定手段を複数
のテスタピンに接続するようにしたものである。
【００１７】この発明に係るＬＳＩのテスト方法は、Ｄ
Ｃテストを実行する場合、半導体集積回路の直流特性を
判定する複数の判定手段を複数のテスタピンにそれぞれ
接続し、ファンクションテストを実行する場合、そのテ
ストパターンに対応する電圧をテスタピンに印加し、そ
の電圧の印加に伴う半導体集積回路の論理結果をテスタ
ピンから入力して、半導体集積回路の機能を判定するフ
ァンクションテスト実行手段に与える複数の入出力手段
を複数のテスタピンにそれぞれ接続するようにしたもの
である。
Ｃテストを実行する場合、半導体集積回路の直流特性を
判定する複数の判定手段を複数のテスタピンにそれぞれ
接続し、ファンクションテストを実行する場合、そのテ
ストパターンに対応する電圧をテスタピンに印加し、そ
の電圧の印加に伴う半導体集積回路の論理結果をテスタ
ピンから入力して、半導体集積回路の機能を判定するフ
ァンクションテスト実行手段に与える複数の入出力手段
を複数のテスタピンにそれぞれ接続するようにしたもの
である。
【００１８】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＬ
ＳＩテスタを示す構成図であり、図において、２１〜２
３は半導体集積回路の入出力ピンと接続されたテスタピ
ン、２４〜２６はプログラム等で設定された電圧又は電
流をテスタピン２１〜２３に印加して、半導体集積回路
の直流特性を判定するＤＣテスト装置（第１の判定手
段）、２７はテストパターンアドレスに対応する電圧値
を記憶するテストパターンメモリ（メモリ）、２８はＤ
Ｃテストを実行する際、所定の電圧又は電流をテスタピ
ン２１〜２３に印加する一方、ファンクションテストの
実行時にＤＣテスト装置２４〜２６がテスタピン２１〜
２３に接続された場合、テストパターンメモリ２７を参
照して、テスタピン２１〜２３に電圧を印加するＤＣテ
スト実行部である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＬ
ＳＩテスタを示す構成図であり、図において、２１〜２
３は半導体集積回路の入出力ピンと接続されたテスタピ
ン、２４〜２６はプログラム等で設定された電圧又は電
流をテスタピン２１〜２３に印加して、半導体集積回路
の直流特性を判定するＤＣテスト装置（第１の判定手
段）、２７はテストパターンアドレスに対応する電圧値
を記憶するテストパターンメモリ（メモリ）、２８はＤ
Ｃテストを実行する際、所定の電圧又は電流をテスタピ
ン２１〜２３に印加する一方、ファンクションテストの
実行時にＤＣテスト装置２４〜２６がテスタピン２１〜
２３に接続された場合、テストパターンメモリ２７を参
照して、テスタピン２１〜２３に電圧を印加するＤＣテ
スト実行部である。
【００１９】２９はファンクションテストのテストパタ
ーンに対応する電圧をテスタピン２１〜２３に印加する
とともに、その電圧の印加に伴う半導体集積回路の論理
結果をテスタピン２１〜２３から入力して、半導体集積
回路の機能を判定するファンクションテスト装置（第２
の判定手段）、３０はファンクションテストのテストパ
ターンを発生するとともに、半導体集積回路の機能を判
定するファンクションテスト実行部、３１はファンクシ
ョンテスト実行部３０が発生するテストパターンに対応
する電圧をテスタピン２１〜２３に印加するとともに、
その電圧の印加に伴う半導体集積回路の論理結果をテス
タピン２１〜２３から入力してファンクションテスト実
行部３０に与える入出力部、３２〜３４はファンクショ
ンテストを実行する場合、ファンクションテスト装置２
９をテスタピン２１〜２３に接続するスイッチ（接続手
段）、３５〜３７はＤＣテストを実行する場合、ＤＣテ
スト装置２４〜２６をテスタピン２１〜２３に接続する
スイッチ（接続手段）、３８はＤＣテスト装置２４〜２
６，ファンクションテスト装置２９及びスイッチ３２〜
３７を制御する制御装置である。
ーンに対応する電圧をテスタピン２１〜２３に印加する
とともに、その電圧の印加に伴う半導体集積回路の論理
結果をテスタピン２１〜２３から入力して、半導体集積
回路の機能を判定するファンクションテスト装置（第２
の判定手段）、３０はファンクションテストのテストパ
ターンを発生するとともに、半導体集積回路の機能を判
定するファンクションテスト実行部、３１はファンクシ
ョンテスト実行部３０が発生するテストパターンに対応
する電圧をテスタピン２１〜２３に印加するとともに、
その電圧の印加に伴う半導体集積回路の論理結果をテス
タピン２１〜２３から入力してファンクションテスト実
行部３０に与える入出力部、３２〜３４はファンクショ
ンテストを実行する場合、ファンクションテスト装置２
９をテスタピン２１〜２３に接続するスイッチ（接続手
段）、３５〜３７はＤＣテストを実行する場合、ＤＣテ
スト装置２４〜２６をテスタピン２１〜２３に接続する
スイッチ（接続手段）、３８はＤＣテスト装置２４〜２
６，ファンクションテスト装置２９及びスイッチ３２〜
３７を制御する制御装置である。
【００２０】図２はファンクションテスト装置２９の入
出力部３１を示す構成図であり、図において、４１はス
イッチ、４２は抵抗、４３はテストパターンに対応する
電圧をテスタピンに印加するドライバ、４４はスイッ
チ、４５は半導体集積回路の入出力ピンから論理結果が
出力されるとき当該入出力ピンに所定の電流負荷を与え
るダイナミックロード、４６は半導体集積回路の入出力
ピンから出力される電圧のオーバーシュート及びアンダ
ーシュートを抑制するダイオードクランプ、４７は半導
体集積回路の入出力ピンから出力される電圧レベルを判
定するコンパレータ、４８は半導体集積回路の入出力ピ
ンから論理結果が出力されるとき当該入出力ピンを所定
の電圧に終端する終端抵抗、４９はスイッチである。図
３はこの発明の実施の形態１によるＬＳＩのテスト方法
を示すフローチャートである。
出力部３１を示す構成図であり、図において、４１はス
イッチ、４２は抵抗、４３はテストパターンに対応する
電圧をテスタピンに印加するドライバ、４４はスイッ
チ、４５は半導体集積回路の入出力ピンから論理結果が
出力されるとき当該入出力ピンに所定の電流負荷を与え
るダイナミックロード、４６は半導体集積回路の入出力
ピンから出力される電圧のオーバーシュート及びアンダ
ーシュートを抑制するダイオードクランプ、４７は半導
体集積回路の入出力ピンから出力される電圧レベルを判
定するコンパレータ、４８は半導体集積回路の入出力ピ
ンから論理結果が出力されるとき当該入出力ピンを所定
の電圧に終端する終端抵抗、４９はスイッチである。図
３はこの発明の実施の形態１によるＬＳＩのテスト方法
を示すフローチャートである。
【００２１】次に動作について説明する。ＤＣテストを
実行する場合、制御装置３８がスイッチ３２〜３４をＯ
ＦＦするとともに、スイッチ３５〜３７をＯＮして、Ｄ
Ｃテスト装置２４〜２６をテスタピン２１〜２３に接続
する（ステップＳＴ１，ＳＴ２）。これにより、ＤＣテ
スト装置２４〜２６は、制御装置３８の指示の下、プロ
グラム等で設定された電圧をテスタピン２１〜２３に印
加して、半導体集積回路の直流特性を判定する。なお、
図４の例では、ＬＳＩテスタのテスタピンのうち、１ピ
ンから２０ピンが半導体集積回路の入出力ピンと接続さ
れる。
実行する場合、制御装置３８がスイッチ３２〜３４をＯ
ＦＦするとともに、スイッチ３５〜３７をＯＮして、Ｄ
Ｃテスト装置２４〜２６をテスタピン２１〜２３に接続
する（ステップＳＴ１，ＳＴ２）。これにより、ＤＣテ
スト装置２４〜２６は、制御装置３８の指示の下、プロ
グラム等で設定された電圧をテスタピン２１〜２３に印
加して、半導体集積回路の直流特性を判定する。なお、
図４の例では、ＬＳＩテスタのテスタピンのうち、１ピ
ンから２０ピンが半導体集積回路の入出力ピンと接続さ
れる。
【００２２】そして、ＤＣテスト実行部２８は、所定の
電圧（例えば、３．３Ｖ）をテスタピン２１〜２３に印
加したとき半導体集積回路の入出力ピン等から電流が出
力されるか否かを計測し、電流が流れなければ、回路が
正常である等の判定を行う（ステップＳＴ３）。この例
では、所定の電圧をテスタピン２１〜２３に印加するも
のについて示しているが、プログラム等で設定された電
流をテスタピン２１〜２３に入力して、半導体集積回路
の入出力ピン等に印加される電圧を計測することによ
り、半導体集積回路の直流特性を判定するようにしても
よい。なお、ＤＣテスト実行部２８は、ＩＦＶＭ（電流
印加電圧測定）を行うための定電流源及び電圧計と、Ｖ
ＦＩＭ（電圧印加電流測定）を行うための定電圧源及び
電流計とから構成されている。
電圧（例えば、３．３Ｖ）をテスタピン２１〜２３に印
加したとき半導体集積回路の入出力ピン等から電流が出
力されるか否かを計測し、電流が流れなければ、回路が
正常である等の判定を行う（ステップＳＴ３）。この例
では、所定の電圧をテスタピン２１〜２３に印加するも
のについて示しているが、プログラム等で設定された電
流をテスタピン２１〜２３に入力して、半導体集積回路
の入出力ピン等に印加される電圧を計測することによ
り、半導体集積回路の直流特性を判定するようにしても
よい。なお、ＤＣテスト実行部２８は、ＩＦＶＭ（電流
印加電圧測定）を行うための定電流源及び電圧計と、Ｖ
ＦＩＭ（電圧印加電流測定）を行うための定電圧源及び
電流計とから構成されている。
【００２３】ファンクションテストを実行する場合、制
御装置３８がスイッチ３２〜３４のいずれかをＯＮする
とともに、スイッチ３５〜３７をＯＦＦして、ファンク
ションテスト装置２９をテスタピン２１〜２３のいずれ
かに接続する（ステップＳＴ４，ＳＴ５）。これによ
り、ファンクションテスト装置２９のファンクションテ
スト実行部３０は、制御装置３８の指示の下、ファンク
ションテストのテストパターンを発生する。
御装置３８がスイッチ３２〜３４のいずれかをＯＮする
とともに、スイッチ３５〜３７をＯＦＦして、ファンク
ションテスト装置２９をテスタピン２１〜２３のいずれ
かに接続する（ステップＳＴ４，ＳＴ５）。これによ
り、ファンクションテスト装置２９のファンクションテ
スト実行部３０は、制御装置３８の指示の下、ファンク
ションテストのテストパターンを発生する。
【００２４】ここで、ファンクションテスト実行部３０
は、ファンクションテストの実行に必要なタイミング信
号（テスト周期、テスタピンに印加する電圧波形である
入力波形の立ち上がり時間・立ち下がり時間、入出力切
替時間、判定時間等）を生成するタイミングジェネレー
タと、テストパターンを格納するパターンメモリと、そ
のテストパターンとタイミング信号から入力波形を生成
するとともに、半導体集積回路の論理結果と比較する期
待値を生成するフォーマッタとから構成されている。
は、ファンクションテストの実行に必要なタイミング信
号（テスト周期、テスタピンに印加する電圧波形である
入力波形の立ち上がり時間・立ち下がり時間、入出力切
替時間、判定時間等）を生成するタイミングジェネレー
タと、テストパターンを格納するパターンメモリと、そ
のテストパターンとタイミング信号から入力波形を生成
するとともに、半導体集積回路の論理結果と比較する期
待値を生成するフォーマッタとから構成されている。
【００２５】そして、ファンクションテスト装置２９の
入出力部３１は、そのテストパターンに対応する電圧を
テスタピン２１〜２３のいずれかに印加する（ステップ
ＳＴ６）。ただし、ファンクションテストと無関係の入
出力ピンに接続されるテスタピンに対してはテストパタ
ーンに対応する電圧を印加する必要がないので、そのテ
スタピンに対してはファンクションテスト装置が非接続
となるが、ファンクションテストを実行する際、ファン
クションテストと無関係の入出力ピンのうち、ハイレベ
ル又はローレベルの電圧に固定する必要がある入出力ピ
ンが存在する場合、または、ファンクションテストの実
行中に電圧レベルを切り替える必要がある入出力ピンが
存在する場合、その入出力ピンに接続されるテスタピン
に対してＤＣテスト装置を接続し、その入出力ピンを所
定の電圧レベルに設定する。
入出力部３１は、そのテストパターンに対応する電圧を
テスタピン２１〜２３のいずれかに印加する（ステップ
ＳＴ６）。ただし、ファンクションテストと無関係の入
出力ピンに接続されるテスタピンに対してはテストパタ
ーンに対応する電圧を印加する必要がないので、そのテ
スタピンに対してはファンクションテスト装置が非接続
となるが、ファンクションテストを実行する際、ファン
クションテストと無関係の入出力ピンのうち、ハイレベ
ル又はローレベルの電圧に固定する必要がある入出力ピ
ンが存在する場合、または、ファンクションテストの実
行中に電圧レベルを切り替える必要がある入出力ピンが
存在する場合、その入出力ピンに接続されるテスタピン
に対してＤＣテスト装置を接続し、その入出力ピンを所
定の電圧レベルに設定する。
【００２６】具体的には、制御装置３８からテストパタ
ーンアドレスを受けると、ＤＣテスト装置２４〜２６の
ＤＣテスト実行部２８がテストパターンメモリ２７を参
照して、テスタピン２１〜２３に印加する電圧値を決定
し、テストパターンに対応する電圧をテスタピン２１〜
２３に印加する。例えば、制御装置３８から受けたテス
トパターンアドレスが“３５６０”である場合、３．３
Ｖの電圧を印加する。
ーンアドレスを受けると、ＤＣテスト装置２４〜２６の
ＤＣテスト実行部２８がテストパターンメモリ２７を参
照して、テスタピン２１〜２３に印加する電圧値を決定
し、テストパターンに対応する電圧をテスタピン２１〜
２３に印加する。例えば、制御装置３８から受けたテス
トパターンアドレスが“３５６０”である場合、３．３
Ｖの電圧を印加する。
【００２７】なお、図４の例では、ＬＳＩテスタのテス
タピンのうち、１ピン，５ピン，９ピン及び１３ピンが
ファンクションテストと関係のある入出力ピンと接続さ
れているテスタピンであるため、これらのテスタピン以
外のテスタピンに対してはファンクションテスト装置が
非接続となり、必要に応じてＤＣテスト装置が接続され
る。
タピンのうち、１ピン，５ピン，９ピン及び１３ピンが
ファンクションテストと関係のある入出力ピンと接続さ
れているテスタピンであるため、これらのテスタピン以
外のテスタピンに対してはファンクションテスト装置が
非接続となり、必要に応じてＤＣテスト装置が接続され
る。
【００２８】このようにして、テストパターンに対応す
る電圧をテスタピン２１〜２３のいずれか、即ち、半導
体集積回路の入出力ピンに印加すると、半導体集積回路
が当該テストパターンを入力条件とする論理演算を実行
し、その論理結果を入出力ピンに出力するので、ファン
クションテスト装置２９の入出力部３１は、その論理結
果をテスタピン２１〜２３のいずれかから入力して、フ
ァンクションテスト実行部３０に与える（ステップＳＴ
７）。
る電圧をテスタピン２１〜２３のいずれか、即ち、半導
体集積回路の入出力ピンに印加すると、半導体集積回路
が当該テストパターンを入力条件とする論理演算を実行
し、その論理結果を入出力ピンに出力するので、ファン
クションテスト装置２９の入出力部３１は、その論理結
果をテスタピン２１〜２３のいずれかから入力して、フ
ァンクションテスト実行部３０に与える（ステップＳＴ
７）。
【００２９】ファンクションテスト装置２９のファンク
ションテスト実行部３０は、半導体集積回路の論理結果
を受けると、テストパターンに対応する期待値と当該論
理結果を比較して、半導体集積回路が正常に機能してい
るか否かを判定する（ステップＳＴ８）。
ションテスト実行部３０は、半導体集積回路の論理結果
を受けると、テストパターンに対応する期待値と当該論
理結果を比較して、半導体集積回路が正常に機能してい
るか否かを判定する（ステップＳＴ８）。
【００３０】以上で明らかなように、この実施の形態１
によれば、ＤＣテストを実行する場合、ＤＣテスト装置
２４〜２６をテスタピン２１〜２３に接続し、ファンク
ションテストを実行する場合、１台のファンクションテ
スト装置２９をテスタピン２１〜２３のいずれかに接続
するように構成したので、高価なファンクションテスト
装置を１台用意するだけでファンクションテストを実行
することができるようになり、その結果、ＬＳＩテスタ
の製造コストを低減することができるとともに、半導体
集積回路のテストコストを低減することができる効果を
奏する。
によれば、ＤＣテストを実行する場合、ＤＣテスト装置
２４〜２６をテスタピン２１〜２３に接続し、ファンク
ションテストを実行する場合、１台のファンクションテ
スト装置２９をテスタピン２１〜２３のいずれかに接続
するように構成したので、高価なファンクションテスト
装置を１台用意するだけでファンクションテストを実行
することができるようになり、その結果、ＬＳＩテスタ
の製造コストを低減することができるとともに、半導体
集積回路のテストコストを低減することができる効果を
奏する。
【００３１】なお、テスト対象の半導体集積回路が異な
ると、入出力ピンの本数等も異なるが、スイッチ３２〜
３７を制御することにより、テスタピン２１〜２３に対
するファンクションテスト装置２９の接続状態を任意に
変えることができるので、汎用性の高いＬＳＩテスタを
製造することができる。
ると、入出力ピンの本数等も異なるが、スイッチ３２〜
３７を制御することにより、テスタピン２１〜２３に対
するファンクションテスト装置２９の接続状態を任意に
変えることができるので、汎用性の高いＬＳＩテスタを
製造することができる。
【００３２】実施の形態２．図５はこの発明の実施の形
態２によるＬＳＩテスタを示す構成図であり、図におい
て、図１と同一符号は同一または相当部分を示すので説
明を省略する。５１はファンクションテストのテストパ
ターンを発生するとともに、半導体集積回路の機能を判
定するファンクションテスト実行部（ファンクションテ
スト実行手段）、５２〜５４はファンクションテスト実
行部５１が発生するテストパターンに対応する電圧をテ
スタピン２１〜２３に印加するとともに、その電圧の印
加に伴う半導体集積回路の論理結果をテスタピン２１〜
２３から入力してファンクションテスト実行部５１に与
える入出力部（入出力手段）、５５〜５７は各入出力部
５２〜５４とファンクションテスト実行部５１間の伝送
路長の相違に基づく信号伝達時間のずれを解消する遅延
回路である。
態２によるＬＳＩテスタを示す構成図であり、図におい
て、図１と同一符号は同一または相当部分を示すので説
明を省略する。５１はファンクションテストのテストパ
ターンを発生するとともに、半導体集積回路の機能を判
定するファンクションテスト実行部（ファンクションテ
スト実行手段）、５２〜５４はファンクションテスト実
行部５１が発生するテストパターンに対応する電圧をテ
スタピン２１〜２３に印加するとともに、その電圧の印
加に伴う半導体集積回路の論理結果をテスタピン２１〜
２３から入力してファンクションテスト実行部５１に与
える入出力部（入出力手段）、５５〜５７は各入出力部
５２〜５４とファンクションテスト実行部５１間の伝送
路長の相違に基づく信号伝達時間のずれを解消する遅延
回路である。
【００３３】次に動作について説明する。上記実施の形
態１では、ファンクションテスト実行部３０と入出力部
３１から構成されるファンクションテスト装置２９を１
台設置するものについて示したが、ファンクションテス
ト装置２９とテスタピン２１間の伝送路長と、ファンク
ションテスト装置２９とテスタピン２２間の伝送路長
と、ファンクションテスト装置２９とテスタピン２３間
の伝送路長とが相互に異なる場合、ファンクションテス
ト装置２９の出力信号（テストパターンに対応する電
圧）がテスタピン２１〜２３に到達するまでに要する時
間が相互に異なることになる。
態１では、ファンクションテスト実行部３０と入出力部
３１から構成されるファンクションテスト装置２９を１
台設置するものについて示したが、ファンクションテス
ト装置２９とテスタピン２１間の伝送路長と、ファンク
ションテスト装置２９とテスタピン２２間の伝送路長
と、ファンクションテスト装置２９とテスタピン２３間
の伝送路長とが相互に異なる場合、ファンクションテス
ト装置２９の出力信号（テストパターンに対応する電
圧）がテスタピン２１〜２３に到達するまでに要する時
間が相互に異なることになる。
【００３４】このため、ファンクションテストを実行す
る際、ファンクションテストに使用するテスタピンを変
えると、半導体集積回路の入出力ピンに印加させる電圧
のタイミングにずれが生じるため、正確なファンクショ
ンテストの実行が困難になる。
る際、ファンクションテストに使用するテスタピンを変
えると、半導体集積回路の入出力ピンに印加させる電圧
のタイミングにずれが生じるため、正確なファンクショ
ンテストの実行が困難になる。
【００３５】そこで、この実施の形態２では、伝送路長
の相違に基づく信号伝達時間のずれを解消するため、フ
ァンクションテスト装置の入出力部５２〜５４をテスタ
ピン毎に設置するとともに、その入出力部５２〜５４の
前段に遅延回路５５〜５７を挿入するようにしている。
の相違に基づく信号伝達時間のずれを解消するため、フ
ァンクションテスト装置の入出力部５２〜５４をテスタ
ピン毎に設置するとともに、その入出力部５２〜５４の
前段に遅延回路５５〜５７を挿入するようにしている。
【００３６】具体的には、例えば、ファンクションテス
ト実行部５１から入出力部５２に到達する信号伝達時間
が１．０ｎｓ、ファンクションテスト実行部５１から入
出力部５３に到達する信号伝達時間が１．５ｎｓ、ファ
ンクションテスト実行部５１から入出力部５４に到達す
る信号伝達時間が２．０ｎｓの場合、遅延回路５５の遅
延時間を１．０ｎｓ、遅延回路５６の遅延時間を０．５
ｎｓ、遅延回路５７の遅延時間を０．０ｎｓに設定する
と、伝送路長の相違に基づく信号伝達時間のずれが解消
される。これにより、ファンクションテストを実行する
際、どのテスタピンを使用しても、同一のタイミングで
ファンクションテストを実行することができる効果を奏
する。
ト実行部５１から入出力部５２に到達する信号伝達時間
が１．０ｎｓ、ファンクションテスト実行部５１から入
出力部５３に到達する信号伝達時間が１．５ｎｓ、ファ
ンクションテスト実行部５１から入出力部５４に到達す
る信号伝達時間が２．０ｎｓの場合、遅延回路５５の遅
延時間を１．０ｎｓ、遅延回路５６の遅延時間を０．５
ｎｓ、遅延回路５７の遅延時間を０．０ｎｓに設定する
と、伝送路長の相違に基づく信号伝達時間のずれが解消
される。これにより、ファンクションテストを実行する
際、どのテスタピンを使用しても、同一のタイミングで
ファンクションテストを実行することができる効果を奏
する。
【００３７】なお、この実施の形態２によれば、上記実
施の形態１の入出力部３１と比べて、入出力部５２〜５
４をテスタピン２１〜２３の近傍に設置することができ
るため、入出力部５２〜５４の出力信号（テストパター
ンに対応する電圧）が半導体集積回路の入出力ピンに入
力されるまでの時間を短縮することができる。これによ
り、入出力部５２〜５４がテストパターンに対応する電
圧を出力してから半導体集積回路の論理結果を入力する
までの時間が短縮されるため、ファンクションテストの
高速化を図ることができる効果を奏する（テストパター
ンに対応する電圧を出力してから半導体集積回路の論理
結果を入力する前に、次のテストパターンに対応する電
圧を出力すると、出力信号と入力信号が衝突するので、
その間は、次のテストパターンに対応する電圧を出力す
ることができない）。
施の形態１の入出力部３１と比べて、入出力部５２〜５
４をテスタピン２１〜２３の近傍に設置することができ
るため、入出力部５２〜５４の出力信号（テストパター
ンに対応する電圧）が半導体集積回路の入出力ピンに入
力されるまでの時間を短縮することができる。これによ
り、入出力部５２〜５４がテストパターンに対応する電
圧を出力してから半導体集積回路の論理結果を入力する
までの時間が短縮されるため、ファンクションテストの
高速化を図ることができる効果を奏する（テストパター
ンに対応する電圧を出力してから半導体集積回路の論理
結果を入力する前に、次のテストパターンに対応する電
圧を出力すると、出力信号と入力信号が衝突するので、
その間は、次のテストパターンに対応する電圧を出力す
ることができない）。
【００３８】
【発明の効果】以上のように、この発明によれば、ＤＣ
テストを実行する場合、複数のＤＣテスト装置を複数の
テスタピンにそれぞれ接続し、ファンクションテストを
実行する場合、１台のファンクションテスト装置を複数
のテスタピンに接続するように構成したので、高価なフ
ァンクションテスト装置を１台用意するだけでファンク
ションテストを実行することができるようになり、その
結果、ＬＳＩテスタの製造コストを低減することができ
るとともに、半導体集積回路のテストコストを低減する
ことができる効果がある。
テストを実行する場合、複数のＤＣテスト装置を複数の
テスタピンにそれぞれ接続し、ファンクションテストを
実行する場合、１台のファンクションテスト装置を複数
のテスタピンに接続するように構成したので、高価なフ
ァンクションテスト装置を１台用意するだけでファンク
ションテストを実行することができるようになり、その
結果、ＬＳＩテスタの製造コストを低減することができ
るとともに、半導体集積回路のテストコストを低減する
ことができる効果がある。
【００３９】この発明によれば、ＤＣテストを実行する
場合、複数のＤＣテスト装置を複数のテスタピンにそれ
ぞれ接続し、ファンクションテストを実行する場合、複
数の入出力手段を複数のテスタピンにそれぞれ接続する
ように構成したので、高価なファンクションテスト実行
手段を１台用意するだけでファンクションテストを実行
することができるようになり、その結果、ＬＳＩテスタ
の製造コストを低減することができるとともに、半導体
集積回路のテストコストを低減することができる効果が
ある。
場合、複数のＤＣテスト装置を複数のテスタピンにそれ
ぞれ接続し、ファンクションテストを実行する場合、複
数の入出力手段を複数のテスタピンにそれぞれ接続する
ように構成したので、高価なファンクションテスト実行
手段を１台用意するだけでファンクションテストを実行
することができるようになり、その結果、ＬＳＩテスタ
の製造コストを低減することができるとともに、半導体
集積回路のテストコストを低減することができる効果が
ある。
【００４０】この発明によれば、複数の入出力手段とフ
ァンクションテスト実行手段の間に遅延回路をそれぞれ
挿入するように構成したので、ファンクションテストを
実行する際、どのテスタピンを使用しても、同一のタイ
ミングでファンクションテストを実行することができる
効果がある。
ァンクションテスト実行手段の間に遅延回路をそれぞれ
挿入するように構成したので、ファンクションテストを
実行する際、どのテスタピンを使用しても、同一のタイ
ミングでファンクションテストを実行することができる
効果がある。
【００４１】この発明によれば、テストパターンアドレ
スに対応する電圧値を記憶するメモリを有し、テストパ
ターンアドレスを受けると当該メモリを参照して、テス
タピンに印加する電圧を決定するように構成したので、
ファンクションテストの実行中に任意のテストパターン
アドレスを与えることにより、半導体集積回路の入出力
ピンの電圧を変更することができる効果がある。
スに対応する電圧値を記憶するメモリを有し、テストパ
ターンアドレスを受けると当該メモリを参照して、テス
タピンに印加する電圧を決定するように構成したので、
ファンクションテストの実行中に任意のテストパターン
アドレスを与えることにより、半導体集積回路の入出力
ピンの電圧を変更することができる効果がある。
【００４２】この発明によれば、ファンクションテスト
を実行する場合でも、ファンクションテストと無関係の
入出力ピンに接続されるテスタピンに対してはＤＣテス
ト装置を接続するように構成したので、高価なファンク
ションテスト装置を１台用意するだけでファンクション
テストを実行することができる効果がある。
を実行する場合でも、ファンクションテストと無関係の
入出力ピンに接続されるテスタピンに対してはＤＣテス
ト装置を接続するように構成したので、高価なファンク
ションテスト装置を１台用意するだけでファンクション
テストを実行することができる効果がある。
【００４３】この発明によれば、ＤＣテストを実行する
場合、半導体集積回路の直流特性を判定する複数の第１
の判定手段を複数のテスタピンにそれぞれ接続し、ファ
ンクションテストを実行する場合、半導体集積回路の機
能を判定する第２の判定手段を複数のテスタピンに接続
するように構成したので、高価なファンクションテスト
装置を１台用意するだけでファンクションテストを実行
することができるようになり、その結果、ＬＳＩテスタ
の製造コストを低減することができるとともに、半導体
集積回路のテストコストを低減することができる効果が
ある。
場合、半導体集積回路の直流特性を判定する複数の第１
の判定手段を複数のテスタピンにそれぞれ接続し、ファ
ンクションテストを実行する場合、半導体集積回路の機
能を判定する第２の判定手段を複数のテスタピンに接続
するように構成したので、高価なファンクションテスト
装置を１台用意するだけでファンクションテストを実行
することができるようになり、その結果、ＬＳＩテスタ
の製造コストを低減することができるとともに、半導体
集積回路のテストコストを低減することができる効果が
ある。
【００４４】この発明によれば、ＤＣテストを実行する
場合、半導体集積回路の直流特性を判定する複数の判定
手段を複数のテスタピンにそれぞれ接続し、ファンクシ
ョンテストを実行する場合、そのテストパターンに対応
する電圧をテスタピンに印加し、その電圧の印加に伴う
半導体集積回路の論理結果をテスタピンから入力して、
半導体集積回路の機能を判定するファンクションテスト
実行手段に与える複数の入出力手段を複数のテスタピン
にそれぞれ接続するように構成したので、高価なファン
クションテスト実行手段を１台用意するだけでファンク
ションテストを実行することができるようになり、その
結果、ＬＳＩテスタの製造コストを低減することができ
るとともに、半導体集積回路のテストコストを低減する
ことができる効果がある。
場合、半導体集積回路の直流特性を判定する複数の判定
手段を複数のテスタピンにそれぞれ接続し、ファンクシ
ョンテストを実行する場合、そのテストパターンに対応
する電圧をテスタピンに印加し、その電圧の印加に伴う
半導体集積回路の論理結果をテスタピンから入力して、
半導体集積回路の機能を判定するファンクションテスト
実行手段に与える複数の入出力手段を複数のテスタピン
にそれぞれ接続するように構成したので、高価なファン
クションテスト実行手段を１台用意するだけでファンク
ションテストを実行することができるようになり、その
結果、ＬＳＩテスタの製造コストを低減することができ
るとともに、半導体集積回路のテストコストを低減する
ことができる効果がある。
【図１】 この発明の実施の形態１によるＬＳＩテスタ
を示す構成図である。
を示す構成図である。
【図２】 ファンクションテスト装置の入出力部を示す
構成図である。
構成図である。
【図３】 この発明の実施の形態１によるＬＳＩのテス
ト方法を示すフローチャートである。
ト方法を示すフローチャートである。
【図４】 半導体集積回路のテストを説明する説明図で
ある。
ある。
【図５】 この発明の実施の形態２によるＬＳＩテスタ
を示す構成図である。
を示す構成図である。
【図６】 従来のＬＳＩテスタを示す構成図である。
２１〜２３ テスタピン、２４〜２６ ＤＣテスト装置
（第１の判定手段）、２７ テストパターンメモリ（メ
モリ）、２９ ファンクションテスト装置（第２の判定
手段）、３２〜３７ スイッチ（接続手段）、５１ フ
ァンクションテスト実行部（ファンクションテスト実行
手段）、５２〜５４ 入出力部（入出力手段）、５５〜
５７ 遅延回路。
（第１の判定手段）、２７ テストパターンメモリ（メ
モリ）、２９ ファンクションテスト装置（第２の判定
手段）、３２〜３７ スイッチ（接続手段）、５１ フ
ァンクションテスト実行部（ファンクションテスト実行
手段）、５２〜５４ 入出力部（入出力手段）、５５〜
５７ 遅延回路。
Claims (7)
- 【請求項１】 半導体集積回路の入出力ピンとそれぞれ
接続された複数のテスタピンと、所定の電圧又は電流を
上記テスタピンに印加して、上記半導体集積回路の直流
特性を判定する複数のＤＣテスト装置と、ファンクショ
ンテストのテストパターンに対応する電圧を上記テスタ
ピンに印加するとともに、その電圧の印加に伴う上記半
導体集積回路の論理結果を上記テスタピンから入力し
て、上記半導体集積回路の機能を判定するファンクショ
ンテスト装置と、ＤＣテストを実行する場合、上記複数
のＤＣテスト装置を上記複数のテスタピンにそれぞれ接
続し、ファンクションテストを実行する場合、上記ファ
ンクションテスト装置を上記複数のテスタピンに接続す
る接続手段とを備えたＬＳＩテスタ。 - 【請求項２】 半導体集積回路の入出力ピンとそれぞれ
接続された複数のテスタピンと、所定の電圧又は電流を
上記テスタピンに印加して、上記半導体集積回路の直流
特性を判定する複数のＤＣテスト装置と、ファンクショ
ンテストのテストパターンを発生するとともに、上記半
導体集積回路の機能を判定するファンクションテスト実
行手段と、上記ファンクションテスト実行手段が発生す
るテストパターンに対応する電圧を上記テスタピンに印
加するとともに、その電圧の印加に伴う上記半導体集積
回路の論理結果を上記テスタピンから入力して上記ファ
ンクションテスト実行手段に与える複数の入出力手段
と、ＤＣテストを実行する場合、上記複数のＤＣテスト
装置を上記複数のテスタピンにそれぞれ接続し、ファン
クションテストを実行する場合、上記複数の入出力手段
を上記複数のテスタピンにそれぞれ接続する接続手段と
を備えたＬＳＩテスタ。 - 【請求項３】 複数の入出力手段とファンクションテス
ト実行手段の間に遅延回路をそれぞれ挿入することを特
徴とする請求項２記載のＬＳＩテスタ。 - 【請求項４】 ＤＣテスト装置は、テストパターンアド
レスに対応する電圧値を記憶するメモリを有し、テスト
パターンアドレスを受けると当該メモリを参照して、テ
スタピンに印加する電圧を決定することを特徴とする請
求項１から請求項３のうちのいずれか１項記載のＬＳＩ
テスタ。 - 【請求項５】 接続手段は、ファンクションテストを実
行する場合でも、ファンクションテストと無関係の入出
力ピンに接続されるテスタピンに対してはＤＣテスト装
置を接続することを特徴とする請求項４記載のＬＳＩテ
スタ。 - 【請求項６】 半導体集積回路の入出力ピンとそれぞれ
接続された複数のテスタピンに所定の電圧又は電流を印
加して、上記半導体集積回路の直流特性を判定する一
方、ファンクションテストのテストパターンに対応する
電圧を上記テスタピンに印加するとともに、その電圧の
印加に伴う上記半導体集積回路の論理結果を上記テスタ
ピンから入力して、上記半導体集積回路の機能を判定す
るＬＳＩのテスト方法において、ＤＣテストを実行する
場合、上記半導体集積回路の直流特性を判定する複数の
第１の判定手段を上記複数のテスタピンにそれぞれ接続
し、ファンクションテストを実行する場合、上記半導体
集積回路の機能を判定する第２の判定手段を上記複数の
テスタピンに接続することを特徴とするＬＳＩのテスト
方法。 - 【請求項７】 半導体集積回路の入出力ピンとそれぞれ
接続された複数のテスタピンに所定の電圧又は電流を印
加して、上記半導体集積回路の直流特性を判定する一
方、ファンクションテストのテストパターンを発生し
て、上記半導体集積回路の機能を判定するＬＳＩのテス
ト方法において、ＤＣテストを実行する場合、上記半導
体集積回路の直流特性を判定する複数の判定手段を上記
複数のテスタピンにそれぞれ接続し、ファンクションテ
ストを実行する場合、そのテストパターンに対応する電
圧を上記テスタピンに印加し、その電圧の印加に伴う上
記半導体集積回路の論理結果を上記テスタピンから入力
して、上記半導体集積回路の機能を判定するファンクシ
ョンテスト実行手段に与える複数の入出力手段を上記複
数のテスタピンにそれぞれ接続することを特徴とするＬ
ＳＩのテスト方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11104216A JP2000292490A (ja) | 1999-04-12 | 1999-04-12 | Ｌｓｉテスタ及びｌｓｉのテスト方法 |
| US09/368,579 US6393593B1 (en) | 1999-04-12 | 1999-08-05 | Tester and method for testing LSI designed for scan method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11104216A JP2000292490A (ja) | 1999-04-12 | 1999-04-12 | Ｌｓｉテスタ及びｌｓｉのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000292490A true JP2000292490A (ja) | 2000-10-20 |
Family
ID=14374776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11104216A Pending JP2000292490A (ja) | 1999-04-12 | 1999-04-12 | Ｌｓｉテスタ及びｌｓｉのテスト方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6393593B1 (ja) |
| JP (1) | JP2000292490A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008107366A (ja) * | 2008-01-09 | 2008-05-08 | Renesas Technology Corp | インターフェイス回路 |
Families Citing this family (4)
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|---|---|---|---|---|
| US6484272B1 (en) * | 1999-09-30 | 2002-11-19 | Bull Hn Information Systems, Inc. | Gate close balking for fair gating in a nonuniform memory architecture data processing system |
| US6777970B2 (en) * | 2001-04-19 | 2004-08-17 | Intel Corporation | AC testing of leakage current in integrated circuits using RC time constant |
| TWI225933B (en) * | 2003-09-01 | 2005-01-01 | Faraday Tech Corp | Universal test platform and test method for latch-up |
| CN120977362A (zh) * | 2024-05-17 | 2025-11-18 | 长江存储科技有限责任公司 | 存储系统、电子产品及存储系统的操作方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2611359B2 (ja) | 1988-07-28 | 1997-05-21 | 横河電機株式会社 | 半導体テストシステム |
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