JP2000293302A

JP2000293302A - キーパッド制御システム

Info

Publication number: JP2000293302A
Application number: JP2000028987A
Authority: JP
Inventors: Luc Attimont; リユツク・アテイモン; Jannick Bodin; ジヤニツク・ボダン
Original assignee: Alcatel SA; Nokia Inc
Current assignee: Alcatel Lucent SAS; Nokia Inc
Priority date: 1999-02-11
Filing date: 2000-02-07
Publication date: 2000-10-20
Also published as: EP1028532A1; FR2789772A1; CA2297257A1; FR2789772B1; AU1496400A

Abstract

(57)【要約】【課題】複雑な電子システムに必要な制御手段を削減
し、システムの種々の装置の間のワイヤの数と長さを削
減する制御システムを提供すること。【解決手段】システムは、複数の「行」導体を使用
し、各キーが「行」導体と「列」導体の交点にあるキー
パッドを制御する。システムは、「行」導体ごとに少な
くとも１つの情報時間遅延回路を含み、各時間遅延回路
は、入力において少なくとも１つの「列」導体に接続さ
れ、出力において「行」導体に接続されている。時間遅
延回路に関連付けられた「行」導体と「列」導体の交点
にあるキーが押された時に、「行」導体のうちの１つに
前に加えられた情報が、関連付けられた「行」導体上で
得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理または
通信端末用のキーパッドなどの、キーパッド用の制御シ
ステムに関する。

【０００２】

【従来の技術】キーパッドは、通常、行と列からなるマ
トリックスで設計されている。キーパッドの各キーは、
前記キーを押すと、一般にはダイオードを介して「行」
導体（ｒｏｗｃｏｎｄｕｃｔｏｒ）と「列」導体（ｃ
ｏｌｕｍｎｃｏｎｄｕｃｔｏｒ）を電気的に接続する
ように、物理的に「行」導体と「列」導体の交点に位置
している。

【０００３】この種類のキーパッドのための制御システ
ムは、キーパッドを走査する、すなわちユーザがどのキ
ーを押したかを決定するために、すべての「行」導体と
すべての「列」導体を監視しなければならない。

【０００４】一般的な規則として、生成装置は、キーが
押されたことが検出されるまで、待機状態モードにとど
まり、検出後、キーパッドを走査する完全なサイクルを
開始する。待機状態モードでは、「行」導体と「列」導
体に異なるＤＣレベルが加えられる。したがって、ユー
ザがキーを押すと、列の電圧レベルが、対応する行に加
えられ、これが制御システムによって検出される。

【０００５】マトリックスがｎ個の「行」導体とｍ個の
「列」導体を有する場合、制御システムのインタフェー
スはｎ・ｍ個の入力／出力ポートを有しなければならな
い。

【０００６】したがって、キーの数が非常に多い場合、
多数の入力／出力ポートを含めたインタフェースを有す
る制御システムが要求され、費用がかかる。また、用途
によって、インタフェースは、キーパッドから物理的に
非常に離れたところに位置する場合もある。したがっ
て、多くのワイヤで、かなりの距離をつなげなければな
らず、費用がかかる。

【０００７】

【発明が解決しようとする課題】したがって、本発明
は、キーパッドを制御するために必要なワイヤの数を削
減することを模索する。

【０００８】したがって、本発明の１つの目的は、限定
された数の入力／出力ポートを使用したキーパッド制御
システムである。

【０００９】本発明の別の目的は、キーパッド走査サイ
クル外で、低速入力／出力制御要素を駆動するまたは読
み取るために、制御システムの使用を可能にする特に短
い走査サイクルを有するキーパッド制御システムであ
る。

【００１０】キーパッドを使用した用途では、種々の機
能を有する別の電子装置もある。このような装置は、本
発明のキーパッド制御論理に比べて低速である入力／出
力制御要素を含む。例としては、たとえばエアコンなど
の装置を動作させるリレーの切替え、発光ダイオードの
作動、種々のセンサを使用した温度や他のパラメータの
測定などがある。このリストは、網羅的なものではな
い。

【００１１】したがって、キーパッドと低速入力／出力
制御要素のために使用される本発明の制御システムは、
複雑な電子システムに必要な制御手段を削減し、もっと
も重要なことに、システムの種々のユニットの間のワイ
ヤの数と長さを削減する。

【００１２】

【課題を解決するための手段】したがって、本発明は、
複数の「行」導体を使用するキーパッドを管理するシス
テムであって、各キーは、「行」導体と「列」導体の交
点にあり、システムは、「行」導体ごとに少なくとも１
つの情報時間遅延回路を含み、各情報時間遅延回路は、
情報時間遅延回路に関連付けられた１つの「行」導体と
「列」導体の交点にあるキーが押された時に、「行」導
体のうちの１つに前に加えられた情報を「行」導体上で
得るために、入力において少なくとも１つの「列」導体
に接続され、出力において「行」導体に接続されている
システムを提供する。

【００１３】また本発明は、キーパッドと同じインタフ
ェースにおいて、キーパッド制御信号より低い周波数の
入力／出力制御信号を提供するように構成されたキーパ
ッド制御システムを提供する。

【００１４】本発明の他の特徴と利点は、非限定的な例
によって与えられている以下の説明と、付随する図面を
参照して説明される。

【００１５】

【発明の実施の形態】図１は、本発明によるキーパッド
制御システムの第１の実施形態を示す図である。

【００１６】これは、マトリックス２の「行」導体と
「列」導体の交点にある各キーを有するキーパッド１を
含む。

【００１７】この例では、マトリックスは、３つの
「行」導体ω１、ω２、ω３と、３つの「列」導体ｃ
１、ｃ２、ｃ３を含む。当業者であれば、最大でｎ^２の
キー（各交点に１つ）を有するｎ個の「行」導体とｎ個
の「列」導体を有するマトリックスに、本発明の原理を
一般化する方法を知っているであろう。今後、ｎ＝３で
あり、各交点ごとにキーがある、すなわち全部で９つの
キーがあると仮定する。この例では、Ｔ１１からＴ３３
までのキーは、下に押す力が加えられた時、すなわち、
ユーザがキーを押した時に「行」導体を「列」導体に接
続するプッシュボタンとして図式化されている。今後
「押されたキー」という簡略化した表現は、ユーザがキ
ーを押していることを意味する。

【００１８】本発明による制御システムの第１の実施形
態は、情報遅延手段３を含む。遅延手段は、「列」導体
と「行」導体の間に各々接続されたｎ個の時間遅延回路
を含む。したがって、この例では、第１の時間遅延回路
３１は、第１の「列」導体ｃ１に接続された入力ＩＮ
と、第１の「行」導体ω１に接続された出力ＯＵＴを有
する。第２の時間遅延回路３２は、第２の「列」導体ｃ
２に接続された入力ＩＮと、第２の「行」導体ω２に接
続された出力ＯＵＴを有する。第３の時間遅延回路３３
は、第３の「列」導体ｃ３に接続された入力ＩＮと、第
３の「行」導体ω３に接続された出力ＯＵＴを有する。
この例の中では、各時間遅延回路は、「列」導体の１つ
の端に接続されている。しかし、接続は、たとえばその
中間点など、各「列」導体の任意の点に作成することが
できる。

【００１９】本発明の原理は、時間ｔ０において各
「行」導体に情報を加え、その情報が時間ｔ０＋Ｄｔに
おいて時間遅延回路を介して「行」導体のうちの１つの
「行」導体上で再生されたかどうかを判定することであ
る。キーパッドのユーザが、情報が加えられた「行」導
体上のキーを押すと、その情報は、対応する「列」導体
に接続された時間遅延回路にルーティングされ、「列」
導体は、それを関連する「行」導体上で出力する。

【００２０】したがって、本発明による制御システム
は、「行」導体だけを走査することによってキーパッド
を制御する。

【００２１】好ましくは、時間遅延回路は、キーパッド
の一部である。しかし、これらは、キーパッドの外部で
もよい。この場合、接続の長さを削減するために、可能
であれば、時間遅延回路は、キーパッドのすぐそばに位
置づけられる。

【００２２】図２ａに示された実際的な実施形態では、
時間遅延回路３１から３３は、たとえば遅延線などの時
間遅延回路である。遅延線が曲線３１０で象徴化されて
いる図２ａは、「列」導体ｃ１と「行」導体ω１の間に
接続された時間遅延回路３１を示す。

【００２３】高周波正弦波形などの波形が「行」導体ω
１に加えられ、その導体に関連付けられたキーＴ１１が
押されると、波形は、時間遅延回路３１を介して特定の
遅延Ｄｔの後に「行」導体ω１上に出力される。キーＴ
１２が押されると、導体ω１に加えられた波形は、時間
遅延回路３２を介して「行」導体ω２上に出力される
（図１を参照のこと）。

【００２４】図２ｂに示された他の実際的な実施形態で
は、時間遅延回路３１から３３は、メモリ時間遅延回路
である。

【００２５】これらのメモリ時間遅延回路は、たとえば
コンデンサ型であり、つまり２つの考えられる論理レベ
ル「０」と「１」を格納するコンデンサの充電および放
電に依存している。図２ｂは、この型のメモリ時間遅延
回路の概念図を含む。この例では、伝導の順方向に、入
力ＩＮと出力ＯＵＴの間で直列に接続された２つのダイ
オードＤ１とＤ２を含む。コンデンサＣ１は、２つのダ
イオードの中間点Ａに接続された１つの電極（プレー
ト）と、接地に接続された別の電極とを有する。

【００２６】この種類のメモリ時間遅延回路の入力に高
い論理レベル（「１」）が加えられると、ダイオードＤ
１は、コンデンサＣ１が充電することを可能にする。ノ
ードＡ（Ｄ１〜Ｄ２の中間点）は「１」になる。次に、
低い論理レベル（「０」）が出力ＯＵＴに加えられる
と、コンデンサは、ダイオードＤ２を介して放電され
る。「０」レベルが出力ＯＵＴに十分に長い時間加えら
れると、ノードＡは「０」になる。メモリ時間遅延回路
を初期化するこの「０」レベルは、入力ＩＮに加えられ
出力ＯＵＴから出力される情報と相補的である。したが
って、メモリ時間遅延回路を有する上記の種類の実施形
態を使用して、所定の「行」導体ωｉ上のキーが押され
たかどうか（押されたキーがある場合）を判定するため
に、本発明による制御システムによって使用される動作
原理は、次のようになる。

【００２７】第１のステップでは、すべてのメモリ時間
遅延回路３１から３３はリセットされる。これを行うた
めに、すべての「行」導体ω１からω３は、この例では
「０」である初期化レベルに強く駆動される。したがっ
て、すべての時間遅延回路３１から３３の出力ＯＵＴに
おいて「０」がある。

【００２８】第２のステップで、情報「１」が、選択さ
れた「行」導体ωｉに加えられ、他の「行」導体は、
（これらを弱く「０」レベルに駆動することによって）
初期化レベルにとどまっている。情報を選択された導体
ωｉに加えるために、この例では「１」である、情報に
対応するレベルに、その導体は非常に強く駆動される。

【００２９】「列」導体は、通常は、これらが接続され
ているダイオードＤ１と時間遅延回路のコンデンサＣ１
を介して接地されている。

【００３０】「行」導体ωｉに対応するキーが押されて
いない「列」導体については、対応する時間遅延回路
は、この例では「０」である、リセットによって、強い
られた状態のままとどまっている。

【００３１】導体ωｉのキーが押された場合、「行」導
体ωｉと対応する「列」導体は、電気的に内部接続され
る。したがって「行」導体ωｉ上の強い「１」は、時間
遅延回路の入力ＩＮに加えられる。したがって、その回
路のコンデンサＣ１は、充電する。

【００３２】この情報を加えるステップは、コンデンサ
が時間遅延回路がこのステップの終わりに要求された情
報（例では「１」）を含むために十分に充電することが
可能になるために、決定された最小の時間を使用する。

【００３３】読取りステップと呼ばれる第３のステップ
では、情報が任意の「行」導体上で読み取られることが
可能かどうかが判定される。

【００３４】このために、例外なくすべての「行」導体
が、初期化値「０」に弱く駆動される。「１」を受信し
た時間遅延回路は、その「１」をその出力ＯＵＴに転送
し、これを対応する「行」導体に強く課す。「０」にと
どまっていた要素は、そのレベルを対応する「行」導体
に出力する。

【００３５】したがって「行」導体のレベルの読取り
は、情報が加えられた「行」導体ωｉ上で、どのキーが
押されたかを判定する。キーパッドの状態は、上記の３
つの各ステップを「行」導体の各々へ次々に加えること
を含む、キーパッドの完全な走査によって決定される。

【００３６】したがって、本発明のこの実施形態では、
制御システムは、リセットステップ、情報を加えるステ
ップ及び読取りステップの間に、これらの導体を弱くま
たは強く駆動する「行」導体ドライバ４を含む。ドライ
バは、典型的には、モジュールまたはそれによって制御
されるマイクロコントローラの入力／出力インタフェー
ス５を介して、中央制御モジュール（図示せず。クロッ
クを有するハードワイヤードロジック、マイクロコンピ
ュータ、またはマイクロプロセッサ）によって制御され
る。このインタフェースを図１に示す。

【００３７】ドライバ４は、リセットステップで、各関
連する「行」導体を初期化レベル「０」に、または
「行」導体に情報を加えるステップで、情報レベル
「１」に、強制する「強い（ｓｔｒｏｎｇ）ドライバＴ
Ｆｉ」を含む。実際には、キーパッドの各「行」導体に
ついて、この種類の強いドライバがある。「０」への駆
動は、制御システムの電気接地のレベルへの駆動を意味
し、「１」への駆動は、制御システムの正論理供給Ｖ
_ＤＤのレベルへの駆動を意味する。

【００３８】ドライバ４は、情報を加えるステップと読
取りステップで、「行」導体を初期化レベルへ駆動する
「弱い（ｗｅａｋ）ドライバＴｆｉ」をさらに含む。実
際には、１つまたは複数の「行」導体について、１つの
弱いドライバがある場合がある。

【００３９】図３は、プロセスの詳細なフローチャート
である。

【００４０】所定の「行」導体、たとえば導体ω１に関
連付けられたキーの押された状態または押されていない
状態を判定するために、本発明による制御システムは、
以下の走査サイクルのステップを連続して適用する。 − すべての強いドライバＴＦ１、ＴＦ２、ＴＦ３を作
動させて、すべての「行」導体ω１、ω２、ω３を初期
化値「０」に強制して、すべての時間遅延回路３１から
３３をその出力ＯＵＴを介してリセットするリセットス
テップ。 − 「行」導体ω１の強いドライバＴＦ１を作動させ
て、それを情報レベル「１」に強制し、弱いドライバＴ
ｆ２とＴｆ３が、他の「行」導体ω２とω３を初期化値
「０」に駆動する情報を加えるステップ。 − 制御システムが、すべての弱いドライバＴｆ１、Ｔ
ｆ２、Ｔｆ３を作動させて、すべての「行」導体を初期
化レベル「０」に駆動する読取りステップ。読取りステ
ップは、実際に、時間遅延回路の特性の関数である特定
の短時間の間隔内で完了しなければならない。

【００４１】図１では、Ｔ１２とＴ１３の上の矢印によ
って象徴化されているように、ユーザがキーＴ１２とＴ
１３を押すと、対応する時間遅延回路３２と３３は、変
化した状態を有し、「１」になる。したがって、この場
合、制御システムは、「行」導体ω１上で「０」（３１
は「０」を含む）、２つの「行」導体ω２とω３の上で
は「１」を読み取る（３２と３３は「１」を含む）。制
御システムは、これから、キーＴ１２とＴ１３が押さ
れ、この情報を格納したことを導き出す。

【００４２】次に、制御システムは、次の「行」導体に
移動し、キーパッドのすべての「行」導体を走査するま
で、これを繰り返す。

【００４３】たとえば、遅延線が使用されている場合の
ように、使用されている時間遅延回路の型によっては、
リセットステップが必要でない場合があることに注意さ
れたい。

【００４４】対の記憶メモリ時間遅延回路、つまり初期
化レベルと情報レベルが、先に説明したメモリ時間遅延
回路の初期化レベルと情報レベルと相補的である回路を
使用することもできる。たとえばこの種類の時間遅延回
路は、図２ｂに示されたメモリ時間遅延回路の入力ＩＮ
と出力ＯＵＴを逆にすることによって得られる。前に説
明した制御システムと比較して、すべてのレベルを補足
するのに十分である。特に、対応する制御システムは、
強い「０」ドライバ、強い「１」ドライバ、及び弱い
「１」ドライバを含む。

【００４５】したがって、本発明による制御システムの
第１の実施形態は、ｎ個の「行」導体によってキーパッ
ドを制御するｎ個のメモリ時間遅延回路を含み、キーパ
ッドは、ｎ個の「列」導体と最大でｎ^２個のキーを有す
る。

【００４６】図４は、本発明による制御システムの第２
の実施形態を示す。

【００４７】これは、同じｎ個の「行」導体と２・ｎ個
の時間遅延回路（第１の実施形態のｎ個の時間遅延回路
の代わりに）を使用して、第１の実施形態の２倍のキ
ー、つまり最大で２・ｎ^２個までのキーを制御すること
ができる。したがってキーパッドは、２・ｎ個の列を有
する。

【００４８】本発明のこの実施形態では、各々が異なる
「列」導体に接続されている、各「行」導体についての
２つの異なる情報時間遅延回路がある。したがって、遅
延手段３は、第１の情報を遅延させる時間遅延回路の第
１のグループ３ａと、他の情報を遅延させる時間遅延回
路の第２のグループ３ｂを含む。図４で表現を簡略にす
るために、第１のグループは一番上に示され、第２のグ
ループは一番下に示される。この地理的な構成は、図を
簡単にするためにだけ使用されている。実際には、これ
らの時間遅延回路の物理的な配置は、異なる場合もある
（たとえば、これらすべてを中央に置くこともでき
る）。この例では、第１のグループは、第１の情報を遅
延させるために、３つの時間遅延回路３４ａ、３５ａ、
３６ａを含む。第１の時間遅延回路３４ａは、入力ＩＮ
において「列」導体ｃ１に接続され、出力ＯＵＴにおい
て「行」導体ω１に接続されている。時間遅延回路３５
ａは、入力ＩＮにおいて「列」導体ｃ３に接続され、出
力ＯＵＴにおいて「行」導体ω２に接続されている。時
間遅延回路３６ａは、入力ＩＮにおいて「列」導体ｃ５
に接続され、出力ＯＵＴにおいて「行」導体ω３に接続
されている。

【００４９】この例では、第２のグループ３ｂは、別の
情報を遅延させるために、３つの時間遅延回路３４ｂ、
３５ｂ、３６ｂを含む。時間遅延回路３４ｂは、入力Ｉ
Ｎにおいて「列」導体ｃ２に接続され、出力ＯＵＴにお
いて「行」導体ω１に接続されている。時間遅延回路３
５ｂは、入力ＩＮにおいて「列」導体ｃ４に接続され、
出力ＯＵＴにおいて「行」導体ω２に接続されている。
時間遅延回路３６ｂは、入力ＩＮにおいて「列」導体ｃ
６に接続され、出力ＯＵＴにおいて「行」導体ω３に接
続されている。

【００５０】したがって、図４では、同じ「行」導体に
接続された２つの時間遅延回路は、連続する「列」導体
に接続されている（３４ａはｃ１に、３４ｂはｃ２
に）。これは、接続ワイヤの長さの点で最適化された
（時間遅延回路は、２つの物理的にもっとも近い「列」
導体に接続されている同じ「行」導体に接続されてい
る）本発明の実装の一例に過ぎない。考えられる実装
は、明らかにこれだけではない。

【００５１】本発明の一般的な原理は、第１の情報を各
「行」導体に加え、すべての「行」導体を読み取って、
第１の情報が第１のグループの１つまたは複数の時間遅
延回路によって出力されたかどうかを確認し、その後、
第２の情報が「行」導体に加えられ、すべての「行」導
体が読み取られて第２の情報が第２のグループの１つま
たは複数の時間遅延回路によって出力されたかどうかを
確認することである。

【００５２】異なる情報を遅延させる２つの時間遅延回
路のグループを有する第２の実施形態は、同じｎ個の
「行」導体を使用して２倍の列を有するキーパッドを制
御することができる。この原理は、異なる情報を遅延さ
せるｎ個のグループの時間遅延回路に一般化できる。た
とえば、遅延線を使用した時間遅延回路の場合、特定の
周波数（または特定の周波数範囲）の情報だけを考慮さ
せるように、これらにフィルタを関連づけることもでき
る。したがって、各々が関連づけられたフィルタによっ
て特徴づけられるいくつかの時間遅延回路のグループを
設立することも可能である。したがって、ｎ個の「行」
導体で、ｋ・ｎ個の「列」導体を有するキーパッドを制
御することが可能であり、ただしｋはこのように構成さ
れた異なる情報についての時間遅延回路のグループの数
に対応する。

【００５３】図４は、「０」と「１」という２つの論理
状態だけをとることができるメモリ時間遅延回路を使用
した制御システムを示す。

【００５４】第１のグループ３ａは、情報「１」を遅延
させる時間遅延回路を含み、グループ３ｂは、対の（ｄ
ｕａｌ）情報「０」を遅延させる時間遅延回路を含む。

【００５５】時間遅延回路３４ａとその対の時間遅延回
路３４ｂの実装の例が与えられている。回路３４ａは、
前に説明された図２ｂに示された図に対応している。対
の回路３４ｂは、伝導の逆方向で入力ＩＮと出力ＯＵＴ
の間で直列に接続された２つのダイオードＤ３とＤ４
と、接地と２つのダイオードの中間点Ｂの間で接続され
たコンデンサＣ２を含む。入力ＩＮに「０」が加えられ
ると、ダイオードＤ３は、コンデンサＣ２が放電するこ
とを可能にする。中間点のノードＢは「０」になり、こ
れは回路３４ｂが遅延できる情報レベルである。十分に
強い「１」が、十分な時間の間、出力ＯＵＴに加えられ
た時、ダイオードＤ４は、コンデンサＣ２を充電するこ
とによって、回路３４ｂが初期化されることを可能にす
る。

【００５６】時間遅延回路とその対の時間遅延回路を管
理するために、ドライバ４は、前に論じられた強い
「１」ドライバと強い「０」ドライバＴＦ１、ＴＦ２、
ＴＦ３を含み、前に言及された弱い「０」ドライバＴｆ
１、Ｔｆ２、Ｔｆ３に追加して、弱い「１」ドライバＴ
ｆ１’、Ｔｆ２’、Ｔｆ３’を含む。単一の弱いダイナ
ミック「０」または「１」ドライバは、有利には、弱い
「０」ドライバと弱い「１」ドライバの代わりに使用さ
れる。この種類の要素の実際的な例が、後に説明され
る。

【００５７】したがって、「行」導体ωｉの走査サイク
ルは、２段階で実行され、第１の段階は、たとえば第１
の型の時間遅延回路だけに関し、つぎに第２の型の時間
遅延回路だけに関する。言い換えれば、第１のステップ
では、第１のグループの時間遅延回路を使用して「行」
導体の半分のキーが読み取られ、第２のステップでは、
第２のグループの時間遅延回路を使用して「行」導体の
別の半分のキーが読み取られる。「行」導体キーの２つ
の半分のこの読取りは、各「行」導体について、その２
つの時間遅延回路のうちの一方について行い、次に、そ
の対の時間遅延回路について行うことができる。この読
取りは、マトリックス全体のうちの１つのグループにつ
いて実行し、次に、マトリックス全体のうちの別のグル
ープについて実行することもできる。図５は、後者の選
択に対応するプロセスのフローチャートの一例である。
これは、各「行」導体に連続的に適用されるステップの
第１のシーケンスを含む。このステップのシーケンス
は、図１と図３に関連して、前に論じられたステップの
シーケンスに対応する。この後、連続して各「行」導体
に適用された第２のステップのシーケンスが続く。この
第２のステップのシーケンスは、第１のシーケンスの対
であるシーケンスに対応し、情報レベルと初期化レベル
が逆である。シーケンスの順序は、任意であることに注
意されたい。第２のシーケンスから始めて、第１のシー
ケンスにつなぐことも同じように可能である。

【００５８】メモリ時間遅延回路の場合、１つのグルー
プ、たとえばグループ３ａの時間遅延回路について、
「行」導体、たとえばω１に加えられた情報レベルは、
この例では、回路３４ｂであるその導体ω１に関連付け
られた対の時間遅延回路のその導体ω１のリセットレベ
ルに対応することに注意されたい。したがって、要素３
４ｂは、「１」に初期化される。同じ注意が２つのグル
ープのすべてのメモリ時間遅延回路に適用される。この
シーケンスの正しい実行は、１つのグループの時間遅延
回路を使用したシーケンス内で、他のグループの時間遅
延回路が初期化できるということによって妨げられるこ
とはない。このことの唯一の実際的な結果は、情報を加
えるために使用された強いドライバがこれを持ちこたえ
るように定格されなければならないことである。

【００５９】一般的な規則として、２つのシーケンスの
読取りステップは、特定の時間間隔内で早く実行されな
ければならず、この時間間隔は、時間遅延回路の特性に
応じて非常に短い場合がある。

【００６０】図６は、本発明による制御システムの第３
の実施形態を示す。この第３の実施形態では、選択回路
のアレイを介して、同じ時間遅延回路が、いくつかの
「列」導体に接続されている。選択回路は、加えられる
情報の特性に対応している。加えられる情報の特性は、
たとえば遅延線時間遅延回路の場合、その周波数である
場合もある。この場合、選択回路は、時間遅延回路に接
続された各「列」導体ごとに特性通過帯域を有するフィ
ルタである。

【００６１】適用される情報の特性は、メモリ時間遅延
回路の場合、その適用時間である場合がある。この場
合、選択回路は抵抗器である。図６は、本発明の第３の
実施形態のこの用途を示す。

【００６２】したがって、同じ時間遅延回路は、各
「列」導体ごとに特性値のある抵抗器のネットワークを
介して、いくつかの「列」導体に接続されている。

【００６３】例の中では、各時間遅延回路３７、３８、
３９は、３つの「列」導体に接続されている。したがっ
て、時間遅延回路３７は、３つの「列」導体ｃ１、ｃ
２、ｃ３に接続されている。接続は、各「列」導体ごと
に抵抗性の構成要素を介して行われ、抵抗値は、各
「列」導体ごとに異なる。したがって、各時間遅延回路
について、それぞれ異なる値Ｒ１、Ｒ２、Ｒ３を有する
３つの抵抗性の構成要素のネットワークがある。たとえ
ば、Ｒ１＜Ｒ２＜Ｒ３である。ここで、本発明の第３の
実施形態は、本発明の第２の実施形態と組み合わせて使
用することができ、この場合、各グループの時間遅延回
路は、各々、関連付けられた抵抗器のネットワークを介
して、いくつかの列に接続されることに注意されたい。

【００６４】キーパッドを制御するためにここで使用さ
れた原理は、時間遅延回路の同等のキャパシタンスと
「列」導体の同等の抵抗によって定義される各「列」導
体における時定数に基づいている。これは、本発明によ
れば、時定数は、同じ時間遅延回路に関連付けられた各
「列」導体ごとに異なるためである。

【００６５】制御システムは、本発明の第１または第２
の実施形態に関連して前に説明したのと同じ方法で動作
するが、位置決め（ｐｏｓｉｔｉｏｎｉｎｇ）ステップ
の期間が可変的である点が異なる。したがって、各時間
遅延回路について、３つの「列」導体がある場合（した
がって３つの異なる時定数がある場合）、ステップのシ
ーケンスは、同じ「行」導体について３回適用され、毎
回、情報を加えるステップにおいて情報を加える時間が
増大する。１回目は、情報は、適切であれば（キーが押
されている時）、もっとも低い時定数に対応する第１の
導体だけを介して、コンデンサが充電することを可能に
する時間Ｄｔ１の間、加えられる。２回目は、情報を加
える時間Ｄｔ２が、必要であれば、第１の２つの「列」
導体の一方または両方を介して、コンデンサが充電する
ことを可能にする。３回目は、情報を加える時間Ｄｔ３
が、３つの「列」導体のうち任意の１つまたは、これら
３つのうち２つか３つの任意の組合せを介して、コンデ
ンサが充電することを可能にする。各読取りステップに
おいて、「行」導体の状態を検出し格納することによっ
て、関連する「行」導体の種々のキーの状態が区別され
ることが可能になる。各「列」導体ごとに、ステップの
シーケンス（リセット、位置決め、読取り）は、ｋ回適
用されなければならない。ただし、ｋは、同じ時間遅延
回路に関連付けられた「列」導体の数であることに注意
されたい。

【００６６】第３の実施形態が本発明の第２の実施形態
と組み合わされた場合、位置決めシーケンスの期間は、
ステップの２つのシーケンスの各々において変化する。

【００６７】制御システムのこの第３の実施形態は、ｎ
個の「行」導体を有するｋ・ｎ^２個までのキーを管理す
るために使用でき、本発明の第２と第３の実施形態が組
み合わされれば、さらに多くのキーを管理することもで
きる。本発明によって提供された可能性を限定する用途
は、次のものである：処理速度による制限− 同じ時間
遅延回路に関連付けられた「列」導体が多いほど、関連
するタイミングサイクルは長くなる。「行」導体を走査
するために必要な時間にはｋまたはそれ以上の数が乗算
される。この制御システムのすべての回路について提供
されるべき追加スペースによる制限。

【００６８】実際には、本発明による制御システムの任
意の実施形態の使用は、所定の用途の制限と目的によっ
て異なる。

【００６９】本発明のすべての実施形態において、管理
されるべきワイヤの数は、キーの数についての「行」導
体の数ｎに等しく、最高でｘ・ｎ^２になる場合がある。
ただし、ｘは、１に等しいかあるいは１より大きい整数
である。したがって、３つの「行」導体とメモリ時間遅
延回路を有する本発明の第３の実施形態とを使用して、
５２のキーを制御することが可能である。

【００７０】実際には、すべてのキーパッドには、均一
のレイアウトが採用される。これは、たとえば第３の実
施形態において、すべてのキーパッドについて時間遅延
回路当たり３つの「列」導体があるか、または第２の実
施形態において、各グループ内に同数の時間遅延回路が
あることを意味する。

【００７１】しかし、これが実際に要求されたとして
も、この均一性をなしで済ますことを妨げない。

【００７２】図７は、本発明による制御システムにおい
て使用できる、１つの強い「０」または「１」ドライバ
ＴＦｉの一実施形態を示す。これは、レジスタ要素によ
って提供される。レジスタ要素は、イネーブル入力Ｅ
Ｎ、データ入力ＤＡＴＡＩＮ、出力ＤＡＴＡＯＵＴを有
する。一般に、レジスタ要素は、入力ＤＡＴＡＩＮと内
部出力ノード８の間に直列にループされた２つのインバ
ータＩ１とＩ２によって通常実装されるメモリ要素７、
およびその内部出力ノードと出力ＤＡＴＡＯＵＴの間の
転送ゲート６を含む。転送ゲート６は、イネーブル入力
ＥＮによって制御され、入力ＤＡＴＡＩＮに加えられた
論理レベル「０」または「１」を、関連する「行」導体
ωｉに接続された出力ＤＡＴＡＯＵＴへ転送する。入力
ＥＮが作動していない時、出力ＤＡＴＡＯＵＴはインピ
ーダンスが高い。イネーブル入力ＥＮは、実際には、制
御ユニットによって制御される（たとえば、クロックを
有するハードワイヤードロジック）。

【００７３】図８から図１０は、本発明に使用された弱
いドライバの種々の実装を示す。

【００７４】図８では、弱い「０」ドライバＴｆｉは、
関連する「行」導体ωｉと接地の間に接続された抵抗器
Ｒｆだけを含む。

【００７５】図９では、一般に論理供給電圧Ｖ_ＤＤであ
る、正電位に抵抗器Ｒｆが接続されている弱い「１」ド
ライバＴｆｉのための二重回路を示す。

【００７６】図１０では、作動または非作動にすること
ができ、関連する「行」導体ωｉを「０」または「１」
へ駆動するように命令されることができる、弱いダイナ
ミック「１」または「０」ドライバＴｆｉ”の一例を示
す。これは、弱いドライバを必要な時だけ作動すること
によってシステムの電力消費を削減するので、前の実施
形態に比べ利点がある。この実施形態はまた、各「行」
導体について１つの弱いドライバだけしか要求せず、こ
れは、本発明による制御システムの第２の実施形態の文
脈では特に利点がある。

【００７７】例では、弱いドライバは、抵抗器Ｒｆ１に
関連して強いドライバ（図７）について説明されたよう
なレジスタ要素を含む。出力ＤＡＴＡＯＵＴは、その抵
抗器を介して、関連する「行」導体ωｉに接続されてい
る。図１０に示された変形形態では、弱いドライバは、
抵抗器のネットワーク９を含み、その各々は、この例で
は３つの抵抗器Ｒｆ１、Ｒｆ２、Ｒｆ３を含み、その各
々が、出力ＤＡＴＡＯＵＴとそれぞれの「行」導体ω
１、ω２、ω３の間で接続されている。この変形形態
は、一度にいくつかの「行」導体を「１」または「０」
に弱く駆動することを可能にする。このようにして、キ
ーパッドのすべての「行」導体を制御するために要求さ
れる弱いドライバの数を削減することができる。

【００７８】実際には、制御システムの種々の要素は、
異なる電子装置にある場合がある。入力／出力インタフ
ェース５とドライバ４は、好ましくは中央制御モジュー
ルの近くにある。インタフェース５は、そのモジュール
のまたはそのモジュールによって制御されるマイクロコ
ントローラのインタフェースである場合がある。情報時
間遅延回路は、キーパッドに近くにある。好ましくは、
キーパッドと統合されている。

【００７９】本発明による制御システムを使用すると、
完全なキーパッド走査サイクルは、非常に早く、約１０
０マイクロ秒で済む。サイクルは、メモリ時間遅延回路
で、１０ミリ秒おき程度の比較的低い周波数で繰り返す
ことができる。言葉を変えれば、図１１に示されたよう
に、走査サイクルが周期的であると仮定された場合、約
１０ミリ秒ごとに数百マイクロ秒の走査サイクルがあ
る。

【００８０】本発明は、この機能を使用し、走査サイク
ル外で、低速入力および／または出力制御要素を制御す
る。入力または出力が、いくらかの設定時間を要求する
場合は、「低速」と呼ばれる。

【００８１】マイクロコンピュータなどの中央モジュー
ルによって制御される多くの非常に異なる装置を含む複
雑な電子システムにおける主な問題は、すべての要求さ
れる機能を提供するために、１つの装置を別の装置に接
続したり、装置を中央制御モジュールに接続したりする
ために必要なワイヤの数である。車両（自動車及びその
他の車両）上の電子システムは、この典型的な例であ
る。このようなシステムは、対応する回路（空調、警報
指示装置、フロントガラスワイパの制御など）に関連す
るキーパッド、種々のセンサ（気温、雨などの）など非
常に多様な装置を含む場合がある。これらの装置のいく
つかは、低速入力および／または出力を有する。

【００８２】本発明は、走査サイクル外で、これらの装
置を制御するために、キーパッド制御システムを使用す
る。このような入力／出力への制御信号は、図１１に示
されたように、キーパッド制御信号よりはるかに低い周
波数を有し、「行」導体ωｉ上の振幅の変動は、一連の
リセット、位置決め、読取りステップがあるため、キー
パッド走査サイクルの間、はるかに高速である。

【００８３】図１２は、上記の原理を使用した複雑なシ
ステムの構成図である。

【００８４】中央制御モジュール１０は、入力／出力イ
ンタフェース５を制御し、該モジュールは、入力／出力
インタフェース５を介して、キーパッドを制御する。図
１に示されたシステムと同様に、このシステムは、ドラ
イバ４、及びマトリックス２とその情報遅延手段３とを
有するキーパッド１を含む。マトリックス２とその情報
遅延手段３は、この例では、キーパッドに統合されてい
る。

【００８５】キーパッド「行」導体、この例ではω１か
らω６は、ドライバ４まで通じている。

【００８６】他の電子装置は、「行」導体に接続された
入力および／または出力を有する。これらの構成要素
は、センサ、指示灯などであり、図示されていないが他
の電子装置に接続されることもできる。この例は、入力
側と出力側で少なくとも１つの「行」導体に接続されて
いる２つのセンサ１１と１２を示し、センサ１１の入力
ＩＮは、「行」導体ω１に接続され、センサ１１の出力
ＯＵＴは「行」導体ω２に接続されている。センサ１２
は、同じ「行」導体ω２に接続された入力ＩＮと出力Ｏ
ＵＴを有する。これらは、本発明の文脈内で理解される
意味における低速入力センサであり、センサの出力を測
定するために、制御信号がセンサの入力に加えられてか
ら少しの間待つことが必要である。

【００８７】この例では、センサ１１は、温度センサで
あり、入力ＩＮと出力ＯＵＴの間に熱抵抗器１１０を有
し、その後に、伝導の順方向に接続されたダイオード１
１１とコンデンサ１１２とを有し、コンデンサ１１２の
片側は、抵抗器とダイオードの間の中間点１１３に接続
され、コンデンサ１１２の他の端子は、接地されてい
る。ここに示されたように、シュミットトリガ１１４
は、好ましくはダイオード１１１の前、ダイオード１１
１と中間点１１３の間に接続される。

【００８８】測定の原理は、次の通りである。「１」
が、「行」導体ω１を介して、センサ入力に加えられ
る。次に、この「１」がセンサの出力ＯＵＴにおいて
「行」導体ω２上に出力される時間が測定される。この
時間は、センサの時定数に依存し、熱抵抗器の値と共に
変化し、測定された温度を与える。測定を実行するため
には、入力制御信号を加え、出力において読取りを取る
ために、ドライバ４が使用され（強いドライバはセンサ
の入力ＩＮにおいて「１」を加え、弱い「０」ドライバ
は出力を「０」に駆動し）、出力が「１」になるまでに
必要な時間をカウントダウンすることが明らかである。

【００８９】シュミットトリガ１１４は、オプションで
あるが、さらに測定を正確にする。

【００９０】走査サイクルの間の、「行」導体のレベル
における非常に高速な変化は、温度センサが関連するよ
うな重大さはない。

【００９１】センサの入力と出力は、図中の装置１２の
ように同じ導体に接続することができ、その回線上の制
御信号の適切なシーケンス化を受ける。

【００９２】温度センサが、低速入力制御要素によって
示されているが、当業者であれば本発明の原理を本発明
の文脈で使用されている意味における低速入力を有する
任意の要素に適用する方法を知っているであろう。

【００９３】２つの低速出力制御要素が、例によって図
１２に示されており、この２つは、１つの入力が「行」
導体ω６によって制御されるリレー要素１３と、１つの
入力が「行」導体ω５に接続されている発光ダイオード
要素１４である。

【００９４】リレー要素１３は、入力ＩＮと接地の間で
接続されているコイル１３０からなるリレーと、接点１
３１とを含む。リレーは、図示されていない装置の一部
で、その装置内で、リレーは、たとえば空調などの所定
の回路を作動する。この装置の本発明の文脈で理解され
るべき意味での低速出力は、リレーのピックアップであ
り、これが発生するためには、リレーの応答時間を考え
れば十分に長い時間、適切なレベルが入力に加えられな
ければならない。したがって、リレーは、十分な時間、
「１」を「行」導体ω６に適用することによって、状態
を変えることができる。

【００９５】走査サイクルの間、リレーの入力に接続さ
れた導体上の非常に高速レベルの変化は、状態を変化さ
せることはできないが、リレーをクリックさせる場合が
ある。このクリックは、用途によってはじゃまである場
合がある。したがって、図１２に示されたように、導体
ω６とリレーの入力ＩＮの間にフィルタ１５を置いて、
リレー入力における高速の振幅変動を除去することがで
きる。簡略化した形のフィルタ１５は、抵抗器１５０
と、その後に、シュミットトリガ増幅器１５１およびコ
ンデンサ１５２を含むことができ、コンデンサ１５２の
一方の端子は、抵抗器と増幅器の間の中間点１５３に接
続され、コンデンサ１５２の他方の端子は、接地され
る。

【００９６】示された低速出力制御要素は、入力ＩＮと
接地の間で、自分自身が抵抗器１４０と発光ダイオード
１４１を含む発光ダイオードを制御する回路１４であ
る。本発明の文脈内で理解されるべき意味での低速出力
は、ダイオードの発光であり、ダイオードを作動させる
高いレベルは、ダイオードが発光するために入力に継続
して加えられなければならない。キーパッド走査サイク
ルが非常に短いと、ダイオードがサイクルの前にそれぞ
れ点灯または消灯した場合、走査サイクル中に「行」導
体ω５上の振幅が変化するために、ユーザの目はダイオ
ードの間欠的な減光（それぞれ中間の発光）を認識する
ことができない。

【００９７】温度センサ、リレーと発光ダイオードを使
用した複雑なシステムへの応用の実際的な例では、制御
モジュールは、循環的に温度を監視し、閾値が超えられ
た時、リレーを動作させることによって冷却システムを
動作させ、発光ダイオードを発光させることによって警
告指示器をオンにする。これは、すべて制御システムに
よって、走査サイクル外で連続して行われる。

【００９８】上記に説明した本発明は、用途の要件に依
存して、種々の実施形態を組み合わせることによって、
多くの方法で実装できる。これらすべての実施形態は、
本発明の範囲内にある。

【００９９】本発明の制御システムの種々の構成要素、
特に時間遅延回路とメモリ型時間遅延回路の実施形態と
使用が説明された。本発明は、これらの例に限定される
ものではない。特に当業者であれば、本発明の範囲から
離れることなく、種々の方法で、時間遅延回路、ドライ
バまたは他の回路を実装できるであろう。同様に、当業
者であれば、本発明を、ここに与えられた用途の例に限
定されることなく、本発明の文脈内で理解されるべき意
味での低速入力および／または出力を有する任意の型の
制御要素に適用できるであろう。

【図面の簡単な説明】

【図１】本発明によるキーパッド制御システムの第１の
実施形態の一般的な構成図である。

【図２ａ】遅延装置を有する時間遅延回路を使用した制
御システムの図式化した表現を示す図である。

【図２ｂ】メモリ時間遅延回路を使用した制御システム
の図式化した表現を示す図である。

【図３】図１に対応するフローチャートである。

【図４】本発明によるキーパッド制御システムの第２の
実施形態の構成図である。

【図５】図４に対応するフローチャートである。

【図６】本発明によるキーパッド制御システムの第３の
実施形態の構成図である。

【図７】強いドライバの１つの実施形態の図式化した表
現を示す図である。

【図８】弱いドライバの例の図式化した表現を示す図で
ある。

【図９】弱いドライバの例の図式化した表現を示す図で
ある。

【図１０】弱いドライバの例の図式化した表現を示す図
である。

【図１１】キーパッド制御のための走査と待機サイクル
と、走査サイクル内で使用されているか、低速入力また
は出力制御要素サイクル内で使用されているかによる、
「行」導体上のレベルの変化とを示す図である。

【図１２】低速入力／出力を駆動または読み取るための
本発明による制御システムの構成図である。

【符号の説明】

１キーパッド２マトリックス３情報遅延手段３１、３２、３３情報時間遅延回路ｃ１、ｃ２、ｃ３「列」導体Ｔ１１、Ｔ１２、Ｔ１３、Ｔ３３キー ω１、ω２、ω３「行」導体

Claims

【特許請求の範囲】

【請求項１】複数の「行」導体を使用するキーパッド
を制御するシステムであって、各キーが、「行」導体と「列」導体の交点にあり、前記システムが、各「行」導体ごとに、少なくとも１つ
の情報時間遅延回路を含み、前記情報時間遅延回路に関連付けられた「行」導体と
「列」導体の交点にある前記キーが押された時に、前記
情報時間遅延回路の各々が、前記「行」導体のうちの１
つに前に加えられた情報を、前記「行」導体上で得るた
めに、入力において少なくとも１つの「列」導体に接続
され、出力において「行」導体に接続されているシステ
ム。
【請求項２】キーが押されているかどうかを決定する
ために、情報を１つの「行」導体に加え、次に、各
「行」導体ごとに、走査シーケンスに従って、すべての
前記「行」導体を読み取る制御手段をさらに含む請求項
１に記載のシステム。
【請求項３】各「行」導体ごとに、単一の情報時間遅
延回路がある請求項１に記載の制御システム。
【請求項４】各「行」導体ごとに、異なる情報に対し
て、少なくとも２つの情報時間遅延回路がある請求項１
に記載の制御システム。
【請求項５】各情報時間遅延回路が、単一の「列」導
体に接続されている請求項３に記載の制御システム。
【請求項６】各情報時間遅延回路が、情報の特性に従
って、選択回路によって、いくつかの「列」導体に接続
されている請求項３に記載の制御システム。
【請求項７】情報が、波形であり、前記情報時間遅延回路が、遅延装置である請求項１に記
載の制御システム。
【請求項８】前記選択回路が、情報時間遅延回路の各
「列」導体ごとに特性通過帯域を有するフィルタであ
り、情報が、波形であり、前記情報時間遅延回路が、遅延装置である請求項６に記
載の制御システム。
【請求項９】前記情報時間遅延回路が、メモリ回路で
ある請求項１に記載の制御システム。
【請求項１０】前記選択回路が、情報時間遅延回路の
各「列」導体ごとに特性抵抗値を有する抵抗器であり、前記情報時間遅延回路が、メモリ回路である請求項６に
記載の制御システム。
【請求項１１】情報時間遅延回路が、入力端子と出力
端子の間の直列に接続された２つのダイオード、および
前記２つのダイオードの中間点に接続された一方の端子
と接地された他方の端子とを有するコンデンサを含む請
求項９に記載の制御システム。
【請求項１２】情報を「行」導体に加え、各「行」導
体を読み取るために、特定の走査シーケンスに従って作
動する、強い「０」ドライバおよび強い「１」ドライバ
と、弱い「０」ドライバおよび／または弱い「１」ドラ
イバとを含む前記「行」導体のための駆動手段をさらに
含む請求項９に記載の制御システム。
【請求項１３】前記情報時間遅延回路が、前記キーパ
ッドと統合されている請求項１に記載の制御システム。
【請求項１４】前記キーパッドに加えて、入力および
／または出力において、前記「行」導体に接続され、前
記キーパッドの制御信号の周波数より低い周波数の信号
を、入力において受信し、かつ／または出力において供
給する、少なくとも１つの低速入力および／または出力
制御要素をさらに含む請求項１に記載の制御システム。
【請求項１５】キーパッド走査サイクルに対応する前
記「行」導体上の高周波振幅変動をフィルタリングする
ために、「行」導体と前記低速入力および／または出力
制御要素の入力の間に接続されたフィルタをさらに含む
請求項１４に記載の制御システム。
【請求項１６】前記低速入力および／または出力制御
要素が、発光ダイオードを制御する回路を含む請求項１
４に記載の制御システム。
【請求項１７】前記低速入力および／または出力制御
要素が、リレー制御回路を含む請求項１４に記載の制御
システム。
【請求項１８】前記低速入力および／または出力制御
要素が、温度センサである請求項１４に記載の制御シス
テム。