JP2000293555A - Ｌｓｉ回路検証装置およびｌｓｉ回路検証方法 - Google Patents
Ｌｓｉ回路検証装置およびｌｓｉ回路検証方法Info
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- JP2000293555A JP2000293555A JP11096016A JP9601699A JP2000293555A JP 2000293555 A JP2000293555 A JP 2000293555A JP 11096016 A JP11096016 A JP 11096016A JP 9601699 A JP9601699 A JP 9601699A JP 2000293555 A JP2000293555 A JP 2000293555A
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Abstract
(57)【要約】
【課題】 検証結果の中から真のエラーを見つけ出して
解析するのに時間を要し、また、論理に依存したタイミ
ング制約条件の解析が十分に行うことができなかった。 【解決手段】 タイミングエラー情報１３、ネットリス
ト１４および論理に依存したタイミング制約情報を有す
るライブラリ１５に基づいて解析対象レジスタの情報を
取得した後、シミュレーションパターン１７に基づいて
各イベントの論理値を決定するとともに、解析対象レジ
スタの論理値と論理に依存したタイミング制約情報を有
するライブラリ１５における条件との比較を行い、シミ
ュレーションパターン１７においてタイミングエラーが
真のエラーかあるいは擬似のエラーかの解析を行うこと
が可能となる。
解析するのに時間を要し、また、論理に依存したタイミ
ング制約条件の解析が十分に行うことができなかった。 【解決手段】 タイミングエラー情報１３、ネットリス
ト１４および論理に依存したタイミング制約情報を有す
るライブラリ１５に基づいて解析対象レジスタの情報を
取得した後、シミュレーションパターン１７に基づいて
各イベントの論理値を決定するとともに、解析対象レジ
スタの論理値と論理に依存したタイミング制約情報を有
するライブラリ１５における条件との比較を行い、シミ
ュレーションパターン１７においてタイミングエラーが
真のエラーかあるいは擬似のエラーかの解析を行うこと
が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ回路検証装
置およびＬＳＩ回路検証方法に関し、特に、タイミング
検証結果の疑似エラーの解析を行うＬＳＩ回路検証装置
およびＬＳＩ回路検証方法に関する。
置およびＬＳＩ回路検証方法に関し、特に、タイミング
検証結果の疑似エラーの解析を行うＬＳＩ回路検証装置
およびＬＳＩ回路検証方法に関する。
【０００２】
【従来の技術】従来のＬＳＩ回路検証装置３０では、図
１１に示すように、サイクルベースシミュレータなどを
用いる論理検証ツール３１と静的タイミング解析ツール
３２とによるタイミング検証とを別々のフローで実行
し、それぞれ独立した論理検証結果３３とタイミング検
証結果３４とを解析することでＬＳＩ回路全般の検証を
行っている。ＬＳＩ回路検証装置３０が開発される以前
には、パターンを入力して信号を伝播させることによっ
て、論理検証とタイミング検証とを同時に行う遅延シミ
ュレーションによる検証が行われていた。
１１に示すように、サイクルベースシミュレータなどを
用いる論理検証ツール３１と静的タイミング解析ツール
３２とによるタイミング検証とを別々のフローで実行
し、それぞれ独立した論理検証結果３３とタイミング検
証結果３４とを解析することでＬＳＩ回路全般の検証を
行っている。ＬＳＩ回路検証装置３０が開発される以前
には、パターンを入力して信号を伝播させることによっ
て、論理検証とタイミング検証とを同時に行う遅延シミ
ュレーションによる検証が行われていた。
【０００３】しかし、遅延シミュレーションによる検証
には、回路規模の増大に伴って検証時間が膨大になり検
証のカバレッジが低下するという課題があった。そこ
で、カバレッジの低下を改善するためにＬＳＩ回路検証
装置３０が開発された。なお、静的タイミング解析で
は、パターンを用いずに回路全体の遅延パスの解析を網
羅的に行い、論理検証では遅延値を考慮することなく信
号伝播を行うことで、検証のカバレッジをあげつつ検証
時間の短縮を図っている。
には、回路規模の増大に伴って検証時間が膨大になり検
証のカバレッジが低下するという課題があった。そこ
で、カバレッジの低下を改善するためにＬＳＩ回路検証
装置３０が開発された。なお、静的タイミング解析で
は、パターンを用いずに回路全体の遅延パスの解析を網
羅的に行い、論理検証では遅延値を考慮することなく信
号伝播を行うことで、検証のカバレッジをあげつつ検証
時間の短縮を図っている。
【０００４】
【発明が解決しようとする課題】上述した従来のＬＳＩ
回路検証装置においては、次のような課題があった。第
一に、タイミング検証では遅延パスを網羅的に解析する
ため疑似エラーが多く、検証結果の中から真のエラーを
見つけ出して解析するのに時間を要した。第二に、論理
検証とタイミング検証を別々に実行するため、論理に依
存したタイミング制約条件の解析が十分に行うことがで
きなかった。
回路検証装置においては、次のような課題があった。第
一に、タイミング検証では遅延パスを網羅的に解析する
ため疑似エラーが多く、検証結果の中から真のエラーを
見つけ出して解析するのに時間を要した。第二に、論理
検証とタイミング検証を別々に実行するため、論理に依
存したタイミング制約条件の解析が十分に行うことがで
きなかった。
【０００５】本発明は、上記課題にかんがみてなされた
もので、論理に基づいたタイミングエラーの解析を行う
ことで、論理検証時にタイミング検証結果の疑似エラー
解析を行うことが可能なＬＳＩ回路検証装置およびＬＳ
Ｉ回路検証方法の提供を目的とする。
もので、論理に基づいたタイミングエラーの解析を行う
ことで、論理検証時にタイミング検証結果の疑似エラー
解析を行うことが可能なＬＳＩ回路検証装置およびＬＳ
Ｉ回路検証方法の提供を目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、請求項１における発明は、タイミングエラー情報、
論理に依存したタイミング制約情報を有するライブラ
リ、ネットリストおよびシミュレーションパターンを入
力する入力手段と、タイミングエラー情報、ライブラリ
およびネットリストに基づいて解析対象レジスタの情報
を取得し、シミュレーションパターンに基づいて各イベ
ントの論理値を決定するとともに、解析対象レジスタの
論理値とライブラリにおける条件との比較を行い、シミ
ュレーションパターンにおいてタイミングエラー情報が
真のエラーかあるいは疑似エラーかの解析を行う論理検
証手段とを備える構成としてある。
め、請求項１における発明は、タイミングエラー情報、
論理に依存したタイミング制約情報を有するライブラ
リ、ネットリストおよびシミュレーションパターンを入
力する入力手段と、タイミングエラー情報、ライブラリ
およびネットリストに基づいて解析対象レジスタの情報
を取得し、シミュレーションパターンに基づいて各イベ
ントの論理値を決定するとともに、解析対象レジスタの
論理値とライブラリにおける条件との比較を行い、シミ
ュレーションパターンにおいてタイミングエラー情報が
真のエラーかあるいは疑似エラーかの解析を行う論理検
証手段とを備える構成としてある。
【０００７】すなわち、入力手段にてタイミングエラー
情報、論理に依存したタイミング制約情報を有するライ
ブラリおよびネットリストが入力されたとき、論理検証
手段は、入力されたタイミングエラー情報、ライブラリ
およびネットリストに基づいて解析対象レジスタの情報
を取得する。
情報、論理に依存したタイミング制約情報を有するライ
ブラリおよびネットリストが入力されたとき、論理検証
手段は、入力されたタイミングエラー情報、ライブラリ
およびネットリストに基づいて解析対象レジスタの情報
を取得する。
【０００８】そして、入力手段にてシミュレーションパ
ターンが入力されると、論理検証手段は、入力されたシ
ミュレーションパターンに基づいて各イベントの論理値
を決定するとともに、解析対象レジスタの論理値とライ
ブラリにおける条件との比較を行い、シミュレーション
パターンにおいてタイミングエラー情報が真のエラーか
あるいは疑似エラーかの解析を行う。入力手段は、タイ
ミングエラー情報、論理に依存したタイミング制約情報
を有するライブラリ、ネットリストおよびシミュレーシ
ョンパターンを入力するものであれば良く、作業者によ
り逐次入力されるものであっても良いし、所定の手順で
自動的に入力されるものであっても良い。
ターンが入力されると、論理検証手段は、入力されたシ
ミュレーションパターンに基づいて各イベントの論理値
を決定するとともに、解析対象レジスタの論理値とライ
ブラリにおける条件との比較を行い、シミュレーション
パターンにおいてタイミングエラー情報が真のエラーか
あるいは疑似エラーかの解析を行う。入力手段は、タイ
ミングエラー情報、論理に依存したタイミング制約情報
を有するライブラリ、ネットリストおよびシミュレーシ
ョンパターンを入力するものであれば良く、作業者によ
り逐次入力されるものであっても良いし、所定の手順で
自動的に入力されるものであっても良い。
【０００９】タイミングエラー情報の一例として、請求
項２における発明は、上記請求項１に記載のＬＳＩ回路
検証装置において、タイミングエラー情報は、静的タイ
ミング解析ツールから出力される構成としてある。すな
わち、静的タイミング解析ツールからタイミングエラー
情報が出力されると、出力されたタイミングエラー情報
が入力手段に入力される。
項２における発明は、上記請求項１に記載のＬＳＩ回路
検証装置において、タイミングエラー情報は、静的タイ
ミング解析ツールから出力される構成としてある。すな
わち、静的タイミング解析ツールからタイミングエラー
情報が出力されると、出力されたタイミングエラー情報
が入力手段に入力される。
【００１０】また、シミュレーションパターンは、単数
であっても良いし、複数であっても良く、後者の場合に
おける構成の一例として、請求項３における発明は、上
記請求項１または請求項２のいずれかに記載のＬＳＩ回
路検証装置において、入力手段は、複数のシミュレーシ
ョンパターンを入力し、論理検証手段は、各シミュレー
ションパターンに基づいて各イベントの論理値を決定す
るとともに、解析対象レジスタの論理値とライブラリに
おける条件との比較を行い、各シミュレーションパター
ンにおいてタイミングエラー情報が真のエラーかあるい
は疑似エラーかの解析を行う構成としてある。
であっても良いし、複数であっても良く、後者の場合に
おける構成の一例として、請求項３における発明は、上
記請求項１または請求項２のいずれかに記載のＬＳＩ回
路検証装置において、入力手段は、複数のシミュレーシ
ョンパターンを入力し、論理検証手段は、各シミュレー
ションパターンに基づいて各イベントの論理値を決定す
るとともに、解析対象レジスタの論理値とライブラリに
おける条件との比較を行い、各シミュレーションパター
ンにおいてタイミングエラー情報が真のエラーかあるい
は疑似エラーかの解析を行う構成としてある。
【００１１】すなわち、入力手段にて複数のシミュレー
ションパターンが入力されると、論理検証手段は、入力
された各シミュレーションパターンに基づいて各イベン
トの論理値を決定するとともに、解析対象レジスタの論
理値とライブラリにおける条件との比較を行い、各シミ
ュレーションパターンにおいてタイミングエラー情報が
真のエラーかあるいは疑似エラーかの解析を行う。
ションパターンが入力されると、論理検証手段は、入力
された各シミュレーションパターンに基づいて各イベン
トの論理値を決定するとともに、解析対象レジスタの論
理値とライブラリにおける条件との比較を行い、各シミ
ュレーションパターンにおいてタイミングエラー情報が
真のエラーかあるいは疑似エラーかの解析を行う。
【００１２】論理検証手段は、タイミングエラー情報、
ライブラリおよびネットリストに基づいて解析対象レジ
スタの情報を取得し、シミュレーションパターンに基づ
いて各イベントの論理値を決定するとともに、解析対象
レジスタの論理値とライブラリにおける条件との比較を
行い、シミュレーションパターンにおいてタイミングエ
ラー情報が真のエラーかあるいは疑似エラーかの解析を
行うものであれば良く、解析結果を出力するものであっ
ても良いし、蓄積して保持するものであっても良い。
ライブラリおよびネットリストに基づいて解析対象レジ
スタの情報を取得し、シミュレーションパターンに基づ
いて各イベントの論理値を決定するとともに、解析対象
レジスタの論理値とライブラリにおける条件との比較を
行い、シミュレーションパターンにおいてタイミングエ
ラー情報が真のエラーかあるいは疑似エラーかの解析を
行うものであれば良く、解析結果を出力するものであっ
ても良いし、蓄積して保持するものであっても良い。
【００１３】前者の場合における構成の一例として、請
求項４における発明は、上記請求項１〜請求項３のいず
れかに記載のＬＳＩ回路検証装置において、論理検証手
段は、シミュレーションパターンにおいてタイミングエ
ラー情報が真のエラーかあるいは疑似エラーかを解析し
た結果を回路検証結果として出力する構成としてある。
すなわち、論理検証手段がシミュレーションパターンに
おいてタイミングエラー情報が真のエラーかあるいは疑
似エラーかを解析すると、解析結果を回路検証結果とし
て出力する。
求項４における発明は、上記請求項１〜請求項３のいず
れかに記載のＬＳＩ回路検証装置において、論理検証手
段は、シミュレーションパターンにおいてタイミングエ
ラー情報が真のエラーかあるいは疑似エラーかを解析し
た結果を回路検証結果として出力する構成としてある。
すなわち、論理検証手段がシミュレーションパターンに
おいてタイミングエラー情報が真のエラーかあるいは疑
似エラーかを解析すると、解析結果を回路検証結果とし
て出力する。
【００１４】ここで、論理検証手段が複数のシミュレー
ションパターンにおいてタイミングエラーが発生するか
否かを解析する場合の構成の一例として、請求項５にお
ける発明は、上記請求項４に記載のＬＳＩ回路検証装置
において、論理検証手段は、入力手段にて入力された複
数のシミュレーションパターンにおいてタイミングエラ
ー情報が真のエラーかあるいは疑似エラーかの解析が終
了したときに回路検証結果を出力する構成としてある。
すなわち、入力手段にて複数のシミュレーションパター
ンが入力されたとき、論理検証手段は、入力された全て
のシミュレーションパターンについて解析が終了したと
きに回路検証結果を出力する。
ションパターンにおいてタイミングエラーが発生するか
否かを解析する場合の構成の一例として、請求項５にお
ける発明は、上記請求項４に記載のＬＳＩ回路検証装置
において、論理検証手段は、入力手段にて入力された複
数のシミュレーションパターンにおいてタイミングエラ
ー情報が真のエラーかあるいは疑似エラーかの解析が終
了したときに回路検証結果を出力する構成としてある。
すなわち、入力手段にて複数のシミュレーションパター
ンが入力されたとき、論理検証手段は、入力された全て
のシミュレーションパターンについて解析が終了したと
きに回路検証結果を出力する。
【００１５】このように、入力された全てのシミュレー
ションパターンについて解析が終了したときに回路検証
結果を出力すると、解析結果をまとめて出力可能となる
点で適例であるが、各シミュレーションパターンについ
て回路検証結果を出力できれば良いとの観点から、各シ
ミュレーションパターンについて解析を行うごとに回路
検証結果を出力することも可能である。
ションパターンについて解析が終了したときに回路検証
結果を出力すると、解析結果をまとめて出力可能となる
点で適例であるが、各シミュレーションパターンについ
て回路検証結果を出力できれば良いとの観点から、各シ
ミュレーションパターンについて解析を行うごとに回路
検証結果を出力することも可能である。
【００１６】以上のように、論理検証時にタイミング検
証結果の疑似エラーの解析を行う手法は、必ずしも実体
のある装置に限られる必要もなく、一例として、請求項
６における発明は、タイミングエラー情報、論理に依存
したタイミング制約情報を有するライブラリおよびネッ
トリストが入力されたとき、入力されたタイミングエラ
ー情報、ライブラリおよびネットリストに基づいて解析
対象レジスタの情報を取得し、シミュレーションパター
ンが入力されると、入力されたシミュレーションパター
ンに基づいて各イベントの論理値を決定するとともに、
上記解析対象レジスタの論理値と上記ライブラリにおけ
る条件との比較を行い、上記シミュレーションパターン
においてタイミングエラー情報が真のエラーかあるいは
疑似エラーかの解析を行う構成としてある。すなわち、
必ずしも実体のある装置に限らず、その方法としても有
効である。
証結果の疑似エラーの解析を行う手法は、必ずしも実体
のある装置に限られる必要もなく、一例として、請求項
６における発明は、タイミングエラー情報、論理に依存
したタイミング制約情報を有するライブラリおよびネッ
トリストが入力されたとき、入力されたタイミングエラ
ー情報、ライブラリおよびネットリストに基づいて解析
対象レジスタの情報を取得し、シミュレーションパター
ンが入力されると、入力されたシミュレーションパター
ンに基づいて各イベントの論理値を決定するとともに、
上記解析対象レジスタの論理値と上記ライブラリにおけ
る条件との比較を行い、上記シミュレーションパターン
においてタイミングエラー情報が真のエラーかあるいは
疑似エラーかの解析を行う構成としてある。すなわち、
必ずしも実体のある装置に限らず、その方法としても有
効である。
【００１７】
【発明の実施の形態】以下、図面にもとづいて本発明の
実施形態を説明する。図１は、本発明の一実施形態にお
けるＬＳＩ回路検証装置の概略構成をブロック図により
示している。
実施形態を説明する。図１は、本発明の一実施形態にお
けるＬＳＩ回路検証装置の概略構成をブロック図により
示している。
【００１８】ＬＳＩ回路検証装置１０は、ＬＳＩ回路の
タイミングの検証を静的に行う静的タイミング解析ツー
ル（一般的に、ＳＴＡツールと呼ばれるツール）１１
と、サイクルベースシミュレータに代表される論理検証
ツール部１２とを備えている。静的タイミング解析ツー
ル１１は、ＬＳＩ回路のタイミング検証を静的に行い、
タイミングエラー情報１３を出力する。タイミングエラ
ー情報１３には、解析の結果、制約違反と判定されたレ
ジスタのインスタンス名、端子名がおよび前段のレジス
タから制約違反と判定されたレジスタまでのパスがレポ
ートされる。
タイミングの検証を静的に行う静的タイミング解析ツー
ル（一般的に、ＳＴＡツールと呼ばれるツール）１１
と、サイクルベースシミュレータに代表される論理検証
ツール部１２とを備えている。静的タイミング解析ツー
ル１１は、ＬＳＩ回路のタイミング検証を静的に行い、
タイミングエラー情報１３を出力する。タイミングエラ
ー情報１３には、解析の結果、制約違反と判定されたレ
ジスタのインスタンス名、端子名がおよび前段のレジス
タから制約違反と判定されたレジスタまでのパスがレポ
ートされる。
【００１９】論理検証ツール部１２では、タイミングエ
ラー情報１３、ネットリスト１４および論理に依存した
タイミング制約情報を有するライブラリ１５が与えられ
ると、解析対象レジスタの情報を設定する。なお、解析
対象レジスタとしては、タイミングエラー情報のエラー
が発生している各インタンスが設定される。そして、論
理検証を行うと同時に解析対象レジスタの解析を行い、
回路検証結果１６を出力する。
ラー情報１３、ネットリスト１４および論理に依存した
タイミング制約情報を有するライブラリ１５が与えられ
ると、解析対象レジスタの情報を設定する。なお、解析
対象レジスタとしては、タイミングエラー情報のエラー
が発生している各インタンスが設定される。そして、論
理検証を行うと同時に解析対象レジスタの解析を行い、
回路検証結果１６を出力する。
【００２０】解析対象レジスタの解析においては、タイ
ミングエラー情報が疑似エラーか否かの解析を行う。論
理に依存したタイミング制約情報を有するライブラリ１
５には、ブロック名および各ブッロクにおけるタイミン
グ制約が有効になるときの条件が論理式で示される。ネ
ットリスト１４には、回路構成のインスタンス、ブロッ
ク、端子および接続情報が含まれる。
ミングエラー情報が疑似エラーか否かの解析を行う。論
理に依存したタイミング制約情報を有するライブラリ１
５には、ブロック名および各ブッロクにおけるタイミン
グ制約が有効になるときの条件が論理式で示される。ネ
ットリスト１４には、回路構成のインスタンス、ブロッ
ク、端子および接続情報が含まれる。
【００２１】シミュレーションパターン１７は、論理検
証を行うための入力信号のスティミュラス情報が含まれ
る。回路検証結果１６には、タイミング制約違反の情報
と論理検証の結果が含まれる。従って、タイミングエラ
ー情報１３、ネットリスト１４、ライブラリ１５および
シュミレーションパターン１７を入力する図示しない入
力部は、この意味で、本発明にいう入力手段を構成して
いる。また、ＬＳＩ回路における論理検証を行う論理検
証ツール部１２は、この意味で、本発明にいう論理検証
手段を構成している。
証を行うための入力信号のスティミュラス情報が含まれ
る。回路検証結果１６には、タイミング制約違反の情報
と論理検証の結果が含まれる。従って、タイミングエラ
ー情報１３、ネットリスト１４、ライブラリ１５および
シュミレーションパターン１７を入力する図示しない入
力部は、この意味で、本発明にいう入力手段を構成して
いる。また、ＬＳＩ回路における論理検証を行う論理検
証ツール部１２は、この意味で、本発明にいう論理検証
手段を構成している。
【００２２】次に、本実施形態におけるＬＳＩ回路検証
装置１０の動作について図２を参照しながら説明する。
なお、各部の入出力となる情報（ファイル）の一例とし
て、図３〜図７に示すものを用いて説明する。図３に示
すタイミングエラー情報１３の例では、制約違反と判定
されたレジスタのインスタンス名（ここでは、”／ｔｏ
ｐ／ｒｅｇ２”および”／ｔｏｐ／ｒｅｇ３”）、ブロ
ック名(ここでは、”ＤＦＦＳ”および”ＤＦＦＲ”)お
よび前段から制約違反と判定されたレジスタまでのパス
のレポートを得る。
装置１０の動作について図２を参照しながら説明する。
なお、各部の入出力となる情報（ファイル）の一例とし
て、図３〜図７に示すものを用いて説明する。図３に示
すタイミングエラー情報１３の例では、制約違反と判定
されたレジスタのインスタンス名（ここでは、”／ｔｏ
ｐ／ｒｅｇ２”および”／ｔｏｐ／ｒｅｇ３”）、ブロ
ック名(ここでは、”ＤＦＦＳ”および”ＤＦＦＲ”)お
よび前段から制約違反と判定されたレジスタまでのパス
のレポートを得る。
【００２３】図４に示す論理に依存したタイミング制約
情報を有するライブラリ１５の例では、ブロック名（こ
こでは、”ＤＦＦ１”,”ＤＦＦＳ”，”ＤＦＦＲ”）
および各ブロックにおけるタイミング制約が存在すると
きの条件（ここでは、各ブロックのＣｈｅｃｋＥｎａｂ
ｌｅの項目）が論理式で示される。
情報を有するライブラリ１５の例では、ブロック名（こ
こでは、”ＤＦＦ１”,”ＤＦＦＳ”，”ＤＦＦＲ”）
および各ブロックにおけるタイミング制約が存在すると
きの条件（ここでは、各ブロックのＣｈｅｃｋＥｎａｂ
ｌｅの項目）が論理式で示される。
【００２４】ネットリスト１４としては図５に示す回路
を用い、また、シミュレーションパターン１７および回
路検証結果１６としては図６および図７に示すものをそ
れぞれに用いる。まず、ＬＳＩ回路のタイミング検証を
静的に行い（ステップＳ１００）、タイミングエラー情
報１３を得る。
を用い、また、シミュレーションパターン１７および回
路検証結果１６としては図６および図７に示すものをそ
れぞれに用いる。まず、ＬＳＩ回路のタイミング検証を
静的に行い（ステップＳ１００）、タイミングエラー情
報１３を得る。
【００２５】論理検証ツール部１２においては、ステッ
プＳ１００で得たタイミングエラー情報１３、論理に依
存したタイミング制約情報を有するライブラリ１５およ
びネットリスト１４が与えられると、解析対象レジスタ
の設定を行う（ステップＳ１１０）。タイミングエラー
情報１３のエラーが発生している各インスタンスが解析
対象レジスタとして設定され、論理に依存したタイミン
グ制約情報を有するライブラリ１５およびネットリスト
１４から解析対象インスタンス／ブロックの情報を得る
ことになる。ここでは、解析対象レジスタは、”ＤＦＦ
Ｓ：／ｔｏｐ／ｒｅｇ２”および”ＤＦＦＲ：／ｔｏｐ
／ｒｅｇ３”に設定される。
プＳ１００で得たタイミングエラー情報１３、論理に依
存したタイミング制約情報を有するライブラリ１５およ
びネットリスト１４が与えられると、解析対象レジスタ
の設定を行う（ステップＳ１１０）。タイミングエラー
情報１３のエラーが発生している各インスタンスが解析
対象レジスタとして設定され、論理に依存したタイミン
グ制約情報を有するライブラリ１５およびネットリスト
１４から解析対象インスタンス／ブロックの情報を得る
ことになる。ここでは、解析対象レジスタは、”ＤＦＦ
Ｓ：／ｔｏｐ／ｒｅｇ２”および”ＤＦＦＲ：／ｔｏｐ
／ｒｅｇ３”に設定される。
【００２６】シミュレーションパターン１７を入力し、
シミュレーションを開始させると、論理検証ツール部１
２は、シミュレーションパターンの各イベントごとに処
理を行っていく（ステップＳ１２０）。イベントが発生
すると、まず論理値を決定させた後（ステップＳ１３
０）、解析対象レジスタの解析を行う（ステップＳ１４
０）。なお、解析対象レジスタの解析処理では、各イン
スタンスのエラーが真のエラーか疑似エラーかの判別を
行う。
シミュレーションを開始させると、論理検証ツール部１
２は、シミュレーションパターンの各イベントごとに処
理を行っていく（ステップＳ１２０）。イベントが発生
すると、まず論理値を決定させた後（ステップＳ１３
０）、解析対象レジスタの解析を行う（ステップＳ１４
０）。なお、解析対象レジスタの解析処理では、各イン
スタンスのエラーが真のエラーか疑似エラーかの判別を
行う。
【００２７】各イベントによるレジスタの論理値が論理
に依存したタイミング制約情報を有するライブラリ１５
のＣｈｅｃｋＥｎａｂｌｅに記述されているタイミング
制約条件を満たす場合、レジスタは入力されたシミュレ
ーションパターン１７よるシミュレーションにおいて必
ずタイミングエラーが発生するレジスタであるため、真
のエラーとみなす。一方、レジスタの論理値がタイミン
グ制約条件を満たさない場合は、シミュレーションにお
いてタイミングエラーが発生しないレジスタであるた
め、疑似エラーとみなす。
に依存したタイミング制約情報を有するライブラリ１５
のＣｈｅｃｋＥｎａｂｌｅに記述されているタイミング
制約条件を満たす場合、レジスタは入力されたシミュレ
ーションパターン１７よるシミュレーションにおいて必
ずタイミングエラーが発生するレジスタであるため、真
のエラーとみなす。一方、レジスタの論理値がタイミン
グ制約条件を満たさない場合は、シミュレーションにお
いてタイミングエラーが発生しないレジスタであるた
め、疑似エラーとみなす。
【００２８】ここで、上述した処理をシミュレーション
パターンのＥｖｅｎｔ３の場合を用いて説明する。ま
ず、ステップＳ１３０で設定した解析対象レジスタのう
ち”ＤＦＦＳ：／ｔｏｐ／ｒｅｇ２”について解析を行
う（ステップＳ１５０）。
パターンのＥｖｅｎｔ３の場合を用いて説明する。ま
ず、ステップＳ１３０で設定した解析対象レジスタのう
ち”ＤＦＦＳ：／ｔｏｐ／ｒｅｇ２”について解析を行
う（ステップＳ１５０）。
【００２９】Ｅｖｅｎｔ３の時の”ＤＦＦＳ：／ｔｏｐ
／ｒｅｇ２”の論理値は、ＳＥＴ＝’０’となってお
り、論理に依存したタイミング制約情報を有するライブ
ラリ１５のＤＦＦＳのＣｈｅｃｋＥｎａｂｌｅに記述さ
れているタイミング制約条件”ＳＥＴ／＝’１’＆＆
ＤＩＮ／＝ＤＯＵＴ”を満たしているため、解析対象レ
ジスタから除外する（ステップＳ１６０）。
／ｒｅｇ２”の論理値は、ＳＥＴ＝’０’となってお
り、論理に依存したタイミング制約情報を有するライブ
ラリ１５のＤＦＦＳのＣｈｅｃｋＥｎａｂｌｅに記述さ
れているタイミング制約条件”ＳＥＴ／＝’１’＆＆
ＤＩＮ／＝ＤＯＵＴ”を満たしているため、解析対象レ
ジスタから除外する（ステップＳ１６０）。
【００３０】すなわち、”ＤＦＦＳ：／ｔｏｐ／ｒｅｇ
２”のタイミングエラーは疑似エラーでないことが確定
したため、以後のイベントでの解析から除くこととす
る。
２”のタイミングエラーは疑似エラーでないことが確定
したため、以後のイベントでの解析から除くこととす
る。
【００３１】”ＤＦＦＲ：／ｔｏｐ／ｒｅｇ３”につい
て同様の解析を行う（ステップＳ１５０）。Ｅｖｅｎｔ
３の時の”ＤＦＦＲ：／ｔｏｐ／ｒｅｇ３”の論理値
は、ＲＥＳＥＴ＝’１’となっており、ＤＦＦＲの”Ｃ
ｈｅｃｋＥｎａｂｌｅ：ＲＥＳＥＴ／＝’１’＆＆ Ｄ
ＩＮ／＝ＤＯＵＴ”を満たしておらず、レジスタのタイ
ミングエラーが疑似エラーの可能性が残るため、解析対
象レジスタとして残す。上述した動作を各イベントにつ
いてイベント終了まで繰り返し処理を行う（ステップＳ
１７０）。
て同様の解析を行う（ステップＳ１５０）。Ｅｖｅｎｔ
３の時の”ＤＦＦＲ：／ｔｏｐ／ｒｅｇ３”の論理値
は、ＲＥＳＥＴ＝’１’となっており、ＤＦＦＲの”Ｃ
ｈｅｃｋＥｎａｂｌｅ：ＲＥＳＥＴ／＝’１’＆＆ Ｄ
ＩＮ／＝ＤＯＵＴ”を満たしておらず、レジスタのタイ
ミングエラーが疑似エラーの可能性が残るため、解析対
象レジスタとして残す。上述した動作を各イベントにつ
いてイベント終了まで繰り返し処理を行う（ステップＳ
１７０）。
【００３２】シミュレーションイベントが終了するまで
解析対象レジスタとして残っていたレジスタは、このシ
ミュレーションパターン１７の動作を行う限り、タイミ
ングエラーが発生しないレジスタであるため、疑似エラ
ーとして処理をする（ステップＳ１８０）。そして、タ
イミングエラー情報１３のうち疑似エラーを除いたもの
を真のエラーとして回路検証結果１６に出力する（ステ
ップＳ１９０）。シミュレーションパターン１７におい
ては、”ＤＦＦＲ：／ｔｏｐ／ｒｅｇ３”のレジスタに
タイミングエラーが発生する条件のパターンはないた
め、疑似エラーとして判断される。
解析対象レジスタとして残っていたレジスタは、このシ
ミュレーションパターン１７の動作を行う限り、タイミ
ングエラーが発生しないレジスタであるため、疑似エラ
ーとして処理をする（ステップＳ１８０）。そして、タ
イミングエラー情報１３のうち疑似エラーを除いたもの
を真のエラーとして回路検証結果１６に出力する（ステ
ップＳ１９０）。シミュレーションパターン１７におい
ては、”ＤＦＦＲ：／ｔｏｐ／ｒｅｇ３”のレジスタに
タイミングエラーが発生する条件のパターンはないた
め、疑似エラーとして判断される。
【００３３】従って、”ＤＦＦＲ：／ｔｏｐ／ｒｅｇ
３”のエラーのみが真のエラーとして回路検証結果１６
に出力される。本実施形態では、特定のシミュレーショ
ンパターンだけを用いて論理検証を行っているが、必ず
しも単数のシミュレーションパターンを用いた場合だけ
に限定されるものではなく、図８に示すように、複数の
シミュレーションパターンを用いることも可能である。
すなわち、ｎ個のシミュレーションパターン２０を入力
できるようにすることで、図９に示すように、図２の場
合と同じＳ２００〜Ｓ２４０およびＳ２５０にステップ
Ｓ２４５を加え、解析対象レジスタが真のエラーか疑似
エラーかの判定を全入力シミュレーションパタンの終了
後に行っている。
３”のエラーのみが真のエラーとして回路検証結果１６
に出力される。本実施形態では、特定のシミュレーショ
ンパターンだけを用いて論理検証を行っているが、必ず
しも単数のシミュレーションパターンを用いた場合だけ
に限定されるものではなく、図８に示すように、複数の
シミュレーションパターンを用いることも可能である。
すなわち、ｎ個のシミュレーションパターン２０を入力
できるようにすることで、図９に示すように、図２の場
合と同じＳ２００〜Ｓ２４０およびＳ２５０にステップ
Ｓ２４５を加え、解析対象レジスタが真のエラーか疑似
エラーかの判定を全入力シミュレーションパタンの終了
後に行っている。
【００３４】従って、例えば、本実施形態のシミュレー
ションパタンに加えて、図１０のシミュレーションパタ
ンを入力した場合、”ＤＦＦＲ：／ｔｏｐ／ｒｅｇ３”
のレジスタは疑似エラーとならず、真のエラーとして解
析されることとなる。
ションパタンに加えて、図１０のシミュレーションパタ
ンを入力した場合、”ＤＦＦＲ：／ｔｏｐ／ｒｅｇ３”
のレジスタは疑似エラーとならず、真のエラーとして解
析されることとなる。
【００３５】このように、タイミングエラー情報１３、
ネットリスト１４および論理に依存したタイミング制約
情報を有するライブラリ１５に基づいて解析対象レジス
タの情報を取得した後、シミュレーションパターン１７
に基づいて各イベントの論理値を決定するとともに、解
析対象レジスタの論理値と論理に依存したタイミング制
約情報を有するライブラリ１５における条件との比較を
行い、シミュレーションパターン１７においてタイミン
グエラー情報が真のエラーかあるいは疑似のエラーかの
解析を行うことが可能となる。
ネットリスト１４および論理に依存したタイミング制約
情報を有するライブラリ１５に基づいて解析対象レジス
タの情報を取得した後、シミュレーションパターン１７
に基づいて各イベントの論理値を決定するとともに、解
析対象レジスタの論理値と論理に依存したタイミング制
約情報を有するライブラリ１５における条件との比較を
行い、シミュレーションパターン１７においてタイミン
グエラー情報が真のエラーかあるいは疑似のエラーかの
解析を行うことが可能となる。
【００３６】
【発明の効果】以上説明したように本発明は、論理検証
時にタイミング検証結果の疑似エラー解析を行うことが
可能なＬＳＩ回路検証装置を提供することができる。ま
た、請求項２における発明によれば、静的タイミング解
析ツールから出力されたタイミングエラー情報に基づく
解析を行うことができる。
時にタイミング検証結果の疑似エラー解析を行うことが
可能なＬＳＩ回路検証装置を提供することができる。ま
た、請求項２における発明によれば、静的タイミング解
析ツールから出力されたタイミングエラー情報に基づく
解析を行うことができる。
【００３７】さらに、請求項３における発明によれば、
複数のシュミレーションパターンに基づいて解析を行う
ことができる。さらに、請求項４における発明によれ
ば、解析結果を回路検証結果として出力することができ
る。
複数のシュミレーションパターンに基づいて解析を行う
ことができる。さらに、請求項４における発明によれ
ば、解析結果を回路検証結果として出力することができ
る。
【００３８】さらに、請求項５における発明によれば、
複数のシュミレーションパターンに基づいて解析を行う
場合、回路検証結果をまとめて出力することができる。
さらに、請求項６における発明によれば、論理検証時に
タイミング検証結果の疑似エラーの解析を行うことが可
能なＬＳＩ回路検証方法を提供することができる。
複数のシュミレーションパターンに基づいて解析を行う
場合、回路検証結果をまとめて出力することができる。
さらに、請求項６における発明によれば、論理検証時に
タイミング検証結果の疑似エラーの解析を行うことが可
能なＬＳＩ回路検証方法を提供することができる。
【図１】本実施形態におけるＬＳＩ回路検証装置の概略
構成を示すブロック図である。
構成を示すブロック図である。
【図２】回路検証を行う際の手順を示すフローチャート
である。
である。
【図３】タイミングエラー情報の一例である。
【図４】論理に依存したタイミング制約情報を有するラ
イブラリの一例である。
イブラリの一例である。
【図５】ネットリストの一例を示す回路図である。
【図６】シミュレーションパターンの一例を示すパター
ン図である。
ン図である。
【図７】回路検証結果の一例である。
【図８】変形例におけるＬＳＩ回路検証装置の概略構成
を示すブロック図である。
を示すブロック図である。
【図９】変形例において回路検証を行う際の手順を示す
フローチャートである。
フローチャートである。
【図１０】変形例におけるシミュレーションパターンの
一例を示すパターン図である。
一例を示すパターン図である。
【図１１】従来例におけるＬＳＩ回路検証装置の概略構
成を示すブロック図である。
成を示すブロック図である。
１０ ＬＳＩ回路検証装置 １１ 静的タイミング解析ツール １２ 論理検証ツール部 １３ タイミングエラー情報 １４ ネットリスト １５ 論理に依存したタイミング制約情報を有するライ
ブラリ １６ 回路検証結果 １７ シミュレーションパターン
ブラリ １６ 回路検証結果 １７ シミュレーションパターン
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｔ ９Ａ００１ Ｆターム(参考） 2G003 AA07 AB00 AF06 AH02 2G032 AA04 AB06 AB20 AC03 AC08 AD06 AE12 4M106 AA02 BA20 CA70 DH01 DJ20 5B046 AA08 BA04 JA05 JA07 5F064 HH06 HH09 HH10 HH12 HH13 HH14 9A001 BB05 DD15 HH32 LL05
Claims (6)
- 【請求項１】 タイミングエラー情報、論理に依存した
タイミング制約情報を有するライブラリ、ネットリスト
およびシミュレーションパターンを入力する入力手段
と、 上記タイミングエラー情報、ライブラリおよびネットリ
ストに基づいて解析対象レジスタの情報を取得し、上記
シミュレーションパターンに基づいて各イベントの論理
値を決定するとともに、上記解析対象レジスタの論理値
と上記ライブラリにおける条件との比較を行い、上記シ
ミュレーションパターンにおいてタイミングエラー情報
が真のエラーかあるいは疑似エラーかの解析を行う論理
検証手段とを備えることを特徴とするＬＳＩ回路検証装
置。 - 【請求項２】 上記請求項１に記載のＬＳＩ回路検証装
置において、 上記タイミングエラー情報は、静的タイミング解析ツー
ルから出力されることを特徴とするＬＳＩ回路検証装
置。 - 【請求項３】 上記請求項１または請求項２に記載のＬ
ＳＩ回路検証装置において、 上記入力手段は、複数のシミュレーションパターンを入
力し、 上記論理検証手段は、各シミュレーションパターンに基
づいて各イベントの論理値を決定するとともに、上記解
析対象レジスタの論理値と上記ライブラリにおける条件
との比較を行い、各シミュレーションパターンにおいて
タイミングエラー情報が真のエラーかあるいは疑似エラ
ーかの解析を行うことを特徴とするＬＳＩ回路検証装
置。 - 【請求項４】 上記請求項１〜請求項３のいずれかに記
載のＬＳＩ回路検証装置において、 上記論理検証手段は、上記シミュレーションパターンに
おいてタイミングエラー情報が真のエラーかあるいは疑
似エラーかを解析した結果を回路検証結果として出力す
ることを特徴とするＬＳＩ回路検証装置。 - 【請求項５】 上記請求項４に記載のＬＳＩ回路検証装
置において、 上記論理検証手段は、上記入力手段にて入力された複数
のシミュレーションパターンにおいてタイミングエラー
情報が真のエラーかあるいは疑似エラーかの解析が終了
したときに上記回路検証結果を出力することを特徴とす
るＬＳＩ回路検証装置。 - 【請求項６】 タイミングエラー情報、論理に依存した
タイミング制約情報を有するライブラリおよびネットリ
ストが入力されたとき、入力されたタイミングエラー情
報、ライブラリおよびネットリストに基づいて解析対象
レジスタの情報を取得し、シミュレーションパターンが
入力されると、入力されたシミュレーションパターンに
基づいて各イベントの論理値を決定するとともに、上記
解析対象レジスタの論理値と上記ライブラリにおける条
件との比較を行い、上記シミュレーションパターンにお
いてタイミングエラー情報が真のエラーかあるいは疑似
エラーかの解析を行うことを特徴とするＬＳＩ回路検証
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11096016A JP2000293555A (ja) | 1999-04-02 | 1999-04-02 | Ｌｓｉ回路検証装置およびｌｓｉ回路検証方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11096016A JP2000293555A (ja) | 1999-04-02 | 1999-04-02 | Ｌｓｉ回路検証装置およびｌｓｉ回路検証方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000293555A true JP2000293555A (ja) | 2000-10-20 |
Family
ID=14153454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11096016A Pending JP2000293555A (ja) | 1999-04-02 | 1999-04-02 | Ｌｓｉ回路検証装置およびｌｓｉ回路検証方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000293555A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6910166B2 (en) | 2001-11-06 | 2005-06-21 | Fujitsu Limited | Method of and apparatus for timing verification of LSI test data and computer product |
| US7739634B2 (en) | 2006-05-01 | 2010-06-15 | Kabushiki Kaisha Toshiba | Verification equipment of semiconductor integrated circuit, method of verifying semiconductor integrated circuit and process of manufacture of semiconductor device |
| US20230419008A1 (en) * | 2022-06-22 | 2023-12-28 | Changxin Memory Technologies, Inc. | Method for determining performance of sequential logic elements and device |
-
1999
- 1999-04-02 JP JP11096016A patent/JP2000293555A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6910166B2 (en) | 2001-11-06 | 2005-06-21 | Fujitsu Limited | Method of and apparatus for timing verification of LSI test data and computer product |
| US7739634B2 (en) | 2006-05-01 | 2010-06-15 | Kabushiki Kaisha Toshiba | Verification equipment of semiconductor integrated circuit, method of verifying semiconductor integrated circuit and process of manufacture of semiconductor device |
| US20230419008A1 (en) * | 2022-06-22 | 2023-12-28 | Changxin Memory Technologies, Inc. | Method for determining performance of sequential logic elements and device |
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