JP2000294498A

JP2000294498A - 半導体装置の製造方法

Info

Publication number: JP2000294498A
Application number: JP11102160A
Authority: JP
Inventors: Toshihiko Tanaka; 稔彦田中; Akiyoshi Shigeniwa; 明美茂庭
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-04-09
Filing date: 1999-04-09
Publication date: 2000-10-20

Abstract

(57)【要約】【課題】本発明の課題は、リソグラフィ目的専用の反射
防止膜を付加形成することによるコストアップおよび歩
留まり低下を防止しつつ、寸法精度の高いアイソレーシ
ョンを形成することである。【解決手段】所定の膜厚のシリコン酸化膜１０２，シリ
コン窒化膜１０３をＳｉ基板上に被膜し、さらに別の反
射防止膜を形成すること無しに、リソグラフィ工程を行
なって、Ｓｉトレンチアイソレーションを形成する。【効果】簡便な工程で寸法精度の高いアイソレーション
領域（電気的分離層）を形成することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、微細な寸法の電気的絶縁分離（アイ
ソレーション）領域を寸法精度高く形成する方法に関す
る。

【０００２】

【従来の技術】半導体集積回路では素子（デバイス）間
を電気的に絶縁するアイソレーションが必要になる。Ｓ
ｉ基板を用いたこのアイソレーション法としては、長年
に渡って、選択酸化膜を使って分離領域を形成する方法
が用いられてきた。しかしこの方法にはバーズビークと
呼ばれる絶縁分離が不十分な領域が存在するため微細化
に限界がある。

【０００３】そこで、凹部を形成し、絶縁膜をＳｉ基板
に埋め込むという埋め込み型のアイソレーション法、い
わゆるトレンチアイソレーションが提案され、近年使わ
れるようになってきた。このトレンチアイソレーション
形成法の概略を示すと次のようになる。まず、半導体基
板上に形成された窒化膜等にリソグラフィで所望のアイ
ソレーションパターンを形成し、エッチングを行なって
この窒化膜等および半導体基板を加工する。半導体基板
に形成された凹部に酸化膜等の電気的絶縁膜を被着す
る。その後、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａ
ｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）ある
いは化学的機械ラッピング（ＣＭＬ：Ｃｈｅｍｉｃａｌ
ＭｅｃｈａｎｉｃａｌＬａｐｐｉｎｇ）を用いてそ
の絶縁膜を表面が平坦になるように削り込む。これらの
工程によってトレンチアイソレーションが形成される。
この平坦化研磨を用いたトレンチアイソレーションの形
成法は、例えば特開平６−２９５９０８号に記載があ
る。

【０００４】一方、光リソグラフィーにおいて、反射防
止膜を用いることが知られている。反射防止膜は、基板
から光が反射し、その反射光が寸法精度を低下させると
いう問題を解消するものである。即ち、反射光量がウエ
ハ面内あるいはウエハ間ロット間でバラツク事によって
生じる寸法バラツキや、反射光があることによってレジ
スト内に生じる定在波と呼ばれるレジスト解像度および
形状不良の問題を解消するものである。例えば、特開平
７−２０１７０８号には、ＡｌＳｉやＳｉ等の導電体や
半導体である下地基板上に、所定の屈折率、減衰係数を
有するＳｉＯＮまたはＳｉＮからなる反射防止膜を形成
し、その上にレジスト膜を形成してから露光することが
記載されている。また、特開平７−１３０６５０号に
は、基板上に誘電体層を形成し、その上に導電成膜のデ
バイス層を形成し、その上にシリコンに富む窒化シリコ
ン膜を形成し、その上にレジスト膜を形成して露光する
ことが記載されている。さらに、特開平８−５５７９０
号には、基板上に高融点金属シリサイド膜を形成し、そ
の上にＳｉＮまたはＳｉＮＨからなる反射防止膜を形成
し、その上にレジスト膜を形成して露光することが記載
されている。

【０００５】また、特開平８−３３９９５３号には、タ
ングステンシリサイド膜と反射防止膜である約１５０オ
ングストロームのＳｉ₃Ｎ₄膜との剥離を防止するため、
これらの膜の間に約２００オングストロームシリコン酸
化膜を接着膜として用いることが記載されている。

【０００６】次に、反射防止膜を用いたトレンチアイソ
レーションの製造工程を示す。まず、図２０に示すよう
に、半導体への欠陥発生防止、汚染防止を目的にＳｉ基
板１０を４０ｎｍ程度酸化してシリコン酸化膜１１を形
成した後、シリコン窒化膜１２を１５０ｎｍ程度の膜厚
で形成する。その後反射防止膜１３を形成し、レジスト
１４を塗布して（図２１）、所望のアイソレーションパ
ターンをリソグラフィにより形成する。すなわちアイソ
レーションパターンが形成されたマスク１５を介して露
光１６を行ない（図２２）、現像してレジストパターン
１７を形成する（図２３）。そのレジストパターンをマ
スクとして、反射防止膜１８（図２４）、シリコン窒化
膜１９（図２５）、シリコン酸化膜、Ｓｉ基板をエッチ
ングして、Ｓｉ溝を形成する。その後Ｓｉ上にシリコン
酸化膜２０を形成する（図２６）。その後シリコン酸化
膜２１（図２７）およびシリコン窒化膜２２（図２８）
を被着し、リソグラフィを用いて大きな凸部上に開口２
４を持つレジストパターン２３を形成する（図２９）。
レジスト開口部のシリコン窒化膜とシリコン酸化膜をエ
ッチングして溝２５を形成し（図３０）、レジストを除
去した（図３１）後、ＣＭＰを行なって平坦化し（図３
２）、基板上に残ったシリコン窒化膜２６を除去して、
アイソレーション領域２７とアクティブ領域２８を形成
した（図３３）。

【０００７】

【発明が解決しようとする課題】しかし、特開平７−２
０１７０８号、特開平７−１３０６５０号、特開平８−
５５７９０号のように反射防止膜を形成したのでは、反
射防止膜形成工程とその加工工程が新に必要となり、製
造工程が複雑でコストアップ要因になるとともに、付加
された反射防止膜の形成、加工工程がパーティクル等を
発生して、歩留まり低下を起こすという問題があった。

【０００８】また、特開平８−３３９９５３号記載の方
法では、反射防止膜としてシリコン窒化膜のみを用いた
場合、反射率は６％（エネルギー比）であるが、シリコ
ン酸化膜を介在させることにより、反射率が１５％程度
と大きくなってしまい、充分な反射率を防止する効果が
得られない。即ち、シリコン酸化膜はあくまでタングス
テンシリサイド膜と窒化シリコン膜の密着性を高めるた
めに設けるのであって、反射率を積極的に低下させるた
めに設けるものではない。

【０００９】本発明の目的は、従来のような反射防止膜
を新に形成することなく、寸法精度の高いアイソレーシ
ョンを形成する方法を提供することにある。

【００１０】

【課題を解決するための手段】（１）上記目的は、シリ
コン酸化膜とその上のシリコン窒化膜の膜厚を適切な値
とすることで、反射防止の機能を充分に持たせて露光す
ることによって達成される。

【００１１】さらに、この構成を、基板をエッチングし
て、トレンチアイソレーションを形成する工程に用いる
と、最も効果的である。アイソレーション幅は素子間ク
ロストーク、素子間リークに影響を与えるので、アイソ
レーション幅がばらつくとこれらの電気特性が劣化す
る。またアイソレーション幅がばらつくということは即
ち、デバイスのアクティブ領域の寸法がバラツクことで
あり、ゲート幅がばらつけばＭＯＳトランジスタの短チ
ャネル効果にも悪影響が出る。寸法精度の低下はこれら
の単体デバイスレベルの問題を引き起こすと共に高集積
化への障害も引き起こす。アイソレーションの寸法がば
らつけば集積回路を作るときのパターンレイアウトに大
きな制限ができ、またパターンピッチなどの微細化、高
集積化に最も重要な寸法ルールが後退する。この後退は
配線信号遅延、チップサイズの拡大などを引き起こす。
しかし、本願発明の構成とすることで、高い寸法精度で
アイソレーションのパターン形成を行うことが可能とな
るため、このような問題を解消することができるからで
ある。

【００１２】具体的には、１．Ｓｉ基板上に１０から３
０ｎｍの膜厚の酸化膜を形成する工程、２．７０から８
５ｎｍのシリコン窒化膜を形成する工程、３．レジスト
を被着する工程、４．２５０ｎｍ以下の波長の露光光、
例えばＡｒＦエキシマレーザ（波長１９３ｎｍ）露光に
より所望のアイソレーションパターンを露光する工程、
５．レジストを現像する工程、６．エッチングによりア
イソレーションパターンを順次前記シリコン窒化膜、酸
化膜、Ｓｉ基板に転写する工程、７．絶縁膜を被着する
工程、８．ＣＭＰあるいはＣＭＬによって平坦化する工
程を順次行なう。

【００１３】あるいは、１．Ｓｉ基板上に１０から５０
ｎｍの膜厚の酸化膜を形成する工程、２．前記酸化膜の
膜厚をＸ（ｎｍ）としたとき、膜厚が−０．４５Ｘ＋８
２．５（ｎｍ）以上、−０．６２５Ｘ＋９１．２５（ｎ
ｍ）以下のシリコン窒化膜を形成する工程、３．レジス
トを被着する工程、４．２５０ｎｍ以下の露光光、例え
ばＡｒＦエキシマレーザ（波長１９３ｎｍ）露光により
所望のアイソレーションパターンを露光する工程、５．
レジストを現像する工程、６．エッチングによりアイソ
レーションパターンを順次前記シリコン窒化膜、酸化
膜、Ｓｉ基板に転写する工程、７．絶縁膜を被着する工
程、８．ＣＭＰあるいはＣＭＬによって平坦化する工程
を順次行なう。

【００１４】以上のように、本願発明では、シリコン酸
化膜の存在を前提として反射率を低下させるものであ
り、特開平８−３３９９５３号のようにシリコン酸化膜
を設けることで反射率が上昇してしまうものとは思想が
全く異なるものである。

【００１５】ここで、本明細書において、リソグラフィ
の露光光に対する反射防止機能とは、図３４に示すよう
に、リソグラフィを行なうときの露光光がＳｉ基板上に
形成された膜に入射したとき、その膜から反射してくる
光Ｅｒの前記入射光Ｅｉに対する反射率が（電場の）振
幅比（Ｅｒ／Ｅｉ）で０．１以下になることを云う。こ
こでＥｒおよびＥｉの量は前記膜近傍のレジスト中での
値である。従って、反射防止膜とは、この反射率が振幅
比で０．１以下（エネルギー比では１％以下）となるよ
うにする膜を意味する。

【００１６】そしてこのことは、露光光の波長をλ、Ｓ
ｉ上に形成された膜の総数をｍ（ｍは１以上）、Ｓｉ基
板の複素屈折率Ｎ₀をＮ₀＝ｎ₀−ｉｋ₀、レジストの複素屈折率Ｎ_mをＮ_m＝ｎ_m−ｉｋ_m、ｊ層目の膜の複素屈折率Ｎ_jおよび膜厚をそれぞれＮ_j＝ｎ_j−ｉｋ_j、ｄ_j とすると、式（１）のｊに関する漸化式をｊ＋１＝ｍま
で解いた｜Ｒｍ｜が０．１より小さくなるように各膜の複素屈折率や膜厚
を調整することによって達成される。なお、｜Ｒｍ｜
は、レジスト／基板界面の反射率を示す。

【００１７】式（１）は

【００１８】

【数１】

【００１９】であり、ｉは虚数を表し、｜｜は絶対値
を取ることを意味する。

【００２０】ここでｒ_jはｊ層とｊ−１層間の界面の複
素反射率（振幅の比と位相の変化を表したもの）、Ｒ_j
はｊ層までの振幅反射率、ｎ_jはｊ層の屈折率実部、ｋ_j
はｊ層の消衰係数（複素屈折率虚部）、δ_jはｊ層での
膜厚による位相変化を表す。

【００２１】次に、シリコン基板上に１８ｎｍのＳｉＯ
₂膜を形成し、その上にＳｉ₃Ｎ₄膜の膜厚を０から２０
０ｎｍまで変化させたときの、レジスト／基板界面の反
射率｜Ｒｍ｜を図１３（ａ）に示す。ここで基板とはＳ
ｉ₃Ｎ₄／ＳｉＯ₂／Ｓｉ複合膜のことをいう。反射率｜
Ｒｍ｜はレジストから入射した露光光がこの基板で反射
し、再びレジストに戻って来るときの入射光に対する反
射光の（電場）振幅比をとったものである。図１３
（ａ）から明らかなように、ＳｉＯ₂膜厚が１８ｎｍの
時、Ｓｉ₃Ｎ₄膜厚が７８ｎｍで反射は最小となる。図１
３（ｂ）にレジストの線幅バラツキとＳｉ₃Ｎ₄膜厚の関
係を示す。反射率｜Ｒｍ｜と線幅バラツキには相関があ
り、特に反射率｜Ｒｍ｜が０．１以下になると線幅バラ
ツキは１０ｎｍ以下となった。このときのＳｉ₃Ｎ₄膜厚
の範囲は７４から８１ｎｍであった。また線幅バラツキ
が１０ｎｍ以下となるのは、ＳｉＯ₂の膜厚が１８ｎｍ
の時は、この条件だけであった。図１３（ｂ）は０．１
５μｍのパターンに関するものであるが、より線幅が細
かくなると露光光のコントラストが落ちるため、より線
幅バラツキは大きくなった。従って、この反射防止の効
果はより意味を持つものとなる。また、この方法を実施
することにより、０．０８μｍのパターンでも、線幅の
バラツキが１３ｎｍ以下で加工することができた。

【００２２】反射率｜Ｒｍ｜と線幅バラツキの関係を図
１５に示す。線幅精度を高めるには反射率低減が重要で
あり、線幅バラツキを１０ｎｍに抑えるには反射率｜Ｒ
ｍ｜を０．１以下にする必要がある。なお、さらに反射
率｜Ｒｍ｜を０．０５以下とすると、線幅バラツキが６
ｎｍ以内となり、より微細なパターン形成により有効で
ある。

【００２３】線幅バラツキを１０ｎｍ以下に制御できる
ときのＳｉＯ₂とＳｉ₃Ｎ₄の膜厚範囲を図１２の斜線部
に示す。ＳｉＯ₂の膜厚が１０ｎｍ以下になる場合も線
幅バラツキを１０ｎｍ以下にする条件はあるが、そのよ
うにＳｉＯ₂の膜厚を薄くするとＳｉ基板にストレスが
かかり、またＳｉ₃Ｎ₄膜からＨ等がＳｉに導入され、ア
イソレーション特性や半導体特性が劣化するため、アイ
ソレーション形成には不適である。従って、ＳｉＯ₂の
膜厚を１０ｎｍ以上とすると良い。

【００２４】なお、図１２の斜線部で示した領域を、Ｓ
ｉＯ₂の膜厚をＸ（ｎｍ）として数式で表すと、Ｓｉ₃Ｎ
₄の膜厚Ｙ（ｎｍ）の範囲は０．４５Ｘ＋８２．５≦Ｙ≦−０．６２５Ｘ＋９１．２
５（但し０≦Ｘ≦５０）である。

【００２５】図１４にＳｉ₃Ｎ₄の膜厚をパラメータにし
たときの、ＳｉＯ₂膜厚と反射率｜Ｒｍ｜の関係を示
す。ＳｉＯ₂の膜厚とともに反射率は振動的に変化す
る。その周期は約６０ｎｍであり、ＳｉＯ₂膜厚が約６
５ｎｍの所でも反射率を０．１以下にする条件が存在す
る。このような厚い膜厚も用いることができるが、平坦
化の際の制御性に難があるので、ＳｉＯ₂の膜厚は５０
ｎｍ以下にするのが望ましい。また、ＳｉＯ₂膜厚２０
ｎｍ、Ｓｉ₃Ｎ₄膜厚１１５から１２０ｎｍ、およびＳｉ
Ｏ₂膜厚１０から３０ｎｍ、Ｓｉ₃Ｎ₄膜厚７０から８０
ｎｍの範囲でも線幅バラツキは１２ｎｍ以下となり効果
があった。さらにＳｉＯ₂膜厚を１６から２０ｎｍ、Ｓ
ｉ₃Ｎ₄膜厚を７６から８０ｎｍに制御すると線幅バラツ
キは５ｎｍ以下となり顕著な効果が認められた。

【００２６】また、シリコン酸化膜とシリコン窒化膜の
積層膜は、Ｓｉ基板をエッチングするときのマスクとし
て機能させることができる。即ち、Ｓｉ基板上に、露
光光に対する反射率が０．１以下となるように、シリコ
ン酸化膜とシリコン窒化膜を形成し、シリコン窒化膜
上にレジストを塗布し、２５０ｎｍ以下の短波長の光
を用いて露光し、現像してレジストパターンを形成し、
このレジストをマスクとしてシリコン窒化膜をパター
ニングし、引き続きシリコン酸化膜をパターニングし、
このシリコン窒化膜をハードマスクとしてシリコン基
板をエッチングするものである。

【００２７】（２）また、反射防止膜を、トレンチアイ
ソレーションを形成する際のＣＭＰあるいはＣＭＬの研
磨工程において、ストッパとして用いることが可能であ
る。ここで、ストッパとは、ＣＭＰあるいはＣＭＬを行
なったときシリコン窒化膜のような削れにくい膜が形成
された領域のＳｉ基板が露出しないようにすることであ
る。

【００２８】具体的には、Ａ．基板上に露光光に対す
る反射率が０．１以下となる第１の膜を形成し、第１
の膜上にレジスト膜を形成し、露光照射してレジスト膜
をパターニングし、第１の膜をパターニングし、基板
をパターニングして溝部を形成し、溝部に絶縁膜を埋
め込み、この第１の膜をストッパとして絶縁膜を研磨
する。この第１の膜は、露光光に対する反射率が０．１
以下であれば、（１）で記載したＳｉＯ₂とＳｉ₃Ｎ₄の
積層膜に限らず、単層膜や２層以上の積層膜でも良い。
具体的には、ストッパ膜としてアルミナ（Ａｌ₂Ｏ₃）や
窒化タンタル（ＴａＯ）が挙げられる。

【００２９】また、Ｂ．基板上にシリコン酸化膜、シ
リコン窒化膜を積層し、シリコン窒化膜上にレジスト
膜を形成し、レジストに２５０ｎｍ以下の露光光を照射
して、パターン形成し、レジストをマスクにシリコン
窒化膜をエッチングし、シリコン酸化膜をエッチング
し、基板をエッチングして溝部を形成し、溝内に埋め
込みながら絶縁膜を形成し、このシリコン窒化膜をス
トッパーとして絶縁膜を研磨する。

【００３０】勿論、Ａの第１の膜やＢのシリコン窒化膜
は、研磨のストッパとして用いるだけでなく、シリコン
基板のエッチングマスクとして用いても良い。

【００３１】

【発明の実施の形態】（実施例１）本発明の基本的な製
造工程について以下に説明する。

【００３２】第１の実施例を図１から１１を用いながら
説明する。ＲＣＡ洗浄したＳｉ基板１０１を熱酸化し
て、１８ｎｍのＳｉＯ₂膜１０２を形成した後に、ＣＶ
Ｄ法によって、膜厚７８ｎｍのＳｉ₃Ｎ₄膜１０３を堆積
した。次に該Ｓｉ₃Ｎ₄膜上にレジスト１０４を塗布し、
素子形成領域（電気的活性領域）、すなわち非アイソレ
ーション領域上にレジストが残るような所望の素子分離
パターンが形成されたマスク１０５を用いてレジストを
露光した（図１）。露光光１０６としては波長１９３ｎ
ｍのＡｒＦエキシマレーザ光を用いた。図１では図示し
ていないが、この露光にはスキャナを用いたため、レン
ズがマスクとウエハの間にある。またスキャナでなくス
テッパを用いてもよい。その後現像を行なってＳｉ₃Ｎ₄
上にアイソレーション形成用レジストパターン１０７を
形成した（図２）。このときのレジストパターン１０７
の寸法バラツキはロット内およびロット間ともに２ｎｍ
であった。

【００３３】次に、このレジストパターン１０７をエッ
チングマスクとしてＳｉ₃Ｎ₄膜をエッチングし、レジス
トを除去してＳｉ₃Ｎ₄パターン１０３′を形成した（図
３）。その後、Ｓｉ₃Ｎ₄パターン１０３′をマスクにし
てＳｉＯ₂膜１０２およびＳｉ基板１０１を表面から約
０．２５μｍの深さまでドライエッチングし、溝部１１
０とアイランド部１０９を作製した。このようにレジス
トをマスクにＳｉ₃Ｎ₄を加工し、次にレジストを除去し
てＳｉ₃Ｎ₄膜をマスクにＳｉを加工すると、レジストを
薄膜化することができる。レジストの薄膜化は解像度の
向上、レジストパターン倒れの防止に効果がある。特に
ＡｒＦレーザ露光、およびそれより波長の短い露光では
レジストによる露光光の吸収が大きく、膜厚が厚いとレ
ジスト底部まで十分露光光が届かないため、解像度や露
光裕度が大きく低下する。

【００３４】一方、レジストを十分に薄膜化できないと
いう問題はあるものの、レジストパターン１０７をマス
クにＳｉ₃Ｎ₄膜１０３、ＳｉＯ₂膜１０２およびＳｉ基
板１０１を順次エッチングする方法もある。この方法で
は真空を破らずに一連のエッチングを行なうことも可能
で、その意味で量産性が高い方法である。

【００３５】このＳｉ₃Ｎ₄をＳｉ加工のマスクにする方
法は特に露光光の波長が短いときに有効であった。な
お、ここではレジストの厚さを０．２μｍとした。次
に、上記基板表面を洗浄し、その後、熱酸化によってＳ
ｉの溝内に約２５ｎｍのＳｉＯ₂膜１０８を形成した
（図４）。更に膜厚２５０ｎｍのＳｉＯ₂膜１１１を前
面に堆積した（図５）。なお、窒化膜でフタをして熱酸
化を行うことによって、溝部１１０に選択的にシリコン
酸化膜を形成することも可能ではあるが、シリコンとシ
リコン窒化膜の界面にバーズビークが発生しやすく、応
力もたまるため、好ましくはない。次に膜厚８０ｎｍの
Ｓｉ₃Ｎ₄膜１１２を堆積し（図６）、フォトリソグラフ
ィー技術を用いて、図７に示すように、大きな領域の凸
部に開口１１４を有するレジストパターン１１３を形成
する。ここでは短辺が１μｍ以上の大きさの凸部に開口
をあけた。その後、ドライエッチング技術を用いて、レ
ジスト開口部１１４のＳｉ₃Ｎ₄膜、層間のＳｉＯ₂をエ
ッチングする（図８）。この際、凸部上のＳｉＯ₂膜の
残膜厚１１５は、広いフィールド領域のＳｉＯ₂膜１１
６の高さに合わせる。続いてレジスト１１３を除去し、
クリーニングした（図９）後に、化学的機械研磨を行
い、平坦化した（図１０）。化学的機械研磨は発泡ポリ
ウレタンパッドとアンモニア系ヒュームドシリカスラリ
ーを用いて、研磨荷重が平方センチメートルあたり、５
００ｇ、定盤回転数が毎分２０回転（相対速度：毎分２
０ｍ）、研磨時間は４分で行った。この平坦化研磨で
は、基板凸部の角１１７および凸部１１８が第一に除去
される。その際、広いフィールド領域１１９は研磨レー
トの小さなＳｉ₃Ｎ₄膜１１２にて保護されるためディッ
シングは生じない。したがって、図１０に示すように、
平坦化が可能である。化学的機械研磨は、アクティブ領
域上のＳｉ₃Ｎ₄膜１２０に達すると、研磨レートが大幅
に低下する。この時点で、化学的機械研磨を中止した。
なお、ここではＳｉ₃Ｎ₄とＳｉＯ₂の研磨レート比が５
の研磨剤を用いた。種々検討した結果、研磨レート比４
以上でアクティブ領域のＳｉにダメージを与えずに研磨
することができた。さらに酸化セリウムなどを使えば研
磨レート比５０以上にすることも可能で、このような研
磨剤を用いればＳｉ₃Ｎ₄膜１０３の被着膜厚を５０ｎｍ
と薄くしてもアクティブ領域のＳｉを保護しながら平坦
化することができる。その後、アクティブ領域上のＳｉ
₃Ｎ₄膜１１６を除去し、クリーニングを行った（図１
１）。

【００３６】なお、本実施例では、大きな凸部領域に開
口部領域１１４を設けたが、大小領域の凸パターンが混
在するウエハを高均一に研磨できる砥石を用いたＣＭＬ
法を用いて研磨することで、大きな凸部領域に酸化膜の
開口部領域１１４を形成せずに、即ち図６の状態から直
接研磨して平坦化させることも可能である。

【００３７】本実施例で示した方法により、アイソレー
ション領域に層間絶縁膜１２１が埋め込まれ、アクティ
ブ領域はＳｉＯ₂膜１０８で保護された電気特性の良い
素子分離層を比較的簡便な工程で、寸法精度高く、形成
できた。

【００３８】図１で示した工程で１０ｎｍ厚以上のＳｉ
Ｏ₂をバリヤ層として用いたことと、水素含有量が５ｘ
１０²¹個／ｃｍ³のＬＰＣＶＤのＳｉ₃Ｎ₄を用いたこと
により、Ｓｉへの水素注入によるアイソレーション電気
特性、およびアクティブ領域の半導体特性への影響はな
かった。但し、ＬＰＣＶＤのＳｉ₃Ｎ₄に代えてプラズマ
ＣＶＤのＳｉＯｘＮｙを用いると、水素のＳｉへの注入
量が増え、デバイスの電気特性が不十分であった。従っ
て、水素含有量が５ｘ１０²¹個／ｃｍ³以下の膜とする
ことで、水素の悪影響を回避することができる。また、
Ｓｉ上に形成する膜の水素含有量が３ｘ１０²¹個／ｃｍ
³を境にデバイスへのダメージが変わり、好ましくは、
水素含有量が３ｘ１０²¹個／ｃｍ³以下である。

【００３９】本実施例では有機ＢＡＲＣの様な反射防止
膜を新に加えることをしていない。このことにより工程
削減ができ、ＢＡＲＣエッチングに伴う寸法バラツキの
問題を解決し、さらにＢＡＲＣ工程増によるパーティク
ル発生などによる歩留まり低下も防止できた。

【００４０】（実施例２）第２の実施例を図１６および
１７を使って説明する。ここの実施例では、実施例１で
示したアイソレーション形成方法を使って半導体メモリ
素子を作製した。図１６は素子の製造の主な工程を示す
断面図である。図１６（ａ）に示すように、Ｐ型のＳｉ
半導体６７１を基板に用い、その表面に実施例１で示し
た素子分離技術を用い素子分離領域６７２を形成する。
次に、例えば厚さ１５０ｎｍの多結晶Ｓｉと厚さ２００
ｎｍのＳｉＯ₂を積層した構造のワード線６７３を形成
し、さらに化学気相成長法を用いて例えば１５０ｎｍの
ＳｉＯ₂を被着し、異方的に加工してワード線の側壁に
ＳｉＯ₂のサイドスペーサ６７４を形成する。次に、通
常の方法でｎ拡散層６７５を形成する。

【００４１】次に図１６（ｂ）に示すように、通常の工
程を経て多結晶Ｓｉまたは高融点金属金属シリサイド、
あるいはこれらの積層膜からなるデータ線６７６を形成
する。次に図１６（ｃ）に示すように、通常の工程を経
て多結晶Ｓｉからなる蓄積電極６７８を形成する。その
後、Ｔａ₂Ｏ₅，Ｓｉ₃Ｎ₄，ＳｉＯ₂，ＢＳＴ，ＰＺＴ，
強誘電体、あるいはこれらの複合膜などを被着し、キャ
パシタ用絶縁膜６７９を形成する。引き続き多結晶Ｓ
ｉ、高融点金属、高融点金属シリサイド、あるいはＡ
ｌ，Ｃｕ等の低抵抗な導体を被着しプレート電極６８０
を形成する。

【００４２】次に図１６（ｄ）に示すように、通常の工
程を経て配線６８１を形成する。次に通常の配線形成工
程やパッシベーション工程を経てメモリ素子を作製し
た。なお、ここでは、代表的な製造工程のみを説明した
が、これ以外は通常の製造工程を用いた。

【００４３】次に、代表的なパタン配置について説明す
る。図１７（ａ）および（ｂ）は製造したメモリ素子を
構成する代表的なパタンのメモリ部のパタン配置を示
す。７８２，７８７がワード線、７８３，７８８がデー
タ線、７８４，７８９がアクティブ領域、７８５，７９
０が蓄積電極、７８６，７９１が電極取り出し孔のパタ
ンである。この例においても、アクティブ領域の形成、
アクティブ以外の領域がアイソレーション領域なので言
い換えればアイソレーション領域形成に、本実施例１を
適用した。

【００４４】本発明を用いて作製した素子は短チャネル
効果による素子特性バラツキが少なく、従来法を用いて
作製した素子の特性と比較すると特性が良好であった。
また、許容寸法バラツキとメモリセルチップ面積の関係
を示した図１８（ａ）からわかるように、寸法バラツキ
を下げることによりチップ面積を小さくすることができ
る。寸法バラツキがあるとその分合わせ余裕をとる必要
があり、チップ面積が大きくなる。本実施例でも実施例
１同様に寸法バラツキは１０ｎｍ以下となったため、チ
ップ面積も小さくすることができ、コストを下げること
ができた。単純にチップ面積が小さくなった分ウエハ当
たりのチップ取得率が上がってコストが下がるにとどま
らず、パーティクル等によってチップが大きいと歩留ま
りが下がる効果も加わるため効果が大きい。さらに、露
光装置の露光フィールドが限られているため、１ショッ
トに入るチップ数は離散的に変わる。図１８（ａ）では
寸法バラツキとチップ面積は比例的な関係となっている
が、この露光フィールドの関係からスループットという
観点から見ると単純な比例関係ではない。本実施例
（０．１５μｍルール）のアイソレーションパターンの
露光スループットは、図１８（ｂ）に示すように、寸法
バラツキが１０ｎｍを越えると大きく落ちこんだ。本発
明を用いると寸法精度を高めることができ、製造コスト
を下げることが可能となる。

【００４５】（実施例３）第３の実施例を図１９を用い
て説明する。図１９はアクティブ領域とキャパシタの電
極との電気的接触をとるためのコンタクト孔のレイアウ
トを示したものである。図中９０１，９０３，および９
０５がアクティブ領域のパターン（これをＭｏａｔパタ
ーンと呼ぶ）であり、アクティブ領域以外の領域がアイ
ソレーション領域となる。９０２，９０４，および９０
６はコンタクト孔パターンである。その形状的特徴から
（ａ）のＭｏａｔをダイアゴナル型、（ｂ）をストレー
ト型、そして（ｃ）をガルウィング型と呼ぶ。特にスト
レート型では、矩形なＭｏａｔパターンと、そのＭｏａ
ｔパターンの長辺方向の中心線に対しコンタクト孔の中
心が外れたオフセット位置にコンタクト孔があるレイア
ウトとなっている。Ｍｏａｔパターンの線幅がバラツク
とコンタクト孔との接触面積が変化し、電気特性をバラ
ツかせることになる。特にストレートＭｏａｔではコン
タクト孔との接触面積が元々小さく、このバラツキの影
響が大きい。このＭｏａｔ形成に本実施例１の形成法を
適用し、寸法精度を高めた。その結果コンタクト抵抗の
バラツキを１０％低減できた。本効果は特にストレート
Ｍｏａｔで顕著であった。

【００４６】

【発明の効果】本発明によって新にリソグラフィ専用目
的の反射防止膜を設けることなく寸法精度の高いアイソ
レーション領域（電気的分離層）を形成することが可能
となる。寸法精度が高いのでパッキングデンシティの高
いレイアウトが可能となり、小さいチップ面積の中に集
積度の高い集積回路を組み込むことが可能となる。また
デバイスの電気特性のバラツキが小さくなる。

【００４７】加えて、工程数の少ない簡便な工程である
ため、製造コストが低く、パーティクル等の発生機会も
少ないことから歩留まりが向上する。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す断面図である。

【図２】本発明の第１の実施例を示す断面図である。

【図３】本発明の第１の実施例を示す断面図である。

【図４】本発明の第１の実施例を示す断面図である。

【図５】本発明の第１の実施例を示す断面図である。

【図６】本発明の第１の実施例を示す断面図である。

【図７】本発明の第１の実施例を示す断面図である。

【図８】本発明の第１の実施例を示す断面図である。

【図９】本発明の第１の実施例を示す断面図である。

【図１０】本発明の第１の実施例を示す断面図である。

【図１１】本発明の第１の実施例を示す断面図である。

【図１２】本発明の第１の実施例条件を示す条件図であ
る。

【図１３】本発明の効果を示す特性図である。

【図１４】本発明の効果を説明する特性図である。

【図１５】本発明の効果を説明する特性図である。

【図１６】本発明の第２の実施例を示す断面図である。

【図１７】本発明の第２の実施例を示す上面図である。

【図１８】本発明の効果を示す特性図である。

【図１９】本発明の第３の実施例を示す上面図である。

【図２０】従来法の工程を説明する断面図である。

【図２１】従来法の工程を説明する断面図である。

【図２２】従来法の工程を説明する断面図である。

【図２３】従来法の工程を説明する断面図である。

【図２４】従来法の工程を説明する断面図である。

【図２５】従来法の工程を説明する断面図である。

【図２６】従来法の工程を説明する断面図である。

【図２７】従来法の工程を説明する断面図である。

【図２８】従来法の工程を説明する断面図である。

【図２９】従来法の工程を説明する断面図である。

【図３０】従来法の工程を説明する断面図である。

【図３１】従来法の工程を説明する断面図である。

【図３２】従来法の工程を説明する断面図である。

【図３３】従来法の工程を説明する断面図である。

【図３４】反射率の概念を説明する説明図である。

【符号の説明】１０…Ｓｉ基板、１１…酸化膜、１２…窒化膜、１３…
反射防止膜、１４…レジスト、１５…マスク、１６…露
光光、１７…レジストパターン、１８…反射防止膜パタ
ーン、１９…窒化膜パターン、２０…酸化膜、２１…酸
化膜、２２…窒化膜、２３…レジストパターン、２４…
開口、２５…溝、２６…窒化膜、２７…アイソレーショ
ン領域、２８…アクティブ領域、１０１…Ｓｉ基板、１
０２…ＳｉＯ₂膜、１０３…Ｓｉ₃Ｎ₄膜、１０４…レジ
スト、１０５…マスク、１０６…露光光、１０７…レジ
ストパターン、１０８…ＳｉＯ₂膜、１０９…アイラン
ド部、１１０…溝部、１１１…ＳｉＯ₂膜、１１２…Ｓ
ｉ₃Ｎ₄膜、１１３…レジストパターン、１１４…レジス
ト開口部、１１５…ＳｉＯ₂膜の残膜厚、１１６…Ｓｉ
Ｏ₂膜、１１７…基板凸部の角、１１８…凸部、１１９
…広いフィールド領域、１２０…Ｓｉ₃Ｎ₄膜、１２１…
層間絶縁膜、６７１…Ｐ型のＳｉ半導体、６７２…素子
分離領域、６７３…ワード線、６７４…サイドスペー
サ、６７５…ｎ拡散層、６７６…データ線、６７８…蓄
積電極、６７９…キャパシタ用絶縁膜、６８０…プレー
ト電極、６８１…配線、７８２，７８７…ワード線、７
８３，７８８…データ線、７８４，７８９…アクティブ
領域、７８５，７９０…蓄積電極、７８６，７９１…電
極取り出し孔パタン、９０１，９０３，９０４…Ｍｏａ
ｔパターン、９０２，９０４，９０６…コンタクト孔パ
ターン。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2H025 AA03 AB16 AC08 DA34 EA06 5F004 AA11 BB04 DB01 DB03 DB07 EA06 EA07 EA22 EA23 EB04 5F046 AA17 CA04 CA07 PA03 PA04 PA12

Claims

【特許請求の範囲】

【請求項１】基体上に、膜厚が１０ｎｍ以上３０ｎｍ以
下のシリコン酸化膜を形成する工程と、前記シリコン酸化膜上に、膜厚が７０ｎｍ以上８５ｎｍ
以下のシリコン窒化膜を形成する工程と、前記シリコン窒化膜直上に、レジスト膜を形成する工程
と、前記レジスト膜の所定の領域に、波長が２５０ｎｍ以下
の露光光を照射する工程と、前記レジスト膜をパターニングする工程とを有すること
を特徴とする半導体装置の製造方法。
【請求項２】前記露光光は、ＡｒＦエキシマレーザーで
あることを特徴とする請求項１記載の半導体装置の製造
方法。
【請求項３】前記基体は、Ｓｉであることを特徴とする
請求項1または２記載の半導体装置の製造方法。
【請求項４】前記シリコン窒化膜は、Ｓｉ₃Ｎ₄膜である
ことを特徴とする請求項1乃至３何れかに記載の半導体
装置の製造方法。
【請求項５】基体上に、膜厚が１０ｎｍ以上５０ｎｍ以
下のシリコン酸化膜を形成する工程と、前記シリコン酸化膜の膜厚をＸｎｍとしたとき、膜厚が
−０．４５Ｘ＋８２．５ｎｍ以上−０．６２５Ｘ＋９
１．２５ｎｍ以下のシリコン窒化膜を形成する工程と、前記シリコン窒化膜直上に、レジスト膜を形成する工程
と、前記レジスト膜の所定のパターンに、波長が２５０ｎｍ
以下の露光光を照射する工程と、前記レジスト膜を現像して、パターニングする工程とを
有することを特徴とする半導体装置の製造方法。
【請求項６】前記露光光は、ＡｒＦエキシマレーザーで
あることを特徴とする請求項５記載の半導体装置の製造
方法。
【請求項７】前記基体は、Ｓｉであることを特徴とする
請求項５または６記載の半導体装置の製造方法。
【請求項８】前記シリコン窒化膜は、Ｓｉ₃Ｎ₄膜であ
ることを特徴とする請求項５乃至７何れかに記載の半導
体装置の製造方法。
【請求項９】半導体基板上に、１０ｎｍ以上３０ｎｍ以
下の膜厚のシリコン酸化膜を形成する工程と、前記シリコン酸化膜上に、７０ｎｍ以上８５ｎｍの膜厚
のシリコン窒化膜を形成する工程と、前記シリコン窒化膜上にレジスト膜を形成する工程と、前記レジスト膜に、波長が２５０ｎｍ以下の露光光を照
射して、パターン形成する工程と、前記レジスト膜をマスクとして、前記シリコン窒化膜の
第１の領域をエッチングし、パターニングする工程と、前記第１の領域の前記シリコン酸化膜をエッチングし、
パターニングする工程と、前記第１の領域の前記シリコン基板をエッチングし、溝
部を形成する工程と、前記溝部に絶縁膜を埋め込む工程とを有することを特徴
とする半導体装置の製造方法。
【請求項１０】半導体基板上に、１６ｎｍ以上２０ｎｍ
以下の膜厚のシリコン酸化膜を形成する工程と、前記シリコン酸化膜上に、７６ｎｍ以上８０ｎｍ以下の
膜厚のシリコン窒化膜を形成する工程と、前記シリコン窒化膜上にレジスト膜を形成する工程と、前記レジスト膜に、波長が２５０ｎｍ以下の露光光を照
射して、パターン形成する工程と、前記レジスト膜をマスクとして、前記シリコン窒化膜を
エッチングし、パターニングする工程と、前記シリコン酸化膜をパターニングする工程と、前記シリコン窒化膜をマスクとして、前記シリコン基板
をエッチングし、溝部を形成する工程と、前記溝部に絶縁膜を埋め込む工程とを有することを特徴
とする半導体装置の製造方法。
【請求項１１】半導体基板上に、１０ｎｍ以上５０ｎｍ
以下の膜厚のシリコン酸化膜を形成する工程と、前記シリコン酸化膜上に、前記シリコン酸化膜の膜厚を
Ｘｎｍとしたとき、膜厚が−０．４５Ｘ＋８２．５ｎｍ
以上−０．６２５Ｘ＋９１．２５ｎｍ以下のシリコン窒
化膜を形成する工程と、前記シリコン窒化膜上にレジスト膜を形成する工程と、前記レジスト膜に、波長が２５０ｎｍ以下の露光光を照
射して、パターン形成する工程と、前記レジスト膜をマスクとして、第１の領域の前記シリ
コン窒化膜をエッチングし、パターニングする工程と、前記第１の領域の前記シリコン酸化膜をパターニングす
る工程と、前記第１の領域の前記シリコン基板をエッチングし、溝
部を形成する工程と、前記溝部に絶縁膜を埋め込む工程とを有することを特徴
とする半導体装置の製造方法。
【請求項１２】半導体基板上に、シリコン酸化膜を形成
する工程と、前記シリコン酸化膜上にシリコン窒化膜を形成する工程
と、前記シリコン窒化膜上にレジスト膜を形成する工程と、前記レジスト膜に、前記シリコン酸化膜と前記シリコン
窒化膜の積層膜の、反射率が０．１以下である、波長が
２５０ｎｍ以下の露光光を照射して、パターン形成する
工程と、前記レジスト膜をマスクとして、前記シリコン窒化膜を
エッチングし、パターニングする工程と、前記シリコン酸化膜をパターニングする工程と、前記シリコン基板をエッチングし、溝部を形成する工程
と、前記溝部に絶縁膜を埋め込む工程とを有することを特徴
とする半導体装置の製造方法。
【請求項１３】前記シリコン窒化膜のパターン幅は、
０．１５μｍ以下であることを特徴とする請求項１２記
載の半導体装置の製造方法。
【請求項１４】前記シリコン窒化膜のパターン幅は、
０．０８μｍ以下であることを特徴とする請求項１２ま
たは１３記載の半導体装置の製造方法。
【請求項１５】基体上に膜を形成する工程と、前記膜上
にレジスト膜を形成する工程と、前記レジスト膜に所定
のパターンを露光してパターン形成する工程とを有する
半導体装置の製造方法において、前記膜がｍ層からなっ
ており、前記基体の複素屈折率Ｎ₀をＮ₀＝ｎ₀−ｉｋ₀、
前記レジストの複素屈折率Ｎ_mをＮ_m＝ｎ_m−ｉｋ_m、ｊ層
目の前記膜の複素屈折率Ｎ_jおよび膜厚をそれぞれＮ_j＝
ｎ_j−ｉｋ_j、ｄ_j、前記露光の光の波長をλ、とする
と、式（１）の【数１】ｊに関する漸化式をｊ＋１＝ｍまで解いた、｜Ｒｍ｜
（｜Ｒｍ｜は、レジスト／基板界面の反射率を示す）が
０．１より小さいことを特徴とする半導体装置の製造方
法。
【請求項１６】半導体基板上に、露光光に対する反射率
が０．１以下の第１の膜を形成する工程と、前記第１の膜上に、レジスト膜を形成する工程と、前記レジスト膜に、前記露光光を照射して、パターン形
成する工程と、前記レジスト膜をマスクに、第１の領域の前記第１の膜
をエッチング除去する工程と、前記第１の領域の前記半導体基板をエッチングし、溝部
を形成する工程と、前記溝部に埋め込みながら、前記半導体基板上に、前記
溝部の厚さよりも厚い絶縁膜を形成する工程と、前記絶縁膜を、前記第１の膜に対して選択的に研磨する
工程とを有することを特徴とする半導体装置の製造方
法。
【請求項１７】前記研磨は、前記第１の膜に対する前記
絶縁膜の研磨レート比が４以上であることを特徴とする
請求項１６記載の半導体装置の製造方法。
【請求項１８】前記研磨は、前記第１の膜に対する前記
絶縁膜の研磨レート比が５０以上であることを特徴とす
る請求項１６記載の半導体装置の製造方法。
【請求項１９】前記第１の膜の水素含有量は、５×１０
²¹個／ｃｍ³以下であることを特徴とする請求項１６乃
至１８何れかに記載の半導体装置の製造方法。
【請求項２０】前記第１の膜の水素含有量は、３×１０
²¹個／ｃｍ³以下であることを特徴とする請求項１６乃
至１８何れかに記載の半導体装置の製造方法。
【請求項２１】半導体基板上に、シリコン酸化膜を形成
する工程と、前記シリコン酸化膜上にシリコン窒化膜を形成する工程
と、前記シリコン窒化膜上にレジスト膜を形成する工程と、前記レジスト膜に、前記シリコン酸化膜と前記シリコン
窒化膜の積層膜についての反射率が０．１以下の露光光
を照射して、レジストパターンを形成する工程と、前記レジスト膜をマスクとして、前記シリコン窒化膜を
エッチングし、パターニングする工程と、前記シリコン酸化膜をパターニングする工程と、前記シリコン窒化膜がエッチングされた領域の前記半導
体基板をエッチングし、溝部を形成する工程と、前記溝部が形成された前記半導体基板に、前記溝部の厚
さよりも厚い絶縁膜を形成する工程と、前記シリコン窒化膜をストッパーとして、前記溝部に前
記絶縁膜を残すように、前記絶縁膜を研磨する工程と、前記溝部以外の所定の領域に、トランジスタを形成する
工程とを有することを特徴とする半導体装置の製造方
法。
【請求項２２】前記研磨は、前記シリコン窒化膜に対す
る前記シリコン酸化膜の研磨レート比が４以上であるこ
とを特徴とする請求項２１記載の半導体装置の製造方
法。
【請求項２３】前記シリコン窒化膜の水素含有量は、５
×１０²¹個／ｃｍ³以下であることを特徴とする請求項
２１または２２に記載の半導体装置の製造方法。
【請求項２４】前記シリコン酸化膜の膜厚は１０ｎｍ以
上３０ｎｍ以下であり、前記シリコン窒化膜の膜厚は７
０ｎｍ以上８５ｎｍ以下であることを特徴とする請求項
２１乃至２３何れかに記載の半導体装置の製造方法。
【請求項２５】前記シリコン酸化膜の膜厚は１０ｎｍ以
上５０ｎｍ以下であり、前記シリコン酸化膜の膜厚をＸ
ｎｍとしたとき、シリコン窒化膜の膜厚が−０．４５Ｘ
＋８２．５ｎｍ以上−０．６２５Ｘ＋９１．２５ｎｍ以
下であることを特徴とする請求項２１乃至２３何れかに
記載の半導体装置の製造方法。
【請求項２６】半導体基板上に、シリコン酸化膜を形成
する工程と、前記シリコン酸化膜上にシリコン窒化膜を形成する工程
と、前記シリコン窒化膜上にレジスト膜を形成する工程と、前記レジスト膜に、２５０ｎｍ以下の波長の露光光を照
射して、レジストパターンを形成する工程と、前記レジスト膜をマスクとして、前記シリコン窒化膜を
エッチングし、パターニングする工程と、前記シリコン酸化膜をパターニングする工程と、前記シリコン窒化膜がエッチングされた領域の前記半導
体基板をエッチングし、溝部を形成する工程と、前記溝部が形成された前記半導体基板に、前記溝部の厚
さよりも厚い絶縁膜を形成する工程と、前記溝部に前記絶縁膜を残すように、前記シリコン窒化
膜に対し、前記絶縁膜を選択的に研磨する工程と、前記溝部以外の所定の領域に、トランジスタを形成する
工程とを有することを特徴とする半導体装置の製造方
法。
【請求項２７】前記研磨は、前記シリコン窒化膜に対す
る前記シリコン酸化膜の研磨レート比が４以上であるこ
とを特徴とする請求項２６記載の半導体装置の製造方
法。
【請求項２８】前記シリコン窒化膜の水素含有量は、５
×１０²¹個／ｃｍ³以下であることを特徴とする請求項
２６または２７に記載の半導体装置の製造方法。
【請求項２９】前記シリコン酸化膜の膜厚は１０ｎｍ以
上３０ｎｍ以下であり、前記シリコン窒化膜の膜厚は７
０ｎｍ以上８５ｎｍ以下であることを特徴とする請求項
２６乃至２８何れかに記載の半導体装置の製造方法。
【請求項３０】前記シリコン酸化膜の膜厚は１０ｎｍ以
上５０ｎｍ以下であり、前記シリコン酸化膜の膜厚をＸ
ｎｍとしたとき、シリコン窒化膜の膜厚が−０．４５Ｘ
＋８２．５ｎｍ以上−０．６２５Ｘ＋９１．２５ｎｍ以
下であることを特徴とする請求項２６乃至２８何れかに
記載の半導体装置の製造方法。
【請求項３１】半導体基板上に、露光光に対する反射率
が０．１以下の第１の膜を形成する工程と、前記第１の膜上に、レジスト膜を形成する工程と、前記レジスト膜に、前記露光光を照射して、パターン形
成する工程と、前記レジスト膜をマスクに、第１の領域の前記第１の膜
をエッチング除去する工程と、前記第１の領域の前記半導体基板をエッチングし、溝部
を形成する工程と、前記溝部に埋め込みながら、前記半導体基板上に、前記
溝部の厚さよりも厚い絶縁膜を形成する工程と、前記絶縁膜を、前記第１の膜に対して選択的に研磨する
工程と、前記溝部以外のアクティブ領域に、トランジスタを形成
する工程と、前記トランジスタを形成する工程の後、前記トランジス
タの拡散領域と電気的に導通する電極を有するキャパシ
タ部を形成する工程を有することを特徴とする半導体装
置の製造方法。
【請求項３２】前記アクティブ領域に対し前記キャパシ
タの電極と導通するコンタクト孔がオフセットされて配
置されていることを特徴とする請求項３１記載の半導体
装置の製造方法。
【請求項３３】半導体基板上に第１の膜を形成する工程
と、前記第１の膜上にレジスト膜を形成する工程と、前
記レジストを露光してレジストパターンを形成する工程
とを有する半導体装置の製造方法において、上記第１の
膜がｍ層からなっており、基体の複素屈折率Ｎ₀をＮ₀＝
ｎ₀−ｉｋ₀、レジストの複素屈折率Ｎ_mをＮ_m＝ｎ_m−ｉ
ｋ_m、ｊ層目の前記第１の膜の複素屈折率Ｎ_jおよび膜厚
をそれぞれＮ_j＝ｎ_j−ｉｋ_j、ｄ_j、上記パターン露光光
の波長をλ、とすると、式（１）の【数１】ｊに関する漸化式をｊ＋１＝ｍまで解いた、｜Ｒｍ｜
（｜Ｒｍ｜は、レジスト／基板界面の反射率を示す）が
０．１より小さくされており、さらに、前記レジストを
マスクに、前記第１の膜をエッチング除去する工程と、前記第１の膜がエッチング除去された領域の前記半導体
基板をエッチング除去して、溝部を形成する工程と、前記溝部内に埋め込みながら、前記溝部の厚さよりも厚
い絶縁膜を形成する工程と、前記第１の膜が残存するように、前記絶縁膜を研磨する
工程とを有することを特徴とする半導体装置の製造方
法。