JP2000294545A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2000294545A
JP2000294545A JP11102702A JP10270299A JP2000294545A JP 2000294545 A JP2000294545 A JP 2000294545A JP 11102702 A JP11102702 A JP 11102702A JP 10270299 A JP10270299 A JP 10270299A JP 2000294545 A JP2000294545 A JP 2000294545A
Authority
JP
Japan
Prior art keywords
film
semiconductor device
hsq
layer
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11102702A
Other languages
English (en)
Inventor
Tatsuya Usami
達矢 宇佐美
Hidenobu Miyamoto
秀信 宮本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP11102702A priority Critical patent/JP2000294545A/ja
Priority to KR10-2000-0018154A priority patent/KR100379137B1/ko
Priority to US09/544,490 priority patent/US6319844B1/en
Publication of JP2000294545A publication Critical patent/JP2000294545A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
    • H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
    • H10P50/283—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/73—Etching of wafers, substrates or parts of devices using masks for insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • H10W20/083—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts the openings being via holes penetrating underlying conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 ＨＳＱ膜を使用した半導体装置に於いて、ビ
アホールの底面部を確実に配線層の上部表面部にのみに
終端せしめた半導体装置を提供する。 【解決手段】 基板若しくは下地層間膜１０１上に形成
された幅が互いに異なる複数の配線層１０２ａ及び１０
２ｂ、当該基板若しくは下地層間膜１０１及び当該配線
層１０２ａ及び１０２ｂ上に形成されたＨＳＱ膜１０
３、当該ＨＳＱ膜１０３の上に形成された絶縁膜層１０
４とから構成された半導体装置１００において、底部１
２０が、当該幅が互いに異なる複数の配線層１０２ａ及
び１０２ｂのそれぞれの上部表面部１３０にのみ到達し
ている当該絶縁膜層１０４と当該ＨＳＱ膜層１０３とを
貫通したビアホール１１０が形成されている半導体装置
１００。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及び半導
体装置の製造方法に関し、特に詳しくは、配線層の幅が
互いに異なっている半導体装置であって且つ層間絶縁膜
にＨＳＱ膜が使用されている半導体装置に於いて、当該
配線層に到達するビアホールの底部を確実に当該配線層
の上部表面部のみで終端させている半導体装置に関する
ものである。
【０００２】
【従来の技術】従来より、半導体装置の動作速度は配線
抵抗（Ｒ）と配線間の寄生容量（Ｃ）との積ＲＣの増加
に従って小さくなり、配線間の寄生容量（Ｃ）は配線間
隔に反比例して増加する事が知られている。従って、半
導体装置の動作速度を向上するためには、配線間の寄生
容量を減少することが重要である。
【０００３】このような観点から、微細配線間に低い比
誘電率を有する絶縁膜を形成する手法が広く用いられて
いる。このような低い比誘電率を有する絶縁膜の一例と
して、ＨＳＱ(Hydrogen Silsesquioxane) 膜があげられ
る。当該ＨＳＱ膜を使用した場合のエッチング技術の例
を次に図２及び図３を参照しながら説明する。
【０００４】即ち、図２（Ａ）に示す様に、下地層間膜
２０１として、プラズマＳｉＯ2 膜上にメタル配線２０
２としてＴｉＮ/ Ｔｉ/ Ａｌ−Ｃｕ/ ＴｉＮ構造をもっ
た総膜厚が約６００ｎｍのメタルを加工した。その上に
ＨＳＱ膜２０３を約４００ｎｍ塗布焼成した。さらにそ
の上に第２のプラズマＳｉＯ2 膜２０４を約１４００ｎ
ｍ形成し化学的機械研磨（以降ＣＭＰと記す）により平
坦化し、メタル配線上に７００ｎｍの絶縁膜が残るよう
にした。
【０００５】次に、図２（Ｂ）に示す様に、スルーホー
ルを形成するためにフォトレジストを加工した。その
後、酸化膜ドライエッチャーにより、Ｃ4 Ｆ8/Ａｒ/ Ｏ
2/ＣＯのガスケミストリーでＰ−ＳｉＯ2/ＨＳＱの積層
膜を加工すると小面積のメタル配線上の層間膜のエッチ
ングがほぼ最適になるように設定したところ、図３
（Ａ）に示す様に、約１ｎｍ角の大面積のメタル配線上
の層間膜の微細のホール内ではＨＳＱ膜のエッチングは
止まってしまった。
【０００６】また大面積のメタル配線部分のエッチング
のぬけ性をよくするためＯ2 ガスを増加すると大面積メ
タル上層間膜のスルーホールはぬけるが、特に小面積メ
タル配線上の層間膜の微小スルーホール部ではオーバー
エッチングになるとともにＴｉＮとのエッチング選択比
が取れず、図３（Ｂ）に示す様に、当該幅の狭い方のメ
タル配線の上面部はかなり堀込まれ、その結果抵抗値が
予め定められた設定値に設定されず、従ってＴｉＮどめ
のエッチングは困難であった。
【０００７】つまり、メタル配線上のＨＳＱ塗布膜の膜
厚がメタルの面積が大面積の場合に厚く、小面積では薄
くなるがＰ−ＳｉＯ2 膜とＨＳＱのエッチング選択比が
大きい（ＨＳＱの微細ホール内ではエッチレート低下す
る。）ためＨＳＱが厚い部分ではエッチングがぬけな
い。この理由はＨＳＱの微細ホールの加工ではエッチン
グ中にＨＳＱ膜の内部の水素が発生しエッチャントの一
部のフッ素がＨＦガスとして排気され、エッチングに関
与しなくなるためである。
【０００８】また厚いＨＳＱ膜をエッチングでぬこうと
する場合はＴｉＮどめのエッチングが困難になる。この
理由は厚いＨＳＱ膜をエッチングする場合、時間を長く
するがその時、薄いＨＳＱ膜の部分ではＴｉＮのオーバ
ーエッチングになってしまうからである。又、特開平７
−２２６５３１号公報に於いては、電極及びパット部に
起因する寄生容量を小さくする為にメサ型の受光素子を
使用する事が開示されているが、ＨＳＱ膜を使用する構
成に関しては開示がない。
【０００９】更に特許第２５６０６３７号公報には、Ｆ
ＦＴの高速化の為に寄生容量を低減する目的で、ゲート
電極側面に酸化シリコンよりも低誘電率を持つスペーサ
を設ける技術に関して開示されているが、ＨＳＱ膜を使
用した半導体装置に関しては開示がない。
【００１０】
【発明が解決しようとする課題】従って、本発明の目的
は、上記した従来技術の欠点を改良し、ＨＳＱ膜を使用
した半導体装置に於いて、各配線層に接続させるプラグ
を埋め込むビアホールの底面部を確実に当該配線層の上
部表面部にのみに終端せしめた半導体装置及び当該ビア
ホールの底面部を確実に当該配線層の上部表面部にのみ
に終端せしめる事が可能な半導体装置の製造方法を提供
するものである。
【００１１】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明に係る第１の態様として
は、基板若しくは下地層間膜上に形成された幅が互いに
異なる複数の配線層、当該基板及び当該配線層上に形成
されたＨＳＱ(Hydrogen Silsesquioxane) 膜、当該ＨＳ
Ｑ膜の上に形成された絶縁膜層とから構成された半導体
装置において、底部が、当該幅が互いに異なる複数の配
線層のそれぞれの上部表面部にのみ到達している当該絶
縁膜層と当該ＨＳＱ膜層とを貫通したビアホールが形成
されている半導体装置であり、又、本発明に於ける第２
の態様としては、基板若しくは下地層間膜上に形成され
た幅が互いに異なる複数の配線層、当該基板及び当該配
線層上に形成されたＨＳＱ(Hydrogen Silsesquioxane)
膜、当該ＨＳＱ膜の上に形成された絶縁膜層とから構成
された半導体装置を製造する方法において、当該複数の
配線層のそれぞれの幅が互いに異なる様に形成すると共
に、当該絶縁膜層と当該ＨＳＱ膜層のエッチングレート
を等しくする様にエッチング処理する半導体装置の製造
方法である。
【００１２】
【発明の実施の形態】本発明に係る当該半導体装置及び
半導体装置の製造方法は、上記した様な技術構成を採用
しているので、配線層の幅が互いに異なっている半導体
装置であって且つ層間絶縁膜にＨＳＱ膜が使用されてい
る半導体装置に於いて、当該配線層に到達するビアホー
ルを形成する場合に、当該ビアホールの底部を確実に当
該配線層の上部表面部のみで終端させている半導体装置
が得られるのであって、その為に、メタル配線を加工
後、ＨＳＱ膜を塗布し、プラズマＳｉＯ2 膜を形成し、
そのプラズマＳｉＯ2 膜をＣＭＰした後、大面積を有す
るメタル配線上のＨＳＱ膜と小面積を有するメタル配線
上のＨＳＱ膜厚がことなるためプラズマＳｉＯ2 膜とＨ
ＳＱ膜のエッチング選択比をほぼ１にする様にエッチン
グ処理する事を特徴とするものである。
【００１３】
【実施例】以下に、本発明に係る半導体装置及び半導体
装置の製造方法の具体例を図（Ａ）〜図１（Ｄ）を参照
しながら詳細に説明する。即ち、図１（Ｃ）は、本発明
に係る半導体装置の一具体例の構成を示す断面図であ
り、図中、基板若しくは下地層間膜１０１上に形成され
た幅が互いに異なる複数の配線層１０２ａ及び１０２
ｂ、当該基板若しくは下地層間膜１０１及び当該配線層
１０２ａ及び１０２ｂ上に形成されたＨＳＱ(Hydrogen
Silsesquioxane) 膜１０３、当該ＨＳＱ膜１０３の上に
形成された絶縁膜層１０４とから構成された半導体装置
１００において、底部１２０が、当該幅が互いに異なる
複数の配線層１０２ａ及び１０２ｂのそれぞれの上部表
面部１３０にのみ到達している当該絶縁膜層１０４と当
該ＨＳＱ膜層１０３とを貫通したビアホール１１０が形
成されている半導体装置１００が示されている。
【００１４】又、本発明に係る当該半導体装置１００に
於いては、当該ビアホール１１０の底部１２０は、当該
各配線層１０２ａ及び１０２ｂの表面１３０に形成され
たバリヤーメタル層１４０に接している事が望ましい。
更に、本発明に於ける当該半導体装置１００に於いて
は、当該ビアホール１１０の底部１２０は、図１（Ｄ）
に示す様に、当該各配線層１０２ａ及び１０２ｂの表面
に形成されたバリヤーメタル層１４０の内部で終端せし
められている事が更に望ましく、特には、当該バリヤー
メタル層１４０を構成する窒化チタン層ＴｉＮ層の内部
で終端せしめられている事が、特に望ましい。
【００１５】又、本発明に於いて使用される当該絶縁膜
層１０４としては、例えば、シリコン酸化膜が好まし
く、特には、プラズマシリコン酸化膜を使用する事が望
ましい。一方、本発明に於いて使用される配線層１０２
ａ及び１０２ｂは、特に限定されるものではないが、ア
ルミニウム等の金属配線層で構成されるものである事が
望ましい。
【００１６】本発明に係る当該半導体装置１００に於け
る当該配線層１０２ａ及び１０２ｂは、その配置位置に
よるデザインの結果として、配線の幅が互いに異なって
いる場合が多く、その為、当該各配線層１０２ａ及び１
０２ｂの上部に形成される上面部１３０の面積は、当然
互いに異なってくる。その結果、当該各配線部１０２ａ
及び１０２ｂ上に形成されるＨＳＱ膜１０３の厚みは、
上記した様に、当該配線層１０２ａ及び１０２ｂの幅が
大きい場合、つまり上部表面部１３０の面積が大きい場
合には、当該配線層１０２ａ上に形成される当該ＨＳＱ
膜１０３の膜厚は厚くなり、反対に当該配線層１０２ｂ
の幅が狭い場合、つまり上部表面部１３０の面積が小さ
い場合には、当該配線層１０２ｂ上に形成される当該Ｈ
ＳＱ膜１０３の膜厚は薄くなり、従って、当該ビアホー
ル１１０を形成する為に、エッチング処理する際には、
当該ビアホール１１０の底面部である先端部１２０が、
同時には、当該各配線層１０２ａ及び１０２ｂのそれぞ
れの表面部１３０には到達しない事になる。
【００１７】そこで、本発明に於いては、基板若しくは
下地層間膜１０１上に形成された幅が互いに異なる複数
の配線層１０２ａ及び１０２ｂ、当該基板若しくは下地
層間膜１０１及び当該配線層１０２ａ及び１０２ｂ上に
形成されたＨＳＱ(HydrogenSilsesquioxane) 膜１０
３、当該ＨＳＱ膜１０３の上に形成された絶縁膜層１０
４とから構成された半導体装置１００を製造する方法に
おいて、当該複数の配線層１０２ａ及び１０２ｂのそれ
ぞれの幅が互いに異なる様に形成すると共に、当該絶縁
膜層１０４と当該ＨＳＱ膜層１０３のエッチングレート
が等しくなる様なエッチング条件を使用してエッチング
処理する様に構成したものである。
【００１８】本発明に於ける当該半導体装置の製造方法
に於いては、当該エッチングは、ドライエッチング処理
である事が望ましく、又、当該ドライエッチング処理
は、フッ素系ガス及び水素系ガスの混合ガスを使用する
事が好ましい。一方、本発明に於いては、当該半導体装
置の製造方法において、当該ドライエッチング処理は、
水素系ガスの濃度を高く設定して実行する事が望まし
い。
【００１９】尚、本発明に係る当該半導体装置の製造方
法に於けるより詳細な具体例としては、当該ドライエッ
チング処理は、フルオロカーボンガスおよび水素含有ガ
スを使用するものである。本発明に於いて使用されるフ
ルオロカーボンガスとしては、一般にＣX ＦY で示され
るものが使用されるが、具体例としては、ＣＦ4 、Ｃ4
Ｆ8 等が好ましくは使用される。
【００２０】又、本発明に於いて使用される水素含有ガ
スとしては、水素、ＣＨ4 、ＰＨ3、Ｂ2 Ｈ6 ガスから
選択された一つを使用するが望ましい。以下に、本発明
に係る当該半導体装置及び当該半導体装置の製造方法に
関するより詳細な具体例を実施例の形で説明する。即
ち、基板若しくは下地層間膜１０１としてプラズマＳｉ
Ｏ2 膜を形成し、その上にメタル配線１０２として、図
１（Ｄ）に示す様に、ＴｉＮ/ Ｔｉ/ Ａｌ−Ｃｕ/ Ｔｉ
Ｎからなる積層構造をもった総膜厚が約６００ｎｍのメ
タル配線を形成後、例えば塩素系ガスにより処理加工を
した。
【００２１】次いで、その上にＨＳＱ膜１０３を約４０
０ｎｍ塗布し、焼成した。さらに、当該ＨＳＱ膜１０３
上に、プラズマＳｉＯ2 膜１０４を絶縁膜層として約１
４００ｎｍ形成し、ＣＭＰによりプラズマＳｉＯ2 膜１
０４を平坦化しメタル配線上に約７００ｎｍの絶縁膜が
残るようにした（図１（Ａ）参照）。次にスルーホール
を形成するためフォトレジスト１０５を加工した。（図
１（Ｂ）参照）。
【００２２】その後、酸化膜ドライエッチャーにより、
Ｃ4 Ｆ8/Ａｒ/ Ｏ2/ＣＯのガスケミストリーに４％Ｈ2
＋Ｎ2 ガスを添加した。これを用いプラズマＳｉＯ2 絶
縁膜層１０４とＨＳＱ膜１０３の積層膜を加工するとプ
ラズマＳｉＯ2 膜１０４とＨＳＱ膜１０３のエッチング
選択比がほとんど１となり、かつメタル配線１０２の配
線上部のバリアメタルＴｉＮ膜との選択比が２０以上確
保できるエッチングが実現した。（図１（Ｃ）参照）。
【００２３】上記具体例に於いて、メタル配線１０２ａ
及び１０２ｂ上のＨＳＱ膜１０３の膜厚がメタルの面積
が約１ｎｍ角の大面積部分１０２ａでは厚く、小面積部
１０２ｂでは薄くなり、プラズマＳｉＯ2 膜１０４とＨ
ＳＱ膜１０３の選択比が１に近ずかずにＨＳＱ膜１０３
のエッチングレートが遅い場合は小面積メタル配線１０
２ｂ上の層間膜１０４は大面積メタル配線１０２ａ上の
層間膜１０４よりも先にエッチングされるため、ここで
エッチングを止めてしまうと大面積メタル配線１０２ａ
上の層間膜１０４上でエッチングがストップしてしま
う。
【００２４】しかし４％Ｈ2 ＋Ｎ2 ガスを添加するとプ
ラズマＳｉＯ2 膜１０４とＨＳＱ膜１０３のエッチング
レートは両方とも遅くなるものの、エッチングの選択比
については１に近ずくので、大面積部のメタル配線１０
２ａ上でも小面積部のメタル配線１０２ｂ上でもエッチ
ングレートはほぼ等しくでき、ぬけ不良が発生しない。
【００２５】この理由はＨＳＱ膜のエッチングで微細ホ
ール中では加工時にＨＳＱ膜中から水素ガスが出てくる
ためエッチレートが低下する。しかしエッチングガスケ
ミストリーを水素ガスが多い雰囲気で実施すればプラズ
マＳｉＯ2 のエッチング時でも水素が過剰であるためＨ
ＳＱ膜とプラズマＳｉＯ2 膜のエッチングレートが両方
とも低下しエッチング選択比が１に近ずく。
【００２６】またメタル配線のバリアメタルで使用して
いるＴｉＮとＨＳＱ膜のエッチング選択比が水素添加に
より向上する。その理由は水素ガス添加により、ＴｉＮ
膜のエッチングが保護できるからである。ここでは水素
含有ガスとして４％Ｈ2 ＋Ｎ2 ガスを用いたがその代わ
りにＣＨ 4 ガス、ＰＨ3 ガス、Ｂ2 Ｈ6 ガスを使用して
もよい。
【００２７】この中でＣＨ4 ガスを使用した場合はエッ
チングのデポ膜として使用することができる。またＰＨ
3 ガスを用いた場合は、その後のメタルに銅などのプラ
グを使用した場合にはバリアメタルが不完全であっても
銅の拡散バリアをより保証できるＰＳＧ層が形成でき
る。またＢ2 Ｈ6 ガスを添加した場合はＨＳＱ膜のクラ
ックをより起こりにくくするというメリットが発生し
た。
【００２８】
【発明の効果】本発明に係る当該半導体装置及びその製
造方法は、上記した様な技術構成を採用しているので、
メタル配線を加工後、ＨＳＱ膜を塗布し、プラズマＳｉ
Ｏ2 膜を形成し、そのプラズマＳｉＯ2 膜をＣＭＰする
層間膜構造において、プラズマＳｉＯ2 膜とＨＳＱ膜の
エッチング選択比をほぼ１にすることによって、配線層
の幅が互いに異なっている半導体装置であって且つ層間
絶縁膜にＨＳＱ膜が使用されている半導体装置に於い
て、当該配線層に到達するビアホールの底部を確実に当
該配線層の上部表面部のみで終端させている半導体装置
が容易に得られると言う効果をうる事が出来る。
【図面の簡単な説明】
【図１】図１は、本発明に係る半導体装置及び半導体装
置の製造方法の一具体例に於ける要部工程での半導体装
置の工程断面図を示す。
【図２】図２は、従来に於ける半導体装置の製造方法の
要部を示す工程断面図である。
【図３】図３は、従来に於ける半導体装置の製造方法に
よる欠点を説明する断面図である。
【符号の説明】
１００…半導体装置 １０１、２０１…基板、下地層間膜 １０２、２０２…配線層、メタル配線 １０２ａ…幅の大きい配線層 １０２ｂ…幅の狭い配線層 １０３、２０３…ＨＳＱ膜 １０４、２０４…絶縁膜層、プラズマＳｉＯ2 膜 １０５、２０５…フォトレジスト １１０…ビアホール １２０…ビアホールの底部 １３０…配線層の上部表面部 １４０…バリヤーメタル層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB30 DD08 DD15 DD16 EE12 EE14 FF18 5F004 AA00 DA00 DA20 DA23 DA24 DA25 DA26 DB03 DB12 DB23 DB24 EB01 EB03

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 基板若しくは下地層間膜上に形成された
    幅が互いに異なる複数の配線層、当該基板及び当該配線
    層上に形成されたＨＳＱ(Hydrogen Silsesquioxane)
    膜、当該ＨＳＱ膜の上に形成された絶縁膜層とから構成
    された半導体装置において、底部が、当該幅が互いに異
    なる複数の配線層のそれぞれの上部表面部にのみ到達し
    ている当該絶縁膜層と当該ＨＳＱ膜層とを貫通したビア
    ホールが形成されている半導体装置。
  2. 【請求項２】 当該ビアホールの底部は、当該各配線層
    の表面に形成されたバリヤーメタル層に接している事を
    特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 当該ビアホールの底部は、当該各配線層
    の表面に形成されたバリヤーメタル層の内部で終端せし
    められている事を特徴とする請求項２記載の半導体装
    置。
  4. 【請求項４】 基板若しくは下地層間膜上に形成された
    幅が互いに異なる複数の配線層、当該基板及び当該配線
    層上に形成されたＨＳＱ(Hydrogen Silsesquioxane)
    膜、当該ＨＳＱ膜の上に形成された絶縁膜層とから構成
    された半導体装置を製造する方法において、当該複数の
    配線層のそれぞれの幅が互いに異なる様に形成すると共
    に、当該絶縁膜層と当該ＨＳＱ膜層のエッチングレート
    を等しくする様にエッチング処理することを特徴とする
    半導体装置の製造方法。
  5. 【請求項５】 当該エッチングは、ドライエッチング処
    理である事を特徴とする請求項４記載の半導体装置の製
    造方法。
  6. 【請求項６】 当該ドライエッチング処理は、フッ素系
    ガス及び水素系ガスの混合ガスを使用する事を特徴とす
    る請求項４又は５に記載の半導体装置の製造方法。
  7. 【請求項７】 当該ドライエッチング処理は、水素系ガ
    スの濃度を高く設定して実行する事を特徴とする請求項
    ６記載の半導体装置の製造方法。
  8. 【請求項８】 当該ドライエッチング処理は、フルオロ
    カーボンガスおよび水素含有ガスを使用する事を特徴と
    する請求項６又は７記載の半導体装置の製造方法。
  9. 【請求項９】 当該水素含有ガスとして水素、ＣＨ4 、
    ＰＨ3 、Ｂ2 Ｈ6 ガスから選択された一つを使用するこ
    とを特徴とする請求項６乃至８の何れかに記載の半導体
    装置の製造方法。
JP11102702A 1999-04-09 1999-04-09 半導体装置及びその製造方法 Pending JP2000294545A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP11102702A JP2000294545A (ja) 1999-04-09 1999-04-09 半導体装置及びその製造方法
KR10-2000-0018154A KR100379137B1 (ko) 1999-04-09 2000-04-07 반도체 장치의 제조 방법
US09/544,490 US6319844B1 (en) 1999-04-09 2000-04-07 Method of manufacturing semiconductor device with via holes reaching interconnect layers having different top-surface widths

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11102702A JP2000294545A (ja) 1999-04-09 1999-04-09 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2000294545A true JP2000294545A (ja) 2000-10-20

Family

ID=14334605

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11102702A Pending JP2000294545A (ja) 1999-04-09 1999-04-09 半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US6319844B1 (ja)
JP (1) JP2000294545A (ja)
KR (1) KR100379137B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100460772B1 (ko) * 2001-12-19 2004-12-09 주식회사 하이닉스반도체 반도체 소자 제조 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3547364B2 (ja) * 2000-04-21 2004-07-28 シャープ株式会社 半導体装置の製造方法
US6969909B2 (en) * 2002-12-20 2005-11-29 Vlt, Inc. Flip chip FET device
US7038917B2 (en) * 2002-12-27 2006-05-02 Vlt, Inc. Low loss, high density array interconnection
KR100555515B1 (ko) * 2003-08-27 2006-03-03 삼성전자주식회사 코발트층 캡핑막을 갖는 반도체 소자 및 그 제조방법
US20060105573A1 (en) * 2004-11-18 2006-05-18 Texas Instruments, Inc. Method for selective plasma etch of an oxide layer
JP6990799B2 (ja) * 2019-11-08 2022-02-03 東京エレクトロン株式会社 エッチング方法、プラズマ処理装置、処理ガス、デバイスの製造方法、プログラム、及び記憶媒体

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4668338A (en) * 1985-12-30 1987-05-26 Applied Materials, Inc. Magnetron-enhanced plasma etching process
JPS63124446A (ja) * 1986-11-06 1988-05-27 インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン 接続孔形成方法
US5378318A (en) * 1992-06-05 1995-01-03 Vlsi Technology, Inc. Planarization
JPH07226531A (ja) 1994-02-14 1995-08-22 Hitachi Ltd 受光素子の製造方法
JP3226021B2 (ja) * 1997-09-02 2001-11-05 日本電気株式会社 半導体装置の製造方法
JPH11145281A (ja) * 1997-11-06 1999-05-28 Mitsubishi Electric Corp 半導体装置の製造方法
KR100311487B1 (ko) * 1997-12-16 2001-11-15 김영환 산화막식각방법
US6083845A (en) * 1999-02-23 2000-07-04 United Microelectronics Corp. Etching method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100460772B1 (ko) * 2001-12-19 2004-12-09 주식회사 하이닉스반도체 반도체 소자 제조 방법

Also Published As

Publication number Publication date
KR100379137B1 (ko) 2003-04-08
KR20010014701A (ko) 2001-02-26
US6319844B1 (en) 2001-11-20

Similar Documents

Publication Publication Date Title
US5847463A (en) Local interconnect comprising titanium nitride barrier layer
JP3300643B2 (ja) 半導体装置の製造方法
JPH09148433A (ja) 半導体装置及びその製造方法
KR100277377B1 (ko) 콘택트홀/스루홀의형성방법
JPH10223760A (ja) アルミニウム相互接続のプラズマ処理による空気ギャップ形成の方法
JP3953726B2 (ja) 面取りが形成された金属シリサイド層を備えた半導体素子の製造方法
JPH1131745A (ja) 半導体装置のコンタクトプラグ形成方法
KR100288176B1 (ko) 반도체 장치 제조 방법
JP2000100749A (ja) 半導体装置および半導体装置の製造方法
US7615494B2 (en) Method for fabricating semiconductor device including plug
US8835306B2 (en) Methods for fabricating integrated circuits having embedded electrical interconnects
JP2000294545A (ja) 半導体装置及びその製造方法
JP4201421B2 (ja) 半導体装置の製造方法
US7026242B2 (en) Method for filling a hole with a metal
US7253094B1 (en) Methods for cleaning contact openings to reduce contact resistance
US6133628A (en) Metal layer interconnects with improved performance characteristics
JP2000150517A (ja) 半導体集積回路装置およびその製造方法
JPH0888329A (ja) 半導体装置の製造方法
KR100307489B1 (ko) 반도체디바이스의다층배선방법
JP4379245B2 (ja) 半導体装置の製造方法
JPH10223753A (ja) 半導体集積回路装置の製造方法および半導体集積回路装置
KR100265828B1 (ko) 반도체소자 제조방법
JP2004158821A (ja) 半導体装置の製造方法
KR100618794B1 (ko) 반도체소자의 콘택홀 형성방법
JP2005243978A (ja) 半導体素子の製造方法

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20040113