JP2000294568A - ミリ波帯半導体スイッチ回路 - Google Patents
ミリ波帯半導体スイッチ回路Info
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- Junction Field-Effect Transistors (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 従来よりもＦＥＴの形状に付随するインダク
タンス成分を小さく抑え、高い周波数（ミリ波帯）のＲ
Ｆ信号に対して良好なスイッチ特性を示す電界効果トラ
ンジスタを提供することを目的とする。 【解決手段】 本発明の半導体スイッチは、半導体基板
上に、ゲート電極を第１及び第２の電極により挟んでな
る複数組のＦＥＴを並列接続してなる半導体スイッチで
あって、上記複数組のＦＥＴの互いに隣り合う第１の電
極同士を電極の長手方向に沿って引き出し、接続する電
極引き出し線路と、上記複数組のＦＥＴの隣り合う第２
の電極同士を上記電極引き出し線路に直交する向きに接
続する電極接続配線と、上記複数組のＦＥＴの第２の電
極の内、少なくとも最離位置にある２つの第２の電極を
接地する接地配線とを備える。
タンス成分を小さく抑え、高い周波数（ミリ波帯）のＲ
Ｆ信号に対して良好なスイッチ特性を示す電界効果トラ
ンジスタを提供することを目的とする。 【解決手段】 本発明の半導体スイッチは、半導体基板
上に、ゲート電極を第１及び第２の電極により挟んでな
る複数組のＦＥＴを並列接続してなる半導体スイッチで
あって、上記複数組のＦＥＴの互いに隣り合う第１の電
極同士を電極の長手方向に沿って引き出し、接続する電
極引き出し線路と、上記複数組のＦＥＴの隣り合う第２
の電極同士を上記電極引き出し線路に直交する向きに接
続する電極接続配線と、上記複数組のＦＥＴの第２の電
極の内、少なくとも最離位置にある２つの第２の電極を
接地する接地配線とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、ミリ波帯で使用さ
れる半導体スイッチ回路に関する。
れる半導体スイッチ回路に関する。
【０００２】
【従来の技術】マイクロ波、ミリ波帯の通信、レーダー
等に使用する通信、受信、あるいは送受信モジュールに
は、送受信信号を切り換えるスイッチ用素子として一般
に電界効果トランジスタ（ Field Effect Transistor :
以下、ＦＥＴと表す）が使用される。
等に使用する通信、受信、あるいは送受信モジュールに
は、送受信信号を切り換えるスイッチ用素子として一般
に電界効果トランジスタ（ Field Effect Transistor :
以下、ＦＥＴと表す）が使用される。
【０００３】図１７は、従来のＦＥＴ６００を１入力１
出力（ SPST : Single-Pole-Single-Throw ）スイッチ
として用いる半導体スイッチ回路の構成図である。図１
７の（ａ）は、ＦＥＴ６００の正面図であり、（ｂ）
は、ＦＥＴ６００のＸ−Ｘ’断面図である。ドレイン電
極引き出し線路６０１とドレイン電極６０２は、ソース
電極６０５及びゲート電極６１２を跨ぐ導電性のエアー
ブリッジ６１７により接続されている。ドレイン電極６
０２とドレイン電極６０３は、ソース電極６０６及びゲ
ート電極６１３，６１４を跨ぐ導電性のエアーブリッジ
６１６により接続されている。ドレイン電極６０３とド
レイン電極引き出し線路６０４は、ソース電極６０７及
びゲート電極６１５を跨ぐ導電性のエアーブリッジ６１
９により接続されている。ソース電極６０５，６０６，
６０７は、ソース電極引き出し線路６０８を介してバイ
アホール６０９に接続される。上記ソース電極とドレイ
ン電極との間には、ゲート電極給電線路６１６に接続さ
れるゲート電極６１２，６１３，６１４及び６１５が櫛
状に設けられている。ドレイン電極引き出し線路６０１
は、ＭＭＩＣを構成する伝送線路６１０に接続されてい
る。ドレイン電極引き出し線路６０４は、同じくＭＭＩ
Ｃを構成する伝送線路６１１に接続されている。
出力（ SPST : Single-Pole-Single-Throw ）スイッチ
として用いる半導体スイッチ回路の構成図である。図１
７の（ａ）は、ＦＥＴ６００の正面図であり、（ｂ）
は、ＦＥＴ６００のＸ−Ｘ’断面図である。ドレイン電
極引き出し線路６０１とドレイン電極６０２は、ソース
電極６０５及びゲート電極６１２を跨ぐ導電性のエアー
ブリッジ６１７により接続されている。ドレイン電極６
０２とドレイン電極６０３は、ソース電極６０６及びゲ
ート電極６１３，６１４を跨ぐ導電性のエアーブリッジ
６１６により接続されている。ドレイン電極６０３とド
レイン電極引き出し線路６０４は、ソース電極６０７及
びゲート電極６１５を跨ぐ導電性のエアーブリッジ６１
９により接続されている。ソース電極６０５，６０６，
６０７は、ソース電極引き出し線路６０８を介してバイ
アホール６０９に接続される。上記ソース電極とドレイ
ン電極との間には、ゲート電極給電線路６１６に接続さ
れるゲート電極６１２，６１３，６１４及び６１５が櫛
状に設けられている。ドレイン電極引き出し線路６０１
は、ＭＭＩＣを構成する伝送線路６１０に接続されてい
る。ドレイン電極引き出し線路６０４は、同じくＭＭＩ
Ｃを構成する伝送線路６１１に接続されている。
【０００４】
【発明が解決しようとする課題】図１８は、ＦＥＴ６０
０の等価回路である。ＦＥＴ６００の前後段に設けられ
るインダクタンス６２３，６２４は、図１７に示すＦＥ
Ｔ６００の形状に付随するインダクタンス成分Ｌであ
り、インダクタンス６２５は、図１７に示すソース電極
６０５，６０６，６０７の左側に設けたバイアホール６
０７のインダクタンス成分Ｌｓである。
０の等価回路である。ＦＥＴ６００の前後段に設けられ
るインダクタンス６２３，６２４は、図１７に示すＦＥ
Ｔ６００の形状に付随するインダクタンス成分Ｌであ
り、インダクタンス６２５は、図１７に示すソース電極
６０５，６０６，６０７の左側に設けたバイアホール６
０７のインダクタンス成分Ｌｓである。
【０００５】スイッチの切り換えは、ＦＥＴ６００のゲ
ート電極（ゲート電極給電線路６１６）に与える電圧
（以下、ゲート電圧Ｖｇ）を制御して行う。ＦＥＴ６０
０は、ゲート電圧Ｖｇの値を所定のしきい値以下、例え
ば、約０Ｖに設定した時にオンとなり、伝送線路６１０
と接地導体６２２を接続する。この場合、伝送線路６１
１には信号が流れない。
ート電極（ゲート電極給電線路６１６）に与える電圧
（以下、ゲート電圧Ｖｇ）を制御して行う。ＦＥＴ６０
０は、ゲート電圧Ｖｇの値を所定のしきい値以下、例え
ば、約０Ｖに設定した時にオンとなり、伝送線路６１０
と接地導体６２２を接続する。この場合、伝送線路６１
１には信号が流れない。
【０００６】他方、ＦＥＴ６００は、ゲート電圧Ｖｇの
値を上記所定のしきい値電圧より大きくした時にオフと
なり、伝送線路６１０から接地導体６２２への信号の流
れを遮断して、伝送線路６１０から伝送線路６１１に信
号を流す。
値を上記所定のしきい値電圧より大きくした時にオフと
なり、伝送線路６１０から接地導体６２２への信号の流
れを遮断して、伝送線路６１０から伝送線路６１１に信
号を流す。
【０００７】図１９は、ＦＥＴ６００がオンしている時
の等価回路である。抵抗６２６は、オン抵抗Ｒonであ
る。点Ｂから見たＦＥＴのインピーダンスＺonは、Ｚon
＝Ｒon＋ｊ２πｆ（２Ｌ＋Ｌｓ）と表される。上記関係
式より理解されるように、回路に入力されるＲＦ信号の
周波数ｆが大きくなると、インピーダンスＺonは大きく
なる。インピーダンスＺonが大きくなると、抵抗分割の
作用により、伝送線路６１０から接地導体６２２に全て
流れるべき信号の一部が伝送線路６１１にも流れてしま
い、スイッチ特性が劣化（高損失化、低アイソレーショ
ン化）する。
の等価回路である。抵抗６２６は、オン抵抗Ｒonであ
る。点Ｂから見たＦＥＴのインピーダンスＺonは、Ｚon
＝Ｒon＋ｊ２πｆ（２Ｌ＋Ｌｓ）と表される。上記関係
式より理解されるように、回路に入力されるＲＦ信号の
周波数ｆが大きくなると、インピーダンスＺonは大きく
なる。インピーダンスＺonが大きくなると、抵抗分割の
作用により、伝送線路６１０から接地導体６２２に全て
流れるべき信号の一部が伝送線路６１１にも流れてしま
い、スイッチ特性が劣化（高損失化、低アイソレーショ
ン化）する。
【０００８】図２０は、ＦＥＴ６００がオフしている場
合の等価回路である。容量６２７は、オフ容量Ｃoffで
ある。点Ｂから見たＦＥＴ６００のインピーダンスＺ
offは、Ｚoff＝−ｊ／２πｆＣoff＋ｊ２πｆ（２Ｌ＋
Ｌｓ）＝−ｊ［１−４π2ｆ2Ｃof f／（２Ｌ＋Ｌｓ）］
／（２πｆＣoff）で表される。上記構成において、Ｒ
Ｆ信号の周波数ｆの値が大きくなると、インピーダンス
Ｚoffが小さくなる。インピーダンスＺoffが小さくなる
と、抵抗分割の作用により伝送線路６１０から伝送線路
６１１に全て流れるべき信号の一部が接地導体６２２に
も流れてしまい、スイッチ特性が劣化（高損失化、低ア
イソレーション化）する。
合の等価回路である。容量６２７は、オフ容量Ｃoffで
ある。点Ｂから見たＦＥＴ６００のインピーダンスＺ
offは、Ｚoff＝−ｊ／２πｆＣoff＋ｊ２πｆ（２Ｌ＋
Ｌｓ）＝−ｊ［１−４π2ｆ2Ｃof f／（２Ｌ＋Ｌｓ）］
／（２πｆＣoff）で表される。上記構成において、Ｒ
Ｆ信号の周波数ｆの値が大きくなると、インピーダンス
Ｚoffが小さくなる。インピーダンスＺoffが小さくなる
と、抵抗分割の作用により伝送線路６１０から伝送線路
６１１に全て流れるべき信号の一部が接地導体６２２に
も流れてしまい、スイッチ特性が劣化（高損失化、低ア
イソレーション化）する。
【０００９】図２１は、周波数ｆ＝７５ＧＨｚのＲＦ信
号が流れる場合に図１９及び図２０の点Ｂから見たイン
ピーダンスＺon及びＺoffを黒丸により表すスミスチャ
ートである。上述したように、オン時におけるインピー
ダンスＺon及びオフ時におけるＺoffの値は、ＲＦ信号
の周波数ｆに比例した値を取る。高い周波数（ミリ波
帯）のＲＦ信号に対するスイッチ特性を向上するには、
インダクタンス６２３，６２４，６２５の値、即ち、Ｆ
ＥＴの形状に付随するインダクタンス成分Ｌ及びバイア
ホールのインダクタンス成分Ｌｓを小さく抑えることが
要求される。
号が流れる場合に図１９及び図２０の点Ｂから見たイン
ピーダンスＺon及びＺoffを黒丸により表すスミスチャ
ートである。上述したように、オン時におけるインピー
ダンスＺon及びオフ時におけるＺoffの値は、ＲＦ信号
の周波数ｆに比例した値を取る。高い周波数（ミリ波
帯）のＲＦ信号に対するスイッチ特性を向上するには、
インダクタンス６２３，６２４，６２５の値、即ち、Ｆ
ＥＴの形状に付随するインダクタンス成分Ｌ及びバイア
ホールのインダクタンス成分Ｌｓを小さく抑えることが
要求される。
【００１０】本発明は、ＦＥＴの形状等に起因するイン
ダクタンス成分（Ｌ，Ｌｓ）を小さく抑え、特に、高い
周波数（ミリ波帯）のＲＦ信号に対して良好なスイッチ
特性（低損失、高アイソレーション）を示す電界効果ト
ランジスタを提供することを目的とする。
ダクタンス成分（Ｌ，Ｌｓ）を小さく抑え、特に、高い
周波数（ミリ波帯）のＲＦ信号に対して良好なスイッチ
特性（低損失、高アイソレーション）を示す電界効果ト
ランジスタを提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の第１のミリ波帯
半導体スイッチ回路は、ミリ波帯の伝送線路に対して、
接地との間にスイッチング素子としての電界効果トラン
ジスタを設けてなるミリ波帯半導体スイッチ回路におい
て、給電線路に接続される複数の櫛歯状のゲート電極
と、上記複数のゲート電極を所定の間隔をおいて交互に
挟む各複数の第１電極及び第２電極と、上記複数の第１
電極を、該第１電極の長手方向の両端において互いに接
続する第１電極接続配線と、隣り合う第２電極をエアー
ブリッジにより接続する第２電極接続配線と、上記第１
電極接続配線、又は、上記第２電極接続配線により接続
される第２電極であって接続方向の両端に位置する２つ
の第２電極を接地する接地配線とを備え、上記接地配線
に接続されていない、第２電極接続配線により接続され
る第２電極であって接続方向の両端に位置する２つの電
極、又は、上記第１電極接続配線に、伝送線路を接続し
たことを特徴とする。
半導体スイッチ回路は、ミリ波帯の伝送線路に対して、
接地との間にスイッチング素子としての電界効果トラン
ジスタを設けてなるミリ波帯半導体スイッチ回路におい
て、給電線路に接続される複数の櫛歯状のゲート電極
と、上記複数のゲート電極を所定の間隔をおいて交互に
挟む各複数の第１電極及び第２電極と、上記複数の第１
電極を、該第１電極の長手方向の両端において互いに接
続する第１電極接続配線と、隣り合う第２電極をエアー
ブリッジにより接続する第２電極接続配線と、上記第１
電極接続配線、又は、上記第２電極接続配線により接続
される第２電極であって接続方向の両端に位置する２つ
の第２電極を接地する接地配線とを備え、上記接地配線
に接続されていない、第２電極接続配線により接続され
る第２電極であって接続方向の両端に位置する２つの電
極、又は、上記第１電極接続配線に、伝送線路を接続し
たことを特徴とする。
【００１２】本発明の第２のミリ波帯半導体スイッチ回
路は、上記第１のミリ波帯半導体スイッチ回路におい
て、第１電極がドレイン電極であり、第２電極がソース
電極であることを特徴とする。
路は、上記第１のミリ波帯半導体スイッチ回路におい
て、第１電極がドレイン電極であり、第２電極がソース
電極であることを特徴とする。
【００１３】本発明の第３のミリ波帯半導体スイッチ回
路は、上記第１のミリ波帯半導体スイッチ回路におい
て、第１電極がソース電極であり、第２電極がドレイン
電極であることを特徴とする。
路は、上記第１のミリ波帯半導体スイッチ回路におい
て、第１電極がソース電極であり、第２電極がドレイン
電極であることを特徴とする。
【００１４】本発明の第４のミリ波帯半導体スイッチ回
路は、上記第１乃至第３のミリ波帯半導体スイッチ回路
において、上記接地配線は、上記第１電極接続配線、又
は、第２電極接続配線により接続される第２電極であっ
て接続方向の両端に位置する２つの電極を、バイアホー
ルを介して接地することを特徴とする。
路は、上記第１乃至第３のミリ波帯半導体スイッチ回路
において、上記接地配線は、上記第１電極接続配線、又
は、第２電極接続配線により接続される第２電極であっ
て接続方向の両端に位置する２つの電極を、バイアホー
ルを介して接地することを特徴とする。
【００１５】本発明の第５のミリ波帯半導体スイッチ回
路は、上記第１乃至第３のミリ波帯半導体スイッチ回路
において、上記接地配線は、上記第１電極接続配線、又
は、第２電極接続配線により接続される第２電極であっ
て接続方向の両端に位置する２つの電極を、接地平板に
直結することを特徴とする。
路は、上記第１乃至第３のミリ波帯半導体スイッチ回路
において、上記接地配線は、上記第１電極接続配線、又
は、第２電極接続配線により接続される第２電極であっ
て接続方向の両端に位置する２つの電極を、接地平板に
直結することを特徴とする。
【００１６】本発明の第６のミリ波帯半導体スイッチ回
路は、第１電極接続配線と第２電極接続配線を所定のリ
アクタンス成分を有する共振回路により接続してなるこ
とを特徴とする。
路は、第１電極接続配線と第２電極接続配線を所定のリ
アクタンス成分を有する共振回路により接続してなるこ
とを特徴とする。
【００１７】本発明の第７の半導体スイッチは、ミリ波
帯の伝送線路に対して、接地との間にスイッチング素子
としての電界効果トランジスタを設けてなるミリ波帯半
導体スイッチ回路において、給電線路に接続される複数
の櫛歯状のゲート電極と、上記複数のゲート電極を所定
の間隙を持って交互に挟む各複数の第１電極及び第２電
極と、上記複数の第１電極の各々を直接接地する接地配
線と、上記複数の第２電極同士を接続し、対向する２箇
所において伝送線路に接続される電極接続線路とを備え
ることを特徴とする。
帯の伝送線路に対して、接地との間にスイッチング素子
としての電界効果トランジスタを設けてなるミリ波帯半
導体スイッチ回路において、給電線路に接続される複数
の櫛歯状のゲート電極と、上記複数のゲート電極を所定
の間隙を持って交互に挟む各複数の第１電極及び第２電
極と、上記複数の第１電極の各々を直接接地する接地配
線と、上記複数の第２電極同士を接続し、対向する２箇
所において伝送線路に接続される電極接続線路とを備え
ることを特徴とする。
【００１８】本発明の第８の半導体スイッチは、上記第
７のミリ波帯半導体スイッチ回路において、上記電極接
続線路は、各第２電極を該第２電極の長手方向に引き出
して接続し、上記長手方向の両側に伝送線路接続用の端
子を有することを特徴とする。
７のミリ波帯半導体スイッチ回路において、上記電極接
続線路は、各第２電極を該第２電極の長手方向に引き出
して接続し、上記長手方向の両側に伝送線路接続用の端
子を有することを特徴とする。
【００１９】本発明の第９の半導体スイッチは、上記第
７のミリ波帯半導体スイッチ回路において、上記電極接
続線路は、隣り合う第２電極を該第２電極の幅方向に延
びるエアーブリッジにより互いに接続し、上記幅方向の
両端に伝送線路接続用端子を有することを特徴とする。
７のミリ波帯半導体スイッチ回路において、上記電極接
続線路は、隣り合う第２電極を該第２電極の幅方向に延
びるエアーブリッジにより互いに接続し、上記幅方向の
両端に伝送線路接続用端子を有することを特徴とする。
【００２０】本発明の第１０の半導体スイッチは、上記
第７のミリ波帯半導体スイッチ回路において、上記電極
引き出し線路は、上記複数の第２電極を櫛歯状に接続
し、該第２電極の短手方向の両側に伝送線路接続用端子
を有することを特徴とする。
第７のミリ波帯半導体スイッチ回路において、上記電極
引き出し線路は、上記複数の第２電極を櫛歯状に接続
し、該第２電極の短手方向の両側に伝送線路接続用端子
を有することを特徴とする。
【００２１】
【発明の実施の形態】（１）実施の形態１ 実施の形態１に係るＦＥＴ１は、１入力１出力の半導体
スイッチとして機能する。当該ＦＥＴ１は、給電線路に
櫛状に接続されたゲート電極を有するＦＥＴであって、
ソース電極同士をエアーブリッジにより接続し、更に、
上記並列に接続されるＦＥＴの両端に位置する２つのソ
ース電極に、それぞれ１個以上のバイアホールを接続す
ることを特徴とする。上記構成を採用することで、各ソ
ース電極からバイアホールまでの距離の短縮を図り、オ
ン又はオフ時に該バイアホールにより付加されるインダ
クタンス成分を低減することができる。これにより、オ
ン時におけるインピーダンスＺonの増加、及び、オフ時
におけるＺoffの減少を抑制してスイッチ特性を向上す
る。
スイッチとして機能する。当該ＦＥＴ１は、給電線路に
櫛状に接続されたゲート電極を有するＦＥＴであって、
ソース電極同士をエアーブリッジにより接続し、更に、
上記並列に接続されるＦＥＴの両端に位置する２つのソ
ース電極に、それぞれ１個以上のバイアホールを接続す
ることを特徴とする。上記構成を採用することで、各ソ
ース電極からバイアホールまでの距離の短縮を図り、オ
ン又はオフ時に該バイアホールにより付加されるインダ
クタンス成分を低減することができる。これにより、オ
ン時におけるインピーダンスＺonの増加、及び、オフ時
におけるＺoffの減少を抑制してスイッチ特性を向上す
る。
【００２２】図１は、接地層を有する半導体基板（図示
せず）上に形成されるＦＥＴ１の構成を示す図である。
図１の（ａ）は、ＦＥＴ１の正面図であり、（ｂ）は、
ＦＥＴ１のＡ−Ａ’断面図である。ドレイン電極２及び
３は、櫛状に延びるゲート電極１３，１４，１５，１６
に平行な向きに引き出され、両端に設けられるドレイン
電極引き出し線路４及び６に接続される。上記ゲート電
極１３，１４，１５，１６は、ゲート電極給電線路１７
に接続されている。なお、ドレイン電極引き出し線路４
とゲート電極給電線路１７との交差部２０ａ，２０ｂ
は、絶縁体により絶縁されている。
せず）上に形成されるＦＥＴ１の構成を示す図である。
図１の（ａ）は、ＦＥＴ１の正面図であり、（ｂ）は、
ＦＥＴ１のＡ−Ａ’断面図である。ドレイン電極２及び
３は、櫛状に延びるゲート電極１３，１４，１５，１６
に平行な向きに引き出され、両端に設けられるドレイン
電極引き出し線路４及び６に接続される。上記ゲート電
極１３，１４，１５，１６は、ゲート電極給電線路１７
に接続されている。なお、ドレイン電極引き出し線路４
とゲート電極給電線路１７との交差部２０ａ，２０ｂ
は、絶縁体により絶縁されている。
【００２３】図１の（ｂ）に示すように、ソース電極８
とソース電極９は、ゲート電極１３，１４及びドレイン
電極２を跨ぐ導電性のエアーブリッジ１１により接続さ
れている。また、ソース電極９とソース電極１０は、ゲ
ート電極１５，１６及びドレイン電極３を跨ぐ導電性の
エアーブリッジ１２により接続されている。ソース電極
８は、図示しない半導体基板の接地層に直接接続される
バイアホール１８に接続されている。ソース電極１０
は、図示しない半導体基板の接地層に直接接続されるバ
イアホール１９に接続されている。なお、ソース電極８
及び１０に接続されるバイアホールの数は、各々１個以
上が好ましい。
とソース電極９は、ゲート電極１３，１４及びドレイン
電極２を跨ぐ導電性のエアーブリッジ１１により接続さ
れている。また、ソース電極９とソース電極１０は、ゲ
ート電極１５，１６及びドレイン電極３を跨ぐ導電性の
エアーブリッジ１２により接続されている。ソース電極
８は、図示しない半導体基板の接地層に直接接続される
バイアホール１８に接続されている。ソース電極１０
は、図示しない半導体基板の接地層に直接接続されるバ
イアホール１９に接続されている。なお、ソース電極８
及び１０に接続されるバイアホールの数は、各々１個以
上が好ましい。
【００２４】図２は、上記ＦＥＴ１をＭＭＩＣ内で１入
力１出力スイッチとして用いた場合であって、所定のゲ
ート電圧Ｖｇを印加してＦＥＴ１をオンした場合の等価
回路を示す図である。インダクタンス２１，２２は、Ｆ
ＥＴ１の形状に付随するインダクタンス成分Ｌ’であ
る。インダクタンス２３，２４は、バイアホール１８，
１９のインダクタンス成分Ｌｓである。抵抗２５は、Ｆ
ＥＴ１のソース・ドレイン間抵抗Ｒonである。Ｒonが数
Ωの場合、点ａから見たＦＥＴ１のインピーダンスＺon
は、近似的に次の「数１」により表される。
力１出力スイッチとして用いた場合であって、所定のゲ
ート電圧Ｖｇを印加してＦＥＴ１をオンした場合の等価
回路を示す図である。インダクタンス２１，２２は、Ｆ
ＥＴ１の形状に付随するインダクタンス成分Ｌ’であ
る。インダクタンス２３，２４は、バイアホール１８，
１９のインダクタンス成分Ｌｓである。抵抗２５は、Ｆ
ＥＴ１のソース・ドレイン間抵抗Ｒonである。Ｒonが数
Ωの場合、点ａから見たＦＥＴ１のインピーダンスＺon
は、近似的に次の「数１」により表される。
【数１】 上記「数１」において、インダクタンス成分Ｌ’は、ス
イッチ素子１の形状に付随するインダクタンス成分であ
り、インダクタンス成分Ｌｓsumは、２以上設けられる
バイアホールのインダクタンス成分Ｌｓの合計を表す。
イッチ素子１の形状に付随するインダクタンス成分であ
り、インダクタンス成分Ｌｓsumは、２以上設けられる
バイアホールのインダクタンス成分Ｌｓの合計を表す。
【００２５】図２に示す等価回路において、並列に接続
されるインダクタンス成分Ｌｓ（インダクタンス２３，
２４）の数は、ソース電極に接続されるバイアホールの
数に比例する。ここで、伝送線路に垂直な向きに、片側
に１つだけバイアホールを設けた場合のインダクタンス
成分をＬｓ0とし、両端のソース電極８，１０に接続さ
れるバイアホールの数をｎとすると、伝送線路に垂直な
向きに両側に各１個以上接続されるバイアホールのイン
ダクタンス成分Ｌｓの合計Ｌｓsumは、次の「数２」に
示す関係を満たす。
されるインダクタンス成分Ｌｓ（インダクタンス２３，
２４）の数は、ソース電極に接続されるバイアホールの
数に比例する。ここで、伝送線路に垂直な向きに、片側
に１つだけバイアホールを設けた場合のインダクタンス
成分をＬｓ0とし、両端のソース電極８，１０に接続さ
れるバイアホールの数をｎとすると、伝送線路に垂直な
向きに両側に各１個以上接続されるバイアホールのイン
ダクタンス成分Ｌｓの合計Ｌｓsumは、次の「数２」に
示す関係を満たす。
【数２】
【００２６】上記「数１」に示すように、図２の点ａか
ら見たインピーダンスＺonは、入力されるＲＦ信号の周
波数ｆの増加に伴い増加する。インピーダンスＺonが増
加すると、抵抗分割の作用により伝送線路５に流れるＲ
Ｆ信号が完全に接地導体２６，２７へと流れず、一部の
ＲＦ信号が伝送線路７に流れてしまうといった問題が生
じる。しかし、両端に位置するソース電極に各１個以上
のバイアホールを接続する構成を採用することで、上記
「数２」に示すようにバイアホールのインダクタンス成
分Ｌｓsumの値を半分以下に減少することができる。こ
れにより、ＲＦ信号の高周波化に伴うインピーダンスＺ
onの増加を大幅に抑えることが可能となり、ＦＥＴ１の
オン時のスイッチ特性の大幅な向上（低損失化及び高ア
イソレーション化）を図ることができる。
ら見たインピーダンスＺonは、入力されるＲＦ信号の周
波数ｆの増加に伴い増加する。インピーダンスＺonが増
加すると、抵抗分割の作用により伝送線路５に流れるＲ
Ｆ信号が完全に接地導体２６，２７へと流れず、一部の
ＲＦ信号が伝送線路７に流れてしまうといった問題が生
じる。しかし、両端に位置するソース電極に各１個以上
のバイアホールを接続する構成を採用することで、上記
「数２」に示すようにバイアホールのインダクタンス成
分Ｌｓsumの値を半分以下に減少することができる。こ
れにより、ＲＦ信号の高周波化に伴うインピーダンスＺ
onの増加を大幅に抑えることが可能となり、ＦＥＴ１の
オン時のスイッチ特性の大幅な向上（低損失化及び高ア
イソレーション化）を図ることができる。
【００２７】図３は、ＦＥＴ１をＭＭＩＣに使用した場
合であって、ゲート電極給電線路１７へ供給する電圧を
ＦＥＴ１のドレイン電流遮断電圧（ピンチオフ電圧：以
下、Ｖp）よりも低い値に切り換え、ＦＥＴ１をオフに
切り換えた場合の等価回路を示す図である。図中、ＦＥ
Ｔ１のソース・ドレイン間容量をＣoffと表す。点ａか
らみたＦＥＴ１のインピーダンスＺoffは、次の「数
３」により表される。
合であって、ゲート電極給電線路１７へ供給する電圧を
ＦＥＴ１のドレイン電流遮断電圧（ピンチオフ電圧：以
下、Ｖp）よりも低い値に切り換え、ＦＥＴ１をオフに
切り換えた場合の等価回路を示す図である。図中、ＦＥ
Ｔ１のソース・ドレイン間容量をＣoffと表す。点ａか
らみたＦＥＴ１のインピーダンスＺoffは、次の「数
３」により表される。
【数３】
【００２８】上記「数３」に示すように、点ａから見た
インピーダンスＺoffは、入力されるＲＦ信号の周波数
の増加に伴い減少する。しかし、上記「数２」に示すよ
うに、ソース電極に２以上のバイアホールを接続する構
成を採用することで、バイアホールによるインダクタン
ス成分Ｌｓsumの値を１／２以下の値に減少することが
できる。これにより、高周波信号の入力時におけるイン
ピーダンスＺoffの減少を抑制することができ、ＦＥＴ
１のオフ時におけるスイッチ特性の大幅な向上（低損失
化及び高アイソレーション化）を図ることができる。
インピーダンスＺoffは、入力されるＲＦ信号の周波数
の増加に伴い減少する。しかし、上記「数２」に示すよ
うに、ソース電極に２以上のバイアホールを接続する構
成を採用することで、バイアホールによるインダクタン
ス成分Ｌｓsumの値を１／２以下の値に減少することが
できる。これにより、高周波信号の入力時におけるイン
ピーダンスＺoffの減少を抑制することができ、ＦＥＴ
１のオフ時におけるスイッチ特性の大幅な向上（低損失
化及び高アイソレーション化）を図ることができる。
【００２９】図４は、周波数ｆ＝７５ＧＨｚのＲＦ信号
が流れる場合に図２及び図３に示す点ａからみたインピ
ーダンスＺon及びＺoffを表すスミスチャートである。
図中、両端のソース電極の片側（例えばソース電極８だ
け）に１つだけバイアホール（例えばバイアホール１８
だけ）を備えた場合におけるインピーダンスＺon’及び
Ｚoff’を点線で示し、ソース電極８にバイアホール１
８を接続すると共に、ソース電極１０にバイアホール１
９を接続した場合におけるインピーダンスＺon及びＺ
offを実線で示す。図示するように、両端に位置する各
ソース電極にバイアホールを備えることで、インピーダ
ンスＺonの増加を効率的に抑制すると共に、インピーダ
ンスＺoffの減少を効率的に抑制できることが確認され
る。
が流れる場合に図２及び図３に示す点ａからみたインピ
ーダンスＺon及びＺoffを表すスミスチャートである。
図中、両端のソース電極の片側（例えばソース電極８だ
け）に１つだけバイアホール（例えばバイアホール１８
だけ）を備えた場合におけるインピーダンスＺon’及び
Ｚoff’を点線で示し、ソース電極８にバイアホール１
８を接続すると共に、ソース電極１０にバイアホール１
９を接続した場合におけるインピーダンスＺon及びＺ
offを実線で示す。図示するように、両端に位置する各
ソース電極にバイアホールを備えることで、インピーダ
ンスＺonの増加を効率的に抑制すると共に、インピーダ
ンスＺoffの減少を効率的に抑制できることが確認され
る。
【００３０】なお、図１に示すように、伝送線路を伝わ
るＲＦ信号の進行方向に対して垂直な向きに、バイアホ
ール１８及び１９を左右対称に配置することで、ＲＦ信
号とバイアホールとのカップリング容量が左右対象とな
り、ＲＦ特性が安定するといった効果を得ることができ
る。
るＲＦ信号の進行方向に対して垂直な向きに、バイアホ
ール１８及び１９を左右対称に配置することで、ＲＦ信
号とバイアホールとのカップリング容量が左右対象とな
り、ＲＦ特性が安定するといった効果を得ることができ
る。
【００３１】ＦＥＴ１は、伝送線路５及び７を同一線状
に接続し、バイヤホール１８，１９を伝送線路に対して
直交する向きに２個対称に設ける形状を採用する。当該
構成を採用することで、半導体スイッチとしての設計の
便を図ることができる。以下、上記構成のＦＥＴ１を採
用して３分配スイッチを単一の半導体基板上に作成する
場合について考察する。上述したようにＦＥＴ１では、
接続する２つの伝送線路５及び７を同一直線上に形成す
る。このため、図５に示すように、１つの伝送線路を信
号の入力方向に設け、更に、残りの２つの伝送線路を信
号の入力方向に対して９０度及び２７０度の方向に設
け、信号の入力端子から各スイッチまでの距離を等しく
することができる。当該構成を採用することで、低損失
でかつ等損失の３分配スイッチを形成することができ
る。
に接続し、バイヤホール１８，１９を伝送線路に対して
直交する向きに２個対称に設ける形状を採用する。当該
構成を採用することで、半導体スイッチとしての設計の
便を図ることができる。以下、上記構成のＦＥＴ１を採
用して３分配スイッチを単一の半導体基板上に作成する
場合について考察する。上述したようにＦＥＴ１では、
接続する２つの伝送線路５及び７を同一直線上に形成す
る。このため、図５に示すように、１つの伝送線路を信
号の入力方向に設け、更に、残りの２つの伝送線路を信
号の入力方向に対して９０度及び２７０度の方向に設
け、信号の入力端子から各スイッチまでの距離を等しく
することができる。当該構成を採用することで、低損失
でかつ等損失の３分配スイッチを形成することができ
る。
【００３２】なお、上記ＦＥＴ１のように、バイアホー
ル１８及び１９を用いる代わりに、図６に示すＦＥＴ
１’のように、基板表面に接地平板１５０，１５１を設
ける構成を採用してもよい。図６に示すように、ＦＥＴ
１’では、ソース電極８には、接地平板１５０を接続す
る。ソース電極１０には、接地平板１５１を接続する。
ＦＥＴ１’のオン時におけるインピーダンスＺon、及
び、オフ時におけるインピーダンスＺoffは、上記ＦＥ
Ｔ１と同様の数式（「数１」〜「数３」を参照）により
表されるため、ここでの説明は省く。
ル１８及び１９を用いる代わりに、図６に示すＦＥＴ
１’のように、基板表面に接地平板１５０，１５１を設
ける構成を採用してもよい。図６に示すように、ＦＥＴ
１’では、ソース電極８には、接地平板１５０を接続す
る。ソース電極１０には、接地平板１５１を接続する。
ＦＥＴ１’のオン時におけるインピーダンスＺon、及
び、オフ時におけるインピーダンスＺoffは、上記ＦＥ
Ｔ１と同様の数式（「数１」〜「数３」を参照）により
表されるため、ここでの説明は省く。
【００３３】（２）実施の形態１の変形例１ 図７は、上記ＦＥＴ１の変形例であるＦＥＴ３０の構成
を示す図である。図７の（ａ）は、ＦＥＴ３０の正面図
であり、（ｂ）は、Ｂ−Ｂ’断面図である。上記ＦＥＴ
３０とＦＥＴ１の相違点は、ＦＥＴ１ではソース電極に
バイアホールが接続されているのに対し、ＦＥＴ３０で
はドレイン電極にバイアホールが接続されている点であ
る。上記構成を採用することで、ＦＥＴ３０では、伝送
線路４１及び４３が同一直線上に設けられ、当該伝送線
路４１，４３と直交する向きに２つのバイアホール３
４，３６が設けられる。
を示す図である。図７の（ａ）は、ＦＥＴ３０の正面図
であり、（ｂ）は、Ｂ−Ｂ’断面図である。上記ＦＥＴ
３０とＦＥＴ１の相違点は、ＦＥＴ１ではソース電極に
バイアホールが接続されているのに対し、ＦＥＴ３０で
はドレイン電極にバイアホールが接続されている点であ
る。上記構成を採用することで、ＦＥＴ３０では、伝送
線路４１及び４３が同一直線上に設けられ、当該伝送線
路４１，４３と直交する向きに２つのバイアホール３
４，３６が設けられる。
【００３４】ドレイン電極３１，３２の図中左端は、ド
レイン電極引き出し線路３３を介してバイアホール３４
に接続される。ドレイン電極３１，３２の図中右端は、
ドレイン電極引き出し線路３５を介してバイアホール３
６に接続される。ソース電極３７とソース電極３８は、
ゲート電極４４，４５及びドレイン電極３１を跨ぐ導電
性のエアーブリッジ５０により接続される。ソース電極
３８とソース電極３９は、ゲート電極４６，４７及びド
レイン電極３２を跨ぐ導電性のエアーブリッジ５１によ
り接続されている。ソース電極３７，３９は、それぞれ
ドレイン電極引き出し線路４０，４２に接続されてい
る。ゲート電極４４，４５，４６，４７は、ゲート電極
給電線路４８に櫛状に接続されている。ゲート電極給電
線路４８とドレイン電極引き出し線路３３ａ，３３ｂと
の交差部４９ａ，４９ｂは、絶縁層を介して絶縁されて
いる。上記構成のＦＥＴ３０のオン時におけるインピー
ダンスＺon、及び、オフ時におけるインピーダンスＺ
offは、上記ＦＥＴ１と同様の数式（「数１」〜「数
３」を参照）で表されるため、ここでの説明は省く。
レイン電極引き出し線路３３を介してバイアホール３４
に接続される。ドレイン電極３１，３２の図中右端は、
ドレイン電極引き出し線路３５を介してバイアホール３
６に接続される。ソース電極３７とソース電極３８は、
ゲート電極４４，４５及びドレイン電極３１を跨ぐ導電
性のエアーブリッジ５０により接続される。ソース電極
３８とソース電極３９は、ゲート電極４６，４７及びド
レイン電極３２を跨ぐ導電性のエアーブリッジ５１によ
り接続されている。ソース電極３７，３９は、それぞれ
ドレイン電極引き出し線路４０，４２に接続されてい
る。ゲート電極４４，４５，４６，４７は、ゲート電極
給電線路４８に櫛状に接続されている。ゲート電極給電
線路４８とドレイン電極引き出し線路３３ａ，３３ｂと
の交差部４９ａ，４９ｂは、絶縁層を介して絶縁されて
いる。上記構成のＦＥＴ３０のオン時におけるインピー
ダンスＺon、及び、オフ時におけるインピーダンスＺ
offは、上記ＦＥＴ１と同様の数式（「数１」〜「数
３」を参照）で表されるため、ここでの説明は省く。
【００３５】なお、上記バイアホール３４，３６の代わ
りに、表面に接地平板を設ける構成を採用してもよい。
図８は、上記ＦＥＴ３０の変形例であるＦＥＴ３０’の
構成を示す図である。当該ＦＥＴ３０’では、バイアホ
ール３４，３６のかわりに接地平板１６０，１６１を備
える。接地平板１６０は、ドレイン電極引き出し線路３
３ａ，３３ｂに接続される。接地平板１６１は、ドレイ
ン電極引き出し線路３５ａ，３５ｂに接続される。な
お、上記構成のＦＥＴ３０’のオン時におけるインピー
ダンスＺon、及び、オフ時におけるインピーダンスＺ
offは、上記ＦＥＴ１と同様の数式（「数１」〜「数
３」を参照）で表されるため、ここでの説明は省く。
りに、表面に接地平板を設ける構成を採用してもよい。
図８は、上記ＦＥＴ３０の変形例であるＦＥＴ３０’の
構成を示す図である。当該ＦＥＴ３０’では、バイアホ
ール３４，３６のかわりに接地平板１６０，１６１を備
える。接地平板１６０は、ドレイン電極引き出し線路３
３ａ，３３ｂに接続される。接地平板１６１は、ドレイ
ン電極引き出し線路３５ａ，３５ｂに接続される。な
お、上記構成のＦＥＴ３０’のオン時におけるインピー
ダンスＺon、及び、オフ時におけるインピーダンスＺ
offは、上記ＦＥＴ１と同様の数式（「数１」〜「数
３」を参照）で表されるため、ここでの説明は省く。
【００３６】（３）実施の形態２ 実施の形態２に係るＦＥＴ６０は、各ソース電極に該ソ
ース電極を直接接地するバイアホールを備えることを特
徴とする。当該構成を採用することで、オン又はオフ時
にインピーダンスＺon又はＺoffおけるバイアホールの
インダクタンス成分Ｌｓを一層低減する。これにより、
スイッチ特性の大幅な向上（低損失化及び高アイソレー
ション化）を図る。
ース電極を直接接地するバイアホールを備えることを特
徴とする。当該構成を採用することで、オン又はオフ時
にインピーダンスＺon又はＺoffおけるバイアホールの
インダクタンス成分Ｌｓを一層低減する。これにより、
スイッチ特性の大幅な向上（低損失化及び高アイソレー
ション化）を図る。
【００３７】図９は、実施の形態２に係るＦＥＴ６０の
構成を示す図である。各ソース電極６５，６６，６７
は、該ソース電極を図示しない半導体基板の接地層に直
接接続するバイアホール６８，６９，７０を備える。ド
レイン電極６１，６２の図中右端は、ドレイン電極引き
出し線路６３に接続される。ドレイン電極６１，６２の
図中左端は、ドレイン電極引き出し線路６４に接続され
る。ソース・ドレイン電極間に配置されるゲート電極７
１，７２，７３，７４は、ゲート電極給電線路７５に接
続される。ゲート電極給電線路７５とドレイン電極引き
出し線路６４との交差部７６ａ，７６ｂは、絶縁体によ
り絶縁されている。
構成を示す図である。各ソース電極６５，６６，６７
は、該ソース電極を図示しない半導体基板の接地層に直
接接続するバイアホール６８，６９，７０を備える。ド
レイン電極６１，６２の図中右端は、ドレイン電極引き
出し線路６３に接続される。ドレイン電極６１，６２の
図中左端は、ドレイン電極引き出し線路６４に接続され
る。ソース・ドレイン電極間に配置されるゲート電極７
１，７２，７３，７４は、ゲート電極給電線路７５に接
続される。ゲート電極給電線路７５とドレイン電極引き
出し線路６４との交差部７６ａ，７６ｂは、絶縁体によ
り絶縁されている。
【００３８】上記構成を採用することで、上記実施の形
態１に係るＦＥＴ１に比べ、ソース電極とバイアホール
間の距離を短縮してインダクタンス成分Ｌｓsumの一層
の低減を図ることができる。
態１に係るＦＥＴ１に比べ、ソース電極とバイアホール
間の距離を短縮してインダクタンス成分Ｌｓsumの一層
の低減を図ることができる。
【００３９】（４）実施の形態２の変形例１ 図１０は、実施の形態２の変形例１に係るＦＥＴ８０の
構成を示す図である。図１０の（ａ）は、ＦＥＴ８０の
正面図であり、（ｂ）は、ＦＥＴ８０のＣ−Ｃ’断面図
である。各ソース電極８６，８７，８８は、半導体基板
の接地層に接続されるバイアホール８９，９０，９１を
備える。ドレイン電極引き出し線路８３とドレイン電極
８１は、ソース電極８６とゲート電極９２を跨ぐ導電体
であるエアーブリッジ９７により接続される。ドレイン
電極８１とドレイン電極８２は、ゲート電極９３，９４
及びソース電極８７を跨ぐ導電性のエアーブリッジ９８
により接続される。ドレイン電極８２とドレイン電極８
３は、ゲート電極９５及びソース電極８８を跨ぐ導電性
のエアーブリッジ９９により接続される。櫛状に延びる
ゲート電極９２，９３，９４，９５は、ゲート電極給電
線路９６に接続されている。上記構成のＦＥＴ８０で
は、ゲート電極給電線路９６がソース及びドレインの何
れの電極とも交差しないため、構成の簡単化を図ること
ができる。
構成を示す図である。図１０の（ａ）は、ＦＥＴ８０の
正面図であり、（ｂ）は、ＦＥＴ８０のＣ−Ｃ’断面図
である。各ソース電極８６，８７，８８は、半導体基板
の接地層に接続されるバイアホール８９，９０，９１を
備える。ドレイン電極引き出し線路８３とドレイン電極
８１は、ソース電極８６とゲート電極９２を跨ぐ導電体
であるエアーブリッジ９７により接続される。ドレイン
電極８１とドレイン電極８２は、ゲート電極９３，９４
及びソース電極８７を跨ぐ導電性のエアーブリッジ９８
により接続される。ドレイン電極８２とドレイン電極８
３は、ゲート電極９５及びソース電極８８を跨ぐ導電性
のエアーブリッジ９９により接続される。櫛状に延びる
ゲート電極９２，９３，９４，９５は、ゲート電極給電
線路９６に接続されている。上記構成のＦＥＴ８０で
は、ゲート電極給電線路９６がソース及びドレインの何
れの電極とも交差しないため、構成の簡単化を図ること
ができる。
【００４０】上記構成を採用することで、上記ＦＥＴ
１，ＦＥＴ１’，ＦＥＴ３０，ＦＥＴ３０’に比べ、ソ
ース電極とバイアホール間の距離をさらに短縮してイン
ダクタンス成分Ｌｓsumの一層の低減を図ることができ
る。即ち、上記構成において、ドレイン電極引き出し線
路８３から見たインピーダンスＺonを低減し、かつ、オ
フ状態のインピーダンスＺoffを増加することができ
る。これにより、スイッチ特性を向上することができ
る。
１，ＦＥＴ１’，ＦＥＴ３０，ＦＥＴ３０’に比べ、ソ
ース電極とバイアホール間の距離をさらに短縮してイン
ダクタンス成分Ｌｓsumの一層の低減を図ることができ
る。即ち、上記構成において、ドレイン電極引き出し線
路８３から見たインピーダンスＺonを低減し、かつ、オ
フ状態のインピーダンスＺoffを増加することができ
る。これにより、スイッチ特性を向上することができ
る。
【００４１】（５）実施の形態２の変形例２ 図１１は、実施の形態２の変形例２であるＦＥＴ１００
の構成を示す図である。各ソース電極１０４，１０５，
１０６は、基板裏面の接地導体に接続されるバイアホー
ルを備える。ドレイン電極１０１，１０２は、ソース電
極１０４，１０５，１０６と交差しないように、図中右
端部において、ドレイン電極引き出し線路１０３に接続
される。
の構成を示す図である。各ソース電極１０４，１０５，
１０６は、基板裏面の接地導体に接続されるバイアホー
ルを備える。ドレイン電極１０１，１０２は、ソース電
極１０４，１０５，１０６と交差しないように、図中右
端部において、ドレイン電極引き出し線路１０３に接続
される。
【００４２】上記構成を採用することで、上記図１０を
用いて説明したＦＥＴ８０と同様にソース電極とバイア
ホール間のインダクタンス成分Ｌｓsumの一層の低減を
図ることができる。即ち、上記構成を採用することで、
オン時におけるインピーダンスＺonの増加を抑制すると
共に、オフ時のインピーダンスＺoffの減少を抑制する
ことができる。これにより、スイッチ特性を向上するこ
とができる。
用いて説明したＦＥＴ８０と同様にソース電極とバイア
ホール間のインダクタンス成分Ｌｓsumの一層の低減を
図ることができる。即ち、上記構成を採用することで、
オン時におけるインピーダンスＺonの増加を抑制すると
共に、オフ時のインピーダンスＺoffの減少を抑制する
ことができる。これにより、スイッチ特性を向上するこ
とができる。
【００４３】（６）実施の形態３ 図１２は、実施の形態３に係るＦＥＴ２００の構成を示
す図である。当該ＦＥＴ２００は、図１に示したＦＥＴ
１に、共振線路２０１，２０２を追加したものである。
共振線路２０１は、インダクタンス成分Ｌｃを持ち、バ
イアホール１８と伝送線路７を接続する。共振線路２０
２は、上記共振線路２０１と同じインダクタンス成分Ｌ
ｃを持ち、バイアホール１９と伝送線路７を接続する。
す図である。当該ＦＥＴ２００は、図１に示したＦＥＴ
１に、共振線路２０１，２０２を追加したものである。
共振線路２０１は、インダクタンス成分Ｌｃを持ち、バ
イアホール１８と伝送線路７を接続する。共振線路２０
２は、上記共振線路２０１と同じインダクタンス成分Ｌ
ｃを持ち、バイアホール１９と伝送線路７を接続する。
【００４４】図１３は、ＦＥＴ２００をＭＭＩＣ内で１
入力１出力スイッチとして使用し、所定のゲート電圧Ｖ
ｇを印加してＦＥＴ２００をオンした場合の等価回路を
示す図である。インダクタンス２１，２２は、ＦＥＴ２
００の形状に付随するインダクタンス成分Ｌ’である。
インダクタンス２３，２４は、バイアホール１８，１９
のインダクタンス成分Ｌｓである。抵抗２５は、ＦＥＴ
２００のソース・ドレイン間抵抗Ｒonである。Ｒonが数
オームの場合、点ｐから見たＦＥＴ２００のインピーダ
ンスＺonは、次の「数４」により表される。
入力１出力スイッチとして使用し、所定のゲート電圧Ｖ
ｇを印加してＦＥＴ２００をオンした場合の等価回路を
示す図である。インダクタンス２１，２２は、ＦＥＴ２
００の形状に付随するインダクタンス成分Ｌ’である。
インダクタンス２３，２４は、バイアホール１８，１９
のインダクタンス成分Ｌｓである。抵抗２５は、ＦＥＴ
２００のソース・ドレイン間抵抗Ｒonである。Ｒonが数
オームの場合、点ｐから見たＦＥＴ２００のインピーダ
ンスＺonは、次の「数４」により表される。
【数４】 上記「数４」より、ＲＦ信号の周波数ｆが増加すると、
インピーダンスＺonが増加することがわかる。
インピーダンスＺonが増加することがわかる。
【００４５】また、図１４は、ＦＥＴ２００をＭＭＩＣ
に使用した場合であって、ゲート電極給電線路１７へ供
給する電圧をＦＥＴ２００のドレイン電流遮断電圧（ピ
ンチオフ電圧：以下、Ｖp）よりも低い値に切り換え、
ＦＥＴ２００をオフに切り換えた場合の等価回路を示す
図である。図中、ＦＥＴ２００のソース・ドレイン間容
量をＣoffと表す。点ａからみたＦＥＴ２００のインピ
ーダンスＺoffは、次の「数５」により表される。
に使用した場合であって、ゲート電極給電線路１７へ供
給する電圧をＦＥＴ２００のドレイン電流遮断電圧（ピ
ンチオフ電圧：以下、Ｖp）よりも低い値に切り換え、
ＦＥＴ２００をオフに切り換えた場合の等価回路を示す
図である。図中、ＦＥＴ２００のソース・ドレイン間容
量をＣoffと表す。点ａからみたＦＥＴ２００のインピ
ーダンスＺoffは、次の「数５」により表される。
【数５】
【００４６】ここで、Ｌ’≪Ｌｃの場合、次の「数６」
を満足するインダクタンス成分Ｌｃの共振線路２０１，
２０２を採用すれば、インピーダンスＺoff≒∞とな
り、周波数ｆのＲＦ信号に対して当該ＦＥＴ２００を、
ほぼ開放端と同様にみなすことが可能となり、理想的な
スイッチ特性（高アイソレーション）を得ることができ
る。
を満足するインダクタンス成分Ｌｃの共振線路２０１，
２０２を採用すれば、インピーダンスＺoff≒∞とな
り、周波数ｆのＲＦ信号に対して当該ＦＥＴ２００を、
ほぼ開放端と同様にみなすことが可能となり、理想的な
スイッチ特性（高アイソレーション）を得ることができ
る。
【数６】
【００４７】図１５は、周波数ｆ＝７５ＧＨｚのＲＦ信
号が流れる場合に図１３及び図１４の点Ｂから見たイン
ピーダンスＺon及びＺoffを表すスミスチャートであ
る。図示するように、ＦＥＴ２００では、ＦＥＴ１に比
べてインピーダンスＺonの値を更に低減できると共に、
インピーダンスＺoffの値を無限大にまで増加すること
ができる。これにより、オフ時におけるスイッチ特性が
向上する。
号が流れる場合に図１３及び図１４の点Ｂから見たイン
ピーダンスＺon及びＺoffを表すスミスチャートであ
る。図示するように、ＦＥＴ２００では、ＦＥＴ１に比
べてインピーダンスＺonの値を更に低減できると共に、
インピーダンスＺoffの値を無限大にまで増加すること
ができる。これにより、オフ時におけるスイッチ特性が
向上する。
【００４８】（７）実施例３の変形例 図１６は、実施例３の変形例であるＦＥＴ３００の構成
図である。当該ＦＥＴ３００は、図７に示したＦＥＴ３
０のバイアホール５４と伝送線路４３をインダクタンス
成分Ｌｃを持つ共振線路３０１により接続すると共に、
バイアホール５６と伝送線路４３を上記共振線路３０１
と同じインダクタンス成分Ｌｃを持つ共振線路３０２に
より接続したことを特徴とする。なお、当該ＦＥＴ３０
０のオン時におけるインピーダンスＺon、及び、オフ時
におけるインピーダンスＺoffは、上記図１２に示した
ＦＥＴ２００と同様の数式（「数４」〜「数６」）で表
されるため、ここでの説明は省く。
図である。当該ＦＥＴ３００は、図７に示したＦＥＴ３
０のバイアホール５４と伝送線路４３をインダクタンス
成分Ｌｃを持つ共振線路３０１により接続すると共に、
バイアホール５６と伝送線路４３を上記共振線路３０１
と同じインダクタンス成分Ｌｃを持つ共振線路３０２に
より接続したことを特徴とする。なお、当該ＦＥＴ３０
０のオン時におけるインピーダンスＺon、及び、オフ時
におけるインピーダンスＺoffは、上記図１２に示した
ＦＥＴ２００と同様の数式（「数４」〜「数６」）で表
されるため、ここでの説明は省く。
【００４９】
【発明の効果】本発明の第１のミリ波帯半導体スイッチ
回路は、上記第１電極接続配線、又は、上記第２電極接
続配線により接続される第２電極であって接続方向の両
端に位置する２つの第２電極を接地する接地配線を備え
る。これにより、複数の第１電極の両端に設けられる第
１電極接続配線の一方、又は、第２電極接続配線により
接続される第２電極であって接続方向の両端に位置する
２つの第２電極の内の１つを半導体基板の接地層と接続
する場合に比べ、電極から接地層までのインダクタンス
成分を低減し、スイッチ特性を向上することができる。
また、伝送線路を同一線状に接続することが可能とな
り、使用時における便が向上する。
回路は、上記第１電極接続配線、又は、上記第２電極接
続配線により接続される第２電極であって接続方向の両
端に位置する２つの第２電極を接地する接地配線を備え
る。これにより、複数の第１電極の両端に設けられる第
１電極接続配線の一方、又は、第２電極接続配線により
接続される第２電極であって接続方向の両端に位置する
２つの第２電極の内の１つを半導体基板の接地層と接続
する場合に比べ、電極から接地層までのインダクタンス
成分を低減し、スイッチ特性を向上することができる。
また、伝送線路を同一線状に接続することが可能とな
り、使用時における便が向上する。
【００５０】本発明の第２のミリ波帯半導体スイッチ回
路では、第１電極がドレイン電極であり、第２電極がソ
ース電極とする。上記第１のミリ波帯半導体スイッチ回
路と同様に、上記第１電極接続配線、又は、上記第２電
極接続配線により接続される第２電極であって接続方向
の両端に位置する２つの第２電極を接地する接地配線を
備える。これにより、複数の第１電極の両端に設けられ
る第１電極接続配線の一方、又は、第２電極接続配線に
より接続される第２電極であって接続方向の両端に位置
する２つの第２電極の内の１つを半導体基板の接地層と
接続する場合に比べ、電極から接地層までのインダクタ
ンス成分を低減し、スイッチ特性を向上することができ
る。また、伝送線路を同一線状に接続することが可能と
なり、使用時における便が向上する。
路では、第１電極がドレイン電極であり、第２電極がソ
ース電極とする。上記第１のミリ波帯半導体スイッチ回
路と同様に、上記第１電極接続配線、又は、上記第２電
極接続配線により接続される第２電極であって接続方向
の両端に位置する２つの第２電極を接地する接地配線を
備える。これにより、複数の第１電極の両端に設けられ
る第１電極接続配線の一方、又は、第２電極接続配線に
より接続される第２電極であって接続方向の両端に位置
する２つの第２電極の内の１つを半導体基板の接地層と
接続する場合に比べ、電極から接地層までのインダクタ
ンス成分を低減し、スイッチ特性を向上することができ
る。また、伝送線路を同一線状に接続することが可能と
なり、使用時における便が向上する。
【００５１】本発明の第３のミリ波帯半導体スイッチ回
路では、第１電極がソース電極であり、第２電極がドレ
イン電極とする。上記第１のミリ波帯半導体スイッチ回
路と同様に、上記第１電極接続配線、又は、上記第２電
極接続配線により接続される第２電極であって接続方向
の両端に位置する２つの第２電極を接地する接地配線を
備える。これにより、複数の第１電極の両端に設けられ
る第１電極接続配線の一方、又は、第２電極接続配線に
より接続される第２電極であって接続方向の両端に位置
する２つの第２電極の内の１つを半導体基板の接地層と
接続する場合に比べ、電極から接地層までのインダクタ
ンス成分を低減し、スイッチ特性を向上することができ
る。また、伝送線路を同一線状に接続することが可能と
なり、使用時における便が向上する。
路では、第１電極がソース電極であり、第２電極がドレ
イン電極とする。上記第１のミリ波帯半導体スイッチ回
路と同様に、上記第１電極接続配線、又は、上記第２電
極接続配線により接続される第２電極であって接続方向
の両端に位置する２つの第２電極を接地する接地配線を
備える。これにより、複数の第１電極の両端に設けられ
る第１電極接続配線の一方、又は、第２電極接続配線に
より接続される第２電極であって接続方向の両端に位置
する２つの第２電極の内の１つを半導体基板の接地層と
接続する場合に比べ、電極から接地層までのインダクタ
ンス成分を低減し、スイッチ特性を向上することができ
る。また、伝送線路を同一線状に接続することが可能と
なり、使用時における便が向上する。
【００５２】本発明の第４のミリ波帯半導体スイッチ回
路では、上記接地配線は、上記第１電極接続配線、又
は、第２電極接続配線により接続される第２電極であっ
て接続方向の両端に位置する２つの電極を、バイアホー
ルを介して接地する。上記第１のミリ波帯半導体スイッ
チ回路と同様に、上記第１電極接続配線、又は、上記第
２電極接続配線により接続される第２電極であって接続
方向の両端に位置する２つの第２電極を接地する接地配
線を備える。これにより、複数の第１電極の両端に設け
られる第１電極接続配線の一方、又は、第２電極接続配
線により接続される第２電極であって接続方向の両端に
位置する２つの第２電極の内の１つを半導体基板の接地
層と接続する場合に比べ、電極から接地層までのインダ
クタンス成分を低減し、スイッチ特性を向上することが
できる。また、伝送線路を同一線状に接続することが可
能となり、使用時における便が向上する。
路では、上記接地配線は、上記第１電極接続配線、又
は、第２電極接続配線により接続される第２電極であっ
て接続方向の両端に位置する２つの電極を、バイアホー
ルを介して接地する。上記第１のミリ波帯半導体スイッ
チ回路と同様に、上記第１電極接続配線、又は、上記第
２電極接続配線により接続される第２電極であって接続
方向の両端に位置する２つの第２電極を接地する接地配
線を備える。これにより、複数の第１電極の両端に設け
られる第１電極接続配線の一方、又は、第２電極接続配
線により接続される第２電極であって接続方向の両端に
位置する２つの第２電極の内の１つを半導体基板の接地
層と接続する場合に比べ、電極から接地層までのインダ
クタンス成分を低減し、スイッチ特性を向上することが
できる。また、伝送線路を同一線状に接続することが可
能となり、使用時における便が向上する。
【００５３】本発明の第５のミリ波帯半導体スイッチ回
路では、上記接地配線は、上記第１電極接続配線、又
は、第２電極接続配線により接続される第２電極であっ
て接続方向の両端に位置する２つの電極を、接地平板に
直結することを特徴とする。上記第１のミリ波帯半導体
スイッチ回路と同様に、上記第１電極接続配線、又は、
上記第２電極接続配線により接続される第２電極であっ
て接続方向の両端に位置する２つの第２電極を接地する
接地配線を備える。これにより、複数の第１電極の両端
に設けられる第１電極接続配線の一方、又は、第２電極
接続配線により接続される第２電極であって接続方向の
両端に位置する２つの第２電極の内の１つを半導体基板
の接地層と接続する場合に比べ、電極から接地層までの
インダクタンス成分を低減し、スイッチ特性を向上する
ことができる。また、伝送線路を同一線状に接続するこ
とが可能となり、使用時における便が向上する。
路では、上記接地配線は、上記第１電極接続配線、又
は、第２電極接続配線により接続される第２電極であっ
て接続方向の両端に位置する２つの電極を、接地平板に
直結することを特徴とする。上記第１のミリ波帯半導体
スイッチ回路と同様に、上記第１電極接続配線、又は、
上記第２電極接続配線により接続される第２電極であっ
て接続方向の両端に位置する２つの第２電極を接地する
接地配線を備える。これにより、複数の第１電極の両端
に設けられる第１電極接続配線の一方、又は、第２電極
接続配線により接続される第２電極であって接続方向の
両端に位置する２つの第２電極の内の１つを半導体基板
の接地層と接続する場合に比べ、電極から接地層までの
インダクタンス成分を低減し、スイッチ特性を向上する
ことができる。また、伝送線路を同一線状に接続するこ
とが可能となり、使用時における便が向上する。
【００５４】本発明の第６の半導体スイッチは、上記第
１の半導体スイッチにおいて、上記第１電極接続配線及
び第２電極接続配線を所定のインダクタンス成分を持つ
導電体で接続する。当該構成を採用することで、電極と
接地層との間に生じるインダクタンス成分を低減し、上
記第１の半導体スイッチに比べてオフ時におけるスイッ
チ特性を更に向上することができる。
１の半導体スイッチにおいて、上記第１電極接続配線及
び第２電極接続配線を所定のインダクタンス成分を持つ
導電体で接続する。当該構成を採用することで、電極と
接地層との間に生じるインダクタンス成分を低減し、上
記第１の半導体スイッチに比べてオフ時におけるスイッ
チ特性を更に向上することができる。
【００５５】本発明の第７の半導体スイッチは、複数の
第１電極の各々を半導体基板の接地層に直接接続する接
地配線を有することで、上記第１の半導体スイッチに比
べ、電極と接地層との間に生じるインダクタンス成分を
一層低減し、オフ時におけるスイッチ特性を更に向上す
ることができる。
第１電極の各々を半導体基板の接地層に直接接続する接
地配線を有することで、上記第１の半導体スイッチに比
べ、電極と接地層との間に生じるインダクタンス成分を
一層低減し、オフ時におけるスイッチ特性を更に向上す
ることができる。
【００５６】本発明の第８の半導体スイッチは、複数の
第１電極の各々を半導体基板の接地層に直接接続する接
地配線を有することで、上記第１の半導体スイッチに比
べ、電極と接地層との間に生じるインダクタンス成分を
一層低減し、オフ時におけるスイッチ特性を更に向上す
ることができる。
第１電極の各々を半導体基板の接地層に直接接続する接
地配線を有することで、上記第１の半導体スイッチに比
べ、電極と接地層との間に生じるインダクタンス成分を
一層低減し、オフ時におけるスイッチ特性を更に向上す
ることができる。
【００５７】本発明の第９の半導体スイッチは、複数の
第１電極の各々を半導体基板の接地層に直接接続する接
地配線を有することで、上記第１の半導体スイッチに比
べ、電極と接地層との間に生じるインダクタンス成分を
一層低減し、オフ時におけるスイッチ特性を更に向上す
ることができる。
第１電極の各々を半導体基板の接地層に直接接続する接
地配線を有することで、上記第１の半導体スイッチに比
べ、電極と接地層との間に生じるインダクタンス成分を
一層低減し、オフ時におけるスイッチ特性を更に向上す
ることができる。
【００５８】本発明の第１０の半導体スイッチは、複数
の第１電極の各々を半導体基板の接地層に直接接続する
接地配線を有することで、上記第１の半導体スイッチに
比べ、電極と接地層との間に生じるインダクタンス成分
を一層低減し、オフ時におけるスイッチ特性を更に向上
することができる。
の第１電極の各々を半導体基板の接地層に直接接続する
接地配線を有することで、上記第１の半導体スイッチに
比べ、電極と接地層との間に生じるインダクタンス成分
を一層低減し、オフ時におけるスイッチ特性を更に向上
することができる。
【図１】 実施の形態１に係るＦＥＴの構成図である。
【図２】 ＦＥＴのオン時における等価回路図である。
【図３】 ＦＥＴのオフ時における等価回路図である。
【図４】 スミスチャートである。
【図５】 ＦＥＴを用いた１入力３出力回路の構成図で
ある。
ある。
【図６】 実施の形態２に係るＦＥＴの構成図である。
【図７】 変形例に係るＦＥＴの構成図である。
【図８】 変形例に係るＦＥＴの構成図である。
【図９】 変形例に係るＦＥＴの構成図である。
【図１０】 変形例に係るＦＥＴの構成図である。
【図１１】 変形例に係るＦＥＴの構成図である。
【図１２】 実施の形態３に係るＦＥＴの構成図であ
る。
る。
【図１３】 実施の形態３に係るＦＥＴの構成図であ
る。
る。
【図１４】 オン時における等価回路図である。
【図１５】 オフ時における等価回路図である。
【図１６】 スミスチャートである。
【図１７】 従来のＦＥＴの構成図である。
【図１８】 図１７に示す従来のＦＥＴの等価回路図で
ある。
ある。
【図１９】 オン時におけるＦＥＴの等価回路図であ
る。
る。
【図２０】 オフ時におけるＦＥＴの等価回路図であ
る。
る。
【図２１】 スミスチャートである。
１，１’，１”，３０，３０’，３０”，６０，６００
電界効果トランジスタ、２，３，６１，６２，８１，
８２，１０１，１０２，６０２，６０３ ドレイン電
極、４，６，６３，６４，８３，８４，１０３，６０
１，６０４ ドレイン電極引き出し線路、５，７，４
１，４２，６１０，６１１伝送線路、８，９，１０，６
５，６６，６７，８６，８７，８８，１０４，１０５，
１０９ ソース電極、１１，１２，５０，５１，９７，
９８，９９，６１７，６１８，６１９ エアーブリッ
ジ、１３，１４，１５，１６，７１，７２，７３，７
４，１１０，１１１，１１２，１１３，６１２，６１
３，６１４，６１５ゲート電極、１７，７５，９６，１
１４，６１６ ゲート電極給電線路、１８，１９，６
８，６９，７０，８９，９０，９１，１０７，１０８，
１０９ バイアホール、２０，４９，７６ ドレイン電
極とゲート電極の交差部、２１，２２，２３，２４，６
２３，６２４，６２５ リアクタンス、２５，６２６
オン抵抗、６２７ オフ容量、２６，２７，６２２，６
２５ 接地導体、４０ ソース電極引き出し線路、１５
０，１５１，１６０，１６１ 接地平板、２０１，２０
２，３０１，３０２ 共振線路
電界効果トランジスタ、２，３，６１，６２，８１，
８２，１０１，１０２，６０２，６０３ ドレイン電
極、４，６，６３，６４，８３，８４，１０３，６０
１，６０４ ドレイン電極引き出し線路、５，７，４
１，４２，６１０，６１１伝送線路、８，９，１０，６
５，６６，６７，８６，８７，８８，１０４，１０５，
１０９ ソース電極、１１，１２，５０，５１，９７，
９８，９９，６１７，６１８，６１９ エアーブリッ
ジ、１３，１４，１５，１６，７１，７２，７３，７
４，１１０，１１１，１１２，１１３，６１２，６１
３，６１４，６１５ゲート電極、１７，７５，９６，１
１４，６１６ ゲート電極給電線路、１８，１９，６
８，６９，７０，８９，９０，９１，１０７，１０８，
１０９ バイアホール、２０，４９，７６ ドレイン電
極とゲート電極の交差部、２１，２２，２３，２４，６
２３，６２４，６２５ リアクタンス、２５，６２６
オン抵抗、６２７ オフ容量、２６，２７，６２２，６
２５ 接地導体、４０ ソース電極引き出し線路、１５
０，１５１，１６０，１６１ 接地平板、２０１，２０
２，３０１，３０２ 共振線路
Claims (10)
- 【請求項１】 ミリ波帯の伝送線路に対して、接地との
間にスイッチング素子としての電界効果トランジスタを
設けてなるミリ波帯半導体スイッチ回路において、 給電線路に接続される複数の櫛歯状のゲート電極と、 上記複数のゲート電極を所定の間隔をおいて交互に挟む
各複数の第１電極及び第２電極と、 上記複数の第１電極を、該第１電極の長手方向の両端に
おいて互いに接続する第１電極接続配線と、 隣り合う第２電極をエアーブリッジにより接続する第２
電極接続配線と、 上記第１電極接続配線、又は、上記第２電極接続配線に
より接続される第２電極であって接続方向の両端に位置
する２つの第２電極を接地する接地配線とを備え、 上記接地配線に接続されていない、上記第２電極接続配
線により接続される第２電極であって接続方向の両端に
位置する２つの電極、又は、上記第１電極接続配線に、
伝送線路を接続したことを特徴とするミリ波帯半導体ス
イッチ回路。 - 【請求項２】 請求項１に記載のミリ波帯半導体スイッ
チ回路において、 第１電極がドレイン電極であり、第２電極がソース電極
であることを特徴とするミリ波帯半導体スイッチ回路。 - 【請求項３】 請求項１に記載のミリ波帯半導体スイッ
チ回路において、 第１電極がソース電極であり、第２電極がドレイン電極
であることを特徴とするミリ波帯半導体スイッチ回路。 - 【請求項４】 請求項１乃至請求項３の何れかに記載の
ミリ波帯半導体スイッチ回路において、 上記接地配線は、上記第１電極接続配線、又は、第２電
極接続配線により接続される第２電極であって接続方向
の両端に位置する２つの電極を、バイアホールを介して
接地することを特徴とするミリ波帯半導体スイッチ回
路。 - 【請求項５】 請求項１乃至請求項３の何れかに記載の
ミリ波帯半導体スイッチ回路において、 上記接地配線は、上記第１電極接続配線、又は、第２電
極接続配線により接続される第２電極であって接続方向
の両端に位置する２つの電極を、接地平板に直結するこ
とを特徴とするミリ波帯半導体スイッチ回路。 - 【請求項６】 請求項１乃至請求項５の何れかに記載の
ミリ波帯半導体スイッチ回路において、 第１電極接続配線と第２電極接続配線を所定のリアクタ
ンス成分を有する共振回路により接続してなることを特
徴とするミリ波帯半導体スイッチ回路。 - 【請求項７】 ミリ波帯の伝送線路に対して、接地との
間にスイッチング素子としての電界効果トランジスタを
設けてなるミリ波帯半導体スイッチ回路において、 給電線路に接続される複数の櫛歯状のゲート電極と、 上記複数のゲート電極を所定の間隙を持って交互に挟む
各複数の第１電極及び第２電極と、 上記複数の第１電極の各々を直接接地する接地配線と、 上記複数の第２電極同士を接続し、対向する２箇所にお
いて伝送線路に接続される電極接続線路とを備えること
を特徴とするミリ波帯半導体スイッチ回路。 - 【請求項８】 請求項７に記載のミリ波帯半導体スイッ
チ回路において、 上記電極接続線路は、各第２電極を該第２電極の長手方
向に引き出して接続し、上記長手方向の両側に伝送線路
接続用の端子を有することを特徴とするミリ波帯半導体
スイッチ回路。 - 【請求項９】 請求項７に記載のミリ波帯半導体スイッ
チ回路において、 上記電極接続線路は、隣り合う第２電極を該第２電極の
幅方向に延びるエアーブリッジにより互いに接続し、上
記幅方向の両端に伝送線路接続用端子を有することを特
徴とするミリ波帯半導体スイッチ回路。 - 【請求項１０】 請求項７に記載のミリ波帯半導体スイ
ッチ回路において、 上記電極引き出し線路は、上記複数の第２電極を櫛歯状
に接続し、該第２電極の短手方向の両側に伝送線路接続
用端子を有することを特徴とするミリ波帯半導体スイッ
チ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10126499A JP4245726B2 (ja) | 1999-04-08 | 1999-04-08 | ミリ波帯半導体スイッチ回路 |
| US09/416,525 US6320476B1 (en) | 1999-04-08 | 1999-10-12 | Millimeter-band semiconductor switching circuit |
| DE19953178A DE19953178B4 (de) | 1999-04-08 | 1999-11-04 | Millimeterband-Halbleiterschaltkreis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10126499A JP4245726B2 (ja) | 1999-04-08 | 1999-04-08 | ミリ波帯半導体スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000294568A true JP2000294568A (ja) | 2000-10-20 |
| JP4245726B2 JP4245726B2 (ja) | 2009-04-02 |
Family
ID=14296054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10126499A Expired - Lifetime JP4245726B2 (ja) | 1999-04-08 | 1999-04-08 | ミリ波帯半導体スイッチ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6320476B1 (ja) |
| JP (1) | JP4245726B2 (ja) |
| DE (1) | DE19953178B4 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6876280B2 (en) | 2002-06-24 | 2005-04-05 | Murata Manufacturing Co., Ltd. | High-frequency switch, and electronic device using the same |
| US6998934B2 (en) | 2003-07-24 | 2006-02-14 | Murata Manufacturing Co., Ltd. | High frequency switch and electronic device including the same |
| US7106146B2 (en) | 2003-10-29 | 2006-09-12 | Mitsubishi Denki Kabushiki Kaisha | High frequency switch |
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