JP2000294623A - 誘電体分離基板の製造方法 - Google Patents
誘電体分離基板の製造方法Info
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- JP2000294623A JP2000294623A JP9615999A JP9615999A JP2000294623A JP 2000294623 A JP2000294623 A JP 2000294623A JP 9615999 A JP9615999 A JP 9615999A JP 9615999 A JP9615999 A JP 9615999A JP 2000294623 A JP2000294623 A JP 2000294623A
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Abstract
(57)【要約】
【課題】半導体支持基板に加わる応力が低減でき、且
つ、分離耐圧特性の信頼性を高くできる誘電体分離基板
の製造方法を提供すること。 【解決手段】同図（ｃ）に示すように、分離溝５のエッ
チングに使用したマスク酸化膜４を残した状態で側壁酸
化膜６を０．１μｍ程度の極めて薄い熱酸化膜で形成す
る。つぎに、同図（ｄ）に示すように、減圧ＣＶＤ法に
より減圧ＣＶＤ酸化膜７を０．５μｍ程度の膜厚で形成
する。マスク酸化膜４を残した状態で側壁酸化膜６を形
成することで、分離溝５の底部の形状は良好に維持さ
れ、側壁酸化膜形成時に半導体支持基板１に加わる応力
を低減できる。また、分離溝５の底部側面に多結晶シリ
コン８が充填されない箇所である空洞が生じることもな
く、分離耐圧特性の信頼性を高くできる。
つ、分離耐圧特性の信頼性を高くできる誘電体分離基板
の製造方法を提供すること。 【解決手段】同図（ｃ）に示すように、分離溝５のエッ
チングに使用したマスク酸化膜４を残した状態で側壁酸
化膜６を０．１μｍ程度の極めて薄い熱酸化膜で形成す
る。つぎに、同図（ｄ）に示すように、減圧ＣＶＤ法に
より減圧ＣＶＤ酸化膜７を０．５μｍ程度の膜厚で形成
する。マスク酸化膜４を残した状態で側壁酸化膜６を形
成することで、分離溝５の底部の形状は良好に維持さ
れ、側壁酸化膜形成時に半導体支持基板１に加わる応力
を低減できる。また、分離溝５の底部側面に多結晶シリ
コン８が充填されない箇所である空洞が生じることもな
く、分離耐圧特性の信頼性を高くできる。
Description
【０００１】
【発明の属する技術分野】この発明は、誘電体分離構造
を備えた半導体装置に用いられる誘電体分離基板の製造
方法に関する。
を備えた半導体装置に用いられる誘電体分離基板の製造
方法に関する。
【０００２】
【従来の技術】集積回路においては、それを構成する回
路ブロックの相互間に、半導体層内部を介しての動作の
干渉が生じることを防止する目的で、半導体層内部を互
いに電気的に独立した半導体島領域に分離する。この半
導体島領域が素子形成領域となり、それぞれの素子形成
領域に、トランジスタやダイオードなどの回路要素、さ
らにはトランジスタ、ダイオードを組み合わせて構成さ
れる回路ブロックを形成し、これらの回路要素および回
路ブロックが配線膜によって相互に電気的接続される。
このような素子形成領域の分離にあたっては接合分離法
が多用されていたが、この方法はｐｎ接合の逆バイアス
特性を利用したものであるために、素子領域間の絶縁分
離が必ずしも確実でない。
路ブロックの相互間に、半導体層内部を介しての動作の
干渉が生じることを防止する目的で、半導体層内部を互
いに電気的に独立した半導体島領域に分離する。この半
導体島領域が素子形成領域となり、それぞれの素子形成
領域に、トランジスタやダイオードなどの回路要素、さ
らにはトランジスタ、ダイオードを組み合わせて構成さ
れる回路ブロックを形成し、これらの回路要素および回
路ブロックが配線膜によって相互に電気的接続される。
このような素子形成領域の分離にあたっては接合分離法
が多用されていたが、この方法はｐｎ接合の逆バイアス
特性を利用したものであるために、素子領域間の絶縁分
離が必ずしも確実でない。
【０００３】また、素子形成領域相互間に不必要なトラ
ンジスタやダイオードおよびサイリスタなどの寄生素子
が内蔵される構造であるため、集積回路の動作中にラッ
チアップ現象（寄生素子が動作して、短絡状態なるこ
と）などのトラブルや集積回路が誤動作することがあ
る。そこで、素子形成領域間を誘電体によって分離する
誘電体分離基板を用いる方法が採用されつつある。この
誘電体分離基板を構成する半導体層に多結晶シリコンを
用いる場合もあるが、ここでは、２枚の半導体単結晶板
を貼り合わせ酸化膜を介して張り合わせたＳＯＩ基板を
用いて誘電体分離基板を製造する場合について説明す
る。この半導体単結晶板に挟まれた貼り合わせ酸化膜は
前記の素子形成領域の底の部分を電気的に絶縁する働き
をする。
ンジスタやダイオードおよびサイリスタなどの寄生素子
が内蔵される構造であるため、集積回路の動作中にラッ
チアップ現象（寄生素子が動作して、短絡状態なるこ
と）などのトラブルや集積回路が誤動作することがあ
る。そこで、素子形成領域間を誘電体によって分離する
誘電体分離基板を用いる方法が採用されつつある。この
誘電体分離基板を構成する半導体層に多結晶シリコンを
用いる場合もあるが、ここでは、２枚の半導体単結晶板
を貼り合わせ酸化膜を介して張り合わせたＳＯＩ基板を
用いて誘電体分離基板を製造する場合について説明す
る。この半導体単結晶板に挟まれた貼り合わせ酸化膜は
前記の素子形成領域の底の部分を電気的に絶縁する働き
をする。
【０００４】図２は、従来の誘電体分離基板の製造方法
を示す図で、同図（ａ）〜同図（ｅ）は工程順に示した
要部工程断面図である。同図（ａ）に示すように、半導
体支持基板１１（ベースウエハ）の上に張り合わせた酸
化膜１２を介して形成された半導体層１３（シリコン
層）の表面に分離溝エッチングのマスク層であるマスク
酸化膜１４を形成し、このマスク酸化膜１４をフッ素系
混合ガスを用いてドライエッチングし、分離溝１５を形
成する領域上のマスク酸化膜１４を除去し、窓開けす
る。
を示す図で、同図（ａ）〜同図（ｅ）は工程順に示した
要部工程断面図である。同図（ａ）に示すように、半導
体支持基板１１（ベースウエハ）の上に張り合わせた酸
化膜１２を介して形成された半導体層１３（シリコン
層）の表面に分離溝エッチングのマスク層であるマスク
酸化膜１４を形成し、このマスク酸化膜１４をフッ素系
混合ガスを用いてドライエッチングし、分離溝１５を形
成する領域上のマスク酸化膜１４を除去し、窓開けす
る。
【０００５】つぎに、同図（ｂ）に示すように、臭素系
混合ガスを用いたドライエッチングにより、マスク酸化
膜１４の窓開け部（半導体層１３の露出部）から貼り合
わせ酸化膜１２に達する分離溝１５（トレンチ）を形成
する。つぎに、同図（ｃ）に示すように、フッ酸（フッ
化水素酸溶液）を用いてウエットエッチングし、マスク
酸化膜１４を除去する。このとき、貼り合わせ酸化膜１
２が横方向および深さ方向にエッチングされる。
混合ガスを用いたドライエッチングにより、マスク酸化
膜１４の窓開け部（半導体層１３の露出部）から貼り合
わせ酸化膜１２に達する分離溝１５（トレンチ）を形成
する。つぎに、同図（ｃ）に示すように、フッ酸（フッ
化水素酸溶液）を用いてウエットエッチングし、マスク
酸化膜１４を除去する。このとき、貼り合わせ酸化膜１
２が横方向および深さ方向にエッチングされる。
【０００６】つぎに、同図（ｄ）に示すように、半導体
層１３の表面を熱酸化して、分離溝１５の側壁に厚さが
０．１μｍから１μｍの側壁酸化膜１６を形成する。つ
ぎに、同図（ｅ）に示すように、減圧ＣＶＤ法により、
分離溝１５の内部に多結晶シリコン１８を埋め込むこと
によって素子分離された半導体島領域を備える誘電体分
離基板が形成される。
層１３の表面を熱酸化して、分離溝１５の側壁に厚さが
０．１μｍから１μｍの側壁酸化膜１６を形成する。つ
ぎに、同図（ｅ）に示すように、減圧ＣＶＤ法により、
分離溝１５の内部に多結晶シリコン１８を埋め込むこと
によって素子分離された半導体島領域を備える誘電体分
離基板が形成される。
【０００７】
【発明が解決しようとする課題】図１（ｃ）の工程にお
いて、前記したように、貼り合わせ酸化膜２が横方向お
よび深さ方向にエッチングされる。このエッチングで、
図１（ｄ）の工程の側壁酸化膜１６を形成するときに、
分離溝１５の底部周辺で、側壁酸化膜１６と半導体層１
３および半導体支持基板１１との体積膨張係数の違いに
より応力（ストレス）が発生し、半導体支持基板１１
（シリコンウエハ）のそりが大きくなる。また、この応
力が大きくなると、半導体層１３にクラックが生じた
り、半導体層１３が剥離する場合もある。
いて、前記したように、貼り合わせ酸化膜２が横方向お
よび深さ方向にエッチングされる。このエッチングで、
図１（ｄ）の工程の側壁酸化膜１６を形成するときに、
分離溝１５の底部周辺で、側壁酸化膜１６と半導体層１
３および半導体支持基板１１との体積膨張係数の違いに
より応力（ストレス）が発生し、半導体支持基板１１
（シリコンウエハ）のそりが大きくなる。また、この応
力が大きくなると、半導体層１３にクラックが生じた
り、半導体層１３が剥離する場合もある。
【０００８】さらに、側壁酸化膜１６がエッチングされ
ると、図（ｅ）の工程において、分離溝１５の底部に多
結晶シリコン１８が充填されない空洞１９が生じる。こ
の空洞１９に不純物などが残留すると、側壁酸化膜１６
の膜質を劣化させ、絶縁分離の働きが悪化して、信頼性
が低下する。また、後工程で形成されるゲート酸化膜の
信頼性を低下させる。この発明の目的は、前記の課題を
解決して、半導体支持基板に加わる応力が低減でき、且
つ、分離耐圧特性の信頼性を高くできる誘電体分離基板
の製造方法を提供することにある。
ると、図（ｅ）の工程において、分離溝１５の底部に多
結晶シリコン１８が充填されない空洞１９が生じる。こ
の空洞１９に不純物などが残留すると、側壁酸化膜１６
の膜質を劣化させ、絶縁分離の働きが悪化して、信頼性
が低下する。また、後工程で形成されるゲート酸化膜の
信頼性を低下させる。この発明の目的は、前記の課題を
解決して、半導体支持基板に加わる応力が低減でき、且
つ、分離耐圧特性の信頼性を高くできる誘電体分離基板
の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めに、半導体支持基板上に形成された第１絶縁膜の上に
半導体層を有するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）基板の前記半導体層表面より、前記第
１絶縁膜に達する分離溝が形成される工程と、該分離溝
の側壁に第２絶縁膜が形成される工程と、前記分離溝内
が多結晶シリコンで埋め込まれる工程とを含む誘電体分
離基板の製造方法において、分離溝を形成する際のマス
ク材を残した状態で、分離溝の側壁に前記第２絶縁膜を
形成する工程とする。
めに、半導体支持基板上に形成された第１絶縁膜の上に
半導体層を有するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）基板の前記半導体層表面より、前記第
１絶縁膜に達する分離溝が形成される工程と、該分離溝
の側壁に第２絶縁膜が形成される工程と、前記分離溝内
が多結晶シリコンで埋め込まれる工程とを含む誘電体分
離基板の製造方法において、分離溝を形成する際のマス
ク材を残した状態で、分離溝の側壁に前記第２絶縁膜を
形成する工程とする。
【００１０】前記第２絶縁膜が熱酸化膜と減圧ＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）酸化膜とで構成されるとよい。前記溝が異方性エッ
チングで形成されるとよい。
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）酸化膜とで構成されるとよい。前記溝が異方性エッ
チングで形成されるとよい。
【００１１】前記のように、マスク材を残した状態で、
側壁に第２絶縁膜（側壁酸化膜）を形成することで、従
来、発生していた応力を低減することができる。また、
分離溝に多結晶シリコンを埋め込んだときに、底部に空
洞ができることもない。
側壁に第２絶縁膜（側壁酸化膜）を形成することで、従
来、発生していた応力を低減することができる。また、
分離溝に多結晶シリコンを埋め込んだときに、底部に空
洞ができることもない。
【００１２】
【発明の実施の形態】図１は、この発明の一実施例の誘
電体分離基板の製造方法を示す図で、同図（ａ）〜同図
（ｅ）は工程順に示した要部工程断面図である。同図
（ａ）、同図（ｂ）は、図２に示した従来の誘電体分離
基板の製造方法と同じであるために、ここでは、その後
の工程について説明する。但し、同図（ｂ）の分離溝５
は異方性エッチングで形成される。
電体分離基板の製造方法を示す図で、同図（ａ）〜同図
（ｅ）は工程順に示した要部工程断面図である。同図
（ａ）、同図（ｂ）は、図２に示した従来の誘電体分離
基板の製造方法と同じであるために、ここでは、その後
の工程について説明する。但し、同図（ｂ）の分離溝５
は異方性エッチングで形成される。
【００１３】同図（ｃ）に示すように、分離溝５のエッ
チングに使用したマスク酸化膜４を残した状態で側壁酸
化膜６を熱酸化膜で形成する。このとき、分離溝５の側
壁にはエッチング時に付着した臭素系のポリマーが存在
するために、希フッ酸などによる前処理を行っておく必
要がある。この前処理は極めて弱いエッチングのため
に、分離溝５の底部の貼り合わせ酸化膜２の横方向およ
び縦方向のエッチングは殆どない。側壁酸化膜６の膜厚
は、半導体島領域間の分離耐圧で決まるが、後述するよ
うに、０．１μｍ程度と極力薄い方がよい。
チングに使用したマスク酸化膜４を残した状態で側壁酸
化膜６を熱酸化膜で形成する。このとき、分離溝５の側
壁にはエッチング時に付着した臭素系のポリマーが存在
するために、希フッ酸などによる前処理を行っておく必
要がある。この前処理は極めて弱いエッチングのため
に、分離溝５の底部の貼り合わせ酸化膜２の横方向およ
び縦方向のエッチングは殆どない。側壁酸化膜６の膜厚
は、半導体島領域間の分離耐圧で決まるが、後述するよ
うに、０．１μｍ程度と極力薄い方がよい。
【００１４】つぎに、同図（ｄ）に示すように、減圧Ｃ
ＶＤ法により形成される酸化膜（減圧ＣＶＤ酸化膜７）
を形成する。この減圧ＣＶＤ酸化膜７の膜厚は、側壁酸
化膜６と同様に半導体島領域間の分離耐圧で決まるが、
０．５μｍ程度と分離溝５が埋まらないようにする。
ＶＤ法により形成される酸化膜（減圧ＣＶＤ酸化膜７）
を形成する。この減圧ＣＶＤ酸化膜７の膜厚は、側壁酸
化膜６と同様に半導体島領域間の分離耐圧で決まるが、
０．５μｍ程度と分離溝５が埋まらないようにする。
【００１５】つぎに、同図（ｅ）に示すように、減圧Ｃ
ＶＤ法により、分離溝５の内部に多結晶シリコン８を埋
め込む。同図（ｃ）に示すように、分離溝５のエッチン
グに使用したマスク酸化膜４を残した状態で側壁酸化膜
６を形成することで、分離溝５の底部の形状は、貼り合
わせ酸化膜２がエッチングされないために、従来に比べ
ると改善され、側壁酸化膜形成時に半導体支持基板１に
加わる応力を低減できる。また、側壁酸化膜６である熱
酸化膜上を減圧ＣＶＤ酸化膜７で被覆することで、熱酸
化膜である側壁酸化膜６の膜厚を極力薄くし、熱酸化で
生じる応力を低減することができる。さらに、分離溝５
の底部の形状が改善されるために、同図（ｅ）に示すよ
うに、分離溝５の底部側面に多結晶シリコン８が充填さ
れない箇所である空洞が生じることはない。
ＶＤ法により、分離溝５の内部に多結晶シリコン８を埋
め込む。同図（ｃ）に示すように、分離溝５のエッチン
グに使用したマスク酸化膜４を残した状態で側壁酸化膜
６を形成することで、分離溝５の底部の形状は、貼り合
わせ酸化膜２がエッチングされないために、従来に比べ
ると改善され、側壁酸化膜形成時に半導体支持基板１に
加わる応力を低減できる。また、側壁酸化膜６である熱
酸化膜上を減圧ＣＶＤ酸化膜７で被覆することで、熱酸
化膜である側壁酸化膜６の膜厚を極力薄くし、熱酸化で
生じる応力を低減することができる。さらに、分離溝５
の底部の形状が改善されるために、同図（ｅ）に示すよ
うに、分離溝５の底部側面に多結晶シリコン８が充填さ
れない箇所である空洞が生じることはない。
【００１６】
【発明の効果】この発明によれば、分離溝のエッチング
に使用したマスク酸化膜を残した状態で、側壁酸化膜を
形成することで、分離溝の底部の形状が、従来の形状に
比べて改善され、また、側壁酸化膜である熱酸化膜の上
に減圧ＣＶＤ酸化膜を被覆する構造とすることで、熱酸
化膜の膜厚を極めて薄くすることができて、側壁酸化膜
を形成するときに半導体支持基板に加わる応力を低減す
ることができる。この応力低減により、半導体支持基板
のそりの大きさを低減することができる。さらに、分離
溝に多結晶シリコンを埋め込む工程で、分離溝の底部に
空洞が発生しないために、分離耐圧特性の信頼性を高め
ることができる。
に使用したマスク酸化膜を残した状態で、側壁酸化膜を
形成することで、分離溝の底部の形状が、従来の形状に
比べて改善され、また、側壁酸化膜である熱酸化膜の上
に減圧ＣＶＤ酸化膜を被覆する構造とすることで、熱酸
化膜の膜厚を極めて薄くすることができて、側壁酸化膜
を形成するときに半導体支持基板に加わる応力を低減す
ることができる。この応力低減により、半導体支持基板
のそりの大きさを低減することができる。さらに、分離
溝に多結晶シリコンを埋め込む工程で、分離溝の底部に
空洞が発生しないために、分離耐圧特性の信頼性を高め
ることができる。
【図１】この発明の一実施例の誘電体分離基板の製造方
法を示す図で、（ａ）〜（ｅ）は工程順に示した要部工
程断面図
法を示す図で、（ａ）〜（ｅ）は工程順に示した要部工
程断面図
【図２】従来の誘電体分離基板の製造方法を示す図で、
（ａ）〜（ｅ）は工程順に示した要部工程断面図
（ａ）〜（ｅ）は工程順に示した要部工程断面図
１ 半導体支持基板 ２ 貼り合わせ酸化膜 ３ 半導体層 ４ マスク酸化膜 ５ 分離溝 ６ 側壁酸化膜 ７ 減圧ＣＶＤ酸化膜 ８ 多結晶シリコン １１ 半導体支持基板 １２ 貼り合わせ酸化膜 １３ 半導体層 １４ マスク酸化膜 １５ 分離溝 １６ 側壁酸化膜 １８ 多結晶シリコン １９ 空洞
Claims (3)
- 【請求項１】半導体支持基板上に形成された第１絶縁膜
の上に半導体層を有するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ
Ｉｎｓｕｌａｔｏｒ）基板の前記半導体層表面より、
前記第１絶縁膜に達する分離溝が形成される工程と、該
分離溝の側壁に第２絶縁膜が形成される工程と、前記分
離溝内が多結晶シリコンで埋め込まれる工程とを含む誘
電体分離基板の製造方法において、分離溝を形成する際
のマスク材を残した状態で、分離溝の側壁に前記第２絶
縁膜を形成することを特徴とする誘電体分離基板の製造
方法。 - 【請求項２】前記第２絶縁膜が熱酸化膜と減圧ＣＶＤ
（ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）酸化膜とで構成されることを特徴とする請求項１に
記載の誘電体分離基板の製造方法。 - 【請求項３】前記溝が異方性エッチングで形成されるこ
とを特徴とする請求項１に記載の誘電体分離基板の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9615999A JP2000294623A (ja) | 1999-04-02 | 1999-04-02 | 誘電体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9615999A JP2000294623A (ja) | 1999-04-02 | 1999-04-02 | 誘電体分離基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294623A true JP2000294623A (ja) | 2000-10-20 |
Family
ID=14157586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9615999A Withdrawn JP2000294623A (ja) | 1999-04-02 | 1999-04-02 | 誘電体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000294623A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030030896A (ko) * | 2001-10-09 | 2003-04-18 | 엘피다 메모리, 아이엔씨. | 쉘로우 트렌치 분리법을 사용하는 반도체 장치 및 그 제조방법 |
| US6791156B2 (en) | 2001-10-26 | 2004-09-14 | Denso Corporation | Semiconductor device and method for manufacturing it |
| CN101853860A (zh) * | 2009-03-31 | 2010-10-06 | 三垦电气株式会社 | 集成半导体设备和制造该集成半导体设备的方法 |
| KR100996725B1 (ko) * | 2002-06-25 | 2010-11-25 | 글로벌파운드리즈 인크. | 변형된 디바이스 막을 구비한 실리콘-온-절연체 디바이스및 절연 산화물을 부분적으로 대체하여 상기 디바이스를생성하는 방법 |
-
1999
- 1999-04-02 JP JP9615999A patent/JP2000294623A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030030896A (ko) * | 2001-10-09 | 2003-04-18 | 엘피다 메모리, 아이엔씨. | 쉘로우 트렌치 분리법을 사용하는 반도체 장치 및 그 제조방법 |
| US6791156B2 (en) | 2001-10-26 | 2004-09-14 | Denso Corporation | Semiconductor device and method for manufacturing it |
| KR100996725B1 (ko) * | 2002-06-25 | 2010-11-25 | 글로벌파운드리즈 인크. | 변형된 디바이스 막을 구비한 실리콘-온-절연체 디바이스및 절연 산화물을 부분적으로 대체하여 상기 디바이스를생성하는 방법 |
| CN101853860A (zh) * | 2009-03-31 | 2010-10-06 | 三垦电气株式会社 | 集成半导体设备和制造该集成半导体设备的方法 |
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