JP2000294627A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 削り残しをなくし、トレンチと素子部分との
間の段差をなくした半導体装置の製造方法を提供するこ
と。 【解決手段】 シリコン窒化膜２と半導体基板１とをエ
ッチングして半導体基板１にトレンチ３，４を形成する
工程と、当該トレンチ３，４を含み前記半導体基板１の
表面全体にシリコン酸化膜５を形成する工程と、上記絶
縁層５上の全面にガラス材６を塗布して表面を平面状に
する工程と、前記ガラス材６ついでシリコン酸化膜５の
全面をエッチングバックで除去し、シリコン酸化膜５を
少し残して平坦化する工程と、ＣＭＰによりシリコン酸
化膜５を研磨してシリコン窒化膜２を露出させる工程
と、を備える。
間の段差をなくした半導体装置の製造方法を提供するこ
と。 【解決手段】 シリコン窒化膜２と半導体基板１とをエ
ッチングして半導体基板１にトレンチ３，４を形成する
工程と、当該トレンチ３，４を含み前記半導体基板１の
表面全体にシリコン酸化膜５を形成する工程と、上記絶
縁層５上の全面にガラス材６を塗布して表面を平面状に
する工程と、前記ガラス材６ついでシリコン酸化膜５の
全面をエッチングバックで除去し、シリコン酸化膜５を
少し残して平坦化する工程と、ＣＭＰによりシリコン酸
化膜５を研磨してシリコン窒化膜２を露出させる工程
と、を備える。
Description
【０００１】
【発明の属する技術分野】本発明はトレンチ型素子分離
構造を備えた半導体装置の製造方法に係り、特にトレン
チ部分とトレンチ部分以外との間の段差を無くした半導
体装置を製造する方法に関する。
構造を備えた半導体装置の製造方法に係り、特にトレン
チ部分とトレンチ部分以外との間の段差を無くした半導
体装置を製造する方法に関する。
【０００２】
【従来の技術】最近では、半導体素子の細分化、高密度
化を図るために、トレンチ型素子分離構造を備えた半導
体装置が提供されている。特に、素子領域の大きさが
０．２〜０．３μｍ以下に減少した場合、隣接する素子
間にトレンチ（溝）を形成した、いわゆるシャロートレ
ンチ法が微細化された半導体装置の素子分離方法として
適用されてきている。この半導体装置は、素子と素子と
の間にトレンチ（溝）を形成し、それらのトレンチにＳ
ｉＯ2からなるシリコン絶縁膜を設けて素子間を分離す
る構造にしたものである。
化を図るために、トレンチ型素子分離構造を備えた半導
体装置が提供されている。特に、素子領域の大きさが
０．２〜０．３μｍ以下に減少した場合、隣接する素子
間にトレンチ（溝）を形成した、いわゆるシャロートレ
ンチ法が微細化された半導体装置の素子分離方法として
適用されてきている。この半導体装置は、素子と素子と
の間にトレンチ（溝）を形成し、それらのトレンチにＳ
ｉＯ2からなるシリコン絶縁膜を設けて素子間を分離す
る構造にしたものである。
【０００３】このような半導体装置は次のようにして製
造される。まず、図３（a）に示したように、半導体基
板１の表面にシリコン窒化膜（Ｓｉ3Ｎ4膜）２を形成す
る。なお、シリコン窒化膜２の下部にシリコン酸化膜
（ＳｉＯ2膜）を設けてもよい。ついで、この半導体基
板１に、図３（ａ）に示すように、面積の狭いトレンチ
（溝）３や、面積の広いトレンチ（溝）４を形成する。
しかる後に、図３（ｂ）に示すように、各トレンチ３，
４を含む半導体基板１の表面全体にＳｉＯ2 からなるシ
リコン酸化膜５を形成する。そして、このようにして形
成されたシリコン酸化膜５をケミカル・メカニカル・ポ
リシング（ＣＭＰ；Chemical MechanicalPolishing ）
によって研磨し、図３（ｃ）に示すように、シリコン窒
化膜２の表面が露出するように平坦化する。なお、ＣＭ
Ｐは、金属製の定盤の上に発泡ポリウレタンからなる研
磨布を取り付け、定盤を回転させるとともに研磨布の作
用面（上面）にシリカ（ＳｉＯ2）からなる砥粒を含有
させたスラリー（研磨液）を供給し、研磨布の作用面に
ウエハ表面を押圧させて研磨する方法のことをいう。
造される。まず、図３（a）に示したように、半導体基
板１の表面にシリコン窒化膜（Ｓｉ3Ｎ4膜）２を形成す
る。なお、シリコン窒化膜２の下部にシリコン酸化膜
（ＳｉＯ2膜）を設けてもよい。ついで、この半導体基
板１に、図３（ａ）に示すように、面積の狭いトレンチ
（溝）３や、面積の広いトレンチ（溝）４を形成する。
しかる後に、図３（ｂ）に示すように、各トレンチ３，
４を含む半導体基板１の表面全体にＳｉＯ2 からなるシ
リコン酸化膜５を形成する。そして、このようにして形
成されたシリコン酸化膜５をケミカル・メカニカル・ポ
リシング（ＣＭＰ；Chemical MechanicalPolishing ）
によって研磨し、図３（ｃ）に示すように、シリコン窒
化膜２の表面が露出するように平坦化する。なお、ＣＭ
Ｐは、金属製の定盤の上に発泡ポリウレタンからなる研
磨布を取り付け、定盤を回転させるとともに研磨布の作
用面（上面）にシリカ（ＳｉＯ2）からなる砥粒を含有
させたスラリー（研磨液）を供給し、研磨布の作用面に
ウエハ表面を押圧させて研磨する方法のことをいう。
【０００４】このような半導体装置の製造方法に類似す
る製造方法としては、例えば特開平５−３１５４４２号
公報、特開平５−３１５４３９号公報、特開平７−７８
８６６号公報、特開平９−５１０３４号公報に記載され
たものがある。
る製造方法としては、例えば特開平５−３１５４４２号
公報、特開平５−３１５４３９号公報、特開平７−７８
８６６号公報、特開平９−５１０３４号公報に記載され
たものがある。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置の製造方法によれば、ＣＭＰの研磨
布が剛体でないためにシリコン酸化膜５の凹部の部分も
削られてしまい、図４に示すように、トレンチ３，４が
形成されていない部分では膜残り１０６が発生する。ま
た、このような膜残り１０６を発生させないようにする
ためには、ＣＭＰにより長時間研磨しなければならなか
った。ところが、ＣＭＰにより長時間研磨していると、
トレンチ幅の広い大きな面積のトレンチ４の部分では、
図４に示すように、削られすぎて凹状部１０８が形成さ
れてしまい、表面を平坦にすることが困難であった。こ
のため、半導体基板１の表面にパターンを露光する際
に、焦点深度などの露光特性の相違が生じて不良の原因
となったりする。
た従来の半導体装置の製造方法によれば、ＣＭＰの研磨
布が剛体でないためにシリコン酸化膜５の凹部の部分も
削られてしまい、図４に示すように、トレンチ３，４が
形成されていない部分では膜残り１０６が発生する。ま
た、このような膜残り１０６を発生させないようにする
ためには、ＣＭＰにより長時間研磨しなければならなか
った。ところが、ＣＭＰにより長時間研磨していると、
トレンチ幅の広い大きな面積のトレンチ４の部分では、
図４に示すように、削られすぎて凹状部１０８が形成さ
れてしまい、表面を平坦にすることが困難であった。こ
のため、半導体基板１の表面にパターンを露光する際
に、焦点深度などの露光特性の相違が生じて不良の原因
となったりする。
【０００６】本発明は、上述した従来技術の課題を解決
し、削り残しをなくし、製造時間を短縮化してなる半導
体装置の製造方法を提供することを目的とする。
し、削り残しをなくし、製造時間を短縮化してなる半導
体装置の製造方法を提供することを目的とする。
【０００７】本発明は、また、トレンチと素子部分との
間の段差をなくした半導体装置の製造方法を提供するこ
とを目的とする。
間の段差をなくした半導体装置の製造方法を提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明は、半導体装置の製造方法として、 （１）まず、トレンチ型素子分離構造を備えた半導体装
置の製造方法において、半導体基板上にシリコン窒化膜
を形成する工程と、前記半導体基板に前記シリコン窒化
膜をマスクとしてトレンチを形成する工程と、前記トレ
ンチを含み前記半導体基板の表面全体にシリコン酸化膜
を形成する工程と、前記シリコン酸化膜上の全面にガラ
ス材を塗布して表面を平面状にする工程と、前記ガラス
材についで前記シリコン酸化膜の全面を除去するととも
に平坦化して前記トレンチ部分以外の前記半導体基板の
表面を露出させる工程とを備えたことを特徴としたもの
である。
めに、本発明は、半導体装置の製造方法として、 （１）まず、トレンチ型素子分離構造を備えた半導体装
置の製造方法において、半導体基板上にシリコン窒化膜
を形成する工程と、前記半導体基板に前記シリコン窒化
膜をマスクとしてトレンチを形成する工程と、前記トレ
ンチを含み前記半導体基板の表面全体にシリコン酸化膜
を形成する工程と、前記シリコン酸化膜上の全面にガラ
ス材を塗布して表面を平面状にする工程と、前記ガラス
材についで前記シリコン酸化膜の全面を除去するととも
に平坦化して前記トレンチ部分以外の前記半導体基板の
表面を露出させる工程とを備えたことを特徴としたもの
である。
【０００９】このような半導体装置の製造方法にするこ
とで、ガラス材を塗布して表面を平坦化することにより
平面状にした後にガラス材、酸化膜を除去し平坦化する
ため、トレンチの部分とトレンチ以外の部分との間の段
差がなくなるとともに、大きな面積のトレンチ部分が過
研磨されることがなくなる。しかも、ガラス材は、基本
的に二酸化シリコン（ＳｉＯ2）によって形成されてお
り、シリコン酸化膜と性質が似ているためにシリコン酸
化膜と同じようなレートで除去することができ、平坦化
を容易に行なえる。このため、パターンを露光する際
に、焦点深度などの露光特性の相違を生ずることがな
く、不良を低減することができる。
とで、ガラス材を塗布して表面を平坦化することにより
平面状にした後にガラス材、酸化膜を除去し平坦化する
ため、トレンチの部分とトレンチ以外の部分との間の段
差がなくなるとともに、大きな面積のトレンチ部分が過
研磨されることがなくなる。しかも、ガラス材は、基本
的に二酸化シリコン（ＳｉＯ2）によって形成されてお
り、シリコン酸化膜と性質が似ているためにシリコン酸
化膜と同じようなレートで除去することができ、平坦化
を容易に行なえる。このため、パターンを露光する際
に、焦点深度などの露光特性の相違を生ずることがな
く、不良を低減することができる。
【００１０】（２）また、（１）において、前記ガラス
材を塗布する工程は、スピン・オン・グラスからなるガ
ラス材を塗布する工程であることを特徴としたものであ
る。
材を塗布する工程は、スピン・オン・グラスからなるガ
ラス材を塗布する工程であることを特徴としたものであ
る。
【００１１】このような半導体装置の製造方法にするこ
とにで、スピン・オン・グラスからなるガラス材をシリ
コン酸化膜の上に塗布することにより、表面が全面的に
容易に平坦化されることになり、以後研磨などによる平
坦化が容易となる。
とにで、スピン・オン・グラスからなるガラス材をシリ
コン酸化膜の上に塗布することにより、表面が全面的に
容易に平坦化されることになり、以後研磨などによる平
坦化が容易となる。
【００１２】（３）また、（１）または（２）におい
て、前記ガラス材についで前記シリコン酸化膜の全面を
除去するとともに平坦化して前記トレンチ部分以外の前
記半導体基板上に形成された前記シリコン窒化膜の表面
を露出させる工程は、前記ガラス材についで前記シリコ
ン酸化膜の全面をエッチングバックしてシリコン酸化膜
が若干残る程度に平坦化する工程と、この工程の後にさ
らにケミカル・メカニカル・ポリシングで半導体基板上
に形成された前記シリコン窒化膜の表面が露出する程度
に平坦化する工程とからなることを特徴としたものであ
る。
て、前記ガラス材についで前記シリコン酸化膜の全面を
除去するとともに平坦化して前記トレンチ部分以外の前
記半導体基板上に形成された前記シリコン窒化膜の表面
を露出させる工程は、前記ガラス材についで前記シリコ
ン酸化膜の全面をエッチングバックしてシリコン酸化膜
が若干残る程度に平坦化する工程と、この工程の後にさ
らにケミカル・メカニカル・ポリシングで半導体基板上
に形成された前記シリコン窒化膜の表面が露出する程度
に平坦化する工程とからなることを特徴としたものであ
る。
【００１３】このような半導体装置の製造方法にするこ
とで、まず、ケミカル・メカニカル・ポリシングと比較
して除去レートの大きなエッチングバックによってガラ
ス材についでシリコン酸化膜を全面的に半導体基板の表
面を露出させ、しかる後にケミカル・メカニカル・ポリ
シングで平坦化するため、平坦化に要する時間を著しく
短縮できる。
とで、まず、ケミカル・メカニカル・ポリシングと比較
して除去レートの大きなエッチングバックによってガラ
ス材についでシリコン酸化膜を全面的に半導体基板の表
面を露出させ、しかる後にケミカル・メカニカル・ポリ
シングで平坦化するため、平坦化に要する時間を著しく
短縮できる。
【００１４】（４）また、（１）または（２）におい
て、前記半導体基板上に形成された前記シリコン窒化膜
表面を露出させる工程は、ケミカル・メカニカル・ポリ
シングのみによって前記ガラス材についで前記シリコン
酸化膜の全面を研磨してトレンチ以外の前記半導体基板
上に形成された前記シリコン窒化膜表面を露出させて平
坦化する工程からなることを特徴としたものである。
て、前記半導体基板上に形成された前記シリコン窒化膜
表面を露出させる工程は、ケミカル・メカニカル・ポリ
シングのみによって前記ガラス材についで前記シリコン
酸化膜の全面を研磨してトレンチ以外の前記半導体基板
上に形成された前記シリコン窒化膜表面を露出させて平
坦化する工程からなることを特徴としたものである。
【００１５】このような半導体装置の製造方法とするこ
とで、研磨時間の短縮はできないものの、すべての研磨
をケミカル・メカニカル・ポリシングにより行なうた
め、確実な平坦化を実現することができる。
とで、研磨時間の短縮はできないものの、すべての研磨
をケミカル・メカニカル・ポリシングにより行なうた
め、確実な平坦化を実現することができる。
【００１６】（５）また、（３）または（４）におい
て、前記トレンチを含み前記半導体基板の表面全体にシ
リコン酸化膜を形成する工程は、高密度プラズマＣＶＤ
法によって前記シリコン酸化膜を形成する工程であるこ
とを特徴としたものである。
て、前記トレンチを含み前記半導体基板の表面全体にシ
リコン酸化膜を形成する工程は、高密度プラズマＣＶＤ
法によって前記シリコン酸化膜を形成する工程であるこ
とを特徴としたものである。
【００１７】このような半導体装置の製造方法にするこ
とで、面積の狭いトレンチに対しても空隙なくシリコン
酸化膜（二酸化シリコン）を埋め込むことができる。
とで、面積の狭いトレンチに対しても空隙なくシリコン
酸化膜（二酸化シリコン）を埋め込むことができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。なお、従来技術の記載と重
複する点については同一の符号を付し、発明の実施の形
態で説明しない事項については、符号が同じものは従来
の技術と同じものとする。
て図面を参照して説明する。なお、従来技術の記載と重
複する点については同一の符号を付し、発明の実施の形
態で説明しない事項については、符号が同じものは従来
の技術と同じものとする。
【００１９】図１は本発明の実施の形態に係る半導体装
置の製造方法により製造される半導体装置の製造段階に
おける状態を説明するための図である。図２は、同半導
体装置の製造方法を説明するためのフローチャートであ
る。
置の製造方法により製造される半導体装置の製造段階に
おける状態を説明するための図である。図２は、同半導
体装置の製造方法を説明するためのフローチャートであ
る。
【００２０】まず、図１（ａ）に示すように、半導体基
板１の表面にシリコン窒化膜（Ｓｉ3Ｎ4膜）２を形成す
る。このシリコン窒化膜２は、例えば５００〜１５００
オングストロームの膜厚を有する。その形成方法とし
て、例えばＣＶＤ法などを挙げることができる。なお、
シリコン窒化膜２の下部にシリコン酸化膜（ＳｉＯ2）
を設けてもよい。
板１の表面にシリコン窒化膜（Ｓｉ3Ｎ4膜）２を形成す
る。このシリコン窒化膜２は、例えば５００〜１５００
オングストロームの膜厚を有する。その形成方法とし
て、例えばＣＶＤ法などを挙げることができる。なお、
シリコン窒化膜２の下部にシリコン酸化膜（ＳｉＯ2）
を設けてもよい。
【００２１】次に、シリコン窒化膜２の上に、半導体装
置の設計条件に従って、所定のパターンのレジスト膜を
形成する。このレジスト膜をマスクとして、シリコン窒
化膜２をエッチングする。連続して、レジスト膜をマス
クとして半導体基板１をエッチングし、面積の狭い溝
（トレンチ）３や面積の広い溝（トレンチ）４を形成す
る（図２のステップＳ２１）。トレンチ３，４の深さ
は、デバイスの設計で異なるが、例えば３０００〜５０
００オングストロームである。半導体基板１のエッチン
グは、ドライエッチングにより行なうことができる。
置の設計条件に従って、所定のパターンのレジスト膜を
形成する。このレジスト膜をマスクとして、シリコン窒
化膜２をエッチングする。連続して、レジスト膜をマス
クとして半導体基板１をエッチングし、面積の狭い溝
（トレンチ）３や面積の広い溝（トレンチ）４を形成す
る（図２のステップＳ２１）。トレンチ３，４の深さ
は、デバイスの設計で異なるが、例えば３０００〜５０
００オングストロームである。半導体基板１のエッチン
グは、ドライエッチングにより行なうことができる。
【００２２】次いで、図１（ｂ）に示すように、複数の
トレンチ３や複数のトレンチ４が形成された半導体基板
１に対して、前記複数のトレンチ３や複数のトレンチ４
を含み前記半導体基板１の表面全体に二酸化シリコン
（ＳｉＯ2）からなるシリコン酸化膜５を形成させる
（図２のＳ２２）。この工程において、シリコン酸化膜
５は、前記トレンチ３，４が埋まる膜厚、例えば５００
０〜６０００オングストロームの膜厚にする。
トレンチ３や複数のトレンチ４が形成された半導体基板
１に対して、前記複数のトレンチ３や複数のトレンチ４
を含み前記半導体基板１の表面全体に二酸化シリコン
（ＳｉＯ2）からなるシリコン酸化膜５を形成させる
（図２のＳ２２）。この工程において、シリコン酸化膜
５は、前記トレンチ３，４が埋まる膜厚、例えば５００
０〜６０００オングストロームの膜厚にする。
【００２３】シリコン酸化膜５の形成方法としては、例
えばＣＶＤ法、ＴＥＯＳプラズマＣＶＤ法などを挙げる
ことができるが、面積の狭いトレンチ３に空隙なくシリ
コン酸化膜５を埋め込むために、高密度プラズマＣＶＤ
法によるＣＶＤ膜を形成することが好ましい。なお、高
密度プラズマＣＶＤ法の高密度プラズマとは、電子密度
が１０11個／ｃｍ3 以上のことをいう。
えばＣＶＤ法、ＴＥＯＳプラズマＣＶＤ法などを挙げる
ことができるが、面積の狭いトレンチ３に空隙なくシリ
コン酸化膜５を埋め込むために、高密度プラズマＣＶＤ
法によるＣＶＤ膜を形成することが好ましい。なお、高
密度プラズマＣＶＤ法の高密度プラズマとは、電子密度
が１０11個／ｃｍ3 以上のことをいう。
【００２４】次いで、図１（ｃ）に示すように、半導体
基板１のシリコン酸化膜５の上面全体に、スピン・オン
・グラス（ＳＯＧ）からなるガラス材６を塗布し、表面
を平面状にする（図２のＳ２３）。この工程において塗
布するＳＯＧのガラス材６の膜厚は、例えば３０００オ
ングストローム程度にする。また、ここで使用したガラ
ス材６は、全面の平坦化ができる粘性・性質の材料であ
れば、これに限るものではなく、例えばレジスト、有機
ＳＯＧなどを使用してもよい。
基板１のシリコン酸化膜５の上面全体に、スピン・オン
・グラス（ＳＯＧ）からなるガラス材６を塗布し、表面
を平面状にする（図２のＳ２３）。この工程において塗
布するＳＯＧのガラス材６の膜厚は、例えば３０００オ
ングストローム程度にする。また、ここで使用したガラ
ス材６は、全面の平坦化ができる粘性・性質の材料であ
れば、これに限るものではなく、例えばレジスト、有機
ＳＯＧなどを使用してもよい。
【００２５】このようにシリコン酸化膜５、ガラス材６
を設けた半導体基板１を、例えば反応性イオンエッチン
グ装置（図示せず）内に配置し、この反応性イオンエン
チング装置を作動させるとともに当該反応性イオンエッ
チング装置内にエッチングガスを供給しつつ、例えば３
０００〜４０００オングストローム／分の膜除去速度で
全面をエッチングバックし、ガラス材６についでシリコ
ン酸化膜５の全面を除去するとともに平坦化する（図２
のＳ２４）。このエッチングバックの工程では、図１
（ｄ）に示すように、半導体基板１の上のシリコン酸化
膜５が若干残るようにする。この残したシリコン酸化膜
５の膜厚は、例えば５００〜１０００オングストローム
程度とする。
を設けた半導体基板１を、例えば反応性イオンエッチン
グ装置（図示せず）内に配置し、この反応性イオンエン
チング装置を作動させるとともに当該反応性イオンエッ
チング装置内にエッチングガスを供給しつつ、例えば３
０００〜４０００オングストローム／分の膜除去速度で
全面をエッチングバックし、ガラス材６についでシリコ
ン酸化膜５の全面を除去するとともに平坦化する（図２
のＳ２４）。このエッチングバックの工程では、図１
（ｄ）に示すように、半導体基板１の上のシリコン酸化
膜５が若干残るようにする。この残したシリコン酸化膜
５の膜厚は、例えば５００〜１０００オングストローム
程度とする。
【００２６】しかる後に、ＣＭＰ装置のウエハチャック
に当該半導体基板１を装着し、シリカからなる砥粒を含
有させた液状のスラリーをＣＭＰ装置の回転テーブル
（定盤）表面に固定した研磨布に供給し、半導体基板１
の表面に若干残したシリコン酸化膜５の表面を前記研磨
布に接触させて例えば１３００オングストローム／分程
度の研磨率で研磨する（図２のＳ２５）。この工程で
は、図１（ｅ）に示すように、半導体基板１のシリコン
窒化膜２の表面が露出する程度に研磨、平坦化する。
に当該半導体基板１を装着し、シリカからなる砥粒を含
有させた液状のスラリーをＣＭＰ装置の回転テーブル
（定盤）表面に固定した研磨布に供給し、半導体基板１
の表面に若干残したシリコン酸化膜５の表面を前記研磨
布に接触させて例えば１３００オングストローム／分程
度の研磨率で研磨する（図２のＳ２５）。この工程で
は、図１（ｅ）に示すように、半導体基板１のシリコン
窒化膜２の表面が露出する程度に研磨、平坦化する。
【００２７】このようにすることにより、図１（ｅ）に
示すような半導体基板１を得ることができる。
示すような半導体基板１を得ることができる。
【００２８】この半導体装置の製造方法によれば、トレ
ンチ以外の部分（すなわちシリコン窒化膜２の部分）と
トレンチ４との間に段差がなくなる。
ンチ以外の部分（すなわちシリコン窒化膜２の部分）と
トレンチ４との間に段差がなくなる。
【００２９】また、この方法によれば、ＣＭＰと比べて
除去レートの大きなエッチングバックによってシリコン
酸化膜５の大部分を除去した後、ＣＭＰによる研磨を行
なうため、ＣＭＰのみによる研磨に比較して研磨時間を
減少させることができる。
除去レートの大きなエッチングバックによってシリコン
酸化膜５の大部分を除去した後、ＣＭＰによる研磨を行
なうため、ＣＭＰのみによる研磨に比較して研磨時間を
減少させることができる。
【００３０】さらに、この方法によれば、大きな面積を
有する複数のトレンチ４の部分が過剰に削られないた
め、段差が発生せず、露光装置によりパターン転写する
際に焦点深度などの露光特性の相違を生じさせることが
なく、半導体装置の歩留りが向上する。なお、歩留りと
は、ある製造工程にある枚数Ａの半導体基板を投入し、
Ｂ枚の半導体基板が完成したときに、Ｂ／Ａのパーセン
トに直したものをいう。しかも、ＳＯＧは、二酸化シリ
コンからなるためにシリコン酸化膜５と同じようなエッ
チングレート、研磨レートを有し、容易に平坦化するこ
とができる。
有する複数のトレンチ４の部分が過剰に削られないた
め、段差が発生せず、露光装置によりパターン転写する
際に焦点深度などの露光特性の相違を生じさせることが
なく、半導体装置の歩留りが向上する。なお、歩留りと
は、ある製造工程にある枚数Ａの半導体基板を投入し、
Ｂ枚の半導体基板が完成したときに、Ｂ／Ａのパーセン
トに直したものをいう。しかも、ＳＯＧは、二酸化シリ
コンからなるためにシリコン酸化膜５と同じようなエッ
チングレート、研磨レートを有し、容易に平坦化するこ
とができる。
【００３１】なお、上記実施の形態では、シリコン絶縁
膜５を形成する工程（図２のＳ２２）、ガラス材６を塗
布する工程（図２のＳ２３）、エッチングバックする工
程（図２のＳ２４）、ＣＭＰにより研磨する工程（図２
のＳ２５）からなっていたが、研磨時間がかかるが、エ
ンチングバックする工程を省略して、ガラス材６を塗布
する工程（図２のＳ２３）の後に、直ちに、ＣＭＰによ
る研磨、平坦化の工程（図２のＳ２５）に移行するよう
にしてもよい。
膜５を形成する工程（図２のＳ２２）、ガラス材６を塗
布する工程（図２のＳ２３）、エッチングバックする工
程（図２のＳ２４）、ＣＭＰにより研磨する工程（図２
のＳ２５）からなっていたが、研磨時間がかかるが、エ
ンチングバックする工程を省略して、ガラス材６を塗布
する工程（図２のＳ２３）の後に、直ちに、ＣＭＰによ
る研磨、平坦化の工程（図２のＳ２５）に移行するよう
にしてもよい。
【００３２】すなわち、ＣＭＰによって前記ガラス材６
についでシリコン酸化膜５の全面を研磨してトレンチ
３，４以外の部分である半導体基板１上のシリコン窒化
膜２の表面が露出するまで平坦化する。この工程では、
すべての研磨をＣＭＰによって行なうことにより、確実
に平坦化させることができる。
についでシリコン酸化膜５の全面を研磨してトレンチ
３，４以外の部分である半導体基板１上のシリコン窒化
膜２の表面が露出するまで平坦化する。この工程では、
すべての研磨をＣＭＰによって行なうことにより、確実
に平坦化させることができる。
【００３３】
【発明の効果】以上説明したように本発明に係る半導体
装置の製造方法よれば、トレンチ以外の部分（すなわち
シリコン窒化膜の部分）とトレンチとの間に段差がなく
なる。
装置の製造方法よれば、トレンチ以外の部分（すなわち
シリコン窒化膜の部分）とトレンチとの間に段差がなく
なる。
【００３４】また、本発明に係る半導体装置の製造方法
によれば、大きな面積のトレンチの部分が過剰に削られ
ないため、段差が発生せず、半導体装置の歩留りが向上
するという効果がある。
によれば、大きな面積のトレンチの部分が過剰に削られ
ないため、段差が発生せず、半導体装置の歩留りが向上
するという効果がある。
【図１】本発明の実施の形態に係る半導体装置の製造方
法による製造段階の半導体基板の状態を示す説明図であ
る。
法による製造段階の半導体基板の状態を示す説明図であ
る。
【図２】同方法を説明するためのフローチャートであ
る。
る。
【図３】従来の半導体装置の製造方法を説明するための
図である。
図である。
【図４】従来の方法による欠点を説明するための図であ
る。
る。
１ 半導体基板 ２ シリコン窒化膜 ３ （面積の小さい）トレンチ ４ （面積の大きい）トレンチ ５ シリコン酸化膜 ６ ガラス材（ＳＯＧ）
Claims (5)
- 【請求項１】 トレンチ型素子分離構造を備えた半導体
装置の製造方法において、 半導体基板上にシリコン窒化膜を形成する工程と、 前記半導体基板に前記シリコン窒化膜をマスクとしてト
レンチを形成する工程と、 前記トレンチを含み前記半導体基板の表面全体にシリコ
ン酸化膜を形成する工程と、 前記シリコン酸化膜上の全面にガラス材を塗布して表面
を平面状にする工程と、 前記ガラス材についで前記シリコン酸化膜の全面を除去
するとともに平坦化して前記トレンチ部分以外の前記半
導体基板の表面を露出させる工程とを備えたことを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記ガラス材を塗布する工程は、スピン
・オン・グラスからなるガラス材を塗布する工程である
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記ガラス材についで前記シリコン酸化
膜の全面を除去するとともに平坦化して前記トレンチ部
分以外の前記半導体基板上に形成された前記シリコン窒
化膜の表面を露出させる工程は、前記ガラス材についで
前記シリコン酸化膜の全面をエッチングバックしてシリ
コン酸化膜が若干残る程度に平坦化する工程と、この工
程の後にさらにケミカル・メカニカル・ポリシングで半
導体基板上に形成された前記シリコン窒化膜の表面が露
出する程度に平坦化する工程とからなることを特徴とす
る請求項１または２に記載の半導体装置の製造方法。 - 【請求項４】 前記半導体基板上に形成された前記シリ
コン窒化膜表面を露出させる工程は、ケミカル・メカニ
カル・ポリシングのみによって前記ガラス材についで前
記シリコン酸化膜の全面を研磨してトレンチ以外の前記
半導体基板上に形成された前記シリコン窒化膜表面を露
出させて平坦化する工程からなることを特徴とする請求
項１または２に記載の半導体装置の製造方法。 - 【請求項５】 前記トレンチを含み前記半導体基板の表
面全体にシリコン酸化膜を形成する工程は、高密度プラ
ズマＣＶＤ法によって前記シリコン酸化膜を形成する工
程であることを特徴とする請求項３または４に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11102033A JP2000294627A (ja) | 1999-04-09 | 1999-04-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11102033A JP2000294627A (ja) | 1999-04-09 | 1999-04-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294627A true JP2000294627A (ja) | 2000-10-20 |
Family
ID=14316461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11102033A Withdrawn JP2000294627A (ja) | 1999-04-09 | 1999-04-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000294627A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001267411A (ja) * | 2000-03-21 | 2001-09-28 | Nec Corp | 素子分離領域の形成方法 |
| WO2002041381A1 (en) * | 2000-11-17 | 2002-05-23 | Matsushita Electric Industrial Co.,Ltd. | Method for producing semiconductor device |
| KR100408864B1 (ko) * | 2001-06-29 | 2003-12-06 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성 방법 |
| US7052971B2 (en) | 2001-07-13 | 2006-05-30 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
| JP2011082236A (ja) * | 2009-10-05 | 2011-04-21 | Nissan Chem Ind Ltd | 半導体基板の平坦化方法 |
-
1999
- 1999-04-09 JP JP11102033A patent/JP2000294627A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001267411A (ja) * | 2000-03-21 | 2001-09-28 | Nec Corp | 素子分離領域の形成方法 |
| WO2002041381A1 (en) * | 2000-11-17 | 2002-05-23 | Matsushita Electric Industrial Co.,Ltd. | Method for producing semiconductor device |
| JP2002158221A (ja) * | 2000-11-17 | 2002-05-31 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US7273820B2 (en) | 2000-11-17 | 2007-09-25 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
| KR100408864B1 (ko) * | 2001-06-29 | 2003-12-06 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성 방법 |
| US7052971B2 (en) | 2001-07-13 | 2006-05-30 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
| JP2011082236A (ja) * | 2009-10-05 | 2011-04-21 | Nissan Chem Ind Ltd | 半導体基板の平坦化方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060704 |