JP2000294656A - 集積回路 - Google Patents

集積回路

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JP2000294656A
JP2000294656A JP2000012156A JP2000012156A JP2000294656A JP 2000294656 A JP2000294656 A JP 2000294656A JP 2000012156 A JP2000012156 A JP 2000012156A JP 2000012156 A JP2000012156 A JP 2000012156A JP 2000294656 A JP2000294656 A JP 2000294656A
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high voltage
tab
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JP2000012156A
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Chun Chen
チェン チュン
Joseph Mcpartland Richard
ジョセフ マクパートランド リチャード
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

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  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 ＣＭＯＳ集積回路製造プロセス（特に、３．
３ボルト以下用）において、プロセスの複雑さを大幅に
増大させずに、６ボルト以上のソース／ドレイン電圧を
サポートする高電圧（ＨＶ）デバイスを製造する。 【解決手段】 集積回路は、高電圧デバイスと、これに
接続された周辺デバイスとを有する。周辺デバイスは、
中間電圧でバイアスされる保護タブによって、高電圧デ
バイスにかかる高電圧から保護される。実施例では、高
電圧デバイスは、メモリデバイスが形成される高電圧タ
ブにかかる高電圧によるフラッシュ消去動作が可能なメ
モリデバイス（ＥＥＰＲＯＭ）である。保護タブは、一
般に、高電圧タブに近接して形成され、複数のオンピッ
チ周辺デバイスが同じ保護タブを共有することが可能で
ある。中間電圧レベルは、電圧レギュレータによって、
または、ソース／ドレイン領域から保護タブへの一時的
導通によって、生成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高電圧タブ内に形
成された１個以上のデバイスと、それに接続された１個
以上の周辺デバイスとを有する集積回路に関する。
【０００２】
【従来の技術】フラッシュメモリＥＥＰＲＯＭデバイス
は、半導体産業で広く使用されている。これは、電気的
消去可能プログラマブル読出し専用メモリ（ＥＥＰＲＯ
Ｍ：electrically-erasable programmable read-only m
emory）セルを、多数のセルに記憶された情報を同時に
消去（「フラッシュ消去」という）する回路を含むアレ
イとしたものである。このフラッシュ消去は、与えられ
たドープ半導体タブ領域にあるすべてのセルに同時に比
較的高い消去電圧をかけることによって行われる。特
に、フラッシュメモリデバイスが深サブミクロン領域へ
と微細化されるにつれて、タブ消去がますます利用され
ている。タブ消去は、従来のソース側消去方式に比べ
て、消去電流が低く、信頼性性能が高いことを特徴とす
るからである。しかし、タブ消去では、通常動作時に要
求されるよりも高い電圧をフラッシュメモリデバイスに
かけることが必要である。例えば、ある市販の設計で
は、タブ消去中に１０〜１２ボルトの高電圧をタブ、ソ
ースおよびドレインにかけ、−６ボルトをフラッシュメ
モリデバイスの制御ゲートにかける。従って、タブに接
続されるトランジスタは、消去動作に要求される高電圧
（例えば、１０〜１２ボルト）に耐えなければならな
い。
【０００３】
【発明が解決しようとする課題】しかし、現在のＣＭＯ
Ｓ集積回路製造プロセスでは、特に、３．３ボルト以下
用に設計されたものの場合、プロセスの複雑さを大幅に
増大させなければ、６ボルト以上のソース／ドレイン電
圧をサポートする高電圧（ＨＶ：high voltage）デバイ
スを製造することは困難な仕事である。すなわち、フラ
ッシュメモリ製造プロセスは通常、フラッシュ消去中に
必要とされる高電圧をサポートするのに十分な強さのＨ
Ｖデバイスを製造するために、いくつかの追加プロセス
ステップを必要とする。例えば、ソース／ドレインと基
板の間の逆バイアス破壊電圧は通常、ＭＯＳトランジス
タの動作における制限因子の１つである。この電圧を、
メモリアレイ内のデバイスに対して得られる公称レベル
より高くするには、通常、急勾配のドーパントプロファ
イルを有するソース／ドレイン接合を形成するために追
加の打込みプロセスが必要となる。これには、ＨＶデバ
イスを形成するためのいくつかの追加プロセスステップ
が必要となるため、タブ消去は、特に埋込みアプリケー
ション（すなわち、メモリセルおよび論理トランジスタ
が同じ集積回路上に形成される場合）で広く使用される
ことが妨げられている。
【０００４】
【課題を解決するための手段】本発明による集積回路
は、少なくとも１つの高電圧デバイスと、これに接続さ
れた少なくとも１つの周辺デバイスとを有する。周辺デ
バイスは、中間電圧でバイアスされる保護タブによっ
て、高電圧デバイスにかかる高電圧から保護される。本
発明の代表的な実施例では、少なくとも１つの高電圧デ
バイスは、メモリデバイスが形成される高電圧タブにか
かる高電圧によるフラッシュ消去動作が可能なメモリデ
バイスを有する。保護タブは、一般に、高電圧タブに近
接して形成され、複数のオンピッチ周辺デバイスが同じ
保護タブを共有することが可能である。
【０００５】
【発明の実施の形態】以下の詳細な説明は、「高電圧」
タブという与えられたタブ内に形成された１個以上のデ
バイスと、「保護タブ」内に形成された１個以上の周辺
デバイスとを有する集積回路に関する。高電圧タブ内に
形成される１個以上のデバイスは、例えば、メモリアレ
イを含む。１個以上の周辺デバイスは、高電圧タブ内に
形成されたデバイスに接続され、タブバイアス技術によ
って、アレイにかかる高電圧から保護される。ただし、
これらの用語は、タブの構成が異なることが必須である
ことを意味するものではなく、必要に応じて、ドーパン
ト打込み、拡散などに関して同じ操作手順中に形成され
ることが可能である。高電圧は、例えば、ＥＥＰＲＯＭ
デバイスのフラッシュ消去動作のために使用される。こ
こで、「周辺デバイス」という用語は一般に、高電圧タ
ブ内のデバイスに接続される任意の種類のデバイスを指
す。メモリアレイの例では、周辺デバイスは、例えば、
リード、ライト、またはプリチャージ動作のために、与
えられたコラムのセルにアクセスするために使用される
コラムアクセストランジスタである。このタイプのアク
セスデバイスは一般に、スペースを節約するために、コ
ラムと同じピッチ（すなわち間隔）で形成される。しか
し、他のタイプの周辺デバイスは、コラムのピッチとは
関係なく形成されることも可能であり、このようなもの
を「オフピッチ」デバイスということがある。オフピッ
チデバイスは通常、オンピッチデバイスを通じてメモリ
アレイに接続され、メモリアレイのプログラミング（書
込み）およびリード（読出し）のための電圧を供給する
ような機能を提供することが可能である。
【０００６】また、当業者には理解されるように、「タ
ブ」という用語は、その下の半導体領域内に形成され
た、ドープされた半導体領域を指す。下の（基礎とな
る）領域は、例えば、逆のドーピング型の半導体基板で
ある。あるいは、与えられたドーパント導電型の第１タ
ブ領域を、逆のドーパント導電型の第２タブ領域内に配
置し、例えば、第１タブからその与えられた導電型の基
板への導通を防ぐことが可能である。「三重タブ(tripl
e tub)」という用語が、このタイプの構成を記述するた
めに使用されることがある。一般に、高ドープソース／
ドレイン領域を有する能動ＭＯＳデバイスが、最も上の
タブ内に（すなわち、半導体ウェハの表面に隣接して）
形成される。「タブ」の同義語として「ウェル」という
用語も当業者によって使用される。
【０００７】フラッシュＥＥＰＲＯＭメモリの実施例の
断面図を図１に示す。メモリアレイは、複数のメモリデ
バイス１００を含む。各メモリデバイスは、当業者に知
られた原理に従って、ソース／ドレイン領域１０６およ
び１０７と、浮遊ゲート１０８と、制御ゲート１０９と
を有する。複数のメモリデバイスのソース／ドレイン領
域は、共通のｐタブ１０５（この実施例では「高電圧タ
ブ」という）内に形成され、このｐタブ１０５はさら
に、ｐ基板１０３内に形成される。オンピッチ周辺ｎチ
ャネルデバイス１０１は、共通の保護ｐタブ１１２内に
形成され、この保護ｐタブ１１２はさらに、ｐ基板内に
形成される。ｎタブ（１０４および１１１）からｐ基板
への逆バイアスは、タブにかかる正電圧に対して、メモ
リアレイと周辺デバイスの間の電気的絶縁を提供する。
このために、保護タブ１１２およびその下のタブ１１１
は、メモリアレイがある高電圧タブ１０５およびその下
のタブ１０４から離れている。他の形式の電気的絶縁も
知られている。
【０００８】タブ消去中には、高い正電圧ＨＶ（例え
ば、１０〜１２ボルト）が、高電圧タブ１０５と、すべ
てのメモリデバイス１００のソース１０７およびドレイ
ン１０６にかかり、負電圧（例えば−６ボルト）がそれ
らのゲート１０９にかかる。高電圧ＨＶは、ＥＥＰＲＯ
Ｍアレイが形成された集積回路の外部の電源から供給さ
れることも可能であり、あるいは、チップの電源電圧
（Ｖdd）を高電圧に変換するオンチップ電源（例えばチ
ャージポンプ）によって供給されることも可能である。
これらの領域への電気接点は通常のタイプのものとすれ
ばよく、明確化のために、図示していない。さらに、ゲ
ート酸化物および内部レベル誘電体領域（例えば二酸化
シリコンを含む）も、明確化のために、図示していな
い。
【０００９】上記の目的のために、図１の構造は、保護
電圧源（例えば、図２に概略を示す電圧レギュレータ２
２３）に接続される。レギュレータ２２３の中間電圧出
力（例えば６ボルト）は、ライン２１１、２１０および
２０９を通じて保護ｐタブ１１２およびその下のｎタブ
１１１にそれぞれ加えられる。なお、導体２１０および
２０９は、当業者に知られているように、高ドープタブ
接点領域を通じてそれぞれのタブに接触させることが可
能である。消去動作中に、消去信号（ＥＲＡＳＥ）がロ
ーになることにより、レギュレータ２２３がイネーブル
となり、保護ｐタブ１１２およびその下のｎタブ１１１
がそれぞれ導体２１０および２０９を通じて６ボルトで
バイアスされる。それ以外のとき（例えば、リード動作
中）には、ＥＲＡＳＥがハイになり、レギュレータはデ
ィスエーブルとなる。さらに、トランジスタ２２２がオ
ンになると、ライン２１１および２２４がローにプルさ
れ、保護タブ１１２は基板１０３に対して０ボルトにな
る。
【００１０】これにより、周辺デバイスの接合破壊は防
止される。保護タブ内のデバイスは、ソース／ドレイン
とタブの間の接合破壊電圧が６ボルトであるからであ
る。保護タブバイアスの結果として、ｐタブ（１１２）
電圧から１ダイオード電圧降下だけ下の電圧以下の電圧
（例えば５．３ボルト）が、オンピッチデバイスのソー
スにかかる。さらに、この５．３ボルトは、破壊電圧が
６ボルトのオフピッチＣＭＯＳデバイス１０２にも安全
にかかる。タブ消去以外の場合、フラッシュメモリチッ
プのこの部分にかかる電圧は６ボルト以下であり、保護
タブ１１２はデバイス１２０により０ボルトに切り替わ
る。
【００１１】電圧源２２３を使用することが図示されて
いるが、保護タブは、場合により、単にフロート（浮
動）とし、ドレイン１１３から保護タブへの逆破壊によ
る保護タブへの一時電流によりバイアスさせることも可
能である。タブが定常状態電圧に達した後、一時電流は
停止し、タブは、例えば保護タブに対する約６〜７ボル
トのフロート電圧でフロートし、これによっても周辺デ
バイスの破壊は防止される。しかし、別個の電圧源を使
用することにより、保護電圧の細かい制御が可能とな
り、これは多くの場合に好ましい。なお、実施例の場
合、導体１２３もまた、下のｎタブ１１１を保護ｐタブ
１１２と同じ電圧にする。しかし、必要であれば、ｎタ
ブは、中間電圧源から切断することも可能である。この
場合、ｎタブは、ｐタブ１１２の電圧から１ダイオード
電圧降下分を引いた電圧（すなわち、実施例の場合、約
５．３ボルト）まで上昇する。
【００１２】上記の方式の一例は、図２に示すような、
オンピッチプリチャージデバイス２００の保護である。
ＮＭＯＳコラムプリチャージデバイス２０１〜２０８は
それぞれｐタブ１１２（「保護タブ」）内にあり、ｐタ
ブ１１２はさらにｎタブ１１１内にあり、上面図として
模式的に示されている。保護タブ１１２は、６ボルトで
バイアスされることも可能であり、あるいは、オフ状態
ＮＭＯＳデバイス（図１の１２０）によってフロートさ
れ、このオフ状態ＮＭＯＳデバイスが保護タブ１１２内
に約ＨＶ／２のバイアスを引き起こすようにすることも
可能である。プリチャージデバイスのゲート酸化物も保
護を必要とする場合、ライン２１３上の６ボルトバイア
スを、すべてのプリチャージデバイスのゲートをバイア
スするために使用することが可能である。プリチャージ
動作中に、ライン２１２上の電圧を例えば０．８ボルト
とし、それ以外のとき（例えば、消去中）はフロートと
することが可能である。ライン２１１上の電圧は、上記
のようにｐタブ１１２をバイアスするために、例えば６
ボルトである。こうして、主要なセルアレイタブはタブ
消去中に１０〜１２ボルトにバイアスされ、保護タブを
バイアスするために中間電圧（例えば６ボルト）を使用
し、この中間電圧は、周辺デバイスの接合破壊を防ぐ。
タブ消去動作以外のとき、保護タブは、デバイス１２０
によって０ボルトにバイアスされる。従って、１０〜１
２ボルトの電圧は、６ボルトの三重タブＣＭＯＳデバイ
スによって絶縁されるため、高性能のタブ消去フラッシ
ュメモリを低電圧ＣＭＯＳプロセスで埋め込むことが可
能となる。
【００１３】上記の実施例では高電圧の２分の１の保護
電圧（１／２ ＨＶ）を用いたが、他の保護タブ電圧も
使用可能である。発明者は、保護される高電圧の０．４
〜０．６倍の範囲の電圧で保護タブをバイアスすること
を推奨する。この範囲は一般に、半導体基板を基準とし
て測定される。上記の説明からわかるように、本発明
は、（保護タブ１１２の下の）ｎウェル１１１と、その
下の基板１０３との間の逆バイアス電圧を、接合破壊を
引き起こすより低いレベルまで小さくすることによっ
て、保護タブ内に形成されるデバイスを保護する。さら
に、保護タブ内のトランジスタのゲート−ソース間電圧
は、低電圧（例えば０ボルト）がゲートにかかるとき
に、同様に小さくなる。さらに、ソース／ドレイン領域
にかかる電圧を小さくすることによって、保護タブ内の
デバイスに接続される他の周辺デバイス（例えば、オフ
ピッチデバイス）も保護される。これは、ドレイン−ソ
ース間（例えば、ドレイン１１７とソース１１８の間）
電圧を小さくするとともに、ゲート−ドレイン間電圧を
小さくすることにより、ゲート酸化物を保護する。これ
らの周辺デバイスがタブ内に形成されているかどうか、
および、どのような電圧がタブにかかっているかに応じ
て、他の電圧も小さくすることが可能である。本発明の
保護技術のこの他の利点は、集積回路デバイスの構成お
よび動作のさまざまな形式に応じて、当業者には明らか
である。
【００１４】
【発明の効果】以上述べたごとく、本発明によれば、Ｃ
ＭＯＳ集積回路製造プロセス（特に、３．３ボルト以下
用）において、プロセスの複雑さを大幅に増大させず
に、６ボルト以上のソース／ドレイン電圧をサポートす
る高電圧（ＨＶ）デバイスを製造することが可能とな
る。
【図面の簡単な説明】
【図１】本発明を実現する集積回路の断面図である。
【図２】本発明を実現する際に使用可能な回路の図であ
る。
【符号の説明】
１００ メモリデバイス １０１ オンピッチ周辺ｎチャネルデバイス １０３ ｐ基板 １０５ 高電圧タブ（ｐタブ） １０６ ドレイン １０７ ソース １０８ 浮遊ゲート １０９ 制御ゲート １１１ ｎタブ １１２ 保護ｐタブ １１３ ドレイン ２００ オンピッチプリチャージデバイス ２０１〜２０８ ＮＭＯＳコラムプリチャージデバイス ２２２ トランジスタ ２２３ 電圧レギュレータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４８１ 21/8247 29/788 29/792 (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 チュン チェン アメリカ合衆国、07921 ニュージャージ ー、ベドミンスター、スティーブンズ コ ート ２ (72)発明者 リチャード ジョセフ マクパートランド アメリカ合衆国、18064 ペンシルヴェニ ア、ナザレ、レクシントン ロード 683

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 高電圧源に接続可能な第１ソース／ドレ
    イン領域と、周辺デバイスに接続された第２ソース／ド
    レイン領域とを含む少なくとも１つのデバイスを有する
    集積回路において、 前記第１および第２ソース／ドレイン領域は、与えられ
    た導電型を有し、該導電型とは逆の導電型の高電圧タブ
    内に形成され、 前記周辺デバイスは、前記逆の導電型を有する保護タブ
    内に形成された、前記与えられた導電型を有するソース
    ／ドレイン領域を有し、 前記保護タブは、前記高電圧タブから電気的に絶縁さ
    れ、前記高電圧源の高電圧レベルより低い中間電圧レベ
    ルでバイアスされることが可能であることを特徴とする
    集積回路。
  2. 【請求項２】 前記少なくとも１つのデバイスは、前記
    高電圧タブ内に形成されたメモリデバイスのアレイを含
    むことを特徴とする請求項１に記載の集積回路。
  3. 【請求項３】 前記メモリデバイスは、前記高電圧タブ
    にかかる高電圧によってフラッシュ消去可能なＥＥＰＲ
    ＯＭデバイスであることを特徴とする請求項２に記載の
    集積回路。
  4. 【請求項４】 前記アレイ内のメモリデバイスの対応す
    るコラムと同じピッチで形成されたコラムアクセスデバ
    イスの形態の複数の周辺デバイスを含むことを特徴とす
    る請求項１に記載の集積回路。
  5. 【請求項５】 前記中間電圧レベルは、ソース／ドレイ
    ン領域から前記保護タブへの一時的導通によって生成さ
    れることを特徴とする請求項１に記載の集積回路。
  6. 【請求項６】 高電圧タブ内に、複数のコラムからなる
    アレイとして形成されたメモリデバイスを有する集積回
    路において、 前記メモリデバイスは、該メモリデバイスの対応するコ
    ラムと同じピッチで形成されたコラムアクセスデバイス
    に接続され、前記高電圧タブにかかる高電圧レベルの高
    電圧によって消去可能であり、 前記コラムアクセスデバイスは、与えられた導電型を有
    するソース／ドレイン領域を有し、該ソース／ドレイン
    領域は、該導電型とは逆の導電型の保護タブ内に形成さ
    れ、 前記保護タブは、前記逆の導電型を有する基板内に形成
    された、前記与えられた導電型を有する別のタブ内に形
    成され、 前記高電圧レベルより低い中間電圧レベルに前記保護タ
    ブをバイアスするために前記保護タブに導体が接続され
    ていることを特徴とする集積回路。
  7. 【請求項７】 前記集積回路は、前記コラムアクセスデ
    バイスを通じて前記メモリデバイスに接続されたオフピ
    ッチ周辺デバイスをさらに有し、 前記オフピッチ周辺デバイスは、前記メモリデバイスの
    対応するコラムとは異なるピッチで形成されることを特
    徴とする請求項６に記載の集積回路。
  8. 【請求項８】 前記高電圧レベルから前記中間電圧レベ
    ルを生成する電圧レギュレータをさらに有することを特
    徴とする請求項１または６に記載の集積回路。
  9. 【請求項９】 前記与えられた導電型はｎ型であり、前
    記逆の導電型はｐ型であり、前記高電圧レベルは、前記
    基板の電位に対して正電位であることを特徴とする請求
    項１または６に記載の集積回路。
  10. 【請求項１０】 前記中間電圧レベルは、前記高電圧レ
    ベルの０．４〜０．６倍の範囲にあることを特徴とする
    請求項１または６に記載の集積回路。
JP2000012156A 1999-01-20 2000-01-20 集積回路 Pending JP2000294656A (ja)

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US09/233513 1999-01-20

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