JP2000294786A - 高周波スイッチ - Google Patents
高周波スイッチInfo
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- JP2000294786A JP2000294786A JP9740699A JP9740699A JP2000294786A JP 2000294786 A JP2000294786 A JP 2000294786A JP 9740699 A JP9740699 A JP 9740699A JP 9740699 A JP9740699 A JP 9740699A JP 2000294786 A JP2000294786 A JP 2000294786A
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Abstract
(57)【要約】
【課題】 シリコン素子を用いてなるアナログ高周波ス
イッチのオン状態の通過損失特性とオフ状態のアイソレ
ーション特性とを同時に改善し、スイッチ・オン状態時
の低損失化と、オフ状態時の高アイソレーション化とを
実現する。 【解決手段】 シリコン基板上に形成されたＦＥＴ及
び金属配線の信号伝送路を有し、該ＦＥＴのドレイン端
子とソース端子に信号伝送路が接続され、ドレイン、ソ
ース間のＦＥＴチャネル層を信号が通過する特性がゲー
ト端子に印加される電圧によってオンまたはオフされる
機能を備えた高周波スイッチにおいて、シリコン基板と
ＦＥＴとの間に、シリコンよりも低い誘電率を持つシリ
コン酸化膜の絶縁体層を挟んで、該ＦＥＴ及び信号伝送
路が形成されており、かつ該シリコン基板が抵抗率５０
０Ωｃｍ以上の高抵抗シリコン基板である構成とした。
イッチのオン状態の通過損失特性とオフ状態のアイソレ
ーション特性とを同時に改善し、スイッチ・オン状態時
の低損失化と、オフ状態時の高アイソレーション化とを
実現する。 【解決手段】 シリコン基板上に形成されたＦＥＴ及
び金属配線の信号伝送路を有し、該ＦＥＴのドレイン端
子とソース端子に信号伝送路が接続され、ドレイン、ソ
ース間のＦＥＴチャネル層を信号が通過する特性がゲー
ト端子に印加される電圧によってオンまたはオフされる
機能を備えた高周波スイッチにおいて、シリコン基板と
ＦＥＴとの間に、シリコンよりも低い誘電率を持つシリ
コン酸化膜の絶縁体層を挟んで、該ＦＥＴ及び信号伝送
路が形成されており、かつ該シリコン基板が抵抗率５０
０Ωｃｍ以上の高抵抗シリコン基板である構成とした。
Description
【０００１】
【発明の属する技術分野】本発明は、シリコン素子を用
いたアナログ高周波スイッチの物理構造に関するもので
ある。
いたアナログ高周波スイッチの物理構造に関するもので
ある。
【０００２】
【従来の技術】アナログ高周波スイッチは、携帯電話を
はじめとする、現代及び次世代の無線通信システムに広
く使われており、そのスイッチ用能動素子としては、性
能、コスト、消費電力、回路面積などの点でＦＥＴを用
いるのが一般的である。アナログ高周波スイッチに要求
される特性としては、低通過損失（オン時）、高アイソ
レーション（オフ時）、高耐圧特性等が挙げられる。
はじめとする、現代及び次世代の無線通信システムに広
く使われており、そのスイッチ用能動素子としては、性
能、コスト、消費電力、回路面積などの点でＦＥＴを用
いるのが一般的である。アナログ高周波スイッチに要求
される特性としては、低通過損失（オン時）、高アイソ
レーション（オフ時）、高耐圧特性等が挙げられる。
【０００３】ＦＥＴを適用したアナログ高周波スイッチ
の構成例として、シリコンｎ型ＭＯＳＦＥＴによるＳＰ
ＳＴ（Single‐Pole Single‐Throw）スイッチの構成を
図４（ａ）に、また、図４（ａ）において信号がＦＥＴ
を通過する様子を模式的に表わした断面図を図４（ｂ）
を示す。
の構成例として、シリコンｎ型ＭＯＳＦＥＴによるＳＰ
ＳＴ（Single‐Pole Single‐Throw）スイッチの構成を
図４（ａ）に、また、図４（ａ）において信号がＦＥＴ
を通過する様子を模式的に表わした断面図を図４（ｂ）
を示す。
【０００４】図４（ａ）において、４１はシリコンｎ型
ＭＯＳＦＥＴ、端子４２，４３はそれぞれソース電極、
ドレイン電極であると同時に、スイッチの入出力端子と
なっている。また、４４はスイッチのオン、オフを制御
するゲート・バイアス端子で、４５はＦＥＴを通過する
信号が端子４４側へ漏洩するのを遮断するための抵抗素
子で、高周波インピーダンスが十分大きくなるように、
通常は数ｋΩ以上の高抵抗を用いる。
ＭＯＳＦＥＴ、端子４２，４３はそれぞれソース電極、
ドレイン電極であると同時に、スイッチの入出力端子と
なっている。また、４４はスイッチのオン、オフを制御
するゲート・バイアス端子で、４５はＦＥＴを通過する
信号が端子４４側へ漏洩するのを遮断するための抵抗素
子で、高周波インピーダンスが十分大きくなるように、
通常は数ｋΩ以上の高抵抗を用いる。
【０００５】また、図４（ｂ）において、１はｐ型シリ
コンチャネル層、２はｎ＋型シリコンによるソース・コ
ンタクト層、３はｎ＋型シリコンによるドレイン・コン
タクト層、４はゲート電極、５はシリコン酸化膜（Ｓｉ
Ｏ２），６は絶縁膜、７はソース電極、ドレイン電極で
あると同時に金属配線の伝送回路、８はバイア・ホー
ル、４９は通常のシリコン基板である。
コンチャネル層、２はｎ＋型シリコンによるソース・コ
ンタクト層、３はｎ＋型シリコンによるドレイン・コン
タクト層、４はゲート電極、５はシリコン酸化膜（Ｓｉ
Ｏ２），６は絶縁膜、７はソース電極、ドレイン電極で
あると同時に金属配線の伝送回路、８はバイア・ホー
ル、４９は通常のシリコン基板である。
【０００６】動作にあたっては、端子４２から入力した
高周波信号は、金属配線の伝送線路を伝送し、ＭＯＳＦ
ＥＴ４１を通過して、再び金属配線の伝送線路を伝送し
て、端子４３から出力される。ここで、端子４４に印加
する電圧を、ＦＥＴのピンチオフ電圧よりも高くするこ
とにより、図４（ｂ）におけるＦＥＴチャネル層１の基
板への深さ方向が広がり、信号がＦＥＴチャネル層を通
過する抵抗が減少するので、スイッチのオン状態が実現
される。また、端子４４に印加する電圧を、ＦＥＴのピ
ンチオフ電圧よりも低くすることにより、図４（ｂ）に
おけるＦＥＴチャネル層１の基板への深さ方向が狭くな
り、信号がＦＥＴチャネル層を通過する抵抗が増大する
ので、スイッチのオフ状態が実現される。
高周波信号は、金属配線の伝送線路を伝送し、ＭＯＳＦ
ＥＴ４１を通過して、再び金属配線の伝送線路を伝送し
て、端子４３から出力される。ここで、端子４４に印加
する電圧を、ＦＥＴのピンチオフ電圧よりも高くするこ
とにより、図４（ｂ）におけるＦＥＴチャネル層１の基
板への深さ方向が広がり、信号がＦＥＴチャネル層を通
過する抵抗が減少するので、スイッチのオン状態が実現
される。また、端子４４に印加する電圧を、ＦＥＴのピ
ンチオフ電圧よりも低くすることにより、図４（ｂ）に
おけるＦＥＴチャネル層１の基板への深さ方向が狭くな
り、信号がＦＥＴチャネル層を通過する抵抗が増大する
ので、スイッチのオフ状態が実現される。
【０００７】ＦＥＴを用いるアナログ高周波スイッチ
は、ハイブリッドＩＣ、すなわち半導体ＦＥＴチップ単
体と、別の基板上で形成された伝送線路等の受動素子の
組み合わせで構成されることもあるが、チップ間を金属
ワイヤ等で結んだ部分の伝送損失が、高周波になるほど
著しく増加する。従って、およそ１ＧＨｚ程度を目安と
して、それよりも高周波領域では、同一の半導体基板上
にＦＥＴと受動素子をプロセス形成する、ＭＭＩＣ（Mo
nolithic Microwave Integrated Circuit）の形で構成
されることが多い。
は、ハイブリッドＩＣ、すなわち半導体ＦＥＴチップ単
体と、別の基板上で形成された伝送線路等の受動素子の
組み合わせで構成されることもあるが、チップ間を金属
ワイヤ等で結んだ部分の伝送損失が、高周波になるほど
著しく増加する。従って、およそ１ＧＨｚ程度を目安と
して、それよりも高周波領域では、同一の半導体基板上
にＦＥＴと受動素子をプロセス形成する、ＭＭＩＣ（Mo
nolithic Microwave Integrated Circuit）の形で構成
されることが多い。
【０００８】ところで、増幅器のような、利得の向上で
伝送線路の損失を補える能動回路と異なり、スイッチに
おいては，ＦＥＴの低損失化と、伝送線路の低損失化の
両方を達成することが必須である。ところが、通常の回
路プロセス技術では、シリコン基板の抵抗率が低いた
め、信号が基板側に漏洩して低通過損失特性が得られな
い、という問題点があった。（通常のシリコン基板の抵
抗率は１０〜５０Ωｃｍ、半絶縁性ＧａＡｓ基板の抵抗
率は数１００ＭΩｃｍ）
伝送線路の損失を補える能動回路と異なり、スイッチに
おいては，ＦＥＴの低損失化と、伝送線路の低損失化の
両方を達成することが必須である。ところが、通常の回
路プロセス技術では、シリコン基板の抵抗率が低いた
め、信号が基板側に漏洩して低通過損失特性が得られな
い、という問題点があった。（通常のシリコン基板の抵
抗率は１０〜５０Ωｃｍ、半絶縁性ＧａＡｓ基板の抵抗
率は数１００ＭΩｃｍ）
【０００９】これに対して、トランジスタの下に絶縁体
層を設けて、素子を完全に絶縁するＳＯＩ（Silicon‐O
n-Insulator）構造が提案され、研究が進められてい
る。絶縁体としては、二酸化ケイ素（ＳｉＯ２）が一般
的である。このＳｉＯ２層は、シリコン熱酸化等によっ
て形成されるので、基板もシリコンが適しており、他の
基板材料は、信頼性や既存プロセスとの整合性等から現
実的でない。
層を設けて、素子を完全に絶縁するＳＯＩ（Silicon‐O
n-Insulator）構造が提案され、研究が進められてい
る。絶縁体としては、二酸化ケイ素（ＳｉＯ２）が一般
的である。このＳｉＯ２層は、シリコン熱酸化等によっ
て形成されるので、基板もシリコンが適しており、他の
基板材料は、信頼性や既存プロセスとの整合性等から現
実的でない。
【００１０】ＳＯＩ構造の断面図を、図５に示す。図５
において、１０はシリコン酸化膜であり、１１はシリコ
ンでボディ領域と呼ばれる部分である。なお、その他の
符合１〜９、４９は図４（ｂ）のものと同じである。こ
の構造の特徴は、トランジスタの下に、より比誘電率の
低い絶縁体層が存在することにより、トランジスタの寄
生容量が減少し、トランジスタの性能がさらに高速、低
電力化する、というものである。本構造は、当初はディ
ジタルＬＳＩ回路への適用を想定して考案されたが、ア
ナログ回路においてもトランジスタの高周波特性向上が
期待できることから、増幅器など、シリコンＭＭＩＣへ
の適用の試みが進んでいる。（例えば、原田など、「Ｍ
ＯＳＦＥＴ／ＳＯＩ技術を用いた２ＧＨｚ帯及び４-６
ＧＨｚ帯低雑音アンプ」、電気学会電子回路研究資料EC
T-97-97，p.29-33，1997）
において、１０はシリコン酸化膜であり、１１はシリコ
ンでボディ領域と呼ばれる部分である。なお、その他の
符合１〜９、４９は図４（ｂ）のものと同じである。こ
の構造の特徴は、トランジスタの下に、より比誘電率の
低い絶縁体層が存在することにより、トランジスタの寄
生容量が減少し、トランジスタの性能がさらに高速、低
電力化する、というものである。本構造は、当初はディ
ジタルＬＳＩ回路への適用を想定して考案されたが、ア
ナログ回路においてもトランジスタの高周波特性向上が
期待できることから、増幅器など、シリコンＭＭＩＣへ
の適用の試みが進んでいる。（例えば、原田など、「Ｍ
ＯＳＦＥＴ／ＳＯＩ技術を用いた２ＧＨｚ帯及び４-６
ＧＨｚ帯低雑音アンプ」、電気学会電子回路研究資料EC
T-97-97，p.29-33，1997）
【００１１】
【発明が解決しようとする課題】ところで、ＦＥＴのゲ
ート長やチャネル長は、０.１μｍ〜１μｍの程度で、
絶縁体厚と同程度である。一方、マイクロストリップ線
路やコプレーナ線路に代表される伝送線路の幅は、１０
μｍ〜１０００μｍの程度で絶縁体厚より遥かに大き
く、高周波信号の伝送で生じる実効的な電磁界分布も、
線路幅と同程度以上の広がりを有する。
ート長やチャネル長は、０.１μｍ〜１μｍの程度で、
絶縁体厚と同程度である。一方、マイクロストリップ線
路やコプレーナ線路に代表される伝送線路の幅は、１０
μｍ〜１０００μｍの程度で絶縁体厚より遥かに大き
く、高周波信号の伝送で生じる実効的な電磁界分布も、
線路幅と同程度以上の広がりを有する。
【００１２】コプレーナ線路の電界分布について、この
様子を模式的に表わした断面図を図６に示す。図６にお
いて、６１はコプレーナ線路中心導体、６２は接地導
体、６３はシリコン半導体、６４は絶縁体層、６５はシ
リコン基板、６６は基板側の電気力線、６７はコプレー
ナ線路上の空気側の電気力線である。絶縁体層６４の厚
さは０.１μｍ〜１０μｍ程度で、線路幅に比べて遥か
に薄いから、電気力線６６の殆どは、絶縁体層６４を突
き抜けてシリコン基板６５に広がる。このため、シリコ
ン基板に誘導電流が発生し、線路の伝送損失（誘電体
損）が増加する。シリコンのアナログ高周波スイッチに
おいては、ＳＯＩ構造だけでは不十分である。
様子を模式的に表わした断面図を図６に示す。図６にお
いて、６１はコプレーナ線路中心導体、６２は接地導
体、６３はシリコン半導体、６４は絶縁体層、６５はシ
リコン基板、６６は基板側の電気力線、６７はコプレー
ナ線路上の空気側の電気力線である。絶縁体層６４の厚
さは０.１μｍ〜１０μｍ程度で、線路幅に比べて遥か
に薄いから、電気力線６６の殆どは、絶縁体層６４を突
き抜けてシリコン基板６５に広がる。このため、シリコ
ン基板に誘導電流が発生し、線路の伝送損失（誘電体
損）が増加する。シリコンのアナログ高周波スイッチに
おいては、ＳＯＩ構造だけでは不十分である。
【００１３】図４（ａ）と同じ構成で、通常シリコン基
板上ＳＯＩ構造を適用したシリコンＭＭＩＣスイッチの
実験測定結果例を図７に示す。図７（ａ）はスイッチが
オン時の通過損失特性、図７（ｂ）はオフ時のアイソレ
ーション特性である。比較のために、同構成のＧａＡｓ
ＭＭＩＣスイッチの実験測定結果例も記した。図７
（ａ），（ｂ）において、トレース３２,３５はＳＯＩ
構造のスイッチ、７１,７２は通常の構造のスイッチ、
３３,３６はＧａＡｓ ＭＭＩＣスイッチの実測値を示
す。ＳＯＩ構造によって、シリコン基板への信号漏洩が
遮断され、通常の構造のシリコンＭＭＩＣスイッチに比
べて、オン時の通過損失特性が大幅に改善されている
が、線路の誘電体損の存在により、ＧａＡｓ ＭＭＩＣ
スイッチに比べ通過損失特性が劣っている。
板上ＳＯＩ構造を適用したシリコンＭＭＩＣスイッチの
実験測定結果例を図７に示す。図７（ａ）はスイッチが
オン時の通過損失特性、図７（ｂ）はオフ時のアイソレ
ーション特性である。比較のために、同構成のＧａＡｓ
ＭＭＩＣスイッチの実験測定結果例も記した。図７
（ａ），（ｂ）において、トレース３２,３５はＳＯＩ
構造のスイッチ、７１,７２は通常の構造のスイッチ、
３３,３６はＧａＡｓ ＭＭＩＣスイッチの実測値を示
す。ＳＯＩ構造によって、シリコン基板への信号漏洩が
遮断され、通常の構造のシリコンＭＭＩＣスイッチに比
べて、オン時の通過損失特性が大幅に改善されている
が、線路の誘電体損の存在により、ＧａＡｓ ＭＭＩＣ
スイッチに比べ通過損失特性が劣っている。
【００１４】本発明の目的は、シリコン高周波スイッチ
のオン状態の通過損失特性、オフ状態のアイソレーショ
ン特性を、同時に改善した高周波スイッチを提供するこ
とにある。通過損失はＦＥＴの通過損失と線路の伝送損
失に分けられるため、この両方を素子構造上の工夫によ
って低減する必要がある。また、低損失スイッチのアイ
ソレーション特性は、能動素子の寄生容量によって決ま
るので、素子構造の工夫によって、同時に寄生容量の低
減をもはかるようにしている。
のオン状態の通過損失特性、オフ状態のアイソレーショ
ン特性を、同時に改善した高周波スイッチを提供するこ
とにある。通過損失はＦＥＴの通過損失と線路の伝送損
失に分けられるため、この両方を素子構造上の工夫によ
って低減する必要がある。また、低損失スイッチのアイ
ソレーション特性は、能動素子の寄生容量によって決ま
るので、素子構造の工夫によって、同時に寄生容量の低
減をもはかるようにしている。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に、本発明にあっては、シリコン基板上に形成されたＦ
ＥＴ及び金属配線の信号伝送路を有し、該ＦＥＴのドレ
イン端子とソース端子に信号伝送路が接続され、ドレイ
ン、ソース間のＦＥＴチャネル層を信号が通過する特性
がゲート端子に印加される電圧によってオンまたはオフ
される機能を備えた高周波スイッチにおいて、シリコン
基板とＦＥＴとの間に、シリコンよりも低い誘電率を持
つシリコン酸化膜の絶縁体層をはさんで、該ＦＥＴ及び
信号伝送路が形成されており、かつ該シリコン基板が抵
抗率５００Ωｃｍ以上の高抵抗シリコン基板である構造
を特徴とする。
に、本発明にあっては、シリコン基板上に形成されたＦ
ＥＴ及び金属配線の信号伝送路を有し、該ＦＥＴのドレ
イン端子とソース端子に信号伝送路が接続され、ドレイ
ン、ソース間のＦＥＴチャネル層を信号が通過する特性
がゲート端子に印加される電圧によってオンまたはオフ
される機能を備えた高周波スイッチにおいて、シリコン
基板とＦＥＴとの間に、シリコンよりも低い誘電率を持
つシリコン酸化膜の絶縁体層をはさんで、該ＦＥＴ及び
信号伝送路が形成されており、かつ該シリコン基板が抵
抗率５００Ωｃｍ以上の高抵抗シリコン基板である構造
を特徴とする。
【００１６】
【発明の実施の形態】本発明のスイッチは、従来のスイ
ッチに比べると、低誘電率シリコン酸化膜層がＦＥＴ及
び伝送線路の下に存在し、なおかつシリコン酸化膜の下
の基板が抵抗率５００Ωｃｍ以上の高抵抗シリコン基板
である点が異なる。「従来の技術」で述べたように、Ｆ
ＥＴスイッチがオン状態の通過損失には、信号がＦＥＴ
チャネルを通過する際の通過損失と、伝送線路を通過す
る際の伝送損失とがある。増幅作用を有する能動回路と
異なり、スイッチにおいては、両者の通過損失を低減し
なければ、実用的な低損失特性は得られない。
ッチに比べると、低誘電率シリコン酸化膜層がＦＥＴ及
び伝送線路の下に存在し、なおかつシリコン酸化膜の下
の基板が抵抗率５００Ωｃｍ以上の高抵抗シリコン基板
である点が異なる。「従来の技術」で述べたように、Ｆ
ＥＴスイッチがオン状態の通過損失には、信号がＦＥＴ
チャネルを通過する際の通過損失と、伝送線路を通過す
る際の伝送損失とがある。増幅作用を有する能動回路と
異なり、スイッチにおいては、両者の通過損失を低減し
なければ、実用的な低損失特性は得られない。
【００１７】本発明によって、ＦＥＴチャネル層の信号
通過特性の低損失化と、伝送線路の低損失化とが同時に
得られるので、はじめて低損失化を実現することが出来
る。また、低誘電率シリコン酸化膜層がＦＥＴの下に存
在することによって、ＦＥＴの寄生容量が低減するの
で、同時に、オフ状態持の高アイソレーション化を実現
することが出来る。
通過特性の低損失化と、伝送線路の低損失化とが同時に
得られるので、はじめて低損失化を実現することが出来
る。また、低誘電率シリコン酸化膜層がＦＥＴの下に存
在することによって、ＦＥＴの寄生容量が低減するの
で、同時に、オフ状態持の高アイソレーション化を実現
することが出来る。
【００１８】「高抵抗」の目安は、通常のシリコン基板
の抵抗率（１０〜５０Ωｃｍ）よりも１桁大きい値であ
る。これにより、基板の損失角ｔａｎδが１桁減少し、
誘電損失が１／１０倍になるので、抵抗率が５００Ωｃ
ｍ程度を境にして、本発明の有効性が現れる。
の抵抗率（１０〜５０Ωｃｍ）よりも１桁大きい値であ
る。これにより、基板の損失角ｔａｎδが１桁減少し、
誘電損失が１／１０倍になるので、抵抗率が５００Ωｃ
ｍ程度を境にして、本発明の有効性が現れる。
【００１９】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は、高抵抗シリコン基板上のＳＯＩ構
造の上に形成されたシリコンＭＭＩＣスイッチにおけ
る、ＭＯＳＦＥＴ及び金属配線の伝送線路の断面図であ
る。図１において、１はｐ型シリコンチャネル層、２は
ｎ＋型シリコンによるソース・コンタクト層、３はｎ＋
型シリコンによるドレイン・コンタクト層、４はゲート
電極、５はシリコン酸化膜（ＳｉＯ２）、６は絶縁膜、
７はソース電極、ドレイン電極であると同時に金属配線
の伝送線路、８はバイア・ホール、９は高抵抗シリコン
基板、１０はシリコン酸化膜、１１はボディ領域であ
る。ＭＯＳＦＥＴのゲート長及びソース・ドレイン間距
離は、０.１〜１μｍのオーダであるから、まず、スイ
ッチがオン状態の場合、信号がソースコンタクト２から
入ってｐ型シリコンチャネル層１を通過し、ドレイン・
コンタクト層３を出るまでの信号伝送で生じる電界分布
の有効的な拡がり領域は、基板側及び空気側に１μｍ程
度となる。従って、ｐ型シリコンチャネル層１と高抵抗
シリコン基板９との間に挿入された、厚さ数μｍのシリ
コン酸化膜（ＳｉＯ２）１０により、高抵抗シリコン基
板９側への電界分布が遮断され、高抵抗シリコン基板９
に誘起される誘導電流が減少し、ＦＥＴを通過する際の
通過損失は減少する。また、ＳＯＩ構造によって、スイ
ッチがオフ状態の場合にアイソレーション特性を劣化さ
せる要因となる、ＦＥＴ寄生容量Ｃｇｓ，Ｃｇｄ，Ｃｄ
ｓも減少するので、アイソレーション特性も向上する。
て説明する。図１は、高抵抗シリコン基板上のＳＯＩ構
造の上に形成されたシリコンＭＭＩＣスイッチにおけ
る、ＭＯＳＦＥＴ及び金属配線の伝送線路の断面図であ
る。図１において、１はｐ型シリコンチャネル層、２は
ｎ＋型シリコンによるソース・コンタクト層、３はｎ＋
型シリコンによるドレイン・コンタクト層、４はゲート
電極、５はシリコン酸化膜（ＳｉＯ２）、６は絶縁膜、
７はソース電極、ドレイン電極であると同時に金属配線
の伝送線路、８はバイア・ホール、９は高抵抗シリコン
基板、１０はシリコン酸化膜、１１はボディ領域であ
る。ＭＯＳＦＥＴのゲート長及びソース・ドレイン間距
離は、０.１〜１μｍのオーダであるから、まず、スイ
ッチがオン状態の場合、信号がソースコンタクト２から
入ってｐ型シリコンチャネル層１を通過し、ドレイン・
コンタクト層３を出るまでの信号伝送で生じる電界分布
の有効的な拡がり領域は、基板側及び空気側に１μｍ程
度となる。従って、ｐ型シリコンチャネル層１と高抵抗
シリコン基板９との間に挿入された、厚さ数μｍのシリ
コン酸化膜（ＳｉＯ２）１０により、高抵抗シリコン基
板９側への電界分布が遮断され、高抵抗シリコン基板９
に誘起される誘導電流が減少し、ＦＥＴを通過する際の
通過損失は減少する。また、ＳＯＩ構造によって、スイ
ッチがオフ状態の場合にアイソレーション特性を劣化さ
せる要因となる、ＦＥＴ寄生容量Ｃｇｓ，Ｃｇｄ，Ｃｄ
ｓも減少するので、アイソレーション特性も向上する。
【００２０】一方、伝送線路においては、高抵抗シリコ
ン基板９の採用によって、伝送損失が減少する。シリコ
ンＭＭＩＣにおけるコプレーナ線路のサイズは、例えば
基板厚６００μｍ、中心導体幅８０μｍ、中心導体−接
地導体間ギャップ５０μｍを選択すると、特性インピー
ダンスが５０Ωの伝送線路が形成される。この場合、周
囲に生じる電界として、線路の上下、数１００μｍ程度
までの媒質の誘電率が支配的となっているので、解析に
おいては、その程度までの媒質を考慮すればよい。今、
伝送損失として、導体損失を考えず、誘電損失のみを考
慮すると、誘電損失（減衰定数）αｄは下記の数式１に
よって与えられる。
ン基板９の採用によって、伝送損失が減少する。シリコ
ンＭＭＩＣにおけるコプレーナ線路のサイズは、例えば
基板厚６００μｍ、中心導体幅８０μｍ、中心導体−接
地導体間ギャップ５０μｍを選択すると、特性インピー
ダンスが５０Ωの伝送線路が形成される。この場合、周
囲に生じる電界として、線路の上下、数１００μｍ程度
までの媒質の誘電率が支配的となっているので、解析に
おいては、その程度までの媒質を考慮すればよい。今、
伝送損失として、導体損失を考えず、誘電損失のみを考
慮すると、誘電損失（減衰定数）αｄは下記の数式１に
よって与えられる。
【数１】
【００２１】ここで、εｅｆｆは基板（誘電体）の実効
誘電率、σｅｆｆは基板の実効導電率、δは基板の損失
角、（ｔａｎδ）ｅｆｆは実効損失正接である。上記数
式１より、シリコン基板における誘電損失は、基板の導
電率のみで決まり、比例することがわかる。例として、
高抵抗シリコン基板９の抵抗率を１ｋΩｃｍ、通常シリ
コン基板の抵抗率を２０Ωｃｍとすると、１ＧＨｚにお
けるｔａｎδ＝σ／（ωεｒεｏ）はそれぞれ、０.１
５１、７.５５、となる。ただし、εｏは真空の誘電
率、εｒはシリコンの比誘電率で、εｒ＝１１.９であ
る。
誘電率、σｅｆｆは基板の実効導電率、δは基板の損失
角、（ｔａｎδ）ｅｆｆは実効損失正接である。上記数
式１より、シリコン基板における誘電損失は、基板の導
電率のみで決まり、比例することがわかる。例として、
高抵抗シリコン基板９の抵抗率を１ｋΩｃｍ、通常シリ
コン基板の抵抗率を２０Ωｃｍとすると、１ＧＨｚにお
けるｔａｎδ＝σ／（ωεｒεｏ）はそれぞれ、０.１
５１、７.５５、となる。ただし、εｏは真空の誘電
率、εｒはシリコンの比誘電率で、εｒ＝１１.９であ
る。
【００２２】これらの値を用いて、市販回路のシミュレ
ータにより予測した、上記サイズのコプレーナ線路の伝
送損失を図２に示す。図２において、トレース２１はＳ
ＯＩ構造と高抵抗シリコン基板上コプレーナ線路の伝導
損失、２２は通常シリコン基板上コプレーナ線路の伝送
損失、２３は半絶縁性ＧａＡｓ基板（抵抗率１００ＭΩ
ｃｍ）上コプレーナ線路の伝送損失を示す。例えば１Ｇ
Ｈｚにおける伝送損失は、高抵抗シリコン基板０.０５
ｄＢ／ｍｍ、通常シリコン基板１.６４ｄＢ／ｍｍ、半
絶縁性ＧａＡｓ基板０.０２ｄＢ／ｍｍとなり、高抵抗
シリコン基板９の採用によって、損失が１.６ｄＢ／ｍ
ｍ改善し、ＧａＡｓ基板にほぼ匹敵する。ＭＭＩＣスイ
ッチの大きさは１〜２ｍｍ角程度で、例えば１ｍｍ角な
らば、ＭＭＩＣ上の電送線路長も同程度であるので、ス
イッチの損失は１.６ｄＢ改善されることになる。
ータにより予測した、上記サイズのコプレーナ線路の伝
送損失を図２に示す。図２において、トレース２１はＳ
ＯＩ構造と高抵抗シリコン基板上コプレーナ線路の伝導
損失、２２は通常シリコン基板上コプレーナ線路の伝送
損失、２３は半絶縁性ＧａＡｓ基板（抵抗率１００ＭΩ
ｃｍ）上コプレーナ線路の伝送損失を示す。例えば１Ｇ
Ｈｚにおける伝送損失は、高抵抗シリコン基板０.０５
ｄＢ／ｍｍ、通常シリコン基板１.６４ｄＢ／ｍｍ、半
絶縁性ＧａＡｓ基板０.０２ｄＢ／ｍｍとなり、高抵抗
シリコン基板９の採用によって、損失が１.６ｄＢ／ｍ
ｍ改善し、ＧａＡｓ基板にほぼ匹敵する。ＭＭＩＣスイ
ッチの大きさは１〜２ｍｍ角程度で、例えば１ｍｍ角な
らば、ＭＭＩＣ上の電送線路長も同程度であるので、ス
イッチの損失は１.６ｄＢ改善されることになる。
【００２３】図４（ａ）と同じ構成で、高抵抗シリコン
基板上ＳＯＩ構造を適用したＭＭＩＣスイッチの実験測
定結果例を図３に示す。図３（ａ）はスイッチ・オン時
の通過損失特性、図３（ｂ）はスイッチ・オフ時のアイ
ソレーション特性である。図３において、トレース３
１，３４は高抵抗シリコン基板上ＳＯＩ構造のスイッ
チ、３２，３５は通常シリコン基板上ＳＯＩ構造のスイ
ッチ、３３，３６はＧａＡｓＭＭＩＣスイッチの実測値
を示す。高抵抗シリコン基板上ＳＯＩ構造によって、オ
ン時の通過損失特性が、ＧａＡｓＭＭＩＣスイッチにほ
ぼ匹敵するまでに向上している。と同時に、ＳＯＩ構造
によるＦＥＴの低寄生容量化により、オフ時のアイソレ
ーション特性がＧａＡｓＭＭＩＣスイッチよりも向上し
ている。
基板上ＳＯＩ構造を適用したＭＭＩＣスイッチの実験測
定結果例を図３に示す。図３（ａ）はスイッチ・オン時
の通過損失特性、図３（ｂ）はスイッチ・オフ時のアイ
ソレーション特性である。図３において、トレース３
１，３４は高抵抗シリコン基板上ＳＯＩ構造のスイッ
チ、３２，３５は通常シリコン基板上ＳＯＩ構造のスイ
ッチ、３３，３６はＧａＡｓＭＭＩＣスイッチの実測値
を示す。高抵抗シリコン基板上ＳＯＩ構造によって、オ
ン時の通過損失特性が、ＧａＡｓＭＭＩＣスイッチにほ
ぼ匹敵するまでに向上している。と同時に、ＳＯＩ構造
によるＦＥＴの低寄生容量化により、オフ時のアイソレ
ーション特性がＧａＡｓＭＭＩＣスイッチよりも向上し
ている。
【００２４】
【発明の効果】以上説明したように、本発明の高周波ス
イッチは、シリコン基板とＦＥＴとの間に、シリコンよ
りも低い誘電率を持つシリコン酸化膜の絶縁体層を挟ん
で、該ＦＥＴ及び信号伝送路が形成されており、かつ該
シリコン基板が抵抗率５００Ωｃｍ以上の高抵抗シリコ
ン基板であるような構造とすることにより、ＦＥＴチャ
ネル層の信号通過特性の低損失化と、伝送線路の低損失
化が同時に得られ、また、ＦＥＴの寄生容量が低減する
ので、スイッチがオン状態時の低損失化と、オフ状態時
の高アイソレーション化を、はじめて同時に実現するこ
とが出来るという、優れた効果を奏する。
イッチは、シリコン基板とＦＥＴとの間に、シリコンよ
りも低い誘電率を持つシリコン酸化膜の絶縁体層を挟ん
で、該ＦＥＴ及び信号伝送路が形成されており、かつ該
シリコン基板が抵抗率５００Ωｃｍ以上の高抵抗シリコ
ン基板であるような構造とすることにより、ＦＥＴチャ
ネル層の信号通過特性の低損失化と、伝送線路の低損失
化が同時に得られ、また、ＦＥＴの寄生容量が低減する
ので、スイッチがオン状態時の低損失化と、オフ状態時
の高アイソレーション化を、はじめて同時に実現するこ
とが出来るという、優れた効果を奏する。
【図１】 本発明の一実施例の断面図を示す。
【図２】 市販回路シミュレータによるコプレーナ線路
の伝送損失の計算値を示す。
の伝送損失の計算値を示す。
【図３】 本発明実施例の実験測定結果であり、（ａ）
図はスイッチ・オン時の通過損失特性、（ｂ）図はスイ
ッチ・オフ時のアイソレーション特性を示す。
図はスイッチ・オン時の通過損失特性、（ｂ）図はスイ
ッチ・オフ時のアイソレーション特性を示す。
【図４】 従来技術による高周波スイッチの例で、
（ａ）図はシリコンｎ型ＭＯＳＦＥＴによるＳＰＳＴ
（Single-Pole Single Throw）スイッチ構成例、（ｂ）
図はＦＥＴスイッチの断面図を示す。
（ａ）図はシリコンｎ型ＭＯＳＦＥＴによるＳＰＳＴ
（Single-Pole Single Throw）スイッチ構成例、（ｂ）
図はＦＥＴスイッチの断面図を示す。
【図５】 従来技術によるＳＯＩ構造の断面図を示す。
【図６】 コプレーナ線路の電界分布を示す。
【図７】 従来技術例の実験測定結果であり、（ａ）図
はスイッチ・オン時の通過損失特性、（ｂ）図はスイッ
チ・オフ時のアイソレーション特性を示す。
はスイッチ・オン時の通過損失特性、（ｂ）図はスイッ
チ・オフ時のアイソレーション特性を示す。
１ ｐ型シリコンチャネル層 ２ ｎ＋型シリコンによるソースコンタクト層 ３ ｎ＋型シリコンによるドレイン・コンタクト層 ４ ゲート電極 ５ ゲートのシリコン酸化膜（ＳｉＯ２） ６ 絶縁膜 ７ ソース電極、ドレイン電極、金属配線の伝送線路 ８ バイア・ホール ９ 高抵抗シリコン基板 １０ シリコン酸化膜 １１ ボディ領域 ２１ 本発明実施例の線路の伝送損失を表すトレース ２２ 通常シリコン基板上コプレーナ線路の伝送損失
を表すトレース ２３ 半絶縁性ＧａＡｓ基板上コプレーナ線路の伝送
損失を表すトレース ３１ 本発明実施例のスイッチの通過損失特性を表わ
すトレース ３２ 通常シリコン基板上ＳＯＩ構造のスイッチの通
過損失特性を表すトレース ３３ ＧａＡｓＭＭＩＣスイッチの 通過損失特性を表
すトレース ３４ 本発明実施例のスイッチのアイソレーション特
性を表すトレース ３５ 通常シリコン基板上ＳＯＩ構造のスイッチのア
イソレーション特性を表すトレース ３６ ＧａＡｓＭＭＩＣスイッチのアイソレーション
特性を表すトレース ４１ ｎ型シリコンＭＯＳＦＥＴ ４２ ソース電極、かつスイッチの入出力端子 ４３ ドレイン電極、かつスイッチの入出力端子 ４４ ゲート・バイアス端子 ４５ 高周波遮断用の抵抗素子 ４９ 従来のシリコン基板 ６１ コプレーナ線路中心導体 ６２ コプレーナ線路接地導体 ６３ シリコン半導体層 ６４ 絶縁体層 ６５ シリコン基板 ６６ コプレーナ線路下の基板側の電気力線 ６７ コプレーナ線路上の空気側の電気力線 ７１ 通常構造のシリコンＭＭＩＣスイッチの通過損
失特性を表すトレース ７２ 通常構造のシリコンＭＭＩＣスイッチのアイソ
レーション特性を表すトレース
を表すトレース ２３ 半絶縁性ＧａＡｓ基板上コプレーナ線路の伝送
損失を表すトレース ３１ 本発明実施例のスイッチの通過損失特性を表わ
すトレース ３２ 通常シリコン基板上ＳＯＩ構造のスイッチの通
過損失特性を表すトレース ３３ ＧａＡｓＭＭＩＣスイッチの 通過損失特性を表
すトレース ３４ 本発明実施例のスイッチのアイソレーション特
性を表すトレース ３５ 通常シリコン基板上ＳＯＩ構造のスイッチのア
イソレーション特性を表すトレース ３６ ＧａＡｓＭＭＩＣスイッチのアイソレーション
特性を表すトレース ４１ ｎ型シリコンＭＯＳＦＥＴ ４２ ソース電極、かつスイッチの入出力端子 ４３ ドレイン電極、かつスイッチの入出力端子 ４４ ゲート・バイアス端子 ４５ 高周波遮断用の抵抗素子 ４９ 従来のシリコン基板 ６１ コプレーナ線路中心導体 ６２ コプレーナ線路接地導体 ６３ シリコン半導体層 ６４ 絶縁体層 ６５ シリコン基板 ６６ コプレーナ線路下の基板側の電気力線 ６７ コプレーナ線路上の空気側の電気力線 ７１ 通常構造のシリコンＭＭＩＣスイッチの通過損
失特性を表すトレース ７２ 通常構造のシリコンＭＭＩＣスイッチのアイソ
レーション特性を表すトレース
Claims (1)
- 【請求項１】 シリコン基板上に形成されたＦＥＴ及び
金属配線の信号伝送路を有し、該ＦＥＴのドレイン端子
とソース端子に信号伝送路が接続され、ドレイン、ソー
ス間のＦＥＴチャネル層を信号が通過する特性がゲート
端子に印加される電圧によってオンまたはオフされる機
能を備えた高周波スイッチにおいて、 シリコン基板とＦＥＴとの間に、シリコンよりも低い誘
電率を持つシリコン酸化膜の絶縁体層を挟んで、該ＦＥ
Ｔ及び信号伝送路が形成されており、かつ該シリコン基
板が抵抗率５００Ωｃｍ以上の高抵抗シリコン基板であ
る構造を特徴とする高周波スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9740699A JP2000294786A (ja) | 1999-04-05 | 1999-04-05 | 高周波スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9740699A JP2000294786A (ja) | 1999-04-05 | 1999-04-05 | 高周波スイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294786A true JP2000294786A (ja) | 2000-10-20 |
Family
ID=14191629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9740699A Pending JP2000294786A (ja) | 1999-04-05 | 1999-04-05 | 高周波スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000294786A (ja) |
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- 1999-04-05 JP JP9740699A patent/JP2000294786A/ja active Pending
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