JP2000294799A

JP2000294799A - 半導体装置

Info

Publication number: JP2000294799A
Application number: JP2000087697A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎; Yasuhiko Takemura; 保彦竹村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2000-01-01
Filing date: 2000-03-27
Publication date: 2000-10-20

Abstract

(57)【要約】【課題】高速性に優れまた高集積化の可能な半導体装
置を得る。【解決手段】チャネル形成領域と低濃度不純物領域と
高濃度不純物領域とを有する半導体膜を有する半導体装
置であって、半導体膜の膜厚が１０ｎｍ〜１００ｎｍ
で、チャネル長が０．５μｍ以下であることを特徴とす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速性に優れ、ま
た、高集積化の可能な絶縁ゲイト電界効果型半導体素子
（半導体装置）の作製方法に関する。本発明による半導
体素子は、マイクロプロセッサーやマイクロコントロー
ラ、マイクロコンピュータ、あるいは半導体メモリー等
に使用されるものである。

【０００２】

【従来の技術】半導体素子の微細化、高集積化に関し
て、多くの研究開発が進められている。特に、ＭＯＳＦ
ＥＴと呼ばれる絶縁ゲイト電界効果型半導体素子の微細
化技術の進歩はめざましい。ＭＯＳとは、金属（Metal)
−酸化物(Oxide) −半導体(Semi-conductor)の頭文字を
取ったものである。金属は、純粋な金属でなくとも、十
分に導電率の大きな半導体材料や、半導体と金属の合金
なども含めた広い意味で使用される。また、金属と半導
体の間の酸化物のかわりに、純粋な酸化物だけではな
く、窒化物等の十分に抵抗の大きな絶縁性材料が用いら
れることもあり、そのような場合には、厳密にはＭＯＳ
という用語は正しくないが、以下、本明細書では窒化物
その他の絶縁物をも含めて、このような構造を有する電
界効果型素子をＭＯＳＦＥＴと称することとする。

【０００３】ＭＯＳＦＥＴの微細化は、ゲイト電極の幅
を小さくすることによっておこなわれる。ゲイト電極の
幅が小さくなるということは、その下のチャネル領域の
長さ、すなわち、チャネル長が小さくなるということで
あり、このことは、チャネル長をキャリヤが通過するに
要する時間を小さくすることとなり、結果的には高集積
化とともに高速化ももたらされる。

【０００４】しかしながら、そのことによって、別な問
題（短チャネル効果）も生じる。その中で最も重要なも
のはホットエレクトロンの問題である。従来のような、
十分に不純物濃度の大きなソースおよびドレインという
不純物領域に、極性が反対の不純物がドープされたチャ
ネル領域がはさまれた構造では、チャネル領域をせばめ
るにしたがって、ソースとドレインに印加される電圧に
よってチャネル領域と不純物領域の境界付近の電界が大
きくなる。その結果、ＭＯＳＦＥＴの動作は極めて不安
定になる。

【０００５】そのような問題点を解決する目的で提唱さ
れた新しいＭＯＳＦＥＴの構造が、ＬＤＤ（Lightly-Do
ped-Drain)という構造である。これは、典型的には図２
（Ｄ）に示される。図２（Ｄ）において、不純物濃度の
大きな領域２６よりも浅く設けられた不純物濃度の小さ
な領域２７がＬＤＤと呼ばれる。このような領域を設け
ることによって、チャネル領域と不純物領域の境界近傍
の電界を小さくし、素子の動作を安定化させることが可
能となった。

【０００６】ＬＤＤは、通常、図２のように形成され
る。図２は、ＮＭＯＳの例を示したがＰＭＯＳであって
も同様に形成される。最初に、ｐ型の半導体基板上に酸
化膜と導電性膜が形成され、これらはエッチングされ
て、図２（Ａ）に示すようにゲイト絶縁膜２２とゲイト
電極２１となる。そして、このゲイト電極をマスクとし
て、自己整合（セルフアライン）的に、例えば、イオン
打ち込み法等によって、比較的不純物濃度の小さい（記
号ではｎ^-と表される）不純物領域２３が形成される。

【０００７】次いで、この上にＰＳＧのような絶縁被膜
２４が形成される。そして、この絶縁被膜２４は、バイ
アスプラズマエッチのような異方性エッチング法（方向
性エッチング法ともいう）によって、除去されるが、異
方性エッチングの結果、ゲイト電極の側面ではＰＳＧが
エッチングされないで、図２（Ｃ）に２５で示すような
形状で残る。この残留物をスペーサーと称する。そし
て、このスペーサー２５をマスクとして、セルフアライ
ン的に不純物濃度の大きい（記号ではｎ⁺と表される）
不純物領域２６が形成される。そして、このｎ⁺型不純
物領域がＦＥＴのソース、ドレインとして用いられる。

【０００８】このようなＬＤＤ構造を採用することによ
って、従来の方法では、０．５μｍが限界であるといわ
れていたチャネル長を０．１μｍまで狭めることが可能
であることが示されている。

【０００９】

【発明が解決しようとする課題】しかしながら、このこ
とによって短チャネル化の問題が全て解決されたわけで
はない。もう一つの問題点はゲイト幅を小さくすること
によるゲイト電極の抵抗の問題である。短チャネル化に
よって、動作速度を向上させたとしても、ゲイト電極の
抵抗が大きければ、その分を打ち消してしまうだけ伝播
速度が低下する。ゲイト電極の抵抗を低下させるには例
えば、従来使用されていた不純物濃度の大きな多結晶シ
リコンのかわりに抵抗率の小さな金属シリサイドを用い
ることや、ゲイト電極と平行にアルミニウムのような低
抵抗配線をを走らせることが検討され、採用されている
が、それとて、ゲイト電極の幅が０．３μｍ以下となる
状況では限界となることが予想される。

【００１０】その場合の別な解決方法として、ゲイト電
極の高さと幅の比（アスペクト比）を大きくすることが
考えられる。ゲイト電極のアスペクト比を大きくするこ
とによって、ゲイト電極の断面積を大きくし、抵抗を下
げることが可能となる。しかしながら、従来のＬＤＤ
は、その作製上の問題からアスペクト比を無制限に大き
くはできなかった。

【００１１】それは異方性エッチングで形成されるスペ
ーサーの幅がゲイト電極の高さに依存するためである。
通常、スペーサーの幅はゲイト電極の高さの２０％以上
となった。したがって、図２のＬＤＤ領域２７の幅Ｌを
０．１μｍとする場合には、ゲイト電極の高さｈは０．
５μｍ以下でなければならなかった。もし、ゲイト電極
がそれ以上の高さとなれば、Ｌは０．１μｍ以上とな
る。このことは、ソース、ドレイン間の抵抗が増えるこ
とであり、望ましくない。

【００１２】今、ゲイト電極の高さｈが０．５μｍ、ゲ
イト電極の幅Ｗが１．０μｍ、ＬＤＤの幅Ｌが０．１μ
ｍであるとしよう。この素子のスケールを小さくして、
Ｗを０．５μｍとしようとすれば、ゲイト電極の抵抗を
維持するためには、ｈは１．０μｍでなければならな
い。しかし、そのためにＬは０．２μｍとなってしま
う。すなわち、ゲイト電極の抵抗は変わらないが、ＯＮ
状態（ゲイト電極に電圧が印加されて、チャネル領域の
抵抗がｎ^-領域の抵抗に比べて十分小さくなった状態）
でのソース、ドレイン間の抵抗が２倍となる。一方、チ
ャネル長が半分になったので、素子は２倍の速度で応答
することが期待できるが、ソース、ドレイン間の抵抗が
２倍になったのでそのことはキャンセルされてしまう。
結局、素子の高集積化が達成されただけで、速度の点で
は従来のままである。一方、Ｌを従来と同じに保つに
は、ｈを０．５μｍとしなければならないが、そうすれ
ば、ゲイト電極の抵抗が２倍となり、結局、高速性は得
られない。

【００１３】通常の例では、スペーサーの幅は、ゲイト
電極の高さの５０％から１００％であり、上に示したも
のよりもかなり苦しい条件となる。したがって、従来の
ＬＤＤ作製方法ではゲイト電極のアスペクト比は１以
下、多くは０．２以下であった。また、このようにして
作製されたスペーサーは、その幅のばらつきが大きく、
素子間の特性のばらつきと、製品の歩留りの低下の原因
となった。このように、従来のＬＤＤの作製方法は短チ
ャネルでの安定性とそれに伴う高集積化と高速性をもた
らした反面、その作製上の問題からより一層の高速化、
高集積化の妨げとなるという矛盾を呈している。

【００１４】本発明は、ＬＤＤ構造を作製する方法とし
て、アスペクト比が１以上の高アスペクト比のゲイト電
極でも何ら問題なく実施できる全く新しい方法を提唱す
る。上述の通り、微細化によって、もはや配線の高アス
ペクト比化は避けられない問題である。

【００１５】

【課題を解決するための手段】本発明の典型的な例を図
１に示す。これはＮＭＯＳの場合であるが、ＰＭＯＳで
あっても同様に実施することができる。最初に、ｐ型の
半導体基板上に酸化膜と導電性膜が形成され、これらは
エッチングされて、図１（Ａ）に示すようにゲイト絶縁
膜１２とゲイト電極となるべき部分１１となる。そし
て、このゲイト電極となるべき部分をマスクとして、自
己整合（セルフアライン）的に、例えば、イオン打ち込
み法等によって、１×１０²⁰〜５×１０²¹ｃｍ^-3程度の
不純物濃度の大きい（記号ではｎ⁺と表される）第１の
不純物領域１３が形成される。

【００１６】次いで、ゲイト電極となるべき部分の表面
が等方的にエッチングされ、その表面が後退する。そし
て、最終的にはゲイト電極１５が残る。（図１（Ｂ））
このとき、ゲイト電極となるべき部分を構成する材料の
エッチング速度の方が、半導体材料のエッチング速度よ
りも大きいことが必要である。そうでないとゲイト電極
の形成と同時に半導体基板が大きくえぐられてしまう。
また、エッチングの方法としては、液体に浸漬すること
によるウェットエッチングであっても、反応性の気体や
プラズマ中でのドライエッチングであっても構わない。
例えば、ゲイト電極の材料をアルミニウムとすれば、塩
酸でエッチングでき、一方、半導体材料として一般的な
シリコンは塩酸ではエッチングされないので好適であ
る。しかしながら、エッチングが異方的におこる方法は
採用すべきではない。すなわち、本発明では、ゲイト電
極となるべき部分の少なくとも側面がエッチングされる
必要があるため、例えば、バイアスプラズマエッチング
というような異方性エッチングは適さない。

【００１７】また、この例では、ゲイト電極となるべき
部分とともに、ゲイト絶縁膜も除去されているが、ゲイ
ト絶縁膜を残存せしめて、同様な処理をおこなうことも
可能である。その場合においても、ゲイト電極の材料の
エッチング速度が、ゲイト絶縁膜の材料のエッチング速
度に比して十分大きいことが必要である。

【００１８】さて、このようにして形成されたゲイト電
極１５をマスクとして、セルフアライン的に１×１０¹⁷
〜５×１０¹⁸ｃｍ^-3程度の不純物濃度の小さい（記号で
はｎ ^-と表される）第２の不純物領域１６が形成され
る。この不純物形成には、イオン打ち込み法によっても
よいし、不純物元素含んだ被膜をその上に形成し、これ
に、電子ビームやレーザー光を照射することによって拡
散させてもよい。このようにして、従来のＬＤＤ作製方
法による場合と同じ形状を有するＬＤＤを得ることがで
きる。この工程で注目すべきことは、図から明らかなよ
うに、ＬＤＤの幅Ｌが、ゲイト電極の高さに制約される
ことがないため、ゲイト電極のアスペクト比を大きくす
ることができるということである。

【００１９】本発明では、ＬＤＤの幅Ｌを極めて微妙に
制御できる。例えば、Ｌを１０ｎｍから０．１μｍま
で、任意に変化させることができる。また、このときの
チャネル長Ｗとしては０．５μｍ以下が可能である。Ｌ
を細かく制御できるということは、例えば、エッチング
速度とエッチングの深さを制御することが容易であると
いう事実に基づく。

【００２０】さらに、本発明では、従来のＬＤＤ作製方
法に比べて、スペーサーとなるべき絶縁被膜を形成する
必要がないので工程が簡略化され、生産性が向上する。
さらに、従来のＬＤＤ作製方法では、最初にｎ^-型不純
物領域を形成した。一方、本発明では最初にｎ⁺型不純
物領域を形成したのち、ｎ^-型不純物領域を形成する。
ｎ^-型不純物領域は十分に浅い不純物領域として形成さ
れなければならず、従来のように最初にこの浅い不純物
が形成された場合には、熱によってこの不純物領域が拡
大しないように、その後のプロセスの温度を低く抑える
必要があった。しかしながら、本発明のように、ｎ^-型
不純物領域形成の工程が後にあるプロセスではそのよう
な制約はない。

【００２１】

【実施例】〔実施例１〕本発明を用いた実施例について
記載する。この実施例では単結晶半導体基板上に形成し
た相補型ＭＯＳＦＥＴ装置（ＣＭＯＳ）に本発明を用い
た場合を示す。本実施例を図３に示す。まず、図３
（Ａ）に示すように、ｐ型単結晶シリコン半導体基板上
に、従来の集積回路作製方法を使用して、ｎ型ウェル３
３、フィールド絶縁物３１、チャネルストッパー（ｐ⁺
型）３２、ｎ⁺型不純物領域３４および３６、ｐ⁺型不
純物領域３５、リンがドープされたｎ型多結晶シリコン
のゲイト電極３７（ＮＭＯＳ用）と同３８（ＰＭＯＳ
用）を形成する。

【００２２】その詳細な作製方法は以下の通りである。
まず、不純物濃度が１０¹⁵ｃｍ^-3程度のｐ型シリコンウ
ェファーにリンイオンを注入し、さらにこれを、１００
０℃で３〜１０時間アニールして、リンイオンを拡散、
再分布させ、不純物濃度１０ ¹⁶ｃｍ^-3程度のｎ型ウェル
３３を形成する。さらに、ＢＦ₂ ⁺イオンの打ち込みと
いわゆるＬＯＣＯＳ法（局所酸化法）によって、チャネ
ルストッパー３２とフィールド絶縁物３１を形成する。

【００２３】その後、熱酸化法によって、厚さ２０ｎｍ
のゲイト絶縁膜（酸化珪素）を形成し、さらにリン濃度
１０²¹ｃｍ^-3の多結晶シリコンによって、ゲイト電極と
なるべき部分３７および３８を形成する。このとき、ゲ
イト絶縁膜はパターニングしない。そして、ゲイト電極
となるべき部分および必要によっては他のマスク材料を
マスクとして、砒素イオンを打ち込んで、不純物濃度１
０²¹ｃｍ^-3のｎ⁺型不純物領域３４、３６を形成し、さ
らにＢＦ₂ ⁺イオンを打ち込んで、不純物濃度１０²¹ｃ
ｍ^-3のｐ⁺型不純物領域３５を作製する。そして、これ
らの不純物領域は９００℃で１時間アニールすることに
よって活性化され、ソース、ドレイン領域となる。この
ようにして図３（Ａ）を得る。

【００２４】次に、図３（Ｂ）に示すように、高周波プ
ラズマエッチング法によって、ゲイト電極となるべき部
分をエッチングする。エッチングのガスとしては四弗化
炭素ＣＦ₄を用い、これに塩素を６０％混入せしめた。
エッチング時の圧力は５Ｐａで、高周波の出力は０．２
Ｗ／ｃｍ²であった。このようにして、ゲイト電極とな
るべき部分の側面と上面を１０ｎｍ〜０．１μｍ、例え
ば、５０ｎｍだけエッチングする。こうして、ＮＭＯＳ
のゲイト電極３９とＰＭＯＳのゲイト電極４０を形成す
る。

【００２５】その後、五酸化リン（Ｐ₂Ｏ₅）の被膜４
１および酸化ホウソ（Ｂ₂Ｏ₃）の被膜４２をＣＶＤ法
あるいは塗布法によって形成し、パターニングする。Ｃ
ＶＤ法で被膜を形成する場合にはホスフィン（ＰＨ₃）
あるいはジボラン（Ｂ₂Ｈ₆）に酸素ガスを加えて熱分
解すればよい。また、塗布法では、五酸化リンや酸化ホ
ウソをシリカガラスの微粒子に混入させ、これをペース
ト状にしたものを、スピンコータによって塗布すればよ
い。

【００２６】そして、図３（Ｃ）に示すように、エキシ
マーレーザー、例えば、ＫｒＦレーザー（波長２４８ｎ
ｍ、パルス幅１０ｎｓｅｃ）を照射して、上記被膜中の
不純物元素をシリコン基板中に拡散せしめる。このと
き、エキシマーレーザーのごとき、紫外光レーザーを用
いると、紫外光はシリコンでの吸収が大きいため、極め
て浅い不純物領域の形成をおこなうことができる。しか
しながら、レーザーを使用するドーピング法では不純物
濃度の微妙な制御は困難であるので、従来どおりのイオ
ン注入法を用いてもよいことはいうまでもない。また、
この、レーザーによるドーピングではゲイト電極４０の
上面にはホウソがドーピングされるが、ゲイト電極全体
に対するその影響は極めて小さいことは明らかであろ
う。このようにしてｎ^-型の不純物領域４３とｐ^-型の
不純物領域４４が形成される。

【００２７】最後に、従来の集積回路の作製の場合と同
様に層間絶縁物として、リンガラス層４５を形成する。
リンガラス層の形成には、例えば、減圧ＣＶＤ法を用い
ればよい。材料ガスとしては、モノシランＳｉＨ₄と酸
素Ｏ₂とホスフィンＰＨ₃を用い、４５０℃で反応させ
て得られる。

【００２８】その後、層間絶縁膜に電極形成用の穴を開
け、アルミ電極を形成する。こうして、図３（Ｄ）に示
されるような相補型ＭＯＳ装置が完成する。

【００２９】〔実施例２〕本発明を用いて、絶縁物基板
上にＮＭＯＳ薄膜トランジスタ（以下、ＴＦＴという）
を形成したので、その例を記述する。本実施例は図４に
基づいて説明する。図４には、２つのＮＭＯＳ−ＴＦＴ
が作製される過程が示されている。まず、合成石英等の
絶縁性基板５１上に、パッシベイション膜として、酸化
珪素層５２を、例えば、スパッタリング法によって、厚
さ５０〜３００ｎｍに形成する。ＣＶＤ法によって形成
してもよい。

【００３０】そして、その上にアモルファスシリコン層
を、プラズマＣＶＤ法あるいは減圧ＣＶＤ法によって、
厚さ１０〜１００ｎｍ、例えば、２０ｎｍだけ形成す
る。その後、このアモルファスシリコン層は島状にパタ
ーニングされる。そして、その上にゲイト絶縁膜となる
べき酸化珪素膜をプラズマＣＶＤ法によって、厚さ１０
〜１００ｎｍ、例えば、６０ｎｍだけ形成する。そし
て、６００℃で１２〜７２時間アニールして、アモルフ
ァスシリコン層の結晶化をおこなうと同時に酸化珪素膜
のトラップ準位の数の低減をはかる。

【００３１】その後、アルミニウム被膜を、例えば、５
００ｎｍだけ形成する。アルミニウム被膜の厚さは、ゲ
イト配線で要求される導電度を考慮して決定される。そ
して、公知のリソグラフィー法によってアルミニウム被
膜と酸化珪素膜とをエッチングし、ゲイト電極となるべ
き部分５６とゲイト絶縁膜５５を形成する。このときの
ゲイト電極となるべき部分の幅は、１００〜５００ｎ
ｍ、好ましくは２００〜５００ｎｍ、例えば４００ｎｍ
とする。そして、公知のイオン注入法によって、ゲイト
電極となるべき部分５６をマスクとしてヒソイオンを注
入する。こうして、ｎ⁺不純物領域５３とチャネル領域
５４を形成する。こうして、図４（Ａ）を得る。

【００３２】次に、図４（Ｂ）に示すように、高周波プ
ラズマエッチング法によって、ゲイト電極となるべき部
分をエッチングする。エッチングのガスとしては四塩化
炭素ＣＣｌ₄を用いた。エッチング時の圧力は５Ｐａ
で、高周波の出力は０．２Ｗ／ｃｍ²であった。このよ
うにして、ゲイト電極となるべき部分の側面と上面を１
０ｎｍ〜０．１μｍ、例えば、６０ｎｍだけエッチング
する。こうして、ＮＭＯＳのゲイト電極５７を形成す
る。

【００３３】さらに、図４（Ｃ）に示すように、公知の
イオン注入方によって、新たに形成されたゲイト電極５
７をマスクとしてセルフアライン的にｎ^-型の不純物領
域５８を形成する。以上のようにして形成された、不純
物領域５３および５８はいずれもイオン注入によって結
晶性が著しく低下しているので、エキシマーレーザーに
よるレーザーアニールによって、その結晶性を回復させ
る必要がある。ここで、エキシマーレーザーを用いる
と、１０ｎｓｅｃという短パルスであるので、不純物が
熱によって移動して、不純物領域の界面がぼやけること
を防ぐことができる。特に、本実施例のようにＬＤＤ領
域５８の幅がわずか６０ｎｍという場合には、従来の集
積回路作製に用いられたランプアニールという方法で
は、不純物イオン拡散してしまい、好ましくない。

【００３４】その後、層管絶縁物としてリンガラス層５
９を減圧ＣＶＤ法によって形成し、電極６０を形成す
る。こうして、図４（Ｄ）に示されるようなＮＭＯＳ−
ＴＦＴ素子が得られる。

【００３５】

【発明の効果】本発明によって、極めて制約の少ないＬ
ＤＤ型ＭＯＳＦＥＴを作製することが可能となった。本
文中でも述べたように、本発明を利用すれば、ゲイト電
極のアスペクト比にほとんど制限されることなくＬＤＤ
領域を形成しうる。また、そのＬＤＤ領域の幅も、１０
〜１００ｎｍの範囲で極めて精密に制御することができ
る。特に本発明は、短チャネル化によって、今後進展す
ると考えられるゲイト電極の高アスペクト比化に対して
有効な方法である。

【００３６】もちろん、従来通りのアスペクト比が１以
下の低アスペクト比のゲイト電極においても、本発明を
使用することは可能で、従来のＬＤＤ作製方法に比し
て、絶縁膜の形成とその異方性エッチングの工程が不要
となるため、本発明の効果は著しい。

【００３７】本発明は主としてシリコン系の半導体装置
について述べたが、ガリウム砒素等の他の半導体材料を
使用する半導体装置であっても本発明を適用することが
可能であることは明白である。

【図面の簡単な説明】

【図１】本発明によるＬＤＤの作製方法の一例を示す。

【図２】従来のＬＤＤ作製方法の一例を示す。

【図３】本発明を利用した単結晶半導体基板上へのＣＭ
ＯＳの作製方法の一例を示す。

【図４】本発明を利用した絶縁基板上へのＮＭＯＳの作
製方法の一例を示す。

【符号の説明】

１１ゲイト電極となるべき部分１２ゲイト絶縁膜１３ｎ⁺不純物領域１５ゲイト電極１６ｎ^-不純物領域

【手続補正書】

【提出日】平成１２年３月３０日（２０００．３．３
０）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【請求項１８】請求項１３乃至１７のいずれか一にお
いて、前記ゲート絶縁膜は前記ゲート電極の端部を越え
て存在し、前記低濃度不純物領域と前記ソース領域及び
前記ドレイン領域との接合部分は前記ゲート絶縁膜の端
部に整合していることを特徴とする半導体装置。

【請求項１９】請求項１３乃至１８のいずれか一にお
いて、前記低濃度不純物領域の上面は前記ゲート絶縁膜
に覆われており、前記ソース領域及び前記ドレイン領域
の上面は前記ゲート絶縁膜に覆われておらず、前記低濃
度不純物領域は、前記ゲート電極の端部を越えて存在す
るゲート絶縁膜を通して不純物を添加することにより形
成され、前記ソース領域及び前記ドレイン領域は、前記
ゲート絶縁膜を通さずに不純物を添加することにより形
成されることを特徴とする半導体装置。

【請求項２０】請求項１乃至１９のいずれか一におい
て、前記半導体膜は、珪素を含む材料からなることを特
徴とする半導体装置。

【請求項２１】請求項１乃至１９のいずれか一におい
て、前記半導体膜は、ガリウム砒素を含む材料からなる
ことを特徴とする半導体装置。

【請求項２２】請求項１乃至２１のいずれか一におい
て、前記ゲート絶縁膜は酸化珪素を含む材料からなるこ
とを特徴とする半導体装置。

【請求項２３】請求項１乃至２２のいずれか一におい
て、前記ゲート電極はリンが添加された多結晶シリコン
を含む材料からなることを特徴とする半導体装置。

【請求項２４】請求項１乃至２３のいずれか一におい
て、前記半導体装置を有することを特徴とする電子機
器。

【請求項２５】請求項２４において、前記電子機器
は、マイクロプロセッサー、マイクロコントローラ、マ
イクロコンピュータ又は半導体メモリーであることを特
徴とする電子機器。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78

Claims

【特許請求の範囲】

【請求項１】基板と、前記基板上の絶縁膜と、前記絶
縁膜上に形成され、チャネル形成領域と、前記チャネル
形成領域を間にして形成された２つの第２の不純物領域
と、前記第２の不純物領域に接して形成された２つの第
１の不純物領域とを有する島状の半導体膜と、少なくと
も前記チャネル形成領域上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上に形成されたゲート電極と、前
記ゲート電極、前記ゲート絶縁膜及び前記第１の不純物
領域の上方に形成された層間絶縁膜とを有する半導体装
置であって、前記第１の不純物領域の不純物の濃度は、
前記第２の不純物領域の不純物の濃度よりも高く、前記
半導体膜の膜厚は１０ｎｍ〜１００ｎｍであり、前記半
導体膜は結晶化されており、前記チャネル形成領域のチ
ャネル長は０．５μｍ以下であることを特徴とする半導
体装置。
【請求項２】請求項１において、前記基板は石英基板
であることを特徴とする半導体装置。
【請求項３】絶縁表面上に形成され、チャネル形成領
域と、前記チャネル形成領域を間にして形成された２つ
の第２の不純物領域と、前記第２の不純物領域に接して
形成された２つの第１の不純物領域とを有する島状の半
導体膜と、少なくとも前記チャネル形成領域上に形成さ
れたゲート絶縁膜と、前記ゲート絶縁膜上に形成された
ゲート電極と、前記ゲート電極、前記ゲート絶縁膜及び
前記第１の不純物領域の上方に形成された層間絶縁膜と
を有する半導体装置であって、前記第１の不純物領域の
不純物の濃度は、前記第２の不純物領域の不純物の濃度
よりも高く、前記半導体膜の膜厚は１０ｎｍ〜１００ｎ
ｍであり、前記半導体膜は結晶化されており、前記チャ
ネル形成領域のチャネル長は０．５μｍ以下であること
を特徴とする半導体装置。
【請求項４】請求項１乃至３のいずれか一において、
前記第２の不純物領域は、前記チャネル形成領域に接し
て形成されていることを特徴とする半導体装置。
【請求項５】請求項１乃至４のいずれか一において、
前記層間絶縁膜は、前記第１の不純物領域に接して形成
されていることを特徴とする半導体装置。
【請求項６】請求項１乃至５のいずれか一において、
前記第１の不純物領域上には前記ゲート絶縁膜が形成さ
れていないことを特徴とする半導体装置。
【請求項７】請求項１乃至６のいずれか一において、
前記第２の不純物領域は、ｎ^-型の不純物領域であるこ
とを特徴とする半導体装置。
【請求項８】請求項１乃至７のいずれか一において、
前記第１の不純物領域は、ｎ⁺型の不純物領域であるこ
とを特徴とする半導体装置。
【請求項９】請求項１乃至８のいずれか一において、
前記第２の不純物領域における不純物の濃度は、１×１
０¹⁷ 〜５×１０¹⁸ ｃｍ^-3 であることを特徴とする半
導体装置。
【請求項１０】請求項１乃至９のいずれか一におい
て、前記第２の不純物領域の幅は、１０ｎｍ〜１００ｎ
ｍであることを特徴とする半導体装置。
【請求項１１】請求項１乃至１０のいずれか一におい
て、前記ゲート絶縁膜は前記ゲート電極の端部を越えて
存在し、前記第２の不純物領域と前記第１の不純物領域
との接合部分は前記ゲート絶縁膜の端部に整合している
ことを特徴とする半導体装置。
【請求項１２】請求項１乃至１１のいずれか一におい
て、前記第２の不純物領域の上面は前記ゲート絶縁膜に
覆われており、前記第１の不純物領域の上面は前記ゲー
ト絶縁膜に覆われておらず、前記第２の不純物領域は、
前記ゲート電極の端部を越えて存在するゲート絶縁膜を
通して不純物を添加することにより形成され、前記第１
の不純物領域は、前記ゲート絶縁膜を通さずに不純物を
添加することにより形成されることを特徴とする半導体
装置。
【請求項１３】絶縁表面上に形成され、チャネル形成
領域と、ソース領域及びドレイン領域と、前記チャネル
形成領域と前記ソース領域及び前記ドレイン領域との間
に形成された低濃度不純物領域とを有する島状の半導体
膜と、少なくとも前記チャネル形成領域上に形成された
ゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲー
ト電極と、前記ゲート電極、前記ゲート絶縁膜、前記ソ
ース領域及び前記ドレイン領域の上方に形成された層間
絶縁膜とを有する半導体装置であって、前記半導体膜の
膜厚は１０ｎｍ〜１００ｎｍであり、前記半導体膜は結
晶化されており、前記チャネル形成領域のチャネル長は
０．５μｍ以下であることを特徴とする半導体装置。前
記低濃度不純物領域の幅は１０ｎｍ〜１００ｎｍである
ことを特徴とする。
【請求項１４】請求項１３において、前記層間絶縁膜
は、前記ソース領域及び前記ドレイン領域に接して形成
されていることを特徴とする半導体装置。
【請求項１５】請求項１３又は１４のいずれか一にお
いて、前記ソース領域及び前記ドレイン領域の上には前
記ゲート絶縁膜が形成されていないことを特徴とする半
導体装置。
【請求項１６】請求項１３乃至１５のいずれか一にお
いて、前記低濃度不純物領域における不純物の濃度は、
１×１０¹⁷ 〜５×１０¹⁸ ｃｍ^-3 であることを特徴と
する半導体装置。
【請求項１７】請求項１３乃至１６のいずれか一にお
いて、前記ゲート絶縁膜は前記ゲート電極の端部を越え
て存在し、前記低濃度不純物領域と前記ソース領域及び
前記ドレイン領域との接合部分は前記ゲート絶縁膜の端
部に整合していることを特徴とする半導体装置。
【請求項１８】請求項１３乃至１７のいずれか一にお
いて、前記低濃度不純物領域の上面は前記ゲート絶縁膜
に覆われており、前記ソース領域及び前記ドレイン領域
の上面は前記ゲート絶縁膜に覆われておらず、前記低濃
度不純物領域は、前記ゲート電極の端部を越えて存在す
るゲート絶縁膜を通して不純物を添加することにより形
成され、前記ソース領域及び前記ドレイン領域は、前記
ゲート絶縁膜を通さずに不純物を添加することにより形
成されることを特徴とする半導体装置。
【請求項１９】請求項１乃至１８のいずれか一におい
て、前記半導体膜は、珪素を含む材料からなることを特
徴とする半導体装置。
【請求項２０】請求項１乃至１８のいずれか一におい
て、前記半導体膜は、ガリウム砒素を含む材料からなる
ことを特徴とする半導体装置。
【請求項２１】請求項１乃至２０のいずれか一におい
て、前記ゲート絶縁膜は酸化珪素を含む材料からなるこ
とを特徴とする半導体装置。
【請求項２２】請求項１乃至２１のいずれか一におい
て、前記ゲート電極はリンが添加された多結晶シリコン
を含む材料からなることを特徴とする半導体装置。
【請求項２３】請求項１乃至２２のいずれか一におい
て、前記半導体装置を有することを特徴とする電子機
器。
【請求項２４】請求項２３において、前記電子機器
は、マイクロプロセッサー、マイクロコントローラ、マ
イクロコンピュータ又は半導体メモリーであることを特
徴とする電子機器。