JP2000295051A - オフセット調整回路 - Google Patents
オフセット調整回路Info
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- JP2000295051A JP2000295051A JP11097541A JP9754199A JP2000295051A JP 2000295051 A JP2000295051 A JP 2000295051A JP 11097541 A JP11097541 A JP 11097541A JP 9754199 A JP9754199 A JP 9754199A JP 2000295051 A JP2000295051 A JP 2000295051A
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Abstract
(57)【要約】
【課題】 高入力インピーダンス且つ広帯域であると共
に回路構成が単純なオフセット調整回路を実現する。 【解決手段】 入力信号の直流成分を調整して出力する
オフセット調整回路において、入力信号を出力端子に接
続する容量と、入力信号が入力される第１のソースフォ
ロワ回路と、この第１のソースフォロワ回路の出力のオ
フセットを制御して出力端子に出力する第１のオフセッ
ト制御回路と、可変電圧が入力される第２のソースフォ
ロワ回路と、この第２のソースフォロワ回路の出力のオ
フセットを制御する第２のオフセット制御回路と、第２
のオフセット制御回路の出力が基準電圧になるように第
１及び第２のオフセット制御回路にバイアス電圧を供給
するバイアス制御回路とを設ける。
に回路構成が単純なオフセット調整回路を実現する。 【解決手段】 入力信号の直流成分を調整して出力する
オフセット調整回路において、入力信号を出力端子に接
続する容量と、入力信号が入力される第１のソースフォ
ロワ回路と、この第１のソースフォロワ回路の出力のオ
フセットを制御して出力端子に出力する第１のオフセッ
ト制御回路と、可変電圧が入力される第２のソースフォ
ロワ回路と、この第２のソースフォロワ回路の出力のオ
フセットを制御する第２のオフセット制御回路と、第２
のオフセット制御回路の出力が基準電圧になるように第
１及び第２のオフセット制御回路にバイアス電圧を供給
するバイアス制御回路とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、オフセット調整回
路に関し、特に高入力インピーダンス且つ広帯域である
と共に回路構成が単純なオフセット調整回路に関する。
路に関し、特に高入力インピーダンス且つ広帯域である
と共に回路構成が単純なオフセット調整回路に関する。
【０００２】
【従来の技術】従来のオフセット調整回路はオシロスコ
ープ等の入力回路において入力される入力信号の直流成
分を調整して後段の回路に供給するため、前記入力信号
のオフセットを調整する回路である。
ープ等の入力回路において入力される入力信号の直流成
分を調整して後段の回路に供給するため、前記入力信号
のオフセットを調整する回路である。
【０００３】図２はこのような従来のオフセット調整回
路の一例を示す構成ブロック図である。図２において１
は入力信号を供給する信号源、２，３，６，７，８，
９，１２，１３，１６及び１７は抵抗、４及び１０は容
量、５及び１１は演算増幅器、１４はＰＮＰトランジス
タ（以下、単にトランジスタと呼ぶ。）、１５は定電圧
源、１８は接合形電界効果トランジスタ(Junction Fiel
d Effect Transistor：以下、単にＦＥＴと呼ぶ。)、１
９は可変電圧源、１００は入力端子、１０１は出力端
子、１０２はオフセット電圧入力端子である。
路の一例を示す構成ブロック図である。図２において１
は入力信号を供給する信号源、２，３，６，７，８，
９，１２，１３，１６及び１７は抵抗、４及び１０は容
量、５及び１１は演算増幅器、１４はＰＮＰトランジス
タ（以下、単にトランジスタと呼ぶ。）、１５は定電圧
源、１８は接合形電界効果トランジスタ(Junction Fiel
d Effect Transistor：以下、単にＦＥＴと呼ぶ。)、１
９は可変電圧源、１００は入力端子、１０１は出力端
子、１０２はオフセット電圧入力端子である。
【０００４】また、２，３，５〜１１は直流バッファ回
路５０を、１２〜１８はソースフォロワ回路５１をそれ
ぞれ構成している。
路５０を、１２〜１８はソースフォロワ回路５１をそれ
ぞれ構成している。
【０００５】信号源１の一端は入力端子１００に接続さ
れ、入力端子１００は抵抗２の一端及び容量４の一端に
接続される。抵抗２の他端は抵抗３の一端及び演算増幅
器５の非反転入力端子に接続され、演算増幅器５の出力
端子は抵抗６の一端及び抵抗８の一端に接続される。ま
た、抵抗６の他端は抵抗７の一端及び演算増幅器５の反
転入力端子に接続される。
れ、入力端子１００は抵抗２の一端及び容量４の一端に
接続される。抵抗２の他端は抵抗３の一端及び演算増幅
器５の非反転入力端子に接続され、演算増幅器５の出力
端子は抵抗６の一端及び抵抗８の一端に接続される。ま
た、抵抗６の他端は抵抗７の一端及び演算増幅器５の反
転入力端子に接続される。
【０００６】抵抗８の他端は抵抗９の一端、容量１０の
一端及び演算増幅器１１の非反転入力端子にそれぞれ接
続され、演算増幅器１１の出力端子は抵抗１３の一端に
接続される。
一端及び演算増幅器１１の非反転入力端子にそれぞれ接
続され、演算増幅器１１の出力端子は抵抗１３の一端に
接続される。
【０００７】一方、容量４の他端は抵抗１６の一端及び
ＦＥＴ１８のゲートに接続され、ＦＥＴ１８のソースは
抵抗１７の一端に接続される。抵抗１６の他端は出力端
子１０１に接続されると共にトランジスタ１４のコレク
タ、抵抗７及び抵抗１７の他端にそれぞれ接続される。
ＦＥＴ１８のゲートに接続され、ＦＥＴ１８のソースは
抵抗１７の一端に接続される。抵抗１６の他端は出力端
子１０１に接続されると共にトランジスタ１４のコレク
タ、抵抗７及び抵抗１７の他端にそれぞれ接続される。
【０００８】トランジスタ１４のエミッタは抵抗１２の
一端及び抵抗１３の他端に接続され、トランジスタ１４
のベースは定電圧源１５の負出力端子に接続される。ま
た、可変電圧源１９の正出力端子はオフセット電圧入力
端子１０２に接続され、オフセット電圧入力端子１０２
は抵抗９の他端に接続される。
一端及び抵抗１３の他端に接続され、トランジスタ１４
のベースは定電圧源１５の負出力端子に接続される。ま
た、可変電圧源１９の正出力端子はオフセット電圧入力
端子１０２に接続され、オフセット電圧入力端子１０２
は抵抗９の他端に接続される。
【０００９】さらに、信号源１の他端、抵抗３の他端、
容量１０の他端、演算増幅器１１の反転入力端子及び可
変電圧源１９の負出力端子はそれぞれ接地され、抵抗１
２の他端及び定電圧源１５の正出力端子は正電圧源”Ｖ
ｃｃ”にそれぞれ接続され、ＦＥＴ１８のドレインは負
電圧源”Ｖｅｅ”に接続される。
容量１０の他端、演算増幅器１１の反転入力端子及び可
変電圧源１９の負出力端子はそれぞれ接地され、抵抗１
２の他端及び定電圧源１５の正出力端子は正電圧源”Ｖ
ｃｃ”にそれぞれ接続され、ＦＥＴ１８のドレインは負
電圧源”Ｖｅｅ”に接続される。
【００１０】ここで、図２に示す従来例の動作を説明す
る。信号源１から入力される入力信号のうち信号成分は
容量４を介してソースフォロワ回路５１に供給され、入
力信号のうち直流成分は直流バッファ回路５０に供給さ
れる。
る。信号源１から入力される入力信号のうち信号成分は
容量４を介してソースフォロワ回路５１に供給され、入
力信号のうち直流成分は直流バッファ回路５０に供給さ
れる。
【００１１】直流バッファ回路５０の出力はソースフォ
ロワ回路５１を構成するトランジスタ１４のエミッタに
制御電流を注入してオフセット電圧を調整し、出力端子
１０１からは抵抗７を介して直流バッファ回路５０に負
帰還がかかる。このため、出力端子１０１に現れる出力
信号の直流電位を一定値に制御する。また、可変電圧源
１９の出力電圧が演算増幅器５の出力から減算されてト
ランジスタ１４のエミッタに供給される。
ロワ回路５１を構成するトランジスタ１４のエミッタに
制御電流を注入してオフセット電圧を調整し、出力端子
１０１からは抵抗７を介して直流バッファ回路５０に負
帰還がかかる。このため、出力端子１０１に現れる出力
信号の直流電位を一定値に制御する。また、可変電圧源
１９の出力電圧が演算増幅器５の出力から減算されてト
ランジスタ１４のエミッタに供給される。
【００１２】例えば、抵抗２，３，６及び７の抵抗値が
互いに等しく、さらに抵抗８及び９の抵抗値が等しい場
合には、入力信号の電圧を”Ｖｉｎ”、出力信号の電圧
を”Ｖｏｕｔ”、可変電圧源１９の出力電圧を”Ｖｏｆ
ｓ”とすれば、 Ｖｏｕｔ＝Ｖｉｎ−Ｖｏｆｓ （１） となる。
互いに等しく、さらに抵抗８及び９の抵抗値が等しい場
合には、入力信号の電圧を”Ｖｉｎ”、出力信号の電圧
を”Ｖｏｕｔ”、可変電圧源１９の出力電圧を”Ｖｏｆ
ｓ”とすれば、 Ｖｏｕｔ＝Ｖｉｎ−Ｖｏｆｓ （１） となる。
【００１３】この結果、入力信号の直流成分に負帰還を
かけて一定値に制御すると共に可変電圧源の出力電圧を
減算して信号成分をバッファリングするソースフォロワ
回路に供給する制御電流値を調整することにより、入力
信号のオフセットを自由に調整することが可能になる。
かけて一定値に制御すると共に可変電圧源の出力電圧を
減算して信号成分をバッファリングするソースフォロワ
回路に供給する制御電流値を調整することにより、入力
信号のオフセットを自由に調整することが可能になる。
【００１４】
【発明が解決しようとする課題】しかし、図２に示す従
来例では入力信号の直流成分を制御するための直流バッ
ファ回路５０における制御が複雑なためコスト高とな
り、オフセット調整回路の入力抵抗は抵抗２及び抵抗３
の直列接続になるため入力抵抗値が低くなってしまうと
言った問題点があった。
来例では入力信号の直流成分を制御するための直流バッ
ファ回路５０における制御が複雑なためコスト高とな
り、オフセット調整回路の入力抵抗は抵抗２及び抵抗３
の直列接続になるため入力抵抗値が低くなってしまうと
言った問題点があった。
【００１５】また、高周波成分が演算増幅器５に印加さ
れてしまい誤動作が生じる場合があり、低周波波形の形
状が悪化する恐れがある。さらに、信号経路に帰還が存
在するため過大入力時の回路の復帰が遅くなってしまう
と言った問題点があった。従って本発明が解決しようと
する課題は、高入力インピーダンス且つ広帯域であると
共に回路構成が単純なオフセット調整回路を実現するこ
とにある。
れてしまい誤動作が生じる場合があり、低周波波形の形
状が悪化する恐れがある。さらに、信号経路に帰還が存
在するため過大入力時の回路の復帰が遅くなってしまう
と言った問題点があった。従って本発明が解決しようと
する課題は、高入力インピーダンス且つ広帯域であると
共に回路構成が単純なオフセット調整回路を実現するこ
とにある。
【００１６】
【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項１記載の発明は、入力信
号の直流成分を調整して出力するオフセット調整回路に
おいて、前記入力信号を出力端子に接続する容量と、前
記入力信号が入力される第１のソースフォロワ回路と、
この第１のソースフォロワ回路の出力のオフセットを制
御して前記出力端子に出力する第１のオフセット制御回
路と、可変電圧が入力される第２のソースフォロワ回路
と、この第２のソースフォロワ回路の出力のオフセット
を制御する第２のオフセット制御回路と、前記第２のオ
フセット制御回路の出力が基準電圧になるように前記第
１及び第２のオフセット制御回路にバイアス電圧を供給
するバイアス制御回路とを備えたことにより、温度変動
や電源変動に関わりなく入力信号の電圧に一定の電圧を
加算した電圧を出力することが可能となる。
るために、本発明のうち請求項１記載の発明は、入力信
号の直流成分を調整して出力するオフセット調整回路に
おいて、前記入力信号を出力端子に接続する容量と、前
記入力信号が入力される第１のソースフォロワ回路と、
この第１のソースフォロワ回路の出力のオフセットを制
御して前記出力端子に出力する第１のオフセット制御回
路と、可変電圧が入力される第２のソースフォロワ回路
と、この第２のソースフォロワ回路の出力のオフセット
を制御する第２のオフセット制御回路と、前記第２のオ
フセット制御回路の出力が基準電圧になるように前記第
１及び第２のオフセット制御回路にバイアス電圧を供給
するバイアス制御回路とを備えたことにより、温度変動
や電源変動に関わりなく入力信号の電圧に一定の電圧を
加算した電圧を出力することが可能となる。
【００１７】請求項２記載の発明は、請求項１記載の発
明であるオフセット調整回路において、前記第１のソー
スフォロワ回路が、ドレインが負電圧源に接続され前記
入力信号がゲートに入力される第１の電圧効果トランジ
スタと、一端が正電圧源に接続され他端が前記第１の電
圧効果トランジスタのソースに接続される第１の定電流
源とから構成されることにより、温度変動や電源変動に
関わりなく入力信号の電圧に一定の電圧を加算した電圧
を出力することが可能となる。
明であるオフセット調整回路において、前記第１のソー
スフォロワ回路が、ドレインが負電圧源に接続され前記
入力信号がゲートに入力される第１の電圧効果トランジ
スタと、一端が正電圧源に接続され他端が前記第１の電
圧効果トランジスタのソースに接続される第１の定電流
源とから構成されることにより、温度変動や電源変動に
関わりなく入力信号の電圧に一定の電圧を加算した電圧
を出力することが可能となる。
【００１８】請求項３記載の発明は、請求項１記載の発
明であるオフセット調整回路において、前記第２のソー
スフォロワ回路が、ドレインが負電圧源に接続され前記
可変電圧がゲートに入力される第２の電圧効果トランジ
スタと、一端が正電圧源に接続され他端が前記第２の電
圧効果トランジスタのソースに接続される第２の定電流
源とから構成されることにより、温度変動や電源変動に
関わりなく入力信号の電圧に一定の電圧を加算した電圧
を出力することが可能となる。
明であるオフセット調整回路において、前記第２のソー
スフォロワ回路が、ドレインが負電圧源に接続され前記
可変電圧がゲートに入力される第２の電圧効果トランジ
スタと、一端が正電圧源に接続され他端が前記第２の電
圧効果トランジスタのソースに接続される第２の定電流
源とから構成されることにより、温度変動や電源変動に
関わりなく入力信号の電圧に一定の電圧を加算した電圧
を出力することが可能となる。
【００１９】請求項４記載の発明は、請求項１記載の発
明であるオフセット調整回路において、前記第１のオフ
セット制御回路が、前記第１のソースフォロワ回路の出
力が一端に接続される第１の抵抗と、ソースが正電圧源
に接続され前記第１の抵抗の他端がドレインに接続され
ると共に前記バイアス制御回路の出力がゲートに接続さ
れる第３の電圧効果トランジスタと、一端が負電圧源に
接続され前記第３の電圧効果トランジスタのドレインに
他端が接続される第３の定電流源とから構成されること
により、温度変動や電源変動に関わりなく入力信号の電
圧に一定の電圧を加算した電圧を出力することが可能と
なる。
明であるオフセット調整回路において、前記第１のオフ
セット制御回路が、前記第１のソースフォロワ回路の出
力が一端に接続される第１の抵抗と、ソースが正電圧源
に接続され前記第１の抵抗の他端がドレインに接続され
ると共に前記バイアス制御回路の出力がゲートに接続さ
れる第３の電圧効果トランジスタと、一端が負電圧源に
接続され前記第３の電圧効果トランジスタのドレインに
他端が接続される第３の定電流源とから構成されること
により、温度変動や電源変動に関わりなく入力信号の電
圧に一定の電圧を加算した電圧を出力することが可能と
なる。
【００２０】請求項５記載の発明は、請求項１記載の発
明であるオフセット調整回路において、前記第２のオフ
セット制御回路が、前記第２のソースフォロワ回路の出
力が一端に接続される第２の抵抗と、ソースが正電圧源
に接続され前記第２の抵抗の他端がドレインに接続され
ると共に前記バイアス制御回路の出力がゲートに接続さ
れる第４の電圧効果トランジスタと、一端が負電圧源に
接続され前記第４の電圧効果トランジスタのドレインに
他端が接続される第４の定電流源とから構成されること
により、温度変動や電源変動に関わりなく入力信号の電
圧に一定の電圧を加算した電圧を出力することが可能と
なる。
明であるオフセット調整回路において、前記第２のオフ
セット制御回路が、前記第２のソースフォロワ回路の出
力が一端に接続される第２の抵抗と、ソースが正電圧源
に接続され前記第２の抵抗の他端がドレインに接続され
ると共に前記バイアス制御回路の出力がゲートに接続さ
れる第４の電圧効果トランジスタと、一端が負電圧源に
接続され前記第４の電圧効果トランジスタのドレインに
他端が接続される第４の定電流源とから構成されること
により、温度変動や電源変動に関わりなく入力信号の電
圧に一定の電圧を加算した電圧を出力することが可能と
なる。
【００２１】請求項６記載の発明は、請求項１記載の発
明であるオフセット調整回路において、前記バイアス制
御回路が、前記基準電圧を出力する定電圧源と、前記第
２のオフセット制御回路の出力が非反転入力端子に接続
され反転入力端子に前記基準電圧が接続されると共に出
力がバイアス電圧として前記第１及び第２のオフセット
制御回路に供給される演算増幅器とから構成されること
により、温度変動や電源変動に関わりなく入力信号の電
圧に一定の電圧を加算した電圧を出力することが可能と
なる。
明であるオフセット調整回路において、前記バイアス制
御回路が、前記基準電圧を出力する定電圧源と、前記第
２のオフセット制御回路の出力が非反転入力端子に接続
され反転入力端子に前記基準電圧が接続されると共に出
力がバイアス電圧として前記第１及び第２のオフセット
制御回路に供給される演算増幅器とから構成されること
により、温度変動や電源変動に関わりなく入力信号の電
圧に一定の電圧を加算した電圧を出力することが可能と
なる。
【００２２】
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係るオフセット調整回路の一
実施例を示す構成回路図である。図１において１ａは入
力信号を供給する信号源、２０は容量、２１，２３，２
６及び３０はＭＯＳ電界効果トランジスタ(Metal Oxide
Semiconductor Field Effect Transistor：以下、単に
ＦＥＴと呼ぶ。)、２２，２５，２７及び２９は定電流
源、２４及び２８は抵抗、３１は演算増幅器、３２は定
電圧源、３３は可変電圧源、１００ａは入力端子、１０
１ａは出力端子、１０２ａはオフセット電圧入力端子、
１０３は基準電圧入力端子である。
説明する。図１は本発明に係るオフセット調整回路の一
実施例を示す構成回路図である。図１において１ａは入
力信号を供給する信号源、２０は容量、２１，２３，２
６及び３０はＭＯＳ電界効果トランジスタ(Metal Oxide
Semiconductor Field Effect Transistor：以下、単に
ＦＥＴと呼ぶ。)、２２，２５，２７及び２９は定電流
源、２４及び２８は抵抗、３１は演算増幅器、３２は定
電圧源、３３は可変電圧源、１００ａは入力端子、１０
１ａは出力端子、１０２ａはオフセット電圧入力端子、
１０３は基準電圧入力端子である。
【００２３】また、２１及び２２はソースフォロワ回路
５２を、２７及び３０はソースフォロワ回路５３を、２
３〜２５はオフセット制御回路５４を、２６，２８及び
２９はオフセット制御回路５５を、３１及び３２はバイ
アス制御回路５６をそれぞれ構成している。
５２を、２７及び３０はソースフォロワ回路５３を、２
３〜２５はオフセット制御回路５４を、２６，２８及び
２９はオフセット制御回路５５を、３１及び３２はバイ
アス制御回路５６をそれぞれ構成している。
【００２４】信号源１ａの一端は入力端子１００ａに接
続され、入力端子１００ａは容量２０の一端及びＦＥＴ
２１のゲートに接続され、ＦＥＴ２１のソースは定電流
源２２の一端及び抵抗２４の一端にそれぞれ接続され
る。
続され、入力端子１００ａは容量２０の一端及びＦＥＴ
２１のゲートに接続され、ＦＥＴ２１のソースは定電流
源２２の一端及び抵抗２４の一端にそれぞれ接続され
る。
【００２５】抵抗２４の他端は出力端子１０１ａに接続
されると共に容量２０の他端、定電流源２５の一端及び
ＦＥＴ２３のドレインにそれぞれ接続される。
されると共に容量２０の他端、定電流源２５の一端及び
ＦＥＴ２３のドレインにそれぞれ接続される。
【００２６】また、可変電圧源３３の正出力端子はオフ
セット入力端子１０２ａに接続され、オフセット入力端
子１０２ａはＦＥＴ３０のベースに接続される。ＦＥＴ
３０のソースは定電流源２７の一端及び抵抗２８の一端
にそれぞれ接続される。
セット入力端子１０２ａに接続され、オフセット入力端
子１０２ａはＦＥＴ３０のベースに接続される。ＦＥＴ
３０のソースは定電流源２７の一端及び抵抗２８の一端
にそれぞれ接続される。
【００２７】抵抗２８の他端は定電流源２９の一端及び
ＦＥＴ２６のドレイン、演算増幅器３１の非反転入力端
子にそれぞれ接続され、演算増幅器３１の出力端子はＦ
ＥＴ２３及び２６のゲートに接続される。また、演算増
幅器３１の反転入力端子は基準電圧入力端子１０３に接
続され、基準電圧入力端子１０３は定電圧源３２の正出
力端子に接続される。
ＦＥＴ２６のドレイン、演算増幅器３１の非反転入力端
子にそれぞれ接続され、演算増幅器３１の出力端子はＦ
ＥＴ２３及び２６のゲートに接続される。また、演算増
幅器３１の反転入力端子は基準電圧入力端子１０３に接
続され、基準電圧入力端子１０３は定電圧源３２の正出
力端子に接続される。
【００２８】さらに、信号源１ａの他端、定電圧源３２
の負出力端子及び可変電圧源３３の負出力端子はそれぞ
れ接地され、定電流源２２及び定電流源２７の他端とＦ
ＥＴ２３及びＦＥＴ２６のソースとは正電圧源”Ｖｄ
ｄ”にそれぞれ接続され、定電流源２５及び定電流源２
９の他端とＦＥＴ２１及びＦＥＴ３０のドレインとは負
電圧源”Ｖｓｓ”に接続される。
の負出力端子及び可変電圧源３３の負出力端子はそれぞ
れ接地され、定電流源２２及び定電流源２７の他端とＦ
ＥＴ２３及びＦＥＴ２６のソースとは正電圧源”Ｖｄ
ｄ”にそれぞれ接続され、定電流源２５及び定電流源２
９の他端とＦＥＴ２１及びＦＥＴ３０のドレインとは負
電圧源”Ｖｓｓ”に接続される。
【００２９】ここで、図１に示す実施例の動作を説明す
る。信号源１ａから入力される入力信号のうち信号成分
は容量２０を介して直接出力端子１０１ａから出力され
る。一方、直流成分はソースフォロワ回路５２及びオフ
セット制御回路５４を介して出力端子１０１ａに出力さ
れる。
る。信号源１ａから入力される入力信号のうち信号成分
は容量２０を介して直接出力端子１０１ａから出力され
る。一方、直流成分はソースフォロワ回路５２及びオフ
セット制御回路５４を介して出力端子１０１ａに出力さ
れる。
【００３０】もし、ＦＥＴ２３のバイアス電圧である演
算増幅器３１の出力電圧が一定値であればＦＥＴ２３に
流れる制御電流”Ｉ２３”もまた一定値となるので、定
電流源２５の出力電流を”Ｉ２５”、抵抗２４に流れる
電流を”Ｉ２４”とすれば、 Ｉ２４＝Ｉ２３−Ｉ２５ （２） となる。
算増幅器３１の出力電圧が一定値であればＦＥＴ２３に
流れる制御電流”Ｉ２３”もまた一定値となるので、定
電流源２５の出力電流を”Ｉ２５”、抵抗２４に流れる
電流を”Ｉ２４”とすれば、 Ｉ２４＝Ｉ２３−Ｉ２５ （２） となる。
【００３１】従って、抵抗２４の抵抗値を”Ｒ２４”、
抵抗２４における電圧降下を”Ｖ２４”とすれば、 Ｖ２４＝Ｒ２４・Ｉ２４ ＝Ｒ２４・（Ｉ２３−Ｉ２５） （３） となる。
抵抗２４における電圧降下を”Ｖ２４”とすれば、 Ｖ２４＝Ｒ２４・Ｉ２４ ＝Ｒ２４・（Ｉ２３−Ｉ２５） （３） となる。
【００３２】すなわち、入力信号の電圧を”Ｖｉ
ｎ’”、出力信号の電圧を”Ｖｏｕｔ’”、ＦＥＴ２１
のソース・ゲート間電圧を”Ｖｓｇ２１”とすれば、 Ｖｏｕｔ’＝Ｖｉｎ’＋Ｖｓｇ２１＋Ｖ２４ ＝Ｖｉｎ’＋Ｖｓｇ２１ ＋Ｒ２４・（Ｉ２３−Ｉ２５） （４） となる。
ｎ’”、出力信号の電圧を”Ｖｏｕｔ’”、ＦＥＴ２１
のソース・ゲート間電圧を”Ｖｓｇ２１”とすれば、 Ｖｏｕｔ’＝Ｖｉｎ’＋Ｖｓｇ２１＋Ｖ２４ ＝Ｖｉｎ’＋Ｖｓｇ２１ ＋Ｒ２４・（Ｉ２３−Ｉ２５） （４） となる。
【００３３】式（４）から分かるように出力信号の電
圧”Ｖｏｕｔ’”は入力信号の電圧”Ｖｉｎ’”に一定
の電圧を加算した電圧となる。また、その値は制御電
流”Ｉ２３”により制御される。
圧”Ｖｏｕｔ’”は入力信号の電圧”Ｖｉｎ’”に一定
の電圧を加算した電圧となる。また、その値は制御電
流”Ｉ２３”により制御される。
【００３４】但し、式（４）の第２項以降の項は温度変
動や電源変動等によって変動してしまう。例えば、ＦＥ
Ｔ２１のソース・ゲート間電圧”Ｖｓｇ２１”は温度変
動等によりその値が変化し、また抵抗２４の温度係数に
より抵抗２４における電圧降下”Ｖ２４”もまた変動す
る。また、例えば、電源変動によりＦＥＴ２１のドレイ
ン・ソース間電圧が変化するのでＦＥＴの特性上ＦＥＴ
２１のソース・ゲート間電圧”Ｖｓｇ２１”もまた変化
する。
動や電源変動等によって変動してしまう。例えば、ＦＥ
Ｔ２１のソース・ゲート間電圧”Ｖｓｇ２１”は温度変
動等によりその値が変化し、また抵抗２４の温度係数に
より抵抗２４における電圧降下”Ｖ２４”もまた変動す
る。また、例えば、電源変動によりＦＥＴ２１のドレイ
ン・ソース間電圧が変化するのでＦＥＴの特性上ＦＥＴ
２１のソース・ゲート間電圧”Ｖｓｇ２１”もまた変化
する。
【００３５】一方、可変電圧源３３から入力される直流
成分はソースフォロワ回路５３及びオフセット制御回路
５５を介して演算増幅器３１の非反転入力端子に出力さ
れるので前述と同様に、可変電圧源３３の出力電圧を”
Ｖｏｆｓ’”、演算増幅器３１の非反転入力端子の電
圧、言い換えれば、オフセット制御回路５５の出力を”
Ｖｐ”、ＦＥＴ３０のソース・ゲート間電圧を”Ｖｓｇ
３０”、抵抗２８における電圧降下を”Ｖ２８”とすれ
ば、 Ｖｐ＝Ｖｏｆｓ’＋Ｖｓｇ３０＋Ｖ２８ （５） となる。
成分はソースフォロワ回路５３及びオフセット制御回路
５５を介して演算増幅器３１の非反転入力端子に出力さ
れるので前述と同様に、可変電圧源３３の出力電圧を”
Ｖｏｆｓ’”、演算増幅器３１の非反転入力端子の電
圧、言い換えれば、オフセット制御回路５５の出力を”
Ｖｐ”、ＦＥＴ３０のソース・ゲート間電圧を”Ｖｓｇ
３０”、抵抗２８における電圧降下を”Ｖ２８”とすれ
ば、 Ｖｐ＝Ｖｏｆｓ’＋Ｖｓｇ３０＋Ｖ２８ （５） となる。
【００３６】ここで、演算増幅器３１の反転入力端子に
は定電圧源３２の基準電圧が印加され、演算増幅器３１
の出力端子はＦＥＴ２６のゲートに接続され、且つ、Ｆ
ＥＴ２６のドレインが演算増幅器３１の非反転入力端子
に接続されているので、演算増幅器３１の非反転入力端
子の電圧”Ｖｐ”は温度変動や電源変動のみならず可変
電圧源３３の出力電圧にも関わりなく常に定電圧源３２
の基準電圧に制御されることになる。
は定電圧源３２の基準電圧が印加され、演算増幅器３１
の出力端子はＦＥＴ２６のゲートに接続され、且つ、Ｆ
ＥＴ２６のドレインが演算増幅器３１の非反転入力端子
に接続されているので、演算増幅器３１の非反転入力端
子の電圧”Ｖｐ”は温度変動や電源変動のみならず可変
電圧源３３の出力電圧にも関わりなく常に定電圧源３２
の基準電圧に制御されることになる。
【００３７】すなわち、定電圧源３２の基準電圧を”Ｖ
ｒｅｆ”とすれば、 Ｖｐ＝Ｖｒｅｆ （６） となり、可変電圧源３３の出力電圧”Ｖｏｆｓ’”用い
て書き換えれば、 Ｖｐ＝Ｖｏｆｓ’＋（Ｖｒｅｆ−Ｖｏｆｓ’） （７） となる。
ｒｅｆ”とすれば、 Ｖｐ＝Ｖｒｅｆ （６） となり、可変電圧源３３の出力電圧”Ｖｏｆｓ’”用い
て書き換えれば、 Ｖｐ＝Ｖｏｆｓ’＋（Ｖｒｅｆ−Ｖｏｆｓ’） （７） となる。
【００３８】このため、演算増幅器３１の非反転入力端
子の電圧”Ｖｐ”は演算増幅器３１の制御動作により温
度変動や電源変動等の影響に関わりなく、オフセット入
力端子１０２ａに印加される電圧に対して”（Ｖｒｅｆ
−Ｖｏｆｓ’）”が加算された電圧となる。
子の電圧”Ｖｐ”は演算増幅器３１の制御動作により温
度変動や電源変動等の影響に関わりなく、オフセット入
力端子１０２ａに印加される電圧に対して”（Ｖｒｅｆ
−Ｖｏｆｓ’）”が加算された電圧となる。
【００３９】従って、ソースフォロワ回路５２及び５３
の回路定数を整合させれば、ＦＥＴ２６に流れる制御電
流”Ｉ２６”は、 Ｉ２６＝Ｉ２３ （８） となり、出力端子１０１ａの電圧”Ｖｏｕｔ”は演算増
幅器３１の制御動作により温度変動や電源変動等の影響
に関わりなく、入力端子１００ａに印加される電圧に対
して”（Ｖｒｅｆ−Ｖｏｆｓ’）”が加算された電圧と
なる。
の回路定数を整合させれば、ＦＥＴ２６に流れる制御電
流”Ｉ２６”は、 Ｉ２６＝Ｉ２３ （８） となり、出力端子１０１ａの電圧”Ｖｏｕｔ”は演算増
幅器３１の制御動作により温度変動や電源変動等の影響
に関わりなく、入力端子１００ａに印加される電圧に対
して”（Ｖｒｅｆ−Ｖｏｆｓ’）”が加算された電圧と
なる。
【００４０】すなわち、 Ｖｏｕｔ’＝Ｖｉｎ’＋（Ｖｒｅｆ−Ｖｏｆｓ’） （９） となる。
【００４１】式（９）から分かるようにソースフォロワ
回路５３及びバイアス制御回路５４の働きにより、例え
ば、ＦＥＴ２１のソース・ゲート間電圧”Ｖｓｇ２１”
や抵抗２４における電圧降下”Ｖ２４”の温度変動や電
源変動に起因する電圧変動が除去されることになる。
回路５３及びバイアス制御回路５４の働きにより、例え
ば、ＦＥＴ２１のソース・ゲート間電圧”Ｖｓｇ２１”
や抵抗２４における電圧降下”Ｖ２４”の温度変動や電
源変動に起因する電圧変動が除去されることになる。
【００４２】このため、温度変動や電源変動に関わりな
く出力信号の電圧”Ｖｏｕｔ’”は入力信号の電圧”Ｖ
ｉｎ’”に一定の電圧”（Ｖｒｅｆ−Ｖｏｆｓ’）”を
加算した電圧となる。
く出力信号の電圧”Ｖｏｕｔ’”は入力信号の電圧”Ｖ
ｉｎ’”に一定の電圧”（Ｖｒｅｆ−Ｖｏｆｓ’）”を
加算した電圧となる。
【００４３】この結果、バイアス制御回路５４でオフセ
ット電圧が印加されるソースフォロワ回路５３及びオフ
セット制御回路５４の動作を制御すると共に入力電圧が
印加されるソースフォロワ回路５２及びオフセット制御
回路５５を同一条件で制御することにより、温度変動や
電源変動に関わりなく入力信号の電圧に一定の電圧を加
算した電圧を出力することが可能となる。
ット電圧が印加されるソースフォロワ回路５３及びオフ
セット制御回路５４の動作を制御すると共に入力電圧が
印加されるソースフォロワ回路５２及びオフセット制御
回路５５を同一条件で制御することにより、温度変動や
電源変動に関わりなく入力信号の電圧に一定の電圧を加
算した電圧を出力することが可能となる。
【００４４】また、入力信号が直接ＦＥＴ２１のゲート
に接続される構成なので入力抵抗をほぼ無限大にするこ
とができ、信号の通過経路に帰還が無いので波形品質を
良好に保つことができ、過大入力時の復帰も従来例と比
べて早くすることができる。
に接続される構成なので入力抵抗をほぼ無限大にするこ
とができ、信号の通過経路に帰還が無いので波形品質を
良好に保つことができ、過大入力時の復帰も従来例と比
べて早くすることができる。
【００４５】さらに、回路構成が単純なのでソースフォ
ロワ回路５２及び５３やオフセット制御回路５４及び５
５の回路定数の整合が容易なＩＣ上に構築することが可
能になる。
ロワ回路５２及び５３やオフセット制御回路５４及び５
５の回路定数の整合が容易なＩＣ上に構築することが可
能になる。
【００４６】なお、図１に示す実施例ではＦＥＴとして
ＭＯＳ電界効果トランジスタを例示したが特にこれに限
定される訳ではなく、接合形電界効果トランジスタ、Ｍ
ＥＳＦＥＴ等であっても構わない。
ＭＯＳ電界効果トランジスタを例示したが特にこれに限
定される訳ではなく、接合形電界効果トランジスタ、Ｍ
ＥＳＦＥＴ等であっても構わない。
【００４７】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１乃至請
求項６の発明によれば、バイアス制御回路でオフセット
電圧が印加される第２のソースフォロワ回路及び第２の
オフセット制御回路の動作を制御すると共に入力電圧が
印加される第１のソースフォロワ回路及び第１のオフセ
ット制御回路を同一条件で制御することにより、温度変
動や電源変動に関わりなく入力信号の電圧に一定の電圧
を加算した電圧を出力することが可能となる。
本発明によれば次のような効果がある。請求項１乃至請
求項６の発明によれば、バイアス制御回路でオフセット
電圧が印加される第２のソースフォロワ回路及び第２の
オフセット制御回路の動作を制御すると共に入力電圧が
印加される第１のソースフォロワ回路及び第１のオフセ
ット制御回路を同一条件で制御することにより、温度変
動や電源変動に関わりなく入力信号の電圧に一定の電圧
を加算した電圧を出力することが可能となる。
【００４８】また、入力信号が直接電圧効果トランジス
タのゲートに接続される構成なので入力抵抗をほぼ無限
大にすることができ、信号の通過経路に帰還が無いので
波形品質を良好に保つことができ、過大入力時の復帰も
従来例と比べて早くすることができる。さらに、回路構
成が単純なのでソースフォロワ回路及びオフセット制御
回路の回路定数の整合が容易なＩＣ上に構築することが
可能になる。
タのゲートに接続される構成なので入力抵抗をほぼ無限
大にすることができ、信号の通過経路に帰還が無いので
波形品質を良好に保つことができ、過大入力時の復帰も
従来例と比べて早くすることができる。さらに、回路構
成が単純なのでソースフォロワ回路及びオフセット制御
回路の回路定数の整合が容易なＩＣ上に構築することが
可能になる。
【図１】本発明に係るオフセット調整回路の一実施例を
示す構成回路図である。
示す構成回路図である。
【図２】従来のオフセット調整回路の一例を示す構成ブ
ロック図である。
ロック図である。
１，１ａ 信号源 ２，３，６，７，８，９，１２，１３，１６，１７，２
４，２８ 抵抗 ４，１０，２０ 容量 ５，１１，３１ 演算増幅器 １４ ＰＮＰトランジスタ １５，３２ 定電圧源 １８ 接合形電界効果トランジスタ １９，３３ 可変電圧源 ２１，２３，２６，３０ ＭＯＳ電界効果トランジスタ ２２，２５，２７，２９ は定電流源 ５０ 直流バッファ回路 ５１，５２，５３ ソースフォロワ回路 ５４，５５ オフセット制御回路 ５６ バイアス制御回路 １００，１００ａ 入力端子 １０１，１０１ａ 出力端子 １０２，１０２ａ オフセット電圧入力端子
４，２８ 抵抗 ４，１０，２０ 容量 ５，１１，３１ 演算増幅器 １４ ＰＮＰトランジスタ １５，３２ 定電圧源 １８ 接合形電界効果トランジスタ １９，３３ 可変電圧源 ２１，２３，２６，３０ ＭＯＳ電界効果トランジスタ ２２，２５，２７，２９ は定電流源 ５０ 直流バッファ回路 ５１，５２，５３ ソースフォロワ回路 ５４，５５ オフセット制御回路 ５６ バイアス制御回路 １００，１００ａ 入力端子 １０１，１０１ａ 出力端子 １０２，１０２ａ オフセット電圧入力端子
Claims (6)
- 【請求項１】入力信号の直流成分を調整して出力するオ
フセット調整回路において、 前記入力信号を出力端子に接続する容量と、 前記入力信号が入力される第１のソースフォロワ回路
と、 この第１のソースフォロワ回路の出力のオフセットを制
御して前記出力端子に出力する第１のオフセット制御回
路と、 可変電圧が入力される第２のソースフォロワ回路と、 この第２のソースフォロワ回路の出力のオフセットを制
御する第２のオフセット制御回路と、 前記第２のオフセット制御回路の出力が基準電圧になる
ように前記第１及び第２のオフセット制御回路にバイア
ス電圧を供給するバイアス制御回路とを備えたことを特
徴とするオフセット調整回路。 - 【請求項２】前記第１のソースフォロワ回路が、 ドレインが負電圧源に接続され前記入力信号がゲートに
入力される第１の電圧効果トランジスタと、一端が正電
圧源に接続され他端が前記第１の電圧効果トランジスタ
のソースに接続される第１の定電流源とから構成される
ことを特徴とする請求項１記載のオフセット調整回路。 - 【請求項３】前記第２のソースフォロワ回路が、 ドレインが負電圧源に接続され前記可変電圧がゲートに
入力される第２の電圧効果トランジスタと、一端が正電
圧源に接続され他端が前記第２の電圧効果トランジスタ
のソースに接続される第２の定電流源とから構成される
ことを特徴とする請求項１記載のオフセット調整回路。 - 【請求項４】前記第１のオフセット制御回路が、 前記第１のソースフォロワ回路の出力が一端に接続され
る第１の抵抗と、ソースが正電圧源に接続され前記第１
の抵抗の他端がドレインに接続されると共に前記バイア
ス制御回路の出力がゲートに接続される第３の電圧効果
トランジスタと、一端が負電圧源に接続され前記第３の
電圧効果トランジスタのドレインに他端が接続される第
３の定電流源とから構成されることを特徴とする請求項
１記載のオフセット調整回路。 - 【請求項５】前記第２のオフセット制御回路が、 前記第２のソースフォロワ回路の出力が一端に接続され
る第２の抵抗と、ソースが正電圧源に接続され前記第２
の抵抗の他端がドレインに接続されると共に前記バイア
ス制御回路の出力がゲートに接続される第４の電圧効果
トランジスタと、一端が負電圧源に接続され前記第４の
電圧効果トランジスタのドレインに他端が接続される第
４の定電流源とから構成されることを特徴とする請求項
１記載のオフセット調整回路。 - 【請求項６】前記バイアス制御回路が、 前記基準電圧を出力する定電圧源と、前記第２のオフセ
ット制御回路の出力が非反転入力端子に接続され反転入
力端子に前記基準電圧が接続されると共に出力がバイア
ス電圧として前記第１及び第２のオフセット制御回路に
供給される演算増幅器とから構成されることを特徴とす
る請求項１記載のオフセット調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09754199A JP3580409B2 (ja) | 1999-04-05 | 1999-04-05 | オフセット調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09754199A JP3580409B2 (ja) | 1999-04-05 | 1999-04-05 | オフセット調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000295051A true JP2000295051A (ja) | 2000-10-20 |
| JP3580409B2 JP3580409B2 (ja) | 2004-10-20 |
Family
ID=14195112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09754199A Expired - Fee Related JP3580409B2 (ja) | 1999-04-05 | 1999-04-05 | オフセット調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3580409B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005184628A (ja) * | 2003-12-22 | 2005-07-07 | Yokogawa Electric Corp | 入力回路 |
| US7259707B2 (en) | 2004-10-14 | 2007-08-21 | Nec Electronics Corporation | Semiconductor device with A/D converter |
-
1999
- 1999-04-05 JP JP09754199A patent/JP3580409B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005184628A (ja) * | 2003-12-22 | 2005-07-07 | Yokogawa Electric Corp | 入力回路 |
| US7259707B2 (en) | 2004-10-14 | 2007-08-21 | Nec Electronics Corporation | Semiconductor device with A/D converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3580409B2 (ja) | 2004-10-20 |
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