JP2000295094A - バッファ回路およびそれを用いた電位検出回路 - Google Patents

バッファ回路およびそれを用いた電位検出回路

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JP2000295094A JP11099770A JP9977099A JP2000295094A JP 2000295094 A JP2000295094 A JP 2000295094A JP 11099770 A JP11099770 A JP 11099770A JP 9977099 A JP9977099 A JP 9977099A JP 2000295094 A JP2000295094 A JP 2000295094A
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Yasuhiko Tatewaki
恭彦 帶刀
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Abstract

(57)【要約】 【課題】 貫通電流が小さなバッファ回路を提供する。 【解決手段】 バッファ回路において、初段インバータ
１のＮチャネルＭＯＳトランジスタ７のソースと接地電
位ＧＮＤのラインとの間に電流制限素子８を接続し、初
段インバータ２のＰチャネルＭＯＳトランジスタ１０の
ソースと電源電位ＶＣＣのラインとの間に電流制限素子
９を接続する。入力信号ＶＯが中間レベルＶＣＣ／２に
滞留した場合でも、インバータ１，２の各々に流れる貫
通電流を小さく抑えることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はバッファ回路およ
びそれを用いた電位検出回路に関し、特に、入力信号を
後段の回路に伝達するためのバッファ回路、および入力
電位が目標電位に到達したか否かを検出し、検出結果に
応じた信号を後段の回路に伝達する電位検出回路に関す
る。
【０００２】
【従来の技術】従来より、半導体記憶装置には、電源電
位ＶＣＣよりも高い電位ＶＰＰを生成するための高電位
発生回路が設けられている。
【０００３】図６は、そのような高電位発生回路の構成
を示すブロック図である。図６において、この高電位発
生回路は、チャージポンピング回路７１および電位検出
回路７２を備える。
【０００４】チャージポンピング回路７１は、制御信号
ＶＯ′によって制御され、クロック信号ＣＬＫに同期し
て高電位ＶＰＰのラインに正電荷を所定量ずつ供給す
る。電位検出回路７２は、高電位ＶＰＰのラインの電位
が目標電位ＶＰＰＲよりも高いか低いかを検出し、検出
結果に応じたレベルの信号ＶＯ′をチャージポンピング
回路７１に与える。
【０００５】高電位ＶＰＰのラインが目標電位ＶＰＰＲ
よりも低い場合は、制御信号ＶＯ′が活性化レベルの
「Ｌ」となってチャージポンピング回路７１が活性化さ
れ、チャージポンピング回路７１から高電位ＶＰＰのラ
インに正電荷が供給される。また、高電位ＶＰＰのライ
ンが目標電位ＶＰＰＲよりも高い場合は、制御信号Ｖ
Ｏ′が非活性化レベルの「Ｈ」となってチャージポンピ
ング回路７１が非活性化され、チャージポンピング回路
７１から高電位ＶＰＰのラインへの正電荷の供給が停止
される。したがって、高電位ＶＰＰのラインは目標電位
ＶＰＰＲに保たれる。
【０００６】図７は、図６に示した電位検出回路７２の
構成を示す回路図である。図７を参照して、この電位検
出回路７２は、分圧回路７５、差動増幅器７６およびバ
ッファ回路７７を含む。分圧回路７５は、高電位ＶＰＰ
のラインと接地電位ＧＮＤのラインとの間に直列接続さ
れた抵抗素子７８，７９を含む。抵抗素子７８，７９は
それぞれ所定の抵抗値Ｒ２，Ｒ１を有する。分圧回路７
５の出力電位ＶＩ＝ＶＰＰ×Ｒ１／（Ｒ１＋Ｒ２）は差
動増幅器７６に与えられる。
【０００７】差動増幅器７６は、ＰチャネルＭＯＳトラ
ンジスタ８１，８２およびＮチャネルＭＯＳトランジス
タ８３〜８５を含み、分圧回路７５の出力電位ＶＩが基
準電位ＶＲよりも高いか低いかを検出し、検出結果に応
じたレベルの信号ＶＯを出力する。信号ＶＯは、分圧回
路７５の出力電位ＶＩが基準電位ＶＲよりも低い場合は
活性化レベルの「Ｌ」レベルとなり、分圧回路７５の出
力電位ＶＩが基準電位ＶＲよりも高い場合は非活性化レ
ベルの「Ｈ」レベルとなる。
【０００８】換言すると、ＶＰＰが目標電位ＶＰＰＲ＝
ＶＲ×（Ｒ１＋Ｒ２）／Ｒ１よりも低い場合は信号ＶＯ
が活性化レベルの「Ｌ」レベルとなり、ＶＰＰが目標電
位ＶＰＰＲよりも高い場合は信号ＶＯが非活性化レベル
の「Ｈ」レベルとなる。信号ＶＯは、直列接続された偶
数段（図では２段）のインバータ８６，８７からなるバ
ッファ回路７７に入力される。バッファ回路７７の出力
信号ＶＯ′は図６のチャージポンピング回路７１に入力
される。したがって、高電位ＶＰＰのラインは目標電位
ＶＰＰＲ＝ＶＲ×（Ｒ１＋Ｒ２）／Ｒ１に保たれる。
【０００９】しかし、この電位検出回路７２では、高電
位ＶＰＰが目標電位ＶＰＰＲの近傍に滞留すると、分圧
回路７５の出力電位ＶＩが基準電位ＶＲの近傍にとどま
るため、差動増幅器７６の２入力がほぼ同電位となって
差動増幅器７６の出力信号ＶＯが中間レベルＶＣＣ／２
付近にとどまり、インバータ８６，８７において貫通電
流が流れ、消費電流が大きくなるという問題があった。
【００１０】そこで、貫通電流による消費電流の増大を
抑制したバッファ回路が提案された（特開平５−３３５
８９号公報参照）。図８は、そのようなバッファ回路の
構成を示す回路図である。
【００１１】図８において、このバッファ回路は、イン
バータ９１〜９３，９５およびラッチ回路９４を含む。
インバータ９３は、電源電位ＶＣＣのラインと接地電位
ＧＮＤのラインとの間に直列接続されたＰチャネルＭＯ
Ｓトランジスタ９６およびＮチャネルＭＯＳトランジス
タ９７を含む。入力信号ＶＯは、インバータ９１を介し
てＰチャネルＭＯＳトランジスタ９６のゲートに入力さ
れるとともに、インバータ９２を介してＮチャネルＭＯ
Ｓトランジスタ９７のゲートに入力される。インバータ
９２のしきい値電位ＶＴ２は、インバータ９１のしきい
値電位ＶＴ１よりも低く設定されている。
【００１２】ラッチ回路９４は、逆並列に接続されたイ
ンバータ９８，９９を含み、インバータ９３の出力信号
をラッチする。ラッチ回路９４の出力信号は、インバー
タ９５で反転されて信号ＶＯ′となる。
【００１３】このバッファ回路では、インバータ９２の
しきい値電位ＶＴ２をインバータ９１のしきい値電位Ｖ
Ｔ１よりも低く設定しているので、インバータ９３のＭ
ＯＳトランジスタ９６，９７が同時に導通することがな
い。したがって、入力信号ＶＯが中間レベルＶＣＣ／２
付近に滞留した場合でもインバータ９３において貫通電
流は流れない。
【００１４】また、入力信号Ｖ４のレベルがＶＴ２とＶ
Ｔ１の間にあって、インバータ９３のＭＯＳトランジス
タ９６，９７の両方が非導通になった場合でも、ラッチ
回路９４によってインバータ９３の出力ノードおよびイ
ンバータ９５の入力ノードが「Ｈ」レベルまたは「Ｌ」
レベルに保持されるので、インバータ９５，９８，９９
において貫通電流が流れることはない。
【００１５】
【発明が解決しようとする課題】しかし、このバッファ
回路でも、入力信号ＶＯが中間レベルＶＣＣ／２付近に
滞留した場合は、初段のインバータ９１，９２において
貫通電流が流れ、消費電流が増大してしまう。
【００１６】また、図９のバッファ回路は、図８のバッ
ファ回路の変更例であって、インバータ９１，９２をＮ
ＡＮＤゲート１０１，１０２で置換したものである。入
力信号ＶＯはＮＡＮＤゲート１０１，１０２の一方入力
ノードに入力され、チップイネーブル信号ＣＥはＮＡＮ
Ｄゲート１０１，１０２の他方入力ノードに入力され
る。
【００１７】信号ＣＥが「Ｌ」レベルになりチップが非
活性化状態にある場合は、ＮＡＮＤゲート１０１，１０
２の出力は「Ｈ」レベルに固定され、バッファ回路にお
いて貫通電流が流れることはない。信号ＣＥが「Ｈ」レ
ベルになりチップが活性化状態にある場合は、ＮＡＮＤ
ゲート１０１，１０２は入力信号ＶＯに対してインバー
タとして動作する。この場合は、図９のバッファ回路は
図８のバッファ回路と同じ動作をする。
【００１８】したがって、このバッファ回路では、チッ
プが非活性化状態の場合は貫通電流がなくなるが、チッ
プが活性化状態の場合において入力信号ＶＯが中間レベ
ルＶＣＣ／２付近に滞留したときはＮＡＮＤゲート１０
１，１０２において貫通電流が流れてしまう。
【００１９】それゆえに、この発明の主たる目的は、消
費電流が小さなバッファ回路およびそれを用いた電位検
出回路を提供することである。
【００２０】
【課題を解決するための手段】請求項１に係る発明は、
入力信号を後段の回路に伝達するためのバッファ回路で
あって、第１および第２の反転回路、電流制限素子、第
１の導電形式の第１のトランジスタ、第２の導電形式の
第２のトランジスタ、およびラッチ回路を備える。第１
および第２の反転回路の各々は、第１および第２の電源
ノードを介して与えられる第１および第２の電源電位に
よって駆動され、入力信号の反転信号を出力する。電流
制限素子は、第１の反転回路の第１の電源ノードと第１
の電源電位のラインとの間および第２の反転回路の第２
の電源ノードと第２の電源電位のラインとの間のうちの
少なくとも一方の間に接続される。第１の導電形式の第
１のトランジスタおよび第２の導電形式の第２のトラン
ジスタは、第１および第２の電源電位のライン間に直列
接続され、各々の入力電極はそれぞれ第２および第１の
反転回路の出力信号を受ける。ラッチ回路は、第１およ
び第２のトランジスタの間のノードに現われる信号をラ
ッチして後段の回路に与える。
【００２１】請求項２に係る発明では、請求項１に係る
発明の第１および第２の反転回路の各々は、第１および
第２の電源ノード間に直列接続された第１の導電形式の
第３のトランジスタおよび第２の導電形式の第４のトラ
ンジスタを含む。入力信号は、第３および第４のトラン
ジスタの入力電極に入力され、入力信号の反転信号は、
第３および第４のトランジスタの間のノードから出力さ
れる。
【００２２】請求項３に係る発明は、入力電位が目標電
位に到達したか否かを検出し、検出結果に応じた信号を
後段の回路に伝達する電位検出回路であって、入力電位
と目標電位とを比較し、比較結果に応じたレベルの信号
を出力する差動増幅器と、差動増幅器の出力信号を後段
の回路に伝達するバッファ回路を備える。このバッファ
回路は、第１および第２の反転回路、電流制限素子、第
１の導電形式の第１のトランジスタ、第２の導電形式の
第２のトランジスタ、およびラッチ回路を含む。第１お
よび第２の反転回路の各々は、第１および第２の電源ノ
ードを介して与えられる第１および第２の電源電位によ
って駆動され、差動増幅器の出力信号の反転信号を出力
する。電流制限素子は、第１の反転回路の第１の電源ノ
ードと第１の電源電位のラインとの間および第２の反転
回路の第２の電源ノードと第２の電源電位のラインとの
間のうちの少なくとも一方の間に接続される。第１の導
電形式の第１のトランジスタおよび第２の導電形式の第
２のトランジスタは、第１および第２の電源電位のライ
ン間に直列接続され、各々の入力電極はそれぞれ第２お
よび第１の反転回路の出力信号を受ける。ラッチ回路
は、第１および第２のトランジスタの間のノードに現わ
れる信号をラッチして後段の回路に与える。
【００２３】請求項４に係る発明は、入力電位が目標電
位に到達したか否かを検出し、検出結果に応じた信号を
後段の回路に伝達する電位検出回路であって、入力電位
を分圧して入力電位の１／Ｎ倍の分圧電位を生成する分
圧回路と、分圧電位と目標電位の１／Ｎ倍の基準電位と
を比較し、比較結果に応じたレベルの信号を出力する差
動増幅器と、差動増幅器の出力信号を後段の回路に伝達
するバッファ回路とを備える。このバッファ回路は、第
１および第２の反転回路、電流制限素子、第１の導電形
式の第１のトランジスタ、第２の導電形式の第２のトラ
ンジスタ、およびラッチ回路を含む。第１および第２の
反転回路の各々は、第１および第２の電源ノードを介し
て与えられる第１および第２の電源電位によって駆動さ
れ、差動増幅器の出力信号の反転信号を出力する。電流
制限素子は、第１の反転回路の第１の電源ノードと第１
の電源電位のラインとの間および第２の反転回路の第２
の電源ノードと第２の電源電位のラインとの間のうちの
少なくとも一方の間に接続される。第１の導電形式の第
１のトランジスタおよび第２の導電形式の第２のトラン
ジスタは、第１および第２の電源電位のライン間に直列
接続され、各々の入力電極がそれぞれ第２および第１の
反転回路の出力信号を受ける。ラッチ回路は、第１およ
び第２のトランジスタの間のノードに現われる信号をラ
ッチして後段の回路に与える。
【００２４】請求項５に係る発明では、請求項４に係る
発明の分圧回路の分圧比１／Ｎは変更可能になってい
る。
【００２５】請求項６に係る発明では、請求項３から５
のいずれかに係る発明の第１および第２の反転回路の各
々は、第１および第２の電源ノード間に直列接続された
第１の導電形式の第３のトランジスタおよび第２の導電
形式の第４のトランジスタを含む。差動増幅器の出力信
号は、第３および第４のトランジスタの入力電極に入力
される。差動増幅器の出力信号の反転信号は、第３およ
び第４のトランジスタの間のノードから出力される。
【００２６】請求項７に係る発明では、請求項３から６
のいずれかに係る発明に、基準電位を生成するための出
力電位の変更が可能な電位発生回路がさらに設けられ
る。
【００２７】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるバッファ回路の構成を示す回路
図である。図１を参照して、このバッファ回路は、イン
バータ１〜３，５およびラッチ回路４を備える。
【００２８】インバータ１は、電源電位ＶＣＣのライン
と接地電位ＧＮＤのラインとの間に直列接続されたＰチ
ャネルＭＯＳトランジスタ６、ＮチャネルＭＯＳトラン
ジスタ７および電流制限素子８を含む。ＭＯＳトランジ
スタ６，７のゲートは、共通接続されてインバータ１の
入力ノード１ａとなる。ＭＯＳトランジスタ６，７のド
レインは、インバータ１の出力ノード１ｂとなる。イン
バータ１の入力ノード１ａは、入力信号ＶＯを受ける。
電流制限素子８は、高抵抗素子またはＭＯＳトランジス
タ７に比べてチャネル幅が狭くチャネル長の長いＭＯＳ
トランジスタなどで構成される。
【００２９】このインバータ１では、ＭＯＳトランジス
タ６，７に直列に電流制限素子８が接続されているの
で、入力信号ＶＯが中間レベルＶＣＣ／２付近で滞留し
た場合でもインバータ１に流れる貫通電流は電流制限素
子８が流し得る電流に制限され、大きな貫通電流が流れ
ることはない。また、電流制限素子８はＮチャネルＭＯ
Ｓトランジスタ７のソースと接地電位ＧＮＤのラインと
の間に接続されているので、このインバータ１のしきい
値電位ＶＴ１はＰチャネルＭＯＳトランジスタおよびＮ
チャネルＭＯＳトランジスタのみからなる通常のインバ
ータのしきい値電位よりも高くなっている。インバータ
１の出力電位Ｖ１は、入力信号ＶＯのレベルがしきい値
電位ＶＴ１を超えたことに応じて「Ｈ」レベルから
「Ｌ」レベルに立下がる。
【００３０】インバータ２は、電源電位ＶＣＣのライン
と接地電位ＧＮＤのラインとの間に直列接続された電流
制限素子９、ＰチャネルＭＯＳトランジスタ１０および
ＮチャネルＭＯＳトランジスタ１１を含む。ＭＯＳトラ
ンジスタ１０，１１のゲートは、共通接続されてインバ
ータ２の入力ノード２ａとなる。ＭＯＳトランジスタ１
０，１１のドレインは、インバータ２の出力ノード２ｂ
となる。インバータ２の入力ノード２ａは、入力信号Ｖ
Ｏを受ける。電流制限素子９は、電流制限素子８と同
様、高抵抗素子またはＭＯＳトランジスタ１０に比べて
チャネル幅が狭くチャネル長の長いＭＯＳトランジスタ
などで構成される。
【００３１】このインバータ２では、ＭＯＳトランジス
タ１０，１１に直列に電流制限素子９が接続されている
ので、入力信号ＶＯが中間レベルＶＣＣ／２付近で滞留
した場合でもインバータ２に流れる貫通電流は電流制限
素子９が流し得る電流に制限され、大きな貫通電流が流
れることがない。また、電流制限素子９はＰチャネルＭ
ＯＳトランジスタ１０のソースと電源電位ＶＣＣのライ
ンとの間に接続されているので、このインバータ２のし
きい値電位ＶＴ２はＰチャネルＭＯＳトランジスタおよ
びＮチャネルＭＯＳトランジスタのみからなる通常のイ
ンバータのしきい値電位よりも低くなっている。インバ
ータ２の出力電位Ｖ２は、入力信号ＶＯのレベルがしき
い値電位ＶＴ２を超えたことに応じて「Ｈ」レベルから
「Ｌ」レベルに立下がる。
【００３２】インバータ３は、電源電位ＶＣＣのライン
と接地電位ＧＮＤのラインとの間に直列接続されたＰチ
ャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳ
トランジスタ１３を含む。ＰチャネルＭＯＳトランジス
タ１２のゲートはインバータ１の出力信号Ｖ１を受け、
ＮチャネルＭＯＳトランジスタ１３のゲートはインバー
タ２の出力信号Ｖ２を受ける。ＭＯＳトランジスタ１
２，１３のドレインは、インバータ３の出力ノード３ａ
となる。
【００３３】インバータ１，２の出力信号Ｖ１，Ｖ２が
ともに「Ｈ」レベルの場合は、ＰチャネルＭＯＳトラン
ジスタ１２が非導通になりＮチャネルＭＯＳトランジス
タ１３が導通して、インバータ３の出力信号Ｖ３が
「Ｌ」レベルになる。インバータ１，２の出力信号Ｖ
１，Ｖ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの
場合は、ＭＯＳトランジスタ１２，１３がともに非導通
になって、インバータ３の出力信号Ｖ３は変化しない。
インバータ１，２の出力信号Ｖ１，Ｖ２がともに「Ｌ」
レベルの場合は、ＰチャネルＭＯＳトランジスタ１２が
導通しＮチャネルＭＯＳトランジスタ１３が非導通にな
って、インバータ３の出力信号Ｖ３は「Ｈ」レベルにな
る。インバータ１のしきい値電位ＶＴ１がインバータ２
のしきい値電位ＶＴ２よりも高いので、インバータ１，
２の出力信号Ｖ１，Ｖ２がそれぞれ「Ｌ」レベルおよび
「Ｈ」レベルになることはない。
【００３４】ラッチ回路４は、インバータ３の出力信号
Ｖ３が入力されるインバータ１４と、インバータ１４に
逆並列に接続されたインバータ１５とを含む。ラッチ回
路４は、インバータ３のＭＯＳトランジスタ１２，１３
がともに非導通になった場合でも、ＭＯＳトランジスタ
１２，１３が非導通になる直前のインバータ３の出力信
号Ｖ３をラッチする。ラッチ回路４の出力信号Ｖ４はイ
ンバータ５によって反転されてバッファ回路の出力信号
ＶＯ′となる。
【００３５】図２は、図１に示したバッファ回路の動作
を示すタイムチャートである。図２において、入力信号
ＶＯのレベルは単調に上昇した後単調に下降するものと
する。時刻０〜ｔ１の期間では、入力信号ＶＯのレベル
はインバータ１，２のしきい値電位ＶＴ１，ＶＴ２より
も低いので、インバータ１，２の出力信号Ｖ１，Ｖ２は
ともに「Ｈ」レベルになる。これにより、インバータ３
のＰチャネルＭＯＳトランジスタ１２は非導通になりＮ
チャネルＭＯＳトランジスタ１３が導通してインバータ
３の出力信号Ｖ３が「Ｌ」レベルになり、バッファ回路
の出力信号ＶＯ′も「Ｌ」レベルになる。
【００３６】時刻ｔ１〜ｔ２の期間では、ＶＴ２＜ＶＯ
＜ＶＴ１となるので、インバータ１，２の出力信号Ｖ
１，Ｖ２はそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに
なり、インバータ３のＭＯＳトランジスタ１２，１３は
ともに非導通になる。ラッチ回路４は、時刻０〜ｔ１の
期間に入力されていた信号Ｖ３のレベル（「Ｌ」レベ
ル）をラッチする。したがって、この期間も、バッファ
回路の出力信号ＶＯ′は「Ｌ」レベルのまま変化しな
い。
【００３７】時刻ｔ２〜ｔ３の期間では、ＶＴ２＜ＶＴ
１＜ＶＯとなるので、インバータ１，２の出力信号Ｖ
１，Ｖ２はともに「Ｌ」レベルになる。これにより、イ
ンバータ３のＰチャネルＭＯＳトランジスタ１２が導通
しＮチャネルＭＯＳトランジスタ１３が非導通になって
インバータ３の出力信号Ｖ３が「Ｈ」レベルになり、バ
ッファ回路の出力信号ＶＯ′も「Ｈ」レベルになる。
【００３８】時刻ｔ３〜ｔ４の期間では、ＶＴ２＜ＶＯ
＜ＶＴ１となるので、インバータ１，２の出力信号Ｖ
１，Ｖ２はそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに
なり、インバータ３のＭＯＳトランジスタ１２，１３は
ともに非導通になる。ラッチ回路４は、時刻ｔ２〜ｔ３
の期間に入力されていた信号Ｖ３のレベル（「Ｈ」レベ
ル）をラッチする。したがって、この期間は、バッファ
回路の出力信号ＶＯ′は「Ｈ」レベルのまま変化しな
い。
【００３９】時刻ｔ４以降の期間では、ＶＯ＜ＶＴ２＜
ＶＴ１となるので、インバータ１，２の出力信号Ｖ１，
Ｖ２はともに「Ｈ」レベルになる。これにより、インバ
ータ３のＰチャネルＭＯＳトランジスタ１２が非導通に
なりＮチャネルＭＯＳトランジスタ１３が導通してイン
バータ３の出力信号Ｖ３が「Ｌ」レベルになり、バッフ
ァ回路の出力信号ＶＯ′も「Ｌ」レベルになる。
【００４０】この実施の形態では、初段インバータ１の
ＮチャネルＭＯＳトランジスタ７のソースと接地電位Ｇ
ＮＤのラインとの間に電流制限素子８を接続し、初段イ
ンバータ２のＰチャネルＭＯＳトランジスタ１０のソー
スと電源電位ＶＣＣのラインとの間に電流制限素子９を
接続したので、入力信号ＶＯが中間レベルＶＣＣ／２付
近に滞留した場合でもインバータ１，２の各々に流れる
貫通電流を小さく抑えることができ、消費電流の低減化
を図ることができる。
【００４１】なお、この実施の形態１では、インバータ
１，２の両方に電流制限素子を設けたが、インバータ
１，２のうちのいずれか一方のみに電流制限素子を設け
てもよい。この場合でも、従来より貫通電流が小さくな
るという効果が得られる。
【００４２】［実施の形態２］図３は、この発明の実施
の形態２による電位検出回路の構成を示す回路図であ
る。図３を参照して、この電位検出回路は、分圧回路２
０、差動増幅器３０、および図１で示したバッファ回路
を備える。この電位検出回路は、図６で示されたチャー
ジポンピング回路７１から出力される高電位ＶＰＰ（＞
ＶＣＣ）を検出するための電位検出回路７２として使用
される。
【００４３】分圧回路２０は、可変抵抗回路２１および
抵抗素子２９を含む。可変抵抗回路２１は、入力ノード
２０ａと出力ノード２０ｂの間に直列接続された複数
（図では４つ）の抵抗素子２２〜２５と、それぞれ抵抗
素子２３〜２５に並列接続されたヒューズ２６〜２８と
を含む。抵抗素子２９は、所定の抵抗値Ｒ１を有し、出
力ノード２０ｂと接地電位ＧＮＤのラインとの間に接続
される。入力ノード２０ａには、チャージポンピング回
路５１の出力電位ＶＰＰが与えられる。ヒューズ２６〜
２８をブローすることによって可変抵抗回路２１の抵抗
値Ｒ２の変更が可能となっている。分圧回路２０の出力
電位ＶＩは、ＶＩ＝ＶＰＰ×Ｒ１／（Ｒ１＋Ｒ２）とな
る。
【００４４】差動増幅器３０は、ＰチャネルＭＯＳトラ
ンジスタ３１，３２およびＮチャネルＭＯＳトランジス
タ３３〜３５を含む。ＭＯＳトランジスタ３１，３３お
よびＭＯＳトランジスタ３２，３４は、それぞれ電源電
位ＶＣＣのラインとノードＮ３３との間に直列接続され
る。ＰチャネルＭＯＳトランジスタ３１，３２のゲート
は、ともにＰチャネルＭＯＳトランジスタ３１のドレイ
ンに接続される。ＰチャネルＭＯＳトランジスタ３１，
３２はカレントミラー回路を構成する。ＮチャネルＭＯ
Ｓトランジスタ３３のゲートは分圧回路２０の出力電位
ＶＩを受け、ＮチャネルＭＯＳトランジスタ３４のゲー
トは基準電位ＶＲを受ける。ＮチャネルＭＯＳトランジ
スタ３４のドレインが差動増幅器３０の出力ノードＮ３
２となる。ＮチャネルＭＯＳトランジスタ３５は、ノー
ドＮ３３と接地電位ＧＮＤのラインとの間に接続され、
そのゲートは電源電位ＶＣＣを受ける。
【００４５】分圧回路２０の出力電位ＶＩが基準電位Ｖ
Ｒよりも高い場合は、ＭＯＳトランジスタ３１，３３を
流れる電流がＭＯＳトランジスタ３２，３４を流れる電
流よりも大きくなって、差動増幅器３０の出力信号ＶＯ
は「Ｈ」レベルになる。分圧回路２０の出力電位ＶＩが
基準電位ＶＲよりも低い場合は、ＭＯＳトランジスタ３
１〜３３を流れる電流がＭＯＳトランジスタ３４が流し
得る電流よりも小さくなって、差動増幅器３０の出力信
号ＶＯは「Ｌ」レベルになる。
【００４６】換言すれば、ＶＰＰが目標電位ＶＲ×（Ｒ
１＋Ｒ２）／Ｒ１よりも高い場合は差動増幅器３０の出
力信号ＶＯは「Ｈ」レベルになり、ＶＰＰがＶＲ×（Ｒ
１＋Ｒ２）／Ｒ１よりも低い場合は差動増幅器３０の出
力信号ＶＯは「Ｌ」レベルになる。したがって、可変抵
抗回路２１の抵抗値Ｒ２を変えることにより、この電位
検出回路の検出レベルを所望の値に設定できる。
【００４７】差動増幅器３０の出力信号ＶＯは、バッフ
ァ回路のインバータ１，２に入力される。したがって、
ＶＰＰがＶＲ×（Ｒ１＋Ｒ２）／Ｒ１の近傍で滞留して
分圧回路２０の出力電位ＶＩがＶＲの近傍で滞留し、差
動増幅器３０の出力信号ＶＯが中間レベルＶＣＣ／２付
近に滞留した場合でも、インバータ１，２の貫通電流は
電流制限素子８，９によって小さく抑えられる。バッフ
ァ回路の構成および動作は、実施の形態１と同じである
ので、その説明は繰返さない。
【００４８】［実施の形態３］図４は、この発明の実施
の形態３による電位検出回路の構成を示す回路図であ
る。図４を参照して、この電位検出回路は、分圧回路３
６、基準電位発生回路４０、差動増幅器３０、および図
１で示したバッファ回路を備える。この電位検出回路
は、図６で示されたチャージポンピング回路７１から出
力される高電位ＶＰＰ（＞ＶＣＣ）を検出するための電
位検出回路７２として使用される。
【００４９】分圧回路３６は、入力ノード３６ａと出力
ノード３６ｂの間に接続された抵抗素子３７と、出力ノ
ード３６ｂと接地電位ＧＮＤのラインとの間に接続され
た抵抗素子３８とを含む。抵抗素子３７，３８は、それ
ぞれ抵抗値Ｒ２，Ｒ１を有する。入力ノード３６ａに
は、チャージポンピング回路５１の出力電位ＶＰＰが与
えられる。分圧回路３６の出力電位ＶＩは、ＶＩ＝ＶＰ
Ｐ×Ｒ１／（Ｒ１＋Ｒ２）となり、差動増幅器３０のＮ
チャネルＭＯＳトランジスタ３３のゲートに入力され
る。
【００５０】基準電位発生回路４０は、可変抵抗回路４
１および定電流源４９を含む。可変抵抗回路４１は、電
源電位ＶＣＣのラインと出力ノード４０ａとの間に直列
接続された複数（図では４つ）の抵抗素子４２〜４５
と、それぞれ抵抗素子４３〜４５に並列接続されたヒュ
ーズ４６〜４８とを含む。ヒューズ４６〜４８をブロー
することによって可変抵抗回路４１の抵抗値Ｒ３の変更
が可能となっている。定電流源４９は、出力ノード４０
ａと接地電位ＧＮＤのラインとの間に接続され、一定の
電流Ｉを流す。基準電位発生回路４０の出力電位ＶＲ
は、ＶＲ＝ＶＣＣ−Ｉ×Ｒ３となり、差動増幅器３０の
ＮチャネルＭＯＳトランジスタ３４のゲートに入力され
る。
【００５１】差動増幅器３０は、分圧回路３６の出力電
位ＶＩと基準電位発生回路４０の出力電位ＶＲとを比較
し、比較結果に応じたレベルの信号ＶＯを出力する。分
圧回路３６の出力電位ＶＩが基準電位発生回路４０の出
力電位ＶＲよりも高い場合は差動増幅器３０の出力信号
ＶＯは「Ｈ」レベルになる。分圧回路３６の出力電位Ｖ
Ｉが基準電位発生回路４０の出力電位ＶＲよりも低い場
合は、差動増幅器３０の出力信号ＶＯは「Ｌ」レベルに
なる。
【００５２】換言すれば、ＶＰＰが目標電位ＶＲ×（Ｒ
１＋Ｒ２）／Ｒ１＝（ＶＣＣ−Ｉ×Ｒ３）×（Ｒ１＋Ｒ
２）／Ｒ１よりも高い場合は信号ＶＯは「Ｈ」レベルに
なり、低い場合は信号ＶＯは「Ｌ」レベルになる。した
がって、可変抵抗回路４１の抵抗値Ｒ３を変えることに
より、この電位検出回路の検出レベルを所望の値に設定
できる。
【００５３】差動増幅器３０の出力信号ＶＯは、バッフ
ァ回路のインバータ１，２に入力される。したがって、
ＶＰＰが（ＶＣＣ−Ｉ×Ｒ３）×（Ｒ１＋Ｒ２）／Ｒ１
の近傍で滞留して分圧回路３６の出力電位ＶＩがＶＲ＝
ＶＣＣ−Ｉ×Ｒ３の近傍で滞留し、差動増幅器３０の出
力信号ＶＯが中間レベルＶＣＣ／２付近に滞留した場合
でも、インバータ１，２の貫通電流は小さく抑えられ
る。バッファ回路の構成および動作は、実施の形態１と
同じであるので、その説明は繰返さない。
【００５４】［変更例］図５は、実施の形態１〜３の変
更例を示す回路図である。この変更例では、実施の形態
１〜３のインバータ１，２がそれぞれＮＡＮＤゲート５
１，５２で置換される。
【００５５】ＮＡＮＤゲート５１は、電源電位ＶＣＣの
ラインと出力ノード５１ｃとの間に並列接続されたＰチ
ャネルＭＯＳトランジスタ５３，５４と、出力ノード５
１ｃと接地電位ＧＮＤのラインとの間に直列接続された
ＮチャネルＭＯＳトランジスタ５５，５６および電流制
限素子５７とを含む。ＭＯＳトランジスタ５４，５５の
ゲートが、共通接続されて第１入力ノード５１ａとな
る。ＭＯＳトランジスタ５３，５６のゲートは、共通接
続されて第２入力ノード５１ｂとなる。第１入力ノード
５１ａにはチップイネーブル信号ＣＥが入力され、第２
入力ノード５１ｂには信号ＶＯが入力される。電流制限
素子５７は、高抵抗素子またはＭＯＳトランジスタ５６
に比べてチャネル幅が狭くチャネル長の長いＭＯＳトラ
ンジスタなどで構成される。
【００５６】このＮＡＮＤゲート５１では、信号ＣＥが
「Ｌ」レベルになりチップが非活性状態にある場合は、
ＰチャネルＭＯＳトランジスタ５４が導通しＮチャネル
ＭＯＳトランジスタ５５が非導通になって、入力信号Ｖ
Ｏのレベルに関係なく、出力信号Ｖ１は「Ｈ」レベルに
固定される。したがって、ＮＡＮＤゲート５１およびイ
ンバータ３で貫通電流が流れることがない。
【００５７】信号ＣＥが「Ｈ」レベルになりチップが活
性状態になった場合は、ＮチャネルＭＯＳトランジスタ
５５が導通しＰチャネルＭＯＳトランジスタ５４が非導
通になって、ＮＡＮＤゲート５１は入力信号ＶＯに対し
てインバータとして動作する。この場合、ＭＯＳトラン
ジスタ５３，５５，５６に直列に電流制限素子５７が接
続されているので、入力信号ＶＯが中間レベルＶＣＣ／
２付近で滞留した場合でもＮＡＮＤゲート５１に流れる
貫通電流は電流制限素子５７が流し得る電流に制限さ
れ、大きな貫通電流が流れることがない。
【００５８】また、電流制限素子５７はＮチャネルＭＯ
Ｓトランジスタ５６のソースと接地電位ＧＮＤのライン
との間に接続されているので、このＮＡＮＤゲート５１
の入力信号ＶＯに対するしきい値電位ＶＴ５１はＰチャ
ネルＭＯＳトランジスタおよびＮチャネルＭＯＳトラン
ジスタのみからなる通常のＮＡＮＤゲートのしきい値電
位よりも高くなっている。ＮＡＮＤゲート５１の出力電
位Ｖ１は、入力信号ＶＯのレベルがしきい値電位ＶＴ５
１を超えたことに応じて「Ｈ」レベルから「Ｌ」レベル
に立下がる。
【００５９】ＮＡＮＤゲート５２は、電源電位ＶＣＣの
ラインと出力ノード５２ｃとの間に直列接続された電流
制限素子５８およびＰチャネルＭＯＳトランジスタ５９
と、電源電位ＶＣＣのラインと出力ノード５２ｃとの間
に接続されたＰチャネルＭＯＳトランジスタ６０と、出
力ノード５２ｃと接地電位ＧＮＤのラインとの間に直列
接続されたＮチャネルＭＯＳトランジスタ６１，６２と
を含む。ＭＯＳトランジスタ６０，６１のゲートは、共
通接続されて第１入力ノード５２ａとなる。ＭＯＳトラ
ンジスタ５９，６２のゲートは、共通接続されて第２入
力ノード５２ｂとなる。第１入力ノード５２ａにはチッ
プイネーブル信号ＣＥが入力され、第２入力ノード５２
ｂには信号ＶＯが入力される。電流制限素子５８は、高
抵抗素子またはＭＯＳトランジスタ５９に比べてチャネ
ル幅が狭くチャネル長の長いＭＯＳトランジスタなどで
構成される。
【００６０】このＮＡＮＤゲート５２では、信号ＣＥが
「Ｌ」レベルになりチップが非活性状態にある場合は、
ＰチャネルＭＯＳトランジスタ６０が導通しＮチャネル
ＭＯＳトランジスタ６１が非導通になって、入力信号Ｖ
Ｏのレベルに関係なく、出力電位Ｖ２は「Ｈ」レベルに
固定される。したがって、ＮＡＮＤゲート５２で貫通電
流が流れることがない。
【００６１】信号ＣＥが「Ｈ」レベルになりチップが活
性状態になった場合は、ＮチャネルＭＯＳトランジスタ
６１が導通しＰチャネルＭＯＳトランジスタ６０が非導
通になって、ＮＡＮＤゲート５２は入力信号ＶＯに対し
てインバータとして動作する。この場合、ＭＯＳトラン
ジスタ５９，６１，６２に直列に電力制限素子５８が接
続されているので、入力信号ＶＯが中間レベルＶＣＣ／
２付近で滞留した場合でもＮＡＮＤゲート５２に流れる
貫通電流は電流制限素子５８が流し得る電流に制限さ
れ、大きな貫通電流が流れることがない。
【００６２】また、電流制限素子５８はＰチャネルＭＯ
Ｓトランジスタ５９のソースと電源電位ＶＣＣのライン
との間に接続されているので、このＮＡＮＤゲート５２
の入力信号ＶＯに対するしきい値電位ＶＴ５２はＰチャ
ネルＭＯＳトランジスタおよびＮチャネルＭＯＳトラン
ジスタのみからなる通常のＮＡＮＤゲートのしきい値電
位よりも低くなっている。ＮＡＮＤゲート５２の出力電
位Ｖ２は、入力信号Ｖ４のレベルがしきい値電位ＶＴ５
２を超えたことに応じて「Ｈ」レベルから「Ｌ」レベル
に立下がる。他の構成および動作は実施の形態１〜３と
同じであるのでその説明は繰返さない。
【００６３】なお、この変更例では、ＮＡＮＤゲート５
１，５２の両方に電流制限素子を設けたが、ＮＡＮＤゲ
ート５１，５２のうちのいずれか一方のみに電流制限素
子を設けてもよい。この場合でも、従来より貫通電流が
小さくなるという効果が得られる。
【００６４】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００６５】
【発明の効果】以上のように、請求項１に係る発明のバ
ッファ回路では、それぞれが入力信号の反転信号を出力
する第１および第２の反転回路と、第１の反転回路の第
１の電源ノードと第１の電源電位のラインとの間および
第２の反転回路の第２の電源ノードと第２の電源電位の
ラインとの間のうちの少なくとも一方の間に接続された
電流制限素子と、それぞれの入力電極が第２および第１
の反転回路の出力を受ける第１の導電形式の第１のトラ
ンジスタおよび第２の導電形式の第２のトランジスタ
と、第１および第２のトランジスタの間のノードに現わ
れる信号をラッチするラッチ回路とが設けられる。した
がって、入力信号が中間レベル付近に滞留した場合で
も、第１および第２の反転回路のうちの少なくとも一方
の反転回路の貫通電流は電流制限素子によって小さく抑
えられるので、消費電流の低減化が図られる。
【００６６】請求項２に係る発明では、請求項１に係る
発明の第１および第２の反転回路の各々は、第１および
第２の電源ノード間に直列接続された第１の導電形式の
第３のトランジスタおよび第２の導電形式の第４のトラ
ンジスタを含み、入力信号は第３および第４のトランジ
スタの入力電極に入力され、入力信号の反転信号は第３
および第４のトランジスタの間のノードから出力され
る。これにより、第１および第２の反転回路を容易に構
成できる。
【００６７】請求項３に係る発明の電位検出回路では、
入力電位と目標電位とを比較し、比較結果に応じたレベ
ルの信号を出力する差動増幅器と、それぞれが差動増幅
器の出力信号の反転信号を出力する第１および第２の反
転回路と、第１の反転回路の第１の電源ノードと第１の
電源電位のラインとの間および第２の反転回路の第２の
電源ノードと第２の電源電位のラインとの間のうちの少
なくとも一方の間に接続された電流制限素子と、それぞ
れの入力電極が第２および第１の反転回路の出力を受け
る第１の導電形式の第１のトランジスタおよび第２の導
電形式の第２のトランジスタと、第１および第２のトラ
ンジスタの間のノードに現われる信号をラッチするラッ
チ回路とが設けられる。したがって、差動増幅器の出力
信号が中間レベル付近に滞留した場合でも、第１および
第２の反転回路のうちの少なくとも一方の反転回路の貫
通電流は電流制限素子によって小さく抑えられるので、
消費電流の低減化が図られる。
【００６８】請求項４に係る発明の電位検出回路では、
入力電位の１／Ｎ倍の分圧電位を生成する分圧回路と、
分圧電位と目標電位の１／Ｎ倍の基準電位とを比較し、
比較結果に応じたレベルの信号を出力する差動増幅器
と、それぞれが差動増幅器の出力信号の反転信号を出力
する第１および第２の反転回路と、第１の反転回路の第
１の電源ノードと第１の電源電位のラインとの間および
第２の反転回路の第２の電源ノードと第２の電源電位の
ラインとの間のうちの少なくとも一方の間に接続された
電流制限素子と、それぞれの入力電極が第２および第１
の反転回路の出力を受ける第１の導電形式の第１のトラ
ンジスタおよび第２の導電形式の第２のトランジスタ
と、第１および第２のトランジスタの間のノードに現わ
れる信号をラッチするラッチ回路とが設けられる。した
がって、差動増幅器の出力信号が中間レベル付近に滞留
した場合でも、第１および第２の反転回路のうちの少な
くとも一方の反転回路の貫通電流は電流制限素子によっ
て小さく抑えられるので、消費電流の低減化が図られ
る。
【００６９】請求項５に係る発明では、請求項４に係る
発明の分圧回路の分圧比１／Ｎは変更可能になってい
る。この場合は、入力電位の検出レベルを容易に変更で
きる。
【００７０】請求項６に係る発明では、請求項３から５
のいずれかに係る発明の第１および第２の反転回路の各
々は、第１および第２の電源ノード間に直列接続された
第１の導電形式の第３のトランジスタおよび第２の導電
形式の第４のトランジスタを含み、差動増幅器の出力信
号は第３および第４のトランジスタの入力電極に入力さ
れ、差動増幅器の出力信号の反転信号は第３および第４
のトランジスタの間のノードから出力される。これによ
り、第１および第２の反転回路を容易に構成できる。
【００７１】請求項７に係る発明では、請求項３から６
のいずれかに係る発明に、基準電位を生成するための出
力電位の変更が可能な電位発生回路がさらに設けられ
る。この場合は、入力電位の検出レベルを容易に変更で
きる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるバッファ回路
の構成を示す回路図である。
【図２】 図１に示したバッファ回路の動作を示すタイ
ムチャートである。
【図３】 この発明の実施の形態２による電位検出回路
の構成を示す回路図である。
【図４】 この発明の実施の形態３による電位検出回路
の構成を示す回路図である。
【図５】 実施の形態１〜３の変更例を示す回路図であ
る。
【図６】 従来の高電位発生回路の構成を示すブロック
図である。
【図７】 図６に示した電位検出回路の構成を示す回路
図である。
【図８】 従来のバッファ回路の構成を示す回路図であ
る。
【図９】 従来の他のバッファ回路の構成を示す回路図
である。
【符号の説明】
１〜３，５，１４，１５，８６，８７，９１〜９３，９
５，９８，９９ インバータ、４，９４ ラッチ回路、
６，１０，１２，３１，３２，５３，５４，５９，６
０，９６ ＰチャネルＭＯＳトランジスタ、７，１１，
１３，３３〜３５，５５，５６，６１，６２，８３〜８
５，９７ ＮチャネルＭＯＳトランジスタ、８，９，５
７，５８ 電流制限素子、２０，３６，７５ 分圧回
路、２１，４１ 可変抵抗回路、２２〜２５，２９，３
７，３８，４２〜４５，７８，７９抵抗素子、２６〜２
８，４６〜４８ ヒューズ、３０，５６ 差動増幅器、
４９定電流源、７１ チャージポンピング回路、７２
電位検出回路、７７ バッファ回路、５１，５２，１０
１，１０２ ＮＡＮＤゲート。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G035 AA16 AC01 AC02 AC16 AC24 AD02 AD20 AD23 AD25 5J055 AX12 AX27 AX54 AX59 AX64 AX65 BX19 DX48 DX50 EY01 EY21 EZ08 EZ55 FX08 FX12 FX19 FX20 FX21 FX32 FX37 GX01 GX02 GX05 5J056 AA11 BB17 BB19 CC01 CC04 CC30 DD13 DD29 DD60 EE07 EE11 FF08 FF09 GG09 GG11 KK01

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 入力信号を後段の回路に伝達するための
    バッファ回路であって、 それぞれが、第１および第２の電源ノードを介して与え
    られる第１および第２の電源電位によって駆動され、前
    記入力信号の反転信号を出力する第１および第２の反転
    回路、 前記第１の反転回路の第１の電源ノードと前記第１の電
    源電位のラインとの間および前記第２の反転回路の第２
    の電源ノードと前記第２の電源電位のラインとの間のう
    ちの少なくとも一方の間に接続された電流制限素子、 前記第１および第２の電源電位のライン間に直列接続さ
    れ、各々の入力電極がそれぞれ前記第２および第１の反
    転回路の出力信号を受ける第１の導電形式の第１のトラ
    ンジスタおよび第２の導電形式の第２のトランジスタ、
    および前記第１および第２のトランジスタの間のノード
    に現われる信号をラッチして前記後段の回路に与えるラ
    ッチ回路を備える、バッファ回路。
  2. 【請求項２】 前記第１および第２の反転回路の各々
    は、前記第１および第２の電源ノード間に直列接続され
    た第１の導電形式の第３のトランジスタおよび第２の導
    電形式の第４のトランジスタを含み、 前記入力信号は、前記第３および第４のトランジスタの
    入力電極に入力され、 前記入力信号の反転信号は、前記第３および第４のトラ
    ンジスタの間のノードから出力される、請求項１に記載
    のバッファ回路。
  3. 【請求項３】 入力電位が目標電位に到達したか否かを
    検出し、検出結果に応じた信号を後段の回路に伝達する
    電位検出回路であって、 前記入力電位と前記目標電位とを比較し、比較結果に応
    じたレベルの信号を出力する差動増幅器、および前記差
    動増幅器の出力信号を前記後段の回路に伝達するバッフ
    ァ回路を備え、 前記バッファ回路は、 それぞれが、第１および第２の電源ノードを介して与え
    られる第１および第２の電源電位によって駆動され、前
    記差動増幅器の出力信号の反転信号を出力する第１およ
    び第２の反転回路、 前記第１の反転回路の第１の電源ノードと前記第１の電
    源電位のラインとの間および前記第２の反転回路の第２
    の電源ノードと前記第２の電源電位のラインとの間のう
    ちの少なくとも一方の間に接続された電流制限素子、 前記第１および第２の電源電位のライン間に直列接続さ
    れ、各々の入力電極がそれぞれ前記第２および第１の反
    転回路の出力信号を受ける第１の導電形式の第１のトラ
    ンジスタおよび第２の導電形式の第２のトランジスタ、
    および前記第１および第２のトランジスタの間のノード
    に現われる信号をラッチして前記後段の回路に与えるラ
    ッチ回路を含む、電位検出回路。
  4. 【請求項４】 入力電位が目標電位に到達したか否かを
    検出し、検出結果に応じた信号を後段の回路に伝達する
    電位検出回路であって、 前記入力電位を分圧して前記入力電位の１／Ｎ倍の分圧
    電位を生成する分圧回路、 前記分圧電位と前記目標電位の１／Ｎ倍の基準電位とを
    比較し、比較結果に応じたレベルの信号を出力する差動
    増幅器、および前記差動増幅器の出力信号を前記後段の
    回路に伝達するバッファ回路を備え、 前記バッファ回路は、 それぞれが、第１および第２の電源ノードを介して与え
    られる第１および第２の電源電位によって駆動され、前
    記入力信号の反転信号を出力する第１および第２の反転
    回路、 前記第１の反転回路の第１の電源ノードと前記第１の電
    源電位のラインとの間および前記第２の反転回路の第２
    の電源ノードと前記第２の電源電位のラインとの間のう
    ちの少なくとも一方の間に接続された電流制限素子、 前記第１および第２の電源電位のライン間に直列接続さ
    れ、各々の入力電極がそれぞれ前記第２および第１の反
    転回路の出力信号を受ける第１の導電形式の第１のトラ
    ンジスタおよび第２の導電形式の第２のトランジスタ、
    および前記第１および第２のトランジスタの間のノード
    に現われる信号をラッチして前記後段の回路に与えるラ
    ッチ回路を備える、電位検出回路。
  5. 【請求項５】 さらに、前記入力電位を分圧する分圧回
    路を備え、 前記差動増幅器は、前記分圧回路の出力電位と前記基準
    電位とを比較する、請求項３または請求項４に記載の電
    位検出回路。
  6. 【請求項６】 前記第１および第２の反転回路の各々
    は、前記第１および第２の電源ノード間に直列接続され
    た第１の導電形式の第３のトランジスタおよび第２の導
    電形式の第４のトランジスタを含み、 前記差動増幅器の出力信号は、前記第３および第４のト
    ランジスタの入力電極に入力され、 前記差動増幅器の出力信号の反転信号は、前記第３およ
    び第４のトランジスタの間のノードから出力される、請
    求項３から請求項５のいずれかに記載の電位検出回路。
  7. 【請求項７】 さらに、前記基準電位を生成するための
    出力電位の変更が可能な電位発生回路を備える、請求項
    ３から請求項６のいずれかに記載の電位検出回路。
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