JP2000295295A - ブロック・データ転送用バッファメモリ及びシリアルデータ送受信システム - Google Patents

Abstract

(57)【要約】 【課題】 処理能力の異なる処理部間において、処理能
力の高い処理部の処理能力低下を抑え、回路規模が小さ
い、低消費電力化が可能なバッファメモリの提供にあ
る。 【解決手段】 処理部Ａ，Ｂ間に設けられるバッファ
は、シフトレジスタ１０、２０と、入力セレクタ部３
０、出力セレクタ部４０と、書き込み制御部５０、読み
込み制御部６０とで構成される。処理部Ａの書き込み
は、書き込み制御部５０により入力セレクタ３０を切り
替え、シフトレジスタ１０にデータを書き込み、次にシ
フトレジスタ２０に書き込む。処理部Ｂの読み込みは、
読み込み制御部６０により出力セレクタ４０を切り替
え、シフトレジスタ１０のデータが読み出され、次にシ
フトレジスタ２０の読み出しが行なわれる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ブロック・データ
転送用バッファメモリに係り、特に、処理速度の異なる
処理部間のバッファメモリに関するものである。

【０００２】

【従来の技術】最近の電子機器には、複数のＣＰＵが使
用され、複数の処理をそれぞれＣＰＵで処理を行う、分
散処理によりシステムの処理能力を上げている。システ
ム内には、高速で処理を行わなければならない処理部
や、低速で処理をしてかまわない処理部が混在する。

【０００３】一般的に、高速処理部ほど電力を消費する
ため、低消費電力で、システム全体の処理能力を上げる
ためには、低速処理部により全体の処理能力が低下しな
いように、処理部間のデータ伝送部分の効率や伝送能力
を上げることが重要となる。従来、図８に示すように、
データ処理速度の異なる、処理部Ａ，Ｂ間で、データ伝
送を行う際に、処理部間にバッファと呼ばれる、記憶素
子（メモリ）１１を置いて、処理速度の差を吸収する方
法がとられる。データ処理能力の高い処理部Ａ側は、バ
ッファ１１にデータを書き込み、常にバッファが空にな
らないようにしておくことにより、データ処理能力の低
い処理部Ｂ側が、常にバッファからデータを読み出し処
理を行える。又、逆に、データ処理能力の高い処理部Ａ
側は、常にバッファ１１が満杯にならないように、読み
出しを行うことにより、データ処理能力の低い処理部Ｂ
側が、常にバッファ１１からデータを書き込み処理を行
える。書き込み制御部５１は書き込み信号によって入力
セレクタ３１を切り替え、読み込み制御部６１は読み込
み信号により出力セレクタ４１を切り替え、レジスタ１
〜４の切り替えをする。７１はＦＩＦＤ（ファースト・
イン・ファースト・アウト）メモリでデータ満杯等の状
態信号を出力する。

【０００４】

【発明が解決しようとする課題】このように、処理部間
にバッファを置くことにより、処理能力の高い処理部
は、処理能力の低い処理部の処理速度に足を引っ張られ
ることなく、処理を続けることができる。

【０００５】しかし、処理能力の高い処理部は、常にバ
ッファの状態を監視処理をしなければならないため、処
理能力が低下する。

【０００６】本発明の目的は、処理能力が異なる処理部
間において、処理能力の高い処理部の処理能力低下を抑
え、回路規模が小さく、低消費電力化が可能な最適バッ
ファメモリを提供することにある。

【０００７】

【課題を解決するための手段】上記の目的は、切り替え
選択される２つのシフトレジスタを備えたことによっ
て、達成される。

【０００８】また上記の目的は、切り替え選択される２
つのシフトレジスタと、該シフトレジスタの書き込み側
を読み込み側の状態と書き込み信号数とによって切り替
え選択する書き込み制御手段と、前記シフトレジスタの
読み込み側を書き込み側の状態と読み込み信号数とによ
って切り替え選択する読み込み制御手段とを備えたこと
によって、達成される。

【０００９】上記の手段によると、処理能力の高い処理
部Ａから処理能力の低い処理部Ｂにブロック・データを
伝送する時、２つのシフトレジスタを１０、２０とした
場合、バッファの書き込みは、読み込み側の状態がシフ
トレジスタ１０の読み込み終了状態とすると、書き込み
制御手段は、シフトレジスタ１０を選択し処理部Ａから
のデータ書き込みを行なう。書き込み信号数がシフトレ
ジスタ１０の設定数に達し、且つ読み込み側の状態がシ
フトレジスタ２０の読み込み終了状態とすると、書き込
み制御手段は、シフトレジスタ２０を切り替え選択し処
理部Ａからのデータ書き込みを行なう。

【００１０】処理部Ｂの読み込みは、読み込み制御手段
がシフトレジスタ１０を選択しデータが読み出され、シ
フトレジスタ１０が空になって読み込みが終了すると、
読み込み制御手段は、書き込み側の状態がシフトレジス
タ２０の書き込み終了状態にあるとシフトレジスタ２０
を切り替え選択し、処理部Ｂのデータ読み込みを行な
う。この読み込みは読み込み信号数がシフトレジスタ２
０のデータが空になるまで続けられる。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。

【００１２】図１は、本発明の一実施形態のバッファの
構成図を示す。

【００１３】本発明のバッファは、処理能力の高い処理
部Ａと、処理能力の低い処理部Ｂ間に設けられ、シフト
レジスタ１０と、シフトレジスタ２０と、入力セレクタ
部３０、出力セレクタ部４０、書き込み制御部５０、読
み込み制御部６０、から構成される。

【００１４】シフトレジスタ１０、シフトレジスタ２０
は、各々レジスタ１，２を縦続接続して構成され、書き
込まれたデータを保存し、その書き込まれたデータは、
書き込まれた順番で読み出される。今、シフトレジスタ
１０に書き込みデータＷを書き込むと、シフトレジスタ
１０のレジスタ１にデータＷが書き込まれ、レジスタ２
には、以前にレジスタ１に書き込まれたデータが移動す
る。もう一度、シフトレジスタ１０に書き込みデータＸ
を書き込むと、レジスタ１には、データＸが書き込ま
れ、レジスタ２にはデータＷが書き込まれる。この状態
でシフトレジスタ１０を読み込むと、始めに、レジスタ
２のデータＷが読み出され、レジスタ１のデータＸがレ
ジスタ２に移動する、もう一度、シフトレジスタ１０か
ら読み込むと、移動したデータＸがレジスタ２から読み
出される。

【００１５】入力セレクタ３０は、書き込み制御部５０
で制御され、シフトレジスタ１０とシフトレジスタ２０
のどちらにデータを入力するか選択するスイッチ部であ
る。ＡＮＤＧＡＴＥ３，４がスイッチ選択を行なう。出
力セレクタ４０は、読み込み制御部６０で制御され、シ
フトレジスタ１０とシフトレジスタ２０のどちらからの
データが出力されるか選択するスイッチ部である。ＡＮ
ＤＧＡＴＥ５、６がスイッチ選択をしＯＲＧＡＴＥ７を
通してデータが読み出される。

【００１６】読み込み制御部６０は、読み込み回数をカ
ウントする読み込みカウンタ９を持ち、読み込みカウン
タ９と、書き込み制御部５０の状態により出力セレクタ
４０の制御を行う。読み込み制御部６０の状態遷移は、
下記のように遷移する。読み込み制御部の状態遷移図を
図２に示す。

【００１７】（シフトレジスタ２０読み込み終了状態）
−＞（シフトレジスタ１０読み込み状態）−＞（シフト
レジスタ１０読み込み終了状態）−＞（シフトレジスタ
２０読み込み状態）−＞ それぞれの状態遷移条件は、 （シフトレジスタ２０読み込み終了状態）書き込み制御
部５０の状態がシフトレジスタ２０の書き込み終了状
態、又はシフトレジスタ１０の書き込み状態ならば、読
み込み制御部６０の状態は、シフトレジスタ２０の読み
込み終了状態に留まり、書き込み制御部５０の状態が、
シフトレジスタ１０の書き込み終了状態、又はシフトレ
ジスタ２０の書き込み状態ならばシフトレジスタ１０が
読み込み状態に遷移する。

【００１８】（シフトレジスタ１０読み込み状態）読み
込みカウンタ９の値が１ならば、読み込み制御部６０の
状態は、シフトレジスタ１０の読み込み状態に留まり、
読み込みカウンタ９の値が２ならば、シフトレジスタ１
０が読み込み終了状態に遷移する。

【００１９】（シフトレジスタ１０読み込み終了状態）
書き込み制御部５０の状態がシフトレジスタ１０の書き
込み終了状態、又はシフトレジスタ２０の書き込み状態
ならば、読み込み制御部６０の状態は、シフトレジスタ
１０が読み出し終了状態に留まり、書き込み制御部５０
の状態が、シフトレジスタ２０の書き込み終了状態、又
はシフトレジスタ１０の書き込み状態ならばシフトレジ
スタ２０が読み込み状態に遷移する。

【００２０】（シフトレジスタ２０読み込み状態）読み
込みカウンタ９の値が３ならば、読み込み制御部６０の
状態は、シフトレジスタ２０の読み込み状態に留まり、
読み込みカウンタ９の値が０ならば、シフトレジスタ２
０が読み込み状態に遷移する。

【００２１】出力セレクタ４０の制御は、読み出し制御
部６０の状態が、シフトレジスタ１０の読み出し状態の
時に、出力セレクタ４０をシフトレジスタ１０を選択さ
せ、シフトレジスタ１０からデータを出力させる。又、
読み出し制御部６０の状態が、シフトレジスタ２０の読
み込み状態の時に、出力セレクタ４０をシフトレジスタ
２０を選択させ、シフトレジスタ２０からデータを出力
させる。

【００２２】書き込み制御部５０は、書き込み回数をカ
ウントする書き込みカウンタ８を持ち、書き込みカウン
タ８と、読み込み制御部６０の状態により入力セレクタ
３０の制御、書き込み要求の外部制御信号の制御を行
う。書き込み制御部５０の状態遷移は、下記のように遷
移する。書き込み制御部５０の状態遷移図を図３に示
す。

【００２３】（シフトレジスタ２０の書き込み終了状態
−＞（シフトレジスタ１０の書き込み状態）−＞（シフ
トレジスタ１０書き込み終了状態）−＞（シフトレジス
タ２０書き込み状態）−＞ それぞれの状態遷移条件は、 （シフトレジスタ２０の書き込み終了状態）読み込み制
御部６０の状態がシフトレジスタ１０の読み込み終了状
態ならば、書き込み制御部５０の状態は、シフトレジス
タ２０の書き込み終了状態に留まり、読み込み制御部６
０の状態が、シフトレジスタ１０の読み込み終了状態、
又はシフトレジスタ２０の読み込み状態、読み込み終了
状態ならば、シフトレジスタ１０書き込み状態に遷移す
る。

【００２４】（シフトレジスタ１０書き込み状態）書き
込みカウンタ８の値が１ならば、書き込み制御部５０の
状態は、シフトレジスタ１０の書き込み状態に留まり、
書き込みカウンタ８の値が２ならば、シフトレジスタ１
０書き込み終了状態に遷移する。

【００２５】（シフトレジスタ１０書き込み終了状態）
読み込み制御部６０の状態がシフトレジスタ２０の読み
込み終了状態ならば、書き込み制御部５０の状態は、シ
フトレジスタ１０の書き込み終了状態に留まり、読み込
み制御部６０の状態が、シフトレジスタ２０の読み込み
終了、又はシフトレジスタ１０の読み込み、読み込み終
了状態ならば、シフトレジスタ２０が書き込み状態に遷
移する。

【００２６】（シフトレジスタ２０書き込み状態）書き
込みカウンタ８の値が３ならば、書き込み制御部５０の
状態は、シフトレジスタ２０の書き込み状態に留まり、
書き込みカウンタ８の値が０ならば、シフトレジスタ２
０が書き込み状態に遷移する。

【００２７】入力セレクタ３０の制御は、書き込み制御
部５０の状態が、シフトレジスタ１０の書き込み状態の
時に、入力セレクタ３０をシフトレジスタ１０を選択さ
せ、シフトレジスタ１０からデータを入力させる。又、
書き込み制御部５０の状態が、シフトレジスタ２０の書
き込み状態の時に、入力セレクタ３０をシフトレジスタ
２０を選択させ、シフトレジスタ２０からデータを入力
させる。

【００２８】書き込み要求の外部制御信号の制御は、書
き込み制御部５０の状態が、シフトレジスタ１０の書き
込み状態、シフトレジスタ２０の書き込み状態の時に、
書き込み要求信号を出力する。

【００２９】次に、動作を説明する、説明は、処理能力
の高い処理部Ａから、処理能力の低い処理部Ｂにデータ
を伝送する時について説明する。又、ブロック・データ
転送数は２とする。読み込みカウンタ８、書き込みカウ
ンタ９は、初期設定で０にクリアされているとする。
又、読み込み制御部６０の状態は、シフトレジスタ２０
の読み込み終了状態に、書き込み制御部５０の状態は、
シフトレジスタ１０の書き込み終了状態に初期化されて
いるとする。

【００３０】バッファの書き込み動作について説明す
る。図５に書き込み動作の動作フローチャートを示す。
又、図６にシフトレジスタのデータ動作タイムチャート
を示す。

【００３１】書き込み制御部５０は、読み込み制御部６
０の状態が、シフトレジスタ１０の読み込み終了状態な
ので（５００）、シフトレジスタ１０の書き込み状態に
遷移する。この時点で、読み込み制御部６０の状態が、
シフトレジスタ２０の読み込み状態に遷移し、処理部Ｂ
が読み込み動作可能状態となる。書き込み制御部５０は
入力セレクタ３０をシフトレジスタ１０に切り換え（５
１０）、処理部Ａは書き込みデータＷの書き込みを行う
（５２０）。書き込みデータＷは、入力セレクタ３０で
シフトレジスタ１０に選択され、シフレジスタ１０のレ
ジスタ１に書き込まれる。書き込み制御部５０は、書き
込みカウンタ８をインクリメントしカウントを１に設定
する（５３０）。

【００３２】処理部Ａが、次の書き込みデータＸを書き
込むと、すでに書き込まれたデータＷはシフトレジスタ
１０のレジスタ２に移動し、書き込みデータＸはシフト
レジスタ１０のレジスタ１に書き込まれる。書き込み制
御部５０は、カウンタ８をインクリメントし、カウント
を２に設定し、シフトレジスタ１０の書き込み終了状態
に遷移する（５４０）。この時点で、読み込み制御部６
０の状態が、シフトレジスタ１０の読み込み状態に遷移
し、処理部Ｂが読み込み動作可能状態になる。

【００３３】読み込み制御部６０の状態が、シフトレジ
スタ２０の読み込み終了状態なので（５５０）、書き込
み制御部５０は、シフトレジスタ２０の書き込み状態に
遷移し、入力セレクタ３０をシフトレジスタ２０に設定
する（５６０）。シフトレジスタ２０の状態が空なの
で、処理部Ａに書き込みを要求する（５７０）。処理部
Ａは書き込みデータＹの書き込みを行う。書き込みデー
タＹは、入力セレクタ３０で選択され、シフトレジスタ
２０のレジスタ１に書き込まれる。書き込み制御部５０
は、書き込みカウンタ８をインクリメントしカウントを
３に設定する（５８０）。

【００３４】処理部Ａが、次の書き込みデータＺを書き
込むと、すでに書き込まれデータＹはシフトレジスタ２
０のレジスタ２に移動し、書き込みデータＺはシフトレ
ジスタ２０のレジスタ１に書き込まれる。書き込み制御
部５０は、書き込みカウンタ８を０にクリアし、書き込
み制御部５０は、シフトレジスタ２０の書き込み終了状
態に遷移する（５９０）。処理部Ｂがデータを読み込み
動作を開始していないと、読み込み制御部６０の状態
は、シフトレンズ１０の読み込み状態なので、処理部Ｂ
が読み込み動作を開始して、読み込み制御部の状態が、
シフトレンズ１０の読み込み終了状態に遷移する迄、書
き込み動作を停止する。

【００３５】バッファへの読み込み動作について説明す
る。図４に読み込み動作のフローチャートを示す。

【００３６】処理部Ｂが、読み込み動作を開始すると、
シフトレジスタ１０のレジスタ２のデータＷが読み出さ
れる。読み出されると、シフトレジスタ１０のレジスタ
１のデータＸをレジスタ２に移動する。読み込み制御部
６０は、読み込みカウンタ９をインクリメントし、カウ
ントを１に設定する（４１０）。

【００３７】処理部Ｂが、次の読み込み動作を行うと、
シフトレジスタ１０のレジスタ１のデータＸが先ほどの
読み込み動作で、レジスタ２に移動しているので、デー
タＸが読み出される。読み込みカウンタ９のカウントを
２に設定する（４２０）。読み込み制御部６０は、シフ
トレジスタ１０が空になったので（４３０）、出力セレ
クタ４０をシフトレジスタ２０を選択するように設定す
る（４４０）。書き込み制御部５０は、シフトレジスタ
１０が空になったので、処理部Ａの書き込み要求を行
う。

【００３８】処理部Ｂが、次の読み込み動作を行なう
と、シフトレジスタ２０のレジスタ２のデータＹが読み
出される。シフトレジスタ２０のレジスタ１のデータＺ
はレジスタ２に移動する。読み込み制御部６０は、読み
込みカウンタ９をカウント３に設定する（４５０）。処
理部Ｂが、次の読み込み動作を行なうと、シフトレジス
タ２０のレジスタ２からデータＺが読み出される。読み
込みカウンタ９のカウントを０に設定する（４６０）。
シフトレジスタ２０の読み込みを終了する（４７０）。
出力セレクタ４０をシフトレジスタ１０を選択するよう
設定する（４００）。

【００３９】このように、２つのシフトレジスタから構
成されるバッファを使用することにより、データを取り
こぼすことなく、処理能力の低い処理部にデータ伝送が
行える。又、処理能力が高い処理部もブロック・データ
転送が行えるため、処理能力の低下を防ぐことができ
る。

【００４０】図８は、一定の速度（１０Ｍｂｐｓ）でシ
リアルデータを送受信するシステムに本発明のバッファ
メモリを適用した例である。実施例では、ＭＰＵ６００
側のデータバス幅を３２ビット、読み書きサイクルを２
サイクル（１サイクル＝１／２０ＭＨｚ）とすると、Ｍ
ＰＵ側のデータ転送速度（データ処理速度）は３２ビッ
ト×（１／２サイクル）×２０ＭＨｚ＝３２０ｂｐｓ、
シリアル送受信処理部８００のデータ転送速度は、１０
Ｍｂｐｓである。この異なるデータ処理速度システム間
のデータ転送を、本発明のバッファ１００を介して行
う。

【００４１】シリアル送受信処理部８００は、一定の速
度でデータをバッファから読み書きする。シリアル送受
信処理部は、シリアル送信制御部８１０、シリアル受信
制御部８４０、送信パラレル／シリアル変換部８２０、
受信シリアル／パラレル変換部８３０から構成される。

【００４２】シリアル送信制御部８１０は、送信要求を
ＭＰＵ６００に出力し、送信パラレル／シリアル変換部
８２０の状態を監視しながら、送信バッファ１１０から
データを読み込み、送信パラレル／シリアル変換部８２
０に書き込む。送信パラレル／シリアル変換部８２０
は、書き込まれたパラレルデータをシリアルに変換し、
シリアルデータを出力する。

【００４３】シリアル受信制御部８４０は、受信要求を
ＭＰＵ６００に出力し、受信シリアル／パラレル変換部
８３０の状態を監視しながら、受信シリアル／パラレル
変換部８３０のデータを、受信バッファ１２０に書き込
む。受信シリアル／パラレル変換部８３０は、書き込ま
れたシリアルデータをパラレルデータに変換する。

【００４４】ＤＭＡ部７００は、ＭＰＵ６００とデータ
バス１０００の調停を行い、メモリ９００−バッファ１
００間のデータ転送を行う。ＤＭＡ部７００は、送信Ｄ
ＭＡ制御レジスタ部７１０、受信ＤＭＡ制御レジスタ部
７４０、送信ＤＭＡ部７２０、受信ＤＭＡ部７３０から
構成される。

【００４５】送信ＤＭＡ制御レジスタ７１０は、ＭＰＵ
６００により設定され、送信するデータのメモリ９００
の格納アドレスと転送数の情報が格納されるレジスタで
あり、受信ＤＭＡ制御レジスタ７４０は、ＭＰＵ６００
により設定され、受信されたデータのメモリ９００の格
納アドレスと転送数の情報が格納されるレジスタであ
る。

【００４６】送信ＤＭＡ部７２０は、送信ＤＭＡ制御レ
ジスタ７１０が設定されると起動し、送信バッファ制御
部１１０の状態を監視し、送信バッファ１１０が書き込
み可能状態（２つの送信シフトレジスタのどちらかが空
の状態）の時に、ＭＰＵ６００にデータバスの解放を要
求し、ＭＰＵ６００からデータバスの解放が認められる
と、メモリ９００から送信バッファ部１１０に送信ＤＭ
Ａ制御レジスタ７１０の転送数書き込む迄、間欠的に書
き込み動作を行う。

【００４７】受信ＤＭＡ部７３０は、受信ＤＭＡ制御レ
ジスタ７４０が設定されると起動し、受信バッファ制御
部１２０の状態を監視し、受信バッファ１２０が読み込
み可能状態（２つの受信シフトレジスタのどちらかが満
杯の状態）の時に、ＭＰＵ６００にデータバスの解放を
要求し、ＭＰＵ６００からデータバスの解放が認められ
ると、受信バッファ部１２０からメモリ９００に受信Ｄ
ＭＡ制御レジスタ７４０の転送数読み込む迄、間欠的に
読み込み動作を行う。

【００４８】ＭＰＵ６００はシリアル送受信制御部８０
０からの制御信号により、ＤＭＡ７００の設定を行う。
メモリ９００は、送受信データを格納する。バッファ１
００は、送信バッファ部１１０、受信バッファ部１２０
から構成され、送信バッファ部１１０は、メモリ６００
からシリアル送受信部８００にデータを転送するバッフ
ァである。受信バッファ部１２０は、シリアル送受信処
理部８００からメモリ６００にデータを転送するバッフ
ァである。

【００４９】シリアルデータを送信する時の動作につい
て説明する。

【００５０】シリアル送受信処理部８００が送信するタ
イミングになると、シリアル送信制御部８１０が送信要
求をＭＰＵ６００に行う。ＭＰＵ６００が送信ＤＭＡ制
御レジスタ７１０を設定（送信するデータのアドレス指
定、送信データ数指定）し、ＤＭＡ部７００の送信ＤＭ
Ａ部７２０は送信ＤＭＡ制御レジスタ７１０を読み込
み、送信バッファ１１０の状態が書き込み可能であれ
ば、ＭＰＵ６００にデータバスの解放を要求し、解放が
認められると、送信バッファ１１０の片方のシフトレジ
スタが満杯になるまでデータを書き込む。又、書き込み
動作と同時に送信ＤＭＡ制御レジスタ７１０の値を更新
する。書き込み終了後、ＭＰＵ６００にデータバスの解
放を行う。ＭＰＵ６００にデータバスを解放後、受信Ｄ
ＭＡ制御レジスタ７１０の転送数分の転送が終了してい
なければ、再度、ＭＰＵ６００にデータバスの解放を行
い、転送分の転送が終了するまで、送信バッファ１１０
に書き込みを行う。

【００５１】シリアル送受信処理部８００のシリアル送
信制御部８１０は、送信バッファ１１０からデータの読
み出しを行う。シリアル送信制御部８１０が片方のシフ
トレジスタから、読み出し動作をし、さらに、もう片方
のシフトレジスタが読み出しをして、読み出しが終了し
ていれば、ＤＭＡ部７００は送信バッファ１１０の読み
出し終了している片方のシフトレジスタに書き込み動作
を行う。なお両方のシフトレジスタが読み出し終了して
いなければ、ＤＭＡ部７００は書き込み動作を行わな
い。

【００５２】シリアルデータを受信する時の動作につい
て説明する。

【００５３】シリアル送受信処理部８００が受信するタ
イミングになると、シリアル受信制御部８４０が受信要
求をＭＰＵ６００に行う、ＭＰＵ６００が受信ＤＭＡ制
御レジスタ７４０を設定（受信するデータのアドレス指
定、受信データ数指定）し、ＤＭＡ部７００の受信ＤＭ
Ａ部７３０は受信ＤＭＡ制御レジスタ７４０を読み込
み、受信バッファ１２０の状態が読み込み可能であれ
ば、ＭＰＵ６００にデータバスの解放を要求し、解放が
認められると、受信バッファ１２０の片方のシフトレジ
スタが空になるまでデータを読み込む。又、読み込み動
作と同時に受信ＤＭＡ制御レジスタ７４０の値を更新す
る。読み込み終了後、ＭＰＵ６００にデータバスの解放
を行う。ＭＰＵ６００にデータバスを解放後、受信ＤＭ
Ａ制御レジスタ７４０の転送数分の転送が終了していな
ければ、再度、ＭＰＵ６００にデータバスの解放を行
い、転送分の転送が終了するまで、受信バッファ１２０
の読み込みを行う。

【００５４】シリアル送受信処理部８００のシリアル受
信制御部８４０は、受信バッファ１２０にデータの書き
込みを行う。シリアル受信制御部８４０が片方のシフト
レジスタから、書き込み動作をし、さらに、もう片方の
シフトレジスタが書き込み終了していれば、ＤＭＡ部７
００は受信バッファ１２０の書き込みが終了している片
方のシフトレジスタから読み込み動作を行う。なお両方
のシフトレジスタが書き込み終了していなければ、ＤＭ
Ａ部７００は読み込み動作を行わない。

【００５５】このように、バッファ１００を２つのシフ
トレジスタで構成することにより、片方のシフトレジス
タを読み込み動作で使用している時は、片方のシフトレ
ジスタを書き込み動作で使用できる。又、シフトレジス
タで構成しているので、高速に、読み書きでき、複雑な
制御を必要としない。

【００５６】このような方式は、一般的に使用されてい
るＦＩＦＯ（ファースト・イン・ファースト・アウト）
メモリでも実現可能であるが、回路規模を比較すると本
発明のほうが、はるかに小さく、低消費電力化が可能で
ある。例えば、レジスタ数が４の構成で比較すると、本
発明では、入力セレクタのゲート数が２、出力セレクタ
のゲート数が２、ＦＩＦＯでは、入力セレクタのゲート
数が４、出力セレクタのゲート数が４となり、セレクタ
のゲート数が２／４となる。また本説明では、説明を簡
単にするため、レジスタ数を４で比較したが、レジスタ
数が、多くなると、この効果は大きくなる。レジスタ数
が３２では、セレクタのゲート数は２／３２になる。

【００５７】

【発明の効果】以上のように本発明によれば、２つのシ
フトレジスタから構成されるバッファを使用することに
より、データを取りこぼすことなく、処理能力の低い処
理部にデータ伝送が行なえ、又処理能力が高い処理部も
ブロック・データ転送が行なえるため、処理能力の低下
を防ぐことができる。

【００５８】また、２つのシフトレジスタのうち、片方
のシフトレジスタを読み込み動作で使用している時、も
う片方のシフトレジスタを書き込み動作で使用でき、複
雑な制御を必要とすることなく高速に読み書きできる。

【００５９】また、回路の簡単なシフトレジスタを使用
するため、回路規模が小さく、低消費電力である。

【図面の簡単な説明】

【図１】本発明の一実施形態のバッファの構成図。

【図２】本発明の読み込み制御部の状態遷移図。

【図３】本発明の書き込み制御部の状態遷移図。

【図４】本発明のバッファ読み込み内部動作フローチャ
ート。

【図５】本発明のバッファ書き込み内部動作フローチャ
ート。

【図６】シフトレジスタのデータ動作タイムチャート。

【図７】本発明のバッファを用いた一実施形態の送受信
システムの構成図。

【図８】従来のＦＩＦＯを使用したバッファの構成図。

【符号の説明】

１，２…レジスタ、３，４，５，６…ＡＮＤゲート、７
…ＯＲゲート、８…書き込みカウンタ、９…読み込みカ
ウンタ、１０，１１…シフトレジスタ、３０…入力セレ
クタ、４０…出力セレクタ、５０…書き込み制御部、６
０…読み込み制御部、１００…バッファ部、１１０…送
信バッファ、１２０…受信バッファ、６００…ＭＰＵ、
７００…ＤＭＡ、７１０…送信ＤＭＡ制御レジスタ、７
２０…送信ＤＭＡ部、７３０…受信ＤＭＡ部、７４０…
受信ＤＭＡ制御レジスタ、８００…シリアル送受信処理
部、８１０…シリアル送信制御部、８２０送信パラレル
／シリアル変換部、８３０…受信シリアル／パラレル変
換部、８４０…シリアル受信制御部、９００…メモリ、
１０００…データバス。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 処理能力の異なる処理部間にブロック・
   データ転送用に設けられるバッファメモリにおいて、切
   り替え選択される２つのシフトレジスを備えてなること
   を特徴とするブロック・データ転送用バッファメモリ。
2. 【請求項２】 処理能力の異なる処理部間にブロック・
   データ転送用に設けられるバッファメモリにおいて、切
   り替え選択される２つのシフトレジスタと、該シフトレ
   ジスタの書き込み側を読み込み側の状態と書き込み信号
   数とによって切り替え選択する書き込み制御手段と、前
   記シフトレジスタの読み込み側を書き込み側の状態と読
   み込み信号数とによって切り替え選択する読み込み制御
   手段とを備えてなることを特徴とするブロック・データ
   転送用バッファメモリ。
3. 【請求項３】 請求項１または２記載のブロック・デー
   タ転送用バッファメモリを、シリアルデータを送受信す
   る送信バッファと受信バッファに設けたことを特徴とす
   るシリアルデータ送受信システム。