JP2000298652A

JP2000298652A - マルチプロセッサ

Info

Publication number: JP2000298652A
Application number: JP11106052A
Authority: JP
Inventors: Kazumasa Suzuki; 和雅鈴木; Takashi Hattori; 孝服部
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-04-14
Filing date: 1999-04-14
Publication date: 2000-10-24

Abstract

(57)【要約】【課題】単体のプロセッサよりも複数のプロセスを効
率良く実行できるようにし、従来のマルチプロセッサよ
りも面積を小さくする。【解決手段】複数のプロセッサ３、４と、複数のプロ
セッサから共有される命令メモリ１及びデータメモリ２
と、複数のプロセッサから共有される演算器６を備え、
更に命令メモリ１、データメモリ２、及び演算器６が同
時期には１つのプロセッサからのみアクセスされるよう
に調停する調停回路５を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数のプロセッ
サを実装したマルチプロセッサに関するものである。特
に、単一のＬＳＩ上に複数のプロセッサを実装した１チ
ップマルチプロセッサにおいて、複数のプロセッサで回
路を共有することによりＬＳＩ面積を抑えつつ、複数の
プロセスを効率よく実行することが可能なマルチプロセ
ッサに関するものである。

【０００２】

【従来の技術】単一のプロセッサからなるシングルプロ
セッサ上で複数の処理を実行する手段として代表的なも
のに、ＯＳ（基本ソフトウェア）をベースにおき、ＯＳ
上で各種アプリケーションを実行するというものがあ
る。ＯＳはあるプログラムの処理単位（以後、プロセス
と呼ぶ）に分けて各アプリケーションを実行する。同時
に１つのプロセッサ上で実行できるプロセスは１つであ
るため、ある時間毎に実行するプロセスを細かく切り替
えることによって、あたかも複数のプロセスを同時に実
行しているかのように見せている。

【０００３】図９は、２つのプロセスが時分割で実行さ
れているときの、プロセッサ上で動作している処理の様
子を示したもので、４００１、４００２はそれぞれ異な
る２つのプロセスプロセスＡ、プロセスＢを示し、４
００３は、２つのプロセスの切り替え（以後、「プロセ
ススイッチ」という）のために必要な処理を示してい
る。プロセスを時分割で切り替える一般的な手段として
は、タイマーからの割り込みを利用する方法がある。例
えば、タイマーからの割り込み回数をカウントしてお
き、あらかじめ決められたあるカウント値に達したら、
プロセススイッチを行うようにする。プロセススイッチ
では、プロセッサの視点から見た場合には、切り替える
前に実行していたプロセスに関するデータ（プログラム
カウンタ（ＰＣ）値、スタックポインタアドレス、汎用
レジスタ、プログラム状態語（ＰＳＷ）中の必要な情報
など）のメモリへの待避、切り替え先のプロセスに関す
るデータ（ＰＣ値、スタックポインタ、汎用レジスタ、
ＰＳＷ内の情報など）のデータメモリからのリストアが
行われる。そのため、プロセススイッチが実行される
と、プロセッサでは数十〜数百の命令が実行されること
になり、次のプロセスへの切り替えに時間を要し、高速
処理が図れないという問題があった。

【０００４】この問題を解決し、種々の処理を高速に実
行する手法の１つとして、マルチプロセッサシステムが
ある。これは、必要とされる処理を、複数のプロセッサ
に分散して並列に処理することによって、高速化を計る
ものである。近年のＬＳＩ集積技術は、このマルチプロ
セッサシステムを単一のＬＳＩ上に実装することを可能
にし、マルチプロセッサシステムを安価に実現すること
を可能にした。しかし、マルチプロセッサは、高速処理
が図れる一方で、複数のプロセッサが各々命令メモリ等
のハードウェア・リソースを有するため面積的に不利と
いう問題点がある。この問題を解決する手段として、例
えば、特開昭６２−２４３５６で開示された１チップマ
イクロコンピュータがある。特開昭６２−２４３５６で
は、特にＲＯＭ、ＲＡＭを共用することにより面積的に
有利にするとともに、各プロセッサでのＲＯＭ、ＲＡＭ
をアクセスするタイミングをずらすことにより効率的に
プログラムを実行することが可能なマルチプロセッサシ
ステムについて開示している。

【０００５】

【発明が解決しようとする課題】以上のように、従来の
単一のプロセッサで複数のプロセスを実行する際には、
プロセススイッチが発生してしまう。このため、ユーザ
からは実際には必要としない処理に対して、時間を消費
してしまうことになり、高速処理が実現できないという
問題がある。マルチプロセッサでは、各プロセッサで実
行するプロセスを分けることにより、上記の問題を解決
することが可能であるが、それぞれのプロセッサが独立
してハードウェア・リソースを持つため、面積的に不利
との問題点があった。この点につき、従来はＲＯＭ、Ｒ
ＡＭといったメモリを共有する手段を採用していたが、
近年のプロセッサの省面積要求に対して、このメモリの
共有のみでは十分とはいえず、更なる省面積化を実現す
るマルチプロセッサ技術が望まれていた。そこで、この
発明は上記のような問題点を解決するためになされたも
ので、複数のプロセスが実行されるときにも効率よく実
行することができ、かつ省面積なプロセッサを実現する
ことを目的とする。

【０００６】

【課題を解決するための手段】この発明に係るマルチプ
ロセッサは、複数のプロセッサと複数のプロセッサから
共有されるメモリ、更には複数のプロセッサから共有さ
れる演算器を備えるものであり、メモリ、及び演算器は
同時期には一つのプロセッサからのみアクセスされるよ
うに調停する手段を備えるものである。具体的には、以
下の特徴を有する。

【０００７】命令コードを記憶する命令メモリと、被演
算データや演算結果を記憶するデータメモリと、演算器
を内部に含まない複数のプロセッサと、プロセッサから
の制御データに従って演算を行う演算器とを持ち、前記
命令メモリ、前記データメモリ、及び前記演算器は、複
数の前記プロセッサによって共有され、それぞれ同時期
には多くとも一つの前記プロセッサのみからアクセスさ
れるようにする手段を持つことを特徴とする。

【０００８】一定の期間ごとに、命令メモリ、データメ
モリ、及び、演算器を使用することが可能なプロセッサ
を切り替える手段を持つことを特徴とする。

【０００９】

【発明の実施の形態】実施の形態１．図１、図２はこの
発明の実施の一形態を示す１チップマルチプロセッサの
構成図である。説明を簡単にするため、ここではプロセ
ッサが２つの場合を例にとって説明する。図において、
１は命令コードを記憶する命令メモリ、２は、被演算デ
ータや命令の実行結果などを記憶するデータメモリ、３
は命令コードに従って命令を実行するプロセッサ＃０で
あり、内部に演算器を含んでいない。４はプロセッサ＃
１であり、プロセッサ＃０（３）と同様に内部に演算器
を含んでいない。５は調停回路であり、命令メモリ１、
データメモリ２及び演算器６をどちらのプロセッサが使
用するかを決定する。つまり、調停回路５は、共有メモ
リ（命令メモリ及びデータメモリ）のみならず、演算器
６の使用についても調停する。６は演算器であり、演算
命令を実行する際に必要となる加算器や乗算器などを含
む。また、演算器はプロセッサ＃０（３）及びプロセッ
サ＃１（４）に共有されている。３０１、４０１はメモ
リアクセス部であり、命令コードを命令メモリ１から読
み出す（フェッチする）ときや、ロード／ストア命令に
おいて、レジスタとメモリ間でデータ転送を行うとき
に、命令メモリ１やデータメモリ２に対してアクセスを
行う。３０２、４０２は命令デコーダ部であり、読み出
した（フェッチした）命令コードをデコードし、適切な
制御信号を命令実行部３０３、４０３や調停回路５に伝
える。３０３、４０３は命令実行部であり、命令デコー
ダ部３０２や調停回路から送出された制御信号に従っ
て、演算器６に制御信号や必要なデータを送出したり、
演算器６が実行した演算結果をラッチして汎用レジスタ
３２０、４２０に書込んだりする。また、３１０、４１
０は制御レジスタであり、現在実行中のプログラムの次
に読み出す（フェッチする）命令コードの命令メモリ１
上のアドレスを保持するプログラムカウンタや、プロセ
ッサの状態などの情報を保持するプログラムステータス
ワード等から構成される。３２０、４２０は汎用レジス
タであり、演算結果データや被演算データなどを一時的
に保持するレジスタから構成される。図１では、命令メ
モリ１、データメモリ２、及び演算器６が共通のバスを
介してプロセッサ＃０（３）とプロセッサ＃１（４）に
接続している構成を示してしている。図２においては、
演算器６は、命令メモリ１、データメモリ２とは別のバ
スを介して各プロセッサに接続されている。図１の構成
ではバスを共通にするため、バスの数を減少させること
ができるとのメリットがある。一方で、図１では、バス
が共通するためデータの送受信が混み合うとのデメリッ
トがあり、図２の構成は演算器６と共有メモリ（命令メ
モリ及びデータメモリ）で使用するバスを別にしている
のでデータ送受信が円滑に行えるとのメリットがある。
これらの構成は、プロセッサの使用目的や使用条件等に
よって選択することができる。

【００１０】図３は、プロセッサ＃０（３）及びプロセ
ッサ＃１（４）における演算命令のパイプラインの構成
を示したもので、４段のパイプラインから構成されてい
る。図３において、２０は命令を読み出す（フェッチす
る）期間（以下、「ＩＦステージ」という）であり、２
１は、命令をデコードする期間（以下「Ｄステージ」と
いう）であり、２２は、デコードした命令を実行する期
間（以下「Ｅステージ」という）であり、２３は、演算
した結果をレジスタに書き戻す期間（以下、「Ｗステー
ジ」という）である。次に動作について説明するが、プ
ロセッサ＃０（３）もプロセッサ＃１（４）も基本的な
動作は同じなので、特にことわりがない限り、プロセッ
サ＃０（３）に関して説明していく。ＩＦステージ２０
では、ＰＣカウンタが示すアドレスにある命令コードを
メモリアクセス部３０１を経由して命令メモリ１から読
み出す。次に、Ｄステージ２１では、読み出した命令コ
ードを命令デコーダ部３０２にてデコードし、デコード
結果を命令実行部３０３に送出する。このとき、実行す
る命令コードが演算命令の場合には、調停回路５に対し
て、次のステージで演算器６へのアクセスを行う旨のリ
クエスト信号を送出する。そして、Ｅステージ２２で
は、命令デコーダ部３０２から出力された制御信号、及
び、調停回路５からのアクセスを許可することを意味す
るアクノーリッジ信号に従って、演算器６に対して被演
算データ及び演算の種別を示す制御コードを送出する。
演算器６では、受け取ったデータ及び制御コードに従っ
て演算を行った後、命令実行部３０３に演算結果を送出
する。最後に、Ｗステージ２３では、命令実行部３０３
は、演算器６から受け取った演算結果を、汎用レジスタ
３２０に書込む。調停回路５では、プロセッサ＃０
（３）、プロセッサ＃１（４）が命令メモリ１、データ
メモリ２、演算器６の各リソースを使用するときの調停
を行う。リソースを使用する側のプロセッサは、調停回
路５に対して、使用する各リソースに応じたリクエスト
信号を送出し、それを受け取った調停回路５は、使用の
許可を意味するアクノーリッジ信号を、使用を許可する
プロセッサに対して送出する。調停回路５では、各リソ
ースに対して、先にリクエスト信号を出したプロセッサ
に対して、アクノーリッジ信号を送出するが、複数のプ
ロセッサから同時期にリクエスト信号が送出されたとき
には、優先度に従ってアクノーリッジ信号を送出し、他
方のプロセッサに対してはアクセスを拒絶する信号を送
出する。この優先度の付け方に関しては、例えば、固定
にしてもよいし、順番に各プロセッサ間で優先度が変る
ようにしてもよい。

【００１１】図４は、プロセッサ＃０（３）、プロセッ
サ＃１（４）で、それぞれ異なる一連の演算命令を実行
したときのパイプラインの様子を示したものである。３
０、３２、３４は、プロセッサ＃０（３）において、こ
の順番に実行される一連の演算命令であり、３１、３
３、３５は、プロセッサ＃１（４）において、この順番
に実行される一連の演算命令である。プロセッサ＃０
（３）、プロセッサ＃１（４）から同時期に命令メモリ
１のリクエスト信号を調停回路５に対して出力し、調停
回路５はプロセッサ＃０（３）に対してアクノーリッジ
信号を返したため、プロセッサ＃１（４）側で実行され
る演算命令３１のＩＦステージは、プロセッサ＃０
（３）側の演算命令３０のＩＦステージが完了するまで
待たされ、２クロックサイクル分続いている。同様に、
プロセッサ＃０（３）で実行される演算命令３２も、プ
ロセッサ＃１（４）で実行される演算命令３１のＩＦス
テージが完了するまで待たされるために２クロックサイ
クル分続き、以下、演算命令３３、３４、３５に関して
も同様である。次に、演算命令３２のＥステージにおい
ては、プロセッサ＃０（３）は調停器５からアクノーリ
ッジ信号を受けて演算器６を使用しているが、演算処理
に２クロックサイクル要している。このため、演算命令
３２のＥステージと演算命令３３のＥステージとが重複
することになる。この場合プロセッサ＃１（４）は、演
算器６へアクセスするためのリクエスト信号を調停回路
５に対し送出するが、演算器６は既にプロセッサ＃１
（０）により使用されているためプロセッサ＃１（４）
のリクエストは拒絶され、演算命令３２のＥステージが
完了するまで待たされる。このため、プロセッサ＃１
（４）の演算命令３３のＥステージは２クロックサイク
ル分続き、以下、演算命令３４，３５に関しても同様に
２クロックサイクル続くことになる。

【００１２】図５は、本実施の形態における１チップマ
ルチプロセッサにおいて、２つのプロセスを実行したと
きの様子を示したものである。４１は、プロセッサ＃０
（３）で、４２は、プロセッサ＃１（４）でそれぞれ実
行されているプロセスを示す。また、４０はシングルプ
ロセッサにおいて時分割制御により同様の処理を実行し
たときの様子を示しており、４１、４２との比較のため
に示している。この実施の形態における１チップマルチ
プロセッサでは、複数のプロセッサが使用するリソース
の競合が発生した場合に、対応するパイプラインステー
ジが延びるため、プロセスＡ（４００１）、プロセスＢ
（４００２）とも単体では処理時間が長くなっている
が、競合しないとき、あるいは、命令メモリ、データメ
モリ、演算器を使用しないステージに関しては２つのプ
ロセッサで並列に処理を実行することが可能であるた
め、また、プロセススイッチ４００３が発生しないた
め、総合的な処理時間は大幅に短縮されている。また、
本発明の調停回路はメモリのみならず、演算器６につい
ての調停も行うことができるため、各プロセッサで演算
器６を共有することができる。この結果、各プロセッサ
が演算器を内部に搭載するときに比べて大幅に面積を減
少させることができる。特に、多数のプロセッサが配置
される場合には省スペース化に大きく貢献することにな
る。

【００１３】以上のように、複数のプロセスを実行した
ときにプロセススイッチが発生せずに効率よく処理を実
行することができ、またメモリや演算器を複数のプロセ
ッサで共用するように構成したので、省スペースな１チ
ップマルチプロセッサを実現することができる。

【００１４】実施の形態２．以上の実施の形態１では、
複数のプロセッサに共用されているリソース（命令メモ
リ１、データメモリ２、演算器６）を各プロセッサが使
用する際に、調停回路に対してリクエストを出し、調停
回路から使用を許可されたプロセッサが、目的のリソー
スを使用するようにしたものであるが、次に一定の時間
間隔でリソースを使用することができるプロセッサを切
り替えるようにする場合の実施の形態を示す。この実施
の形態では、調停回路５はタイマーカウンタを持ち、あ
る一定時間間隔毎にリソースを使用することを許可する
プロセッサを切り替える。つまり、命令メモリ１、デー
タメモリ２のみならず、演算器６についても、使用する
プロセッサを時間ごとに切り替えるものである。図６
は、この実施の形態におけるプロセッサと調停回路との
信号の送受信の動作を説明するためのブロック図で、
７、８は、調停回路５からそれぞれプロセッサ＃０
（３）、プロセッサ＃１（４）に出力される制御信号で
あり、９、１０は、それぞれプロセッサ＃０（３）、プ
ロセッサ＃１（４）から調停回路５に出力される制御信
号である。制御信号７、８は、それぞれのプロセッサに
対して、現在リソースを使用することを許可するか否か
を示す信号であり、制御信号９、１０は、それぞれのプ
ロセッサが、現在、リソースを使用しているか否かを示
す信号である。

【００１５】次に動作について説明する。タイマーカウ
ンタがある一定の値に達するとタイマーカウンタはリセ
ットされ再びカウントを開始するとともに、調停回路５
は、プロセッサ＃０（３）に対して制御信号７をアサー
トする。プロセッサ＃０（３）は、制御信号７がアサー
トされると、調停回路５に対して、制御信号９をアサー
トする。このとき、制御信号８、１０はネゲートされた
ままである。さらにタイマーカウンタが再びある一定の
値に達するとタイマーカウンタは再びリセットされ、調
停回路５は、プロセッサ＃０（３）に対する制御信号７
をネゲートする。プロセッサ＃０（３）は、制御信号７
がネゲートされると、現在、処理中の命令を一時停止し
て、リソースの使用をやめるとともに、制御信号９をネ
ゲートする。調停回路５は、制御信号９がネゲートされ
ると、制御信号８をアサートし、プロセッサ＃１（４）
に対してリソースを使用することを許可する。プロセッ
サ＃１（４）は、制御信号８がアサートされると、制御
信号１０をアサートし再び制御信号８がネゲートされる
まで、処理を実行する。以下、同様にして、プロセッサ
＃０とプロセッサ＃１が交互にある時間間隔毎に処理を
実行していく。図７は、本実施の形態におけるパイプラ
インを示している。ＩＦ、Ｄ、Ｅ、Ｗの各ステージ及び
３０、３１、３２、３３、３４、３５の各演算命令は実
施の形態１．の場合と同様である。一定時間ごとにプロ
セッサ＃０（３）とプロセッサ＃１（４）が交互に共有
リソース（命令メモリ１、データメモリ２、演算器６）
を使用し、一方のプロセッサが共有リソースを使用して
いる間は、他方のプロセッサは共有リソースを使用して
いない。図８は、この実施の形態における１チップマル
チプロセッサにおいて、２つのプロセスを実行している
ときの様子を示したものである。４３は、プロセッサ＃
０（３）で、４４は、プロセッサ＃１（４）でそれぞれ
実行されているプロセスを示す。また、４０はシングル
プロセッサにおいて時分割制御により同様の処理を実行
したときの様子を示しており、４１、４２との比較のた
めに示している。４００４は、一方のプロセッサが動作
している間に他方が処理を一時停止している期間であ
る。この実施の形態の場合、２つのプロセス自体を処理
するのに要する時間は、単一のプロセッサで実行した場
合と同一であるが、プロセススイッチが発生しないた
め、総合的な処理時間は短くなっている。以上のよう
に、一定時間毎に、動作するプロセッサを切り替えるよ
うに構成したため、プロセススイッチが発生せずに、効
率よく処理を実行することが可能である。また、各プロ
セッサからのリソース使用の要求の競合が発生しないた
め、調停回路、及び、プロセッサのタイミング制御を単
純な回路で実現することが可能である。また、一時停止
しているプロセッサに対してはクロックの供給を止める
などして、消費電力を低減させることが可能である。

【００１６】

【発明の効果】以上のように、この発明の１チップマル
チプロセッサによれば、複数のプロセスを実行したとき
にプロセススイッチが発生せずに効率よく処理を実行す
ることができ、またメモリのみならず演算器をも複数の
プロセッサで共用するように構成したので、省スペース
な１チップマルチプロセッサを実現することが可能であ
る。また、メモリのみならず演算器についても、タイマ
ーにより一定時間間隔で、使用するプロセッサを完全に
切り替えるので、効率よく処理を実行することができる
省スペースな１チップマルチプロセッサを、容易に実現
することが可能である。

【図面の簡単な説明】

【図１】この発明の１チップマルチプロセッサを示す
ブロック図。

【図２】この発明の１チップマルチプロセッサを示す
ブロック図。

【図３】この発明の１チップマルチプロセッサにおけ
る演算命令のパイプライン図。

【図４】この発明の１チップマルチプロセッサにおい
て、２つのプロセッサで同時に演算命令を実行したとき
のパイプライン図。

【図５】この発明の実施の形態１における１チップマ
ルチプロセッサにおいて、２つのプロセスを実行したと
きの動作図。

【図６】この発明の実施の形態２における１チップ
マルチプロセッサにおける調停回路およびプロセッサの
構成図。

【図７】この発明の１チップマルチプロセッサにお
いて、２つのプロセッサで同時に演算命令を実行したと
きのパイプライン図。

【図８】この発明の実施の形態２における１チップ
マルチプロセッサにおいて、２つのプロセスを実行した
ときの動作図。

【図９】従来の単一のプロセッサにおいて、２つの
プロセスを実行したときの動作図。

【符号の説明】１命令メモリ、２データメモリ、３プロセッサ＃
０、３０１メモリアクセス部、３０２命令デコーダ
部、３０３命令実行部、４プロセッサ＃１、４０１
メモリアクセス部、４０２命令デコーダ部、４０３
命令実行部、５調停回路、６演算器、２０パイ
プラインのＩＦステージ、２１パイプラインのＤステ
ージ、２２パイプラインのＥステージ、２３パイプ
ラインのＷステージ、３０〜３５演算命令、４０〜４
４プロセス処理、４００１プロセスＡ、４００２
プロセスＢ、４００３プロセススイッチ、４００４
動作一時停止期間。

Claims

【特許請求の範囲】

【請求項１】複数のプロセッサと、前記複数のプロセ
ッサから使用される共有演算器と、前記複数のプロセッ
サのうち一のプロセッサが前記共有演算器を使用してい
る間は他のプロセッサが前記共有演算器を使用できない
ように制御する調停回路を備えることを特徴とするマル
チプロセッサ。
【請求項２】前記調停回路は、前記一のプロセッサの
前記共有演算器の使用を許可する信号を前記一のプロセ
ッサに送出するとともに、前記他のプロセッサの前記共
有演算器の使用を拒絶する信号を前記他のプロセッサに
送出することを特徴とする請求項１記載のマルチプロセ
ッサ。
【請求項３】前記調停回路は、前記共有演算器を使用
できる前記一のプロセッサと前記他のプロセッサとを一
定時間ごとに切り替えることを特徴とする請求項１記載
のマルチプロセッサ。
【請求項４】複数のプロセッサと、前記複数のプロセ
ッサから使用される共有演算器と、前記複数のプロセッ
サから使用される共有メモリと、前記複数のプロセッサ
のうち一のプロセッサが前記共有演算器を使用している
間は他のプロセッサが前記共有演算器を使用できないよ
うに制御するとともに前記複数のプロセッサのうち一の
プロセッサが前記共有メモリを使用している間は他のプ
ロセッサが前記共有メモリを使用できないように制御す
る調停回路を備えることを特徴とするマルチプロセッ
サ。
【請求項５】前記調停回路は、前記共有演算器の使用
については前記一のプロセッサの前記共有演算器の使用
を許可する信号を前記一のプロセッサに送出するととも
に、前記他のプロセッサの前記共有演算器の使用を拒絶
する信号を前記他のプロセッサに送出し、前記共有メモ
リの使用については前記一のプロセッサの前記共有メモ
リの使用を許可する信号を前記一のプロセッサに送出す
るとともに、前記他のプロセッサの前記共有メモリの使
用を拒絶する信号を前記他のプロセッサに送出すること
を特徴とする請求項４記載のマルチプロセッサ。
【請求項６】前記調停回路は、前記共有演算器の使用
については前記共有演算器を使用できる前記一のプロセ
ッサと前記他のプロセッサとを一定時間ごとに切り替
え、前記共有メモリの使用については前記共有メモリを
使用できる前記一のプロセッサと前記他のプロセッサと
を一定時間ごとに切り替えることにより制御することを
特徴とする請求項４記載のマルチプロセッサ。
【請求項７】前記共有演算器と前記複数のプロセッサ
とが前記共有メモリと前記複数のプロセッサとの間の接
続と別個に接続されていることを特徴とする請求項４記
載のマルチプロセッサ。