JP2000299319A - 半導体素子用電極パッド、半導体装置及びその製造方法 - Google Patents
半導体素子用電極パッド、半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 高周波で動作でき、しかも低い雑音指数を実
現する半導体素子用電極パッド及びその製造方法を提供
する。 【解決手段】 基板上の絶縁膜上で素子のない領域の上
に網目状の電極パッドを形成し、その下の絶縁膜中また
は基板表面上に該電極パッドと同程度の面積を有する金
属層またはシリサイド層を形成した構造とし、動作時に
該金属層またはシリサイド層を一定電位に保つ。
現する半導体素子用電極パッド及びその製造方法を提供
する。 【解決手段】 基板上の絶縁膜上で素子のない領域の上
に網目状の電極パッドを形成し、その下の絶縁膜中また
は基板表面上に該電極パッドと同程度の面積を有する金
属層またはシリサイド層を形成した構造とし、動作時に
該金属層またはシリサイド層を一定電位に保つ。
Description
【０００１】
【発明の属する技術分野】本発明は、低雑音ＭＯＳＦＥ
Ｔを実現するための電極パッドの構造に関するものであ
る。
Ｔを実現するための電極パッドの構造に関するものであ
る。
【０００２】
【従来の技術】低雑音アンプに用いるトランジスタとし
ては、これまでは化合物のＦＥＴが使われてきた。なぜ
なら、これらのトランジスタは低雑音特性に優れていた
からである。しかし、低コスト化のためには、トランジ
スタとしてはＬＳＩで広く使われているＳｉ−ＭＯＳＦ
ＥＴ（以降ＭＯＳＦＥＴと略す）を低雑音用のトランジ
スタとして使うことが好ましい。
ては、これまでは化合物のＦＥＴが使われてきた。なぜ
なら、これらのトランジスタは低雑音特性に優れていた
からである。しかし、低コスト化のためには、トランジ
スタとしてはＬＳＩで広く使われているＳｉ−ＭＯＳＦ
ＥＴ（以降ＭＯＳＦＥＴと略す）を低雑音用のトランジ
スタとして使うことが好ましい。
【０００３】ところが、ＭＯＳＦＥＴの低雑音特性は化
合物のＦＥＴに比べて１ｄＢ程度悪く、使われていない
のが現状である。即ち、ＭＯＳＦＥＴの雑音特性が悪い
主たる原因は、用いているＳｉ基板が導電性であるから
である。つまり、配線や電極パッドは導電性基板との間
で寄生容量を形成し、この寄生容量を介してゲートの入
力部に、寄生容量−基板抵抗−グランドという寄生回路
ネットワークが接続形成される。更に、基板の抵抗は熱
雑音を発生するため、この寄生回路ネットワークを通じ
て、基板熱雑音電圧がゲートに入力される。このためこ
の分だけ本来の雑音指数が劣化する。
合物のＦＥＴに比べて１ｄＢ程度悪く、使われていない
のが現状である。即ち、ＭＯＳＦＥＴの雑音特性が悪い
主たる原因は、用いているＳｉ基板が導電性であるから
である。つまり、配線や電極パッドは導電性基板との間
で寄生容量を形成し、この寄生容量を介してゲートの入
力部に、寄生容量−基板抵抗−グランドという寄生回路
ネットワークが接続形成される。更に、基板の抵抗は熱
雑音を発生するため、この寄生回路ネットワークを通じ
て、基板熱雑音電圧がゲートに入力される。このためこ
の分だけ本来の雑音指数が劣化する。
【０００４】その為、ＭＯＳＦＥＴの雑音指数を改善す
るには、上記寄生回路ネットワークの影響を低減する
か、基板熱雑音が伝わらない構造にすればよい。このた
めには、一つの方法として、配線や電極パッドの寄生容
量、特に後者の影響が大きいので電極パッドの寄生容量
を低減すればよい。他の方法は、パッドと基板の間に導
伝層を設けて、そこを一定電位に固定して基板の熱雑音
電圧が伝わらないようにすればよい。
るには、上記寄生回路ネットワークの影響を低減する
か、基板熱雑音が伝わらない構造にすればよい。このた
めには、一つの方法として、配線や電極パッドの寄生容
量、特に後者の影響が大きいので電極パッドの寄生容量
を低減すればよい。他の方法は、パッドと基板の間に導
伝層を設けて、そこを一定電位に固定して基板の熱雑音
電圧が伝わらないようにすればよい。
【０００５】一方、従来のパッド構造は、半導体基板の
上に絶縁膜を介して電極パッドを形成するものである。
これは通常のＬＳＩで広く用いられている方法であり、
導電性基板との間の寄生容量が大きいため、導電性基板
の熱雑音の影響が避けられず、低雑音用途には好ましく
ない。従来のパッド構造で提案されている他の手法とし
て、特開昭５９−４３５３６号公報が知られている。
上に絶縁膜を介して電極パッドを形成するものである。
これは通常のＬＳＩで広く用いられている方法であり、
導電性基板との間の寄生容量が大きいため、導電性基板
の熱雑音の影響が避けられず、低雑音用途には好ましく
ない。従来のパッド構造で提案されている他の手法とし
て、特開昭５９−４３５３６号公報が知られている。
【０００６】つまり、同公報には、層間絶縁膜を介して
素子領域を完全に覆う金属膜を形成し、その上に電極パ
ッドを形成し、パッドと素子を電気的に接続するための
穴を金属膜に開けて配線するというものが提案されてい
る。この場合の目的は、基板の熱雑音の影響を排除する
ものではなく、ＩＣの面積をパッド分だけ減らすために
パッドを素子の上に形成し、かつパッドの電圧変化が素
子に電気的に影響しないようにするためである。
素子領域を完全に覆う金属膜を形成し、その上に電極パ
ッドを形成し、パッドと素子を電気的に接続するための
穴を金属膜に開けて配線するというものが提案されてい
る。この場合の目的は、基板の熱雑音の影響を排除する
ものではなく、ＩＣの面積をパッド分だけ減らすために
パッドを素子の上に形成し、かつパッドの電圧変化が素
子に電気的に影響しないようにするためである。
【０００７】その構造を図５に示す。つまり、図５
（Ａ）の断面図に示すように、基板５１の表面付近にト
ランジスタ５２を形成し、絶縁膜５３を介してこれらの
トランジスタを覆うように金属膜５４を形成する。配線
の電極パッド５６への接続は、金属膜５４の一部に穴を
開けてコンタクトプラグ５５を形成して行う。また、図
５（Ｂ）の平面図で示すように、金属膜５４は基板の大
部分を覆うことになる。
（Ａ）の断面図に示すように、基板５１の表面付近にト
ランジスタ５２を形成し、絶縁膜５３を介してこれらの
トランジスタを覆うように金属膜５４を形成する。配線
の電極パッド５６への接続は、金属膜５４の一部に穴を
開けてコンタクトプラグ５５を形成して行う。また、図
５（Ｂ）の平面図で示すように、金属膜５４は基板の大
部分を覆うことになる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
従来の手法の様に、単にＳｉ基板上に層間絶縁膜を介し
て電極パッドを形成しただけでは、基板との間に大きな
寄生容量がつき雑音指数は大きい。また、基板の大部分
に金属膜を形成した方法では、結果的にはこの構造でも
基板の熱雑音の低減が図れるが、本来の目的がパッドの
電圧変化がトランジスタに影響しないようにするもので
あるため金属膜を広範囲に形成しており、電極パッドや
トランジスタとの間の寄生容量が大きく、高周波で動作
させることが難しくなるという大きな問題があった。
従来の手法の様に、単にＳｉ基板上に層間絶縁膜を介し
て電極パッドを形成しただけでは、基板との間に大きな
寄生容量がつき雑音指数は大きい。また、基板の大部分
に金属膜を形成した方法では、結果的にはこの構造でも
基板の熱雑音の低減が図れるが、本来の目的がパッドの
電圧変化がトランジスタに影響しないようにするもので
あるため金属膜を広範囲に形成しており、電極パッドや
トランジスタとの間の寄生容量が大きく、高周波で動作
させることが難しくなるという大きな問題があった。
【０００９】その他、特開平２−２９６３４８号公報に
は、電極パッドの下に層間絶縁膜を介して導電性膜を形
成した半導体装置に関して記載されているが、同公報に
は、熱雑音電圧を抑制する技術に関しては記載がない。
又、特開平７−９７６０２号公報には、電極パッドと内
部配線部との間に有機塗布膜を使用する場合に、段差が
発生しない様に、当該電極パッドに溝部或いは孔部を設
ける様にした半導体装置が開示されているが、熱雑音電
圧を抑制する技術に関しては記載がない。
は、電極パッドの下に層間絶縁膜を介して導電性膜を形
成した半導体装置に関して記載されているが、同公報に
は、熱雑音電圧を抑制する技術に関しては記載がない。
又、特開平７−９７６０２号公報には、電極パッドと内
部配線部との間に有機塗布膜を使用する場合に、段差が
発生しない様に、当該電極パッドに溝部或いは孔部を設
ける様にした半導体装置が開示されているが、熱雑音電
圧を抑制する技術に関しては記載がない。
【００１０】更に、特開平７−１０６５２４号公報に
は、電極パッドの下部にある半導体基板の表面領域に交
流的に接地された高不純物濃度の拡散層が形成されてい
る半導体集積回路が記載されているが、上記と同様に熱
雑音電圧を抑制する技術に関しては記載がない。一方、
特許第２５５０２４８号公報には、ボロンを含む絶縁膜
表面に形成された電極パッドの構成に関して記載されて
おり、又特開平１０−２４７６６４号公報には、スピン
オングラス膜を含む層間絶縁膜を介して電極パッドが形
成される場合の構成に関して記載されているが、何れの
公報にも熱雑音電圧を抑制する技術に関しては記載がな
い。
は、電極パッドの下部にある半導体基板の表面領域に交
流的に接地された高不純物濃度の拡散層が形成されてい
る半導体集積回路が記載されているが、上記と同様に熱
雑音電圧を抑制する技術に関しては記載がない。一方、
特許第２５５０２４８号公報には、ボロンを含む絶縁膜
表面に形成された電極パッドの構成に関して記載されて
おり、又特開平１０−２４７６６４号公報には、スピン
オングラス膜を含む層間絶縁膜を介して電極パッドが形
成される場合の構成に関して記載されているが、何れの
公報にも熱雑音電圧を抑制する技術に関しては記載がな
い。
【００１１】従って、本発明の目的は、上記した従来技
術の欠点を改良し、高周波で動作でき、しかも低い雑音
指数を実現する半導体素子用電極パッド及びその製造方
法を提供することにある。
術の欠点を改良し、高周波で動作でき、しかも低い雑音
指数を実現する半導体素子用電極パッド及びその製造方
法を提供することにある。
【００１２】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明に係る第１の態様として
は、半導体基板上に形成された半導体素子と絶縁膜を介
して接続せしめられている当該絶縁膜上に形成された電
極パッドであり、当該電極パッドは、基板抵抗により発
生される熱雑音電圧の伝播を抑制するか、当該熱雑音電
圧の発生を抑制する機能が付与されている半導体素子用
電極パッドであり、又第２の態様としては、半導体基板
上に形成された半導体素子と絶縁膜を介して接続せしめ
られている当該絶縁膜上に形成された電極パッドであ
り、当該電極パッドの一部が網目構造を有している半導
体素子用電極パッドである。
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明に係る第１の態様として
は、半導体基板上に形成された半導体素子と絶縁膜を介
して接続せしめられている当該絶縁膜上に形成された電
極パッドであり、当該電極パッドは、基板抵抗により発
生される熱雑音電圧の伝播を抑制するか、当該熱雑音電
圧の発生を抑制する機能が付与されている半導体素子用
電極パッドであり、又第２の態様としては、半導体基板
上に形成された半導体素子と絶縁膜を介して接続せしめ
られている当該絶縁膜上に形成された電極パッドであ
り、当該電極パッドの一部が網目構造を有している半導
体素子用電極パッドである。
【００１３】又、本発明に係る第３の態様としては、半
導体基板上に形成された半導体素子と絶縁膜を介して接
続せしめられている当該絶縁膜上に形成された電極パッ
ドであり、当該電極パッドの直下に当該絶縁膜を介して
金属層又はシリサイド膜が配置されている半導体素子用
電極パッドである。更に、本発明に係る第４の態様とし
ては、半導体基板上に、適宜の半導体素子を形成する工
程、当該基板上に層間絶縁膜を形成する工程、当該層間
絶縁膜に当該半導体素子とその一端部が電気的に接続す
ると共に他方の端部が当該層間絶縁膜の表面近傍に位置
するコンタクトプラグを形成する工程、当該層間絶縁膜
表面上に、少なくとも一部に網目構造を有する電極パッ
ドを形成する工程、及び当該電極パッドと当該コンタク
トプラグの端部とを接続する工程とから構成されている
半導体素子用電極パッドの製造方法であり、又本発明に
係る第５の態様としては、半導体基板上に、適宜の半導
体素子を形成する工程、当該基板上の当該半導体素子が
形成されている領域以外の領域に金属層又はシリサイド
層を形成する工程、当該基板上に層間絶縁膜を形成する
工程、当該層間絶縁膜に当該半導体素子とその一端部が
電気的に接続すると共に他方の端部が当該層間絶縁膜の
表面近傍に位置するコンタクトプラグを形成する工程、
当該層間絶縁膜表面上であって、且つ当該金属層又は当
該シリサイド層と対向する位置に適宜の電極パッドを形
成する工程、及び当該電極パッドと当該コンタクトプラ
グの端部とを接続する工程とから構成されている半導体
素子用電極パッドの製造方法である。
導体基板上に形成された半導体素子と絶縁膜を介して接
続せしめられている当該絶縁膜上に形成された電極パッ
ドであり、当該電極パッドの直下に当該絶縁膜を介して
金属層又はシリサイド膜が配置されている半導体素子用
電極パッドである。更に、本発明に係る第４の態様とし
ては、半導体基板上に、適宜の半導体素子を形成する工
程、当該基板上に層間絶縁膜を形成する工程、当該層間
絶縁膜に当該半導体素子とその一端部が電気的に接続す
ると共に他方の端部が当該層間絶縁膜の表面近傍に位置
するコンタクトプラグを形成する工程、当該層間絶縁膜
表面上に、少なくとも一部に網目構造を有する電極パッ
ドを形成する工程、及び当該電極パッドと当該コンタク
トプラグの端部とを接続する工程とから構成されている
半導体素子用電極パッドの製造方法であり、又本発明に
係る第５の態様としては、半導体基板上に、適宜の半導
体素子を形成する工程、当該基板上の当該半導体素子が
形成されている領域以外の領域に金属層又はシリサイド
層を形成する工程、当該基板上に層間絶縁膜を形成する
工程、当該層間絶縁膜に当該半導体素子とその一端部が
電気的に接続すると共に他方の端部が当該層間絶縁膜の
表面近傍に位置するコンタクトプラグを形成する工程、
当該層間絶縁膜表面上であって、且つ当該金属層又は当
該シリサイド層と対向する位置に適宜の電極パッドを形
成する工程、及び当該電極パッドと当該コンタクトプラ
グの端部とを接続する工程とから構成されている半導体
素子用電極パッドの製造方法である。
【００１４】
【発明の実施の形態】本発明に係る当該半導体素子用電
極パッド及びその製造方法は、上記した様な技術構成を
採用しているので、導電性のシリコン（Ｓｉ）基板によ
る熱雑音がトランジスタの入力部に入る量を大幅に低減
することができ、その結果、半導体装置が高周波で動作
でき、しかも低い雑音指数を実現する半導体素子用電極
パッドを得る事が可能となった。
極パッド及びその製造方法は、上記した様な技術構成を
採用しているので、導電性のシリコン（Ｓｉ）基板によ
る熱雑音がトランジスタの入力部に入る量を大幅に低減
することができ、その結果、半導体装置が高周波で動作
でき、しかも低い雑音指数を実現する半導体素子用電極
パッドを得る事が可能となった。
【００１５】
【実施例】以下に、本発明に係る半導体素子用電極パッ
ド及びその製造方法の一具体例の構成を図面を参照しな
がら詳細に説明する。即ち、図１は、本発明に係る当該
半導体素子用電極パッドの一具体例の構成の概要を示す
平面図であって、図中、半導体基板１上に形成された、
例えばトランジスタである半導体素子２と絶縁膜６を介
して接続せしめられている当該絶縁膜６上に形成された
電極パッド４であり、当該電極パッド４は、基板抵抗に
より発生される熱雑音電圧の伝播を抑制するか、当該熱
雑音電圧の発生を抑制する機能が付与されていることを
半導体素子用電極パッド４が示されており、当該具体例
のより詳細な構成としては、当該電極パッド４の少なく
とも一部が網目構造７を有していることである。
ド及びその製造方法の一具体例の構成を図面を参照しな
がら詳細に説明する。即ち、図１は、本発明に係る当該
半導体素子用電極パッドの一具体例の構成の概要を示す
平面図であって、図中、半導体基板１上に形成された、
例えばトランジスタである半導体素子２と絶縁膜６を介
して接続せしめられている当該絶縁膜６上に形成された
電極パッド４であり、当該電極パッド４は、基板抵抗に
より発生される熱雑音電圧の伝播を抑制するか、当該熱
雑音電圧の発生を抑制する機能が付与されていることを
半導体素子用電極パッド４が示されており、当該具体例
のより詳細な構成としては、当該電極パッド４の少なく
とも一部が網目構造７を有していることである。
【００１６】尚、本具体例に於て、当該電極パッド４
は、当該絶縁膜６上に形成された適宜の配線３と当該絶
縁膜６内に形成されたコンタクトプラグ５並びに、当該
コンタクトプラグ５に接続された配線３を介して当該半
導体素子２と接続されている。つまり、本発明に於ける
上記具体例によれば、半導体基板１上に絶縁膜６を介し
て形成された電極パッド４であり、その内部の少なくと
も一部を網目構造７にすることによりパッド４の面積を
実質的に減らすことができ、このためパッドと基板の間
の容量が減るため、この部分のインピーダンスが増加す
る。
は、当該絶縁膜６上に形成された適宜の配線３と当該絶
縁膜６内に形成されたコンタクトプラグ５並びに、当該
コンタクトプラグ５に接続された配線３を介して当該半
導体素子２と接続されている。つまり、本発明に於ける
上記具体例によれば、半導体基板１上に絶縁膜６を介し
て形成された電極パッド４であり、その内部の少なくと
も一部を網目構造７にすることによりパッド４の面積を
実質的に減らすことができ、このためパッドと基板の間
の容量が減るため、この部分のインピーダンスが増加す
る。
【００１７】このため、基板１の抵抗による熱雑音電圧
がこの容量を介して素子に到達する際に、インピーダン
スが大きい分だけ伝わる雑音電圧を少なくすることがで
きる。従って、係る網目構造７を用いれば、外周がカバ
ーする面積は従来の電極パッドと同程度なので、パッケ
ージと電極パッドを金属線でボンディングする際の難し
さは従来と比べて増加することはない。
がこの容量を介して素子に到達する際に、インピーダン
スが大きい分だけ伝わる雑音電圧を少なくすることがで
きる。従って、係る網目構造７を用いれば、外周がカバ
ーする面積は従来の電極パッドと同程度なので、パッケ
ージと電極パッドを金属線でボンディングする際の難し
さは従来と比べて増加することはない。
【００１８】次に、本発明に係る当該半導体素子用電極
パッド４の他の具体例を図２を参照しながら説明する。
即ち、本具体例は、半導体基板２１上に形成された、ト
ランジスタ等で構成される半導体素子２２と絶縁膜２３
を介して接続せしめられている当該絶縁膜２３上に形成
された電極パッド２７であり、当該電極パッド２７の直
下に当該絶縁膜２３を介して金属層又はシリサイド膜２
４が配置されている半導体素子用電極パッドである。
パッド４の他の具体例を図２を参照しながら説明する。
即ち、本具体例は、半導体基板２１上に形成された、ト
ランジスタ等で構成される半導体素子２２と絶縁膜２３
を介して接続せしめられている当該絶縁膜２３上に形成
された電極パッド２７であり、当該電極パッド２７の直
下に当該絶縁膜２３を介して金属層又はシリサイド膜２
４が配置されている半導体素子用電極パッドである。
【００１９】そして、本具体例に於いては、当該金属層
又はシリサイド膜２４は一定の電位に維持されている事
が望ましい。尚、当該基板２１上に形成された半導体素
子２２と当該電極パッド２７との接続は、上記した具体
例に於ける接続方法と同一で有っても良い。つまり、本
具体例に於いては、半導体基板２１上の半導体素子２２
の形成されていない領域の真上に絶縁膜２３を介して電
極パッド２７が設置され、かつ該半導体基板１とパッド
２７の間に絶縁膜２３を介して金属層又はシリサイド膜
２４が該パッドの真下に設置され、然も、当該金属層又
はシリサイド膜２４は、一定電位に保たれていることを
特徴とするものである。
又はシリサイド膜２４は一定の電位に維持されている事
が望ましい。尚、当該基板２１上に形成された半導体素
子２２と当該電極パッド２７との接続は、上記した具体
例に於ける接続方法と同一で有っても良い。つまり、本
具体例に於いては、半導体基板２１上の半導体素子２２
の形成されていない領域の真上に絶縁膜２３を介して電
極パッド２７が設置され、かつ該半導体基板１とパッド
２７の間に絶縁膜２３を介して金属層又はシリサイド膜
２４が該パッドの真下に設置され、然も、当該金属層又
はシリサイド膜２４は、一定電位に保たれていることを
特徴とするものである。
【００２０】従った、係る構成を有する半導体素子用電
極パッド２７に於いては、熱雑音電圧を発生するのは抵
抗であり、しかも熱雑音電圧の大きさは抵抗値とともに
大きくなる性質があることと、容量は熱雑音を発生しな
いという特性を利用したものである。この場合は電極パ
ッド２７と基板２１の間の容量を低減するのではなく、
基板の導電性に起因する熱雑音電圧を金属膜又はシリサ
イド膜２４に一定電圧を印加することにより抑えること
を目的とする。
極パッド２７に於いては、熱雑音電圧を発生するのは抵
抗であり、しかも熱雑音電圧の大きさは抵抗値とともに
大きくなる性質があることと、容量は熱雑音を発生しな
いという特性を利用したものである。この場合は電極パ
ッド２７と基板２１の間の容量を低減するのではなく、
基板の導電性に起因する熱雑音電圧を金属膜又はシリサ
イド膜２４に一定電圧を印加することにより抑えること
を目的とする。
【００２１】金属膜又はシリサイド膜２４自体もわずか
に熱雑音を発生するが、抵抗が基板２１に比べてはるか
に小さいのでその雑音は問題とならない。金属膜又はシ
リサイド膜２４は低抵抗で一定電圧に保たれているので
基板２１の熱雑音の影響はここでカットされる。その結
果、トランジスタ２２に接続される寄生の回路は、結局
は寄生容量と金属膜又はシリサイド膜２４だけとなり、
この回路からは熱雑音はトランジスタには入らない。
に熱雑音を発生するが、抵抗が基板２１に比べてはるか
に小さいのでその雑音は問題とならない。金属膜又はシ
リサイド膜２４は低抵抗で一定電圧に保たれているので
基板２１の熱雑音の影響はここでカットされる。その結
果、トランジスタ２２に接続される寄生の回路は、結局
は寄生容量と金属膜又はシリサイド膜２４だけとなり、
この回路からは熱雑音はトランジスタには入らない。
【００２２】また、金属膜又はシリサイド膜２４はトラ
ンジスタ２２の真上には形成しないようにしているた
め、トランジスタ２２との間に寄生容量がつくこともな
い。さらに、金属膜又はシリサイド膜２４は電極パッド
と同程度の面積にしているため、これらの間の容量はそ
れほど大きくはならず、トランジスタの高周波特性はわ
ずかな劣化に留まる。
ンジスタ２２の真上には形成しないようにしているた
め、トランジスタ２２との間に寄生容量がつくこともな
い。さらに、金属膜又はシリサイド膜２４は電極パッド
と同程度の面積にしているため、これらの間の容量はそ
れほど大きくはならず、トランジスタの高周波特性はわ
ずかな劣化に留まる。
【００２３】また、本具体例によれば、半導体基板２１
上の半導体素子２２の形成されていない領域の真上に絶
縁膜２３を介して電極パッド２７が設置され、かつ該パ
ッド２７の真下にシリサイド層または金属膜２４が設け
られるものであるが、当該金属層又はシリサイド膜２４
は、該半導体基板２１の表面に設置され、一定電位に保
たれているもので有っても良く、又当該半導体基板２１
の表面から離れて当該絶縁膜２３の内部に配置され一定
電位に保たれているもので有っても良い。
上の半導体素子２２の形成されていない領域の真上に絶
縁膜２３を介して電極パッド２７が設置され、かつ該パ
ッド２７の真下にシリサイド層または金属膜２４が設け
られるものであるが、当該金属層又はシリサイド膜２４
は、該半導体基板２１の表面に設置され、一定電位に保
たれているもので有っても良く、又当該半導体基板２１
の表面から離れて当該絶縁膜２３の内部に配置され一定
電位に保たれているもので有っても良い。
【００２４】いずれの構成においても、製造プロセスに
相違があるのみで、当該半導体素子用電極パッドとして
の機能は同一であり、何れの構成を採用するかは任意で
ある。本具体例に於て、シリサイド層２４を形成する場
合には、ゲート、ソースやドレインをシリサイド化する
時パッドの真下の基板表面を同時にシリサイド化するこ
とにより形成できる。金属膜２４を形成する場合には、
トランジスタ形成時にどこかの部分を金属で形成する場
合には同時に形成でき、トランジスタ部分に金属を用い
ない場合には、別に金属を形成する工程を追加する必要
がある。
相違があるのみで、当該半導体素子用電極パッドとして
の機能は同一であり、何れの構成を採用するかは任意で
ある。本具体例に於て、シリサイド層２４を形成する場
合には、ゲート、ソースやドレインをシリサイド化する
時パッドの真下の基板表面を同時にシリサイド化するこ
とにより形成できる。金属膜２４を形成する場合には、
トランジスタ形成時にどこかの部分を金属で形成する場
合には同時に形成でき、トランジスタ部分に金属を用い
ない場合には、別に金属を形成する工程を追加する必要
がある。
【００２５】次に、本発明に係る当該半導体素子用電極
パッドの別の具体例を図３を参照しながら詳細に説明す
る。即ち、本具体例に於いては、前記した具体例に於け
る構成と略同一の構成を採用しているが、相違点として
は、当該電極パッド２７若しくは当該金属層又はシリサ
イド膜２４の少なくとも一方の少なくとも一部が網目構
造７を有している半導体素子用電極パッド２７である。
パッドの別の具体例を図３を参照しながら詳細に説明す
る。即ち、本具体例に於いては、前記した具体例に於け
る構成と略同一の構成を採用しているが、相違点として
は、当該電極パッド２７若しくは当該金属層又はシリサ
イド膜２４の少なくとも一方の少なくとも一部が網目構
造７を有している半導体素子用電極パッド２７である。
【００２６】係る構成は、電極パッド２７も金属膜又は
シリサイド膜２４も内部は一様なものを想定している
が、電極パッド２７と金属膜又はシリサイド膜２４のう
ちどちらか一方または両方を網目構造にすることによ
り、これらの間の寄生容量自体も低減できる。更に、金
属膜側又はシリサイド膜２４を網目構造にする場合に
は、基板との電気的な接続がわずかにできるため雑音特
性がわずかに劣化するが大きな問題ではない。容量を低
減することにより、高周波まで使用可能となる。
シリサイド膜２４も内部は一様なものを想定している
が、電極パッド２７と金属膜又はシリサイド膜２４のう
ちどちらか一方または両方を網目構造にすることによ
り、これらの間の寄生容量自体も低減できる。更に、金
属膜側又はシリサイド膜２４を網目構造にする場合に
は、基板との電気的な接続がわずかにできるため雑音特
性がわずかに劣化するが大きな問題ではない。容量を低
減することにより、高周波まで使用可能となる。
【００２７】本発明に於ける更に別の具体例としては、
上記した各具体例に於て示された構造からなる電極パッ
ドを有する半導体素子である。次に、本発明の半導体素
子用電極パッドに付いて、より詳細な具体例を実施例の
形で説明する。図１は本発明の第１の具体例である電極
パッドの構造を示す平面図である。
上記した各具体例に於て示された構造からなる電極パッ
ドを有する半導体素子である。次に、本発明の半導体素
子用電極パッドに付いて、より詳細な具体例を実施例の
形で説明する。図１は本発明の第１の具体例である電極
パッドの構造を示す平面図である。
【００２８】Ｐ型シリコンの基板１の表面付近にトラン
ジスタ２としてＭＯＳＦＥＴが形成され、層間絶縁膜６
を用いてゲート電極部に配線３が接続されている。当該
層間絶縁膜６の表面に形成された配線３に接続されてい
る電極パッド４はアルミニウムで網目状に形成されてお
り、外形は５０μｍ角としている。当該網目の構造の詳
細は、この具体例では４μｍ程度の幅で５０μｍの長さ
の長方形のアルミニウムを４μｍ間隔で縦横に並べた形
に形成されている。
ジスタ２としてＭＯＳＦＥＴが形成され、層間絶縁膜６
を用いてゲート電極部に配線３が接続されている。当該
層間絶縁膜６の表面に形成された配線３に接続されてい
る電極パッド４はアルミニウムで網目状に形成されてお
り、外形は５０μｍ角としている。当該網目の構造の詳
細は、この具体例では４μｍ程度の幅で５０μｍの長さ
の長方形のアルミニウムを４μｍ間隔で縦横に並べた形
に形成されている。
【００２９】この幅や間隔はアルミニウム形成技術（微
細化）の限界まで自由に設定できる。また、電極パッド
４や配線３の厚さはここでは１μｍとしているが、これ
より薄くても厚くてもよい。当該電極パッド４の材料は
この実施例ではアルミニウムとしたが、銅など他の金属
でもよい。また、ここではトランジスタはＭＯＳＦＥＴ
としているが、バイポーラトランジスタなど他の素子で
もよい。
細化）の限界まで自由に設定できる。また、電極パッド
４や配線３の厚さはここでは１μｍとしているが、これ
より薄くても厚くてもよい。当該電極パッド４の材料は
この実施例ではアルミニウムとしたが、銅など他の金属
でもよい。また、ここではトランジスタはＭＯＳＦＥＴ
としているが、バイポーラトランジスタなど他の素子で
もよい。
【００３０】本具体例に於ける網目構造を持った電極パ
ッドを形成する方法は、例えば、通常の配線を形成する
際に使用されるパターニング技術を使用する事が可能で
ある。また、この具体例では、本発明の特徴を表すため
に、電極パッド４に接続されるものとして配線３とＭＯ
ＳＦＥＴ２を簡単化して図示している。しかし、他のト
ランジスタ、インダクタや容量などの受動素子、ウェ
ル、素子分離など本発明と直接関係のないものについて
は図示していない。
ッドを形成する方法は、例えば、通常の配線を形成する
際に使用されるパターニング技術を使用する事が可能で
ある。また、この具体例では、本発明の特徴を表すため
に、電極パッド４に接続されるものとして配線３とＭＯ
ＳＦＥＴ２を簡単化して図示している。しかし、他のト
ランジスタ、インダクタや容量などの受動素子、ウェ
ル、素子分離など本発明と直接関係のないものについて
は図示していない。
【００３１】次に、上記した本発明に係る第２の具体例
を図２を参照して説明するならば、図２（Ａ）は本具体
例として電極パッド２７の構造を示す断面図であり、図
２（Ｂ）はその平面図である。Ｐ型シリコンの基板２１
の表面付近にトランジスタ２２としてＭＯＳＦＥＴが形
成され、層間絶縁膜２３を用いてコンタクトプラグ２５
を介してゲート電極部に配線２６が接続されている。
を図２を参照して説明するならば、図２（Ａ）は本具体
例として電極パッド２７の構造を示す断面図であり、図
２（Ｂ）はその平面図である。Ｐ型シリコンの基板２１
の表面付近にトランジスタ２２としてＭＯＳＦＥＴが形
成され、層間絶縁膜２３を用いてコンタクトプラグ２５
を介してゲート電極部に配線２６が接続されている。
【００３２】配線２６には電極パッド２７が接続されて
いる。電極パッド２７は基板内で下にトランジスタのな
い場所に形成されている。層間絶縁膜２３の中で、かつ
電極パッド２７の真下に金属層２４が形成されている。
この金属層は電極パッド２７と同程度の面積で形成され
ており、平面図では電極パッド２７よりわずかにはみ出
している大きさである。
いる。電極パッド２７は基板内で下にトランジスタのな
い場所に形成されている。層間絶縁膜２３の中で、かつ
電極パッド２７の真下に金属層２４が形成されている。
この金属層は電極パッド２７と同程度の面積で形成され
ており、平面図では電極パッド２７よりわずかにはみ出
している大きさである。
【００３３】この具体例では配線２６や電極パッド２７
の厚さは１μｍ程度で、金属層２４の厚さは０．５μｍ
としているが。これらの厚さは極端に薄く（１００オン
グストローム程度）なければどんな厚さでもよい。ま
た、電極パッド２７と金属層２４の面積の関係は同程度
が好ましいが、例え数倍に違ったとしても金属層２４の
真下に素子がなければ大きな問題となることはない。
の厚さは１μｍ程度で、金属層２４の厚さは０．５μｍ
としているが。これらの厚さは極端に薄く（１００オン
グストローム程度）なければどんな厚さでもよい。ま
た、電極パッド２７と金属層２４の面積の関係は同程度
が好ましいが、例え数倍に違ったとしても金属層２４の
真下に素子がなければ大きな問題となることはない。
【００３４】この具体例では配線２６、電極パッド２７
および金属層２４はすべてアルミニウムとしたが、銅な
ど、金属であればよい。また、この具体例では、本発明
の特徴を表すために、電極パッドに接続されるものとし
て配線とＭＯＳＦＥＴを簡単化して図示している。しか
し、他のトランジスタ、インダクタや容量などの受動素
子、ウェル、素子分離など本発明と直接関係のないもの
については図示していない。
および金属層２４はすべてアルミニウムとしたが、銅な
ど、金属であればよい。また、この具体例では、本発明
の特徴を表すために、電極パッドに接続されるものとし
て配線とＭＯＳＦＥＴを簡単化して図示している。しか
し、他のトランジスタ、インダクタや容量などの受動素
子、ウェル、素子分離など本発明と直接関係のないもの
については図示していない。
【００３５】次に、本発明に係る第３の具体例を図３を
参照しながら詳細に説明するならば、図３は、上記した
図２に示す具体例に於て、電極パッド２７と金属層２４
の一方または両方を網目構造７にしたものがある。図３
は電極パッド２７のみを網目構造７にしたものを図示し
ており、網目状の電極パッド２７を配線２６に接続して
いる。
参照しながら詳細に説明するならば、図３は、上記した
図２に示す具体例に於て、電極パッド２７と金属層２４
の一方または両方を網目構造７にしたものがある。図３
は電極パッド２７のみを網目構造７にしたものを図示し
ており、網目状の電極パッド２７を配線２６に接続して
いる。
【００３６】当該網目の構造の詳細は、この実施例では
４μｍ程度の幅で５０μｍの長さの長方形のアルミニウ
ムを４μｍ間隔で縦横に並べた形に形成されている。こ
の幅や間隔はアルミニウム形成技術（微細化）の限界ま
で自由に設定できる。また、網目構造は他の形状もいろ
いろ考えられ、要は、隙間を内部につくって容量を減ら
し、かつパッケージからの配線のボンディングが再現性
よくできる大きさならばよい。
４μｍ程度の幅で５０μｍの長さの長方形のアルミニウ
ムを４μｍ間隔で縦横に並べた形に形成されている。こ
の幅や間隔はアルミニウム形成技術（微細化）の限界ま
で自由に設定できる。また、網目構造は他の形状もいろ
いろ考えられ、要は、隙間を内部につくって容量を減ら
し、かつパッケージからの配線のボンディングが再現性
よくできる大きさならばよい。
【００３７】一方、図４（Ａ）は本発明に係る第４の具
体例の電極パッドの構造を示す断面図であって、図４
（Ｂ）はその平面図である。図に於て、シリコンの基板
４１の表面付近にトランジスタ４２としてＭＯＳＦＥＴ
が形成され、層間絶縁膜４３を用いてコンタクトプラグ
４５を介してゲート電極部に配線４６が接続されてい
る。
体例の電極パッドの構造を示す断面図であって、図４
（Ｂ）はその平面図である。図に於て、シリコンの基板
４１の表面付近にトランジスタ４２としてＭＯＳＦＥＴ
が形成され、層間絶縁膜４３を用いてコンタクトプラグ
４５を介してゲート電極部に配線４６が接続されてい
る。
【００３８】配線４６には電極パッド４７が接続されて
いる。電極パッド４７は基板内で下にトランジスタのな
い場所に形成されている。基板４１の表面で、かつ電極
パッド４７の真下に金属層またはシリサイド層４４が形
成されている。この層の面積は電極パッド４７と同程度
の面積で形成されており、平面図では電極パッド４７よ
りわずかにはみ出している大きさである。
いる。電極パッド４７は基板内で下にトランジスタのな
い場所に形成されている。基板４１の表面で、かつ電極
パッド４７の真下に金属層またはシリサイド層４４が形
成されている。この層の面積は電極パッド４７と同程度
の面積で形成されており、平面図では電極パッド４７よ
りわずかにはみ出している大きさである。
【００３９】この具体例では配線４６や電極パッド４７
の厚さは１μｍ程度で、金属層又はシリサイド膜または
シリサイド層４４の厚さは０．１μｍとした。これらの
厚さは極端に薄く（１００オングストローム程度）なけ
ればどんな厚さでもよい。また、電極パッド４７と金属
層またはシリサイド層４４の面積の関係は同程度が好ま
しいが、例え大幅に違ったとしても大きく問題となるこ
とはない。この実施例では配線４６、電極パッド４７お
よび金属層４４はすべてアルミニウムとしたが、銅な
ど、金属であればよい。また、シリサイド層はＣｏシリ
サイドとしたが、チタンや白金などとのシリサイドでも
よい。
の厚さは１μｍ程度で、金属層又はシリサイド膜または
シリサイド層４４の厚さは０．１μｍとした。これらの
厚さは極端に薄く（１００オングストローム程度）なけ
ればどんな厚さでもよい。また、電極パッド４７と金属
層またはシリサイド層４４の面積の関係は同程度が好ま
しいが、例え大幅に違ったとしても大きく問題となるこ
とはない。この実施例では配線４６、電極パッド４７お
よび金属層４４はすべてアルミニウムとしたが、銅な
ど、金属であればよい。また、シリサイド層はＣｏシリ
サイドとしたが、チタンや白金などとのシリサイドでも
よい。
【００４０】また、この実施例では、本発明の特徴を表
すために、電極パッドに接続されるものとして配線とＭ
ＯＳＦＥＴを簡単化して図示している。しかし、他のト
ランジスタ、インダクタや容量などの受動素子、ウェ
ル、素子分離など本発明と直接関係のないものについて
は図示していない。更に、本発明に於ては、上記した第
４の具体例に於て、電極パッド４７かまたは金属層また
はシリサイド層４４の一方または両方を網目構造７にす
る事が出来る。
すために、電極パッドに接続されるものとして配線とＭ
ＯＳＦＥＴを簡単化して図示している。しかし、他のト
ランジスタ、インダクタや容量などの受動素子、ウェ
ル、素子分離など本発明と直接関係のないものについて
は図示していない。更に、本発明に於ては、上記した第
４の具体例に於て、電極パッド４７かまたは金属層また
はシリサイド層４４の一方または両方を網目構造７にす
る事が出来る。
【００４１】当該網目の構造７の詳細は、この具体例で
は４μｍ程度の幅で５０μｍの長さの長方形状のものを
４μｍ間隔で縦横に並べた形が考えられる。この幅や間
隔はアルミニウム形成技術（微細化）の限界まで自由に
設定できる。また、網目構造は他の形状もいろいろ考え
られ、要は、隙間を内部につくって容量を減らし、かつ
パッケージからの配線のボンディングが再現性よくでき
る大きさならばよい。
は４μｍ程度の幅で５０μｍの長さの長方形状のものを
４μｍ間隔で縦横に並べた形が考えられる。この幅や間
隔はアルミニウム形成技術（微細化）の限界まで自由に
設定できる。また、網目構造は他の形状もいろいろ考え
られ、要は、隙間を内部につくって容量を減らし、かつ
パッケージからの配線のボンディングが再現性よくでき
る大きさならばよい。
【００４２】上記した本発明に係る当該半導体素子用電
極パッドの各具体例から明らかな様に、本発明に係る当
該半導体素子用電極パッドの製造方法としては、例え
ば、半導体基板上に、適宜の半導体素子を形成する工
程、当該基板上に層間絶縁膜を形成する工程、当該層間
絶縁膜に当該半導体素子とその一端部が電気的に接続す
ると共に他方の端部が当該層間絶縁膜の表面近傍に位置
するコンタクトプラグを形成する工程、当該層間絶縁膜
表面上に、少なくとも一部に網目構造を有する電極パッ
ドを形成する工程、及び当該電極パッドと当該コンタク
トプラグの端部とを接続する工程とから構成されている
事が望ましい。
極パッドの各具体例から明らかな様に、本発明に係る当
該半導体素子用電極パッドの製造方法としては、例え
ば、半導体基板上に、適宜の半導体素子を形成する工
程、当該基板上に層間絶縁膜を形成する工程、当該層間
絶縁膜に当該半導体素子とその一端部が電気的に接続す
ると共に他方の端部が当該層間絶縁膜の表面近傍に位置
するコンタクトプラグを形成する工程、当該層間絶縁膜
表面上に、少なくとも一部に網目構造を有する電極パッ
ドを形成する工程、及び当該電極パッドと当該コンタク
トプラグの端部とを接続する工程とから構成されている
事が望ましい。
【００４３】又、本発明に於ける上記半導体素子用電極
パッドの製造方法に於いては、当該電極パッドは、当該
基板上に形成されている半導体素子の配置位置に相当す
る当該層間絶縁膜表面領域を除く領域に形成されるもの
である事が望ましい。更に、本発明に係る半導体素子用
電極パッドの製造方法の他の構成例としては、半導体基
板上に、適宜の半導体素子を形成する工程、当該基板上
の当該半導体素子が形成されている領域以外の領域に金
属層又はシリサイド層を形成する工程、当該基板上に層
間絶縁膜を形成する工程、当該層間絶縁膜に当該半導体
素子とその一端部が電気的に接続すると共に他方の端部
が当該層間絶縁膜の表面近傍に位置するコンタクトプラ
グを形成する工程、当該層間絶縁膜表面上であって、且
つ当該金属層又は当該シリサイド層と対向する位置に適
宜の電極パッドを形成する工程、及び当該電極パッドと
当該コンタクトプラグの端部とを接続する工程とから構
成されている事も望ましい。
パッドの製造方法に於いては、当該電極パッドは、当該
基板上に形成されている半導体素子の配置位置に相当す
る当該層間絶縁膜表面領域を除く領域に形成されるもの
である事が望ましい。更に、本発明に係る半導体素子用
電極パッドの製造方法の他の構成例としては、半導体基
板上に、適宜の半導体素子を形成する工程、当該基板上
の当該半導体素子が形成されている領域以外の領域に金
属層又はシリサイド層を形成する工程、当該基板上に層
間絶縁膜を形成する工程、当該層間絶縁膜に当該半導体
素子とその一端部が電気的に接続すると共に他方の端部
が当該層間絶縁膜の表面近傍に位置するコンタクトプラ
グを形成する工程、当該層間絶縁膜表面上であって、且
つ当該金属層又は当該シリサイド層と対向する位置に適
宜の電極パッドを形成する工程、及び当該電極パッドと
当該コンタクトプラグの端部とを接続する工程とから構
成されている事も望ましい。
【００４４】同様に、本発明に係る当該半導体素子用電
極パッドの製造方法の別の具体例としては、半導体基板
上に、適宜の半導体素子を形成する工程、当該基板上に
層間絶縁膜を形成する工程、当該層間絶縁膜上に、当該
基板上の当該半導体素子が形成されている領域以外の領
域に金属層又はシリサイド層を形成する工程、当該層間
絶縁膜上に別の層間絶縁膜を形成する工程、当該層間絶
縁膜に当該半導体素子とその一端部が電気的に接続する
と共に、他方の端部が当該層間絶縁膜の表面近傍に位置
するコンタクトプラグを形成する工程、当該層間絶縁膜
表面上であって、且つ当該金属層又は当該シリサイド層
と対向する位置に適宜の電極パッドを形成する工程、及
び当該電極パッドと当該コンタクトプラグの端部とを接
続する工程とから構成されている事も好ましい。
極パッドの製造方法の別の具体例としては、半導体基板
上に、適宜の半導体素子を形成する工程、当該基板上に
層間絶縁膜を形成する工程、当該層間絶縁膜上に、当該
基板上の当該半導体素子が形成されている領域以外の領
域に金属層又はシリサイド層を形成する工程、当該層間
絶縁膜上に別の層間絶縁膜を形成する工程、当該層間絶
縁膜に当該半導体素子とその一端部が電気的に接続する
と共に、他方の端部が当該層間絶縁膜の表面近傍に位置
するコンタクトプラグを形成する工程、当該層間絶縁膜
表面上であって、且つ当該金属層又は当該シリサイド層
と対向する位置に適宜の電極パッドを形成する工程、及
び当該電極パッドと当該コンタクトプラグの端部とを接
続する工程とから構成されている事も好ましい。
【００４５】上記各半導体素子用電極パッドの製造方法
の具体例に於いては、当該電極パッドは、当該基板上に
形成されている半導体素子の配置位置に相当する当該層
間絶縁膜表面領域を除く領域に形成されるものである事
が望ましい。
の具体例に於いては、当該電極パッドは、当該基板上に
形成されている半導体素子の配置位置に相当する当該層
間絶縁膜表面領域を除く領域に形成されるものである事
が望ましい。
【００４６】
【発明の効果】本発明の電極パッドの構造によれば、導
電性のＳｉ基板による熱雑音がトランジスタの入力部に
入る量を大幅に低減することができ、例えば、０．１８
μｍのＭＯＳＦＥＴを用いた場合には従来のパッド構造
に比べて、６ＧＨｚにおいて１ｄＢ程度の雑音指数低減
ができた。
電性のＳｉ基板による熱雑音がトランジスタの入力部に
入る量を大幅に低減することができ、例えば、０．１８
μｍのＭＯＳＦＥＴを用いた場合には従来のパッド構造
に比べて、６ＧＨｚにおいて１ｄＢ程度の雑音指数低減
ができた。
【図１】図１（Ａ）は、本発明の第１の具体例である電
極パッドを使用した半導体装置の構造の平面図であり図
１（Ｂ）はその断面図である。
極パッドを使用した半導体装置の構造の平面図であり図
１（Ｂ）はその断面図である。
【図２】図２（Ａ）は本発明の第２の具体例である電極
パッドを使用した半導体装置の構造の断面図であり図１
（Ｂ）はその平面図である。
パッドを使用した半導体装置の構造の断面図であり図１
（Ｂ）はその平面図である。
【図３】図３（Ａ）は本発明の第３の具体例である電極
パッドを使用した半導体装置の構造の断面図であり図３
（Ｂ）はその平面図である。
パッドを使用した半導体装置の構造の断面図であり図３
（Ｂ）はその平面図である。
【図４】図４（Ａ）は本発明の第４の具体例である電極
パッドを使用した半導体装置の構造の断面図であり図４
（Ｂ）はその平面図である。
パッドを使用した半導体装置の構造の断面図であり図４
（Ｂ）はその平面図である。
【図５】図５は、従来の半導体装置の構造の断面模式図
および平面図である。
および平面図である。
１、２１、４１、５１…基板 ２、２２、４２、５２…トランジスタ ３、２６、４６…配線 ４、２７、４７、５６…電極パッド ５、２５、４５、５５…コンタクトプラグ ６、２３、４３、５３…層間絶縁膜 ７…網目構造 ２４、４４、５４…金属層又はシリサイド層
Claims (12)
- 【請求項１】 半導体基板上に形成された半導体素子と
絶縁膜を介して接続せしめられている当該絶縁膜上に形
成された電極パッドであり、当該電極パッドは、基板抵
抗により発生される熱雑音電圧の伝播を抑制するか、当
該熱雑音電圧の発生を抑制する機能が付与されているこ
とを特徴とする半導体素子用電極パッド。 - 【請求項２】 半導体基板上に形成された半導体素子と
絶縁膜を介して接続せしめられている当該絶縁膜上に形
成された電極パッドであり、当該電極パッドの少なくと
も一部が網目構造を有していることを特徴とする請求項
１に記載の半導体素子用電極パッド。 - 【請求項３】 半導体基板上に形成された半導体素子と
絶縁膜を介して接続せしめられている当該絶縁膜上に形
成された電極パッドであり、当該電極パッドの直下に当
該絶縁膜を介して金属層又はシリサイド膜が配置されて
いる事を特徴とする請求項１記載の半導体素子用電極パ
ッド。 - 【請求項４】 当該金属層又はシリサイド膜は一定の電
位に維持されている事を特徴とする請求項３記載の半導
体素子用電極パッド。 - 【請求項５】 当該電極パッド若しくは当該金属層又は
シリサイド膜の少なくとも一方の少なくとも一部が網目
構造を有している事を特徴とする請求項３又は４に記載
の半導体素子用電極パッド。 - 【請求項６】 当該電極パッド若しくは当該金属層又は
シリサイド膜は、何れも当該半導体基板上に形成されて
いる当該半導体素子が配置されていない位置の直上に相
当する当該絶縁膜層内部の位置或いは当該絶縁膜の上表
面部の位置に設けられている事を特徴とする請求項１乃
至５の何れかに記載の半導体素子用電極パッド。 - 【請求項７】 上記した請求項１乃至６の何れかに記載
された電極パッドを含んでいる事を特徴とする半導体装
置。 - 【請求項８】 半導体基板上に、適宜の半導体素子を形
成する工程、当該基板上に層間絶縁膜を形成する工程、
当該層間絶縁膜に当該半導体素子とその一端部が電気的
に接続すると共に他方の端部が当該層間絶縁膜の表面近
傍に位置するコンタクトプラグを形成する工程、当該層
間絶縁膜表面上に、少なくとも一部に網目構造を有する
電極パッドを形成する工程、及び当該電極パッドと当該
コンタクトプラグの端部とを接続する工程とから構成さ
れている事を特徴とする半導体素子用電極パッドの製造
方法。 - 【請求項９】 当該電極パッドは、当該基板上に形成さ
れている半導体素子の配置位置に相当する当該層間絶縁
膜表面領域を除く領域に形成されるものである事を特徴
とする請求項８記載の半導体素子用電極パッドの製造方
法。 - 【請求項１０】 半導体基板上に、適宜の半導体素子を
形成する工程、当該基板上の当該半導体素子が形成され
ている領域以外の領域に金属層又はシリサイド層を形成
する工程、当該基板上に層間絶縁膜を形成する工程、当
該層間絶縁膜に当該半導体素子とその一端部が電気的に
接続すると共に他方の端部が当該層間絶縁膜の表面近傍
に位置するコンタクトプラグを形成する工程、当該層間
絶縁膜表面上であって、且つ当該金属層又は当該シリサ
イド層と対向する位置に適宜の電極パッドを形成する工
程、及び当該電極パッドと当該コンタクトプラグの端部
とを接続する工程とから構成されている事を特徴とする
半導体素子用電極パッドの製造方法。 - 【請求項１１】 半導体基板上に、適宜の半導体素子を
形成する工程、当該基板上に層間絶縁膜を形成する工
程、当該層間絶縁膜上に、当該基板上の当該半導体素子
が形成されている領域以外の領域に金属層又はシリサイ
ド層を形成する工程、当該層間絶縁膜上に別の層間絶縁
膜を形成する工程、当該層間絶縁膜に当該半導体素子と
その一端部が電気的に接続すると共に、他方の端部が当
該層間絶縁膜の表面近傍に位置するコンタクトプラグを
形成する工程、当該層間絶縁膜表面上であって、且つ当
該金属層又は当該シリサイド層と対向する位置に適宜の
電極パッドを形成する工程、及び当該電極パッドと当該
コンタクトプラグの端部とを接続する工程とから構成さ
れている事を特徴とする半導体素子用電極パッドの製造
方法。 - 【請求項１２】 当該電極パッドは、当該基板上に形成
されている半導体素子の配置位置に相当する当該層間絶
縁膜表面領域を除く領域に形成されるものである事を特
徴とする請求項１０又は１１に記載の半導体素子用電極
パッドの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11105406A JP2000299319A (ja) | 1999-04-13 | 1999-04-13 | 半導体素子用電極パッド、半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11105406A JP2000299319A (ja) | 1999-04-13 | 1999-04-13 | 半導体素子用電極パッド、半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000299319A true JP2000299319A (ja) | 2000-10-24 |
Family
ID=14406745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11105406A Pending JP2000299319A (ja) | 1999-04-13 | 1999-04-13 | 半導体素子用電極パッド、半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000299319A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6642540B2 (en) | 2002-01-30 | 2003-11-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| US7091122B2 (en) | 2002-01-22 | 2006-08-15 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2007266621A (ja) * | 2007-05-30 | 2007-10-11 | Renesas Technology Corp | 半導体装置 |
| JP2010258342A (ja) * | 2009-04-28 | 2010-11-11 | Toyota Central R&D Labs Inc | 半導体基板 |
| US7956444B2 (en) | 2008-02-28 | 2011-06-07 | Panasonic Corporation | Semiconductor device having electrode pad, and wireless circuit device including the semiconductor device |
| JP2012023065A (ja) * | 2010-07-12 | 2012-02-02 | Nippon Telegr & Teleph Corp <Ntt> | 半導体素子 |
| USRE46784E1 (en) | 2003-02-26 | 2018-04-10 | Realtek Semiconductor Corporation | Integrated circuit device having pads structure formed thereon and method for forming the same |
-
1999
- 1999-04-13 JP JP11105406A patent/JP2000299319A/ja active Pending
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