JP2000299450A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】更にその抵抗を低減し、金属層とサイドウオー
ルとの間の耐圧性を一層に向上させる。 【解決手段】ドレイン９、ソース１１を形成するための
拡散層と、ドレイン９とソース１１との間に位置し拡散
層よりも上層のゲート層３と、ゲート層３の上面側に形
成される金属層１２，１３と、ゲート層３と金属層１
２，１３との間に形成される第１サイドウオール７，８
とからなる。金属層１２，１３とゲート層３）の間に絶
縁層である第１サイドウオール７，８が介在する。金属
層１２，１３は、拡散層の上面に接触する水平層１２
Ｈ，１３Ｈと第１サイドウオール７，８に接触する垂直
層１２Ｖ，１３Ｖ）からなり、垂直層１２Ｖ，１３Ｖは
電気抵抗が更に低くなっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の製造方法に関し、特に、フラッシュメモリに
ついて半導体装置及び半導体装置の製造方法に関する。

【０００２】

【従来の技術】フラッシュメモリの高集積化のために、
そのコンタクト領域の面積を小さくすることによりその
チップの面線を少なくする構造が開発されている。図２
４、図２５は、公知のそのような平面構造と断面構造を
それぞれに示している。公知の構造は、主・副ビット線
構造を採用し、主ビット線とメモリセルの副ビット線で
あるドレインとの間を接続するために形成されるコンタ
クト領域を少なくしている。副ビット線は拡散層のみで
形成されているため、１つの副ビット線に接続できるメ
モリセルの数が限られる。

【０００３】図２６〜３２は、その公知構造の製造方法
を示している。トンネル酸化膜１０２（６０〜１３０Ａ
゜）が形成された基板上に、第１ポリシリコン層１０３
（１０００〜１５００Ａ゜）と第２酸化膜１０４（１０
００〜３０００Ａ゜）と第１窒化膜１０５（１０００〜
２５００Ａ゜）を形成する（図２６）。この時、第１ポ
リシリコン層１０３には、あらかじめリン等の不純物が
注入されている。次に、図２７に示されるように、第１
窒化膜１０５と第１ポリシリコン層１０３をビット線方
向にパターニングする。次に、図２８に示されるよう
に、第１窒化膜１０５をマスクとして砒素等の不純物イ
オンを注入し、ソース・ドレイン（副ビット線である拡
散層）１０６を形成する。

【０００４】次に、図２９に示されるように、酸化膜サ
イドウォール１０７（５００〜１５００Ａ゜）を形成す
る。次に、第１窒化膜１０５と酸化膜サイドウォール１
０７をマスクとして、図３０に示されるように、剥き出
しになっているシリコン基板１０１をエッチングして溝
１０８を形成する（深さ２０００〜６０００Ａ゜）。次
に、図３１に示されるように、第３酸化膜１０９によっ
て溝１０８を埋め込み、第１窒化膜１０５が露出するま
でエッチバックを行う。次に、第１窒化膜１０５と第２
酸化膜１０９を除去した後、図３２に示されるように、
ＯＮＯ膜１１０（酸化膜、窒化膜、酸化膜：酸化膜換算
膜厚で１１０〜２００Ａ゜）、及び、第２ポリシリコン
層１１１（１０００〜２０００Ａ゜）を形成する。次
に、ビット線１０６に垂直な方向に、第２ポリシリコン
層１１１、ＯＮＯ膜１１０、第１ポリシリコン層１０３
を同時にパターニングすることにより、公知の不揮発性
半導体記憶装置の形状ができあがる。この後に、コンタ
クト、配線が形成される。

【０００５】不揮発性半導体記憶装置は、拡散層にその
抵抗の低減が求められている。拡散層抵抗の低減は、そ
の層の不純物濃度を濃くすることにより可能である。不
純物濃度を濃くすることは拡散層の耐圧の低下、その接
合形成の必要等の問題が派生する。その縮小化を求めら
れる既述の公知構造は、このように派生する問題を抱え
ているため、副ビット線１０６の拡散層抵抗を低減する
ことが困難である。

【０００６】このような問題を派生させないで不純物濃
度を濃くする方法が、特開平６−３７２８４号で開示さ
れている。この公知技術は、拡散層の上面側に金属層を
形成することにより、拡散層の耐圧の低下等を招かず
に、ビット線の抵抗を低減する方法を示している。より
微細化が進められれば、このような金属層を形成する技
術には、更にその抵抗を低減することが求められること
になる。

【０００７】

【発明が解決しようとする課題】本発明の課題は、ビッ
ト線の抵抗を低減する金属層を形成する場合に更にその
抵抗を低減することができる半導体装置及び半導体装置
の製造方法を提供することにある。

【０００８】

【課題を解決するための手段】その課題を解決するため
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧（）つきで、番号、記号
等が添記されている。その番号、記号等は、請求項対応
の技術的事項と実施の複数・形態のうちの少なくとも１
つの形態の技術的事項との一致・対応関係を明白にして
いるが、その請求項対応の技術的事項が実施の形態の技
術的事項に限定されることを示すためのものではない。

【０００９】本発明による半導体装置は、ドレイン
（９）、ソース（１１）を形成するための拡散層と、ド
レイン（９）とソース（１１）との間に位置し拡散層よ
りも上層のゲート層（３）と、ドレイン（９）とソース
（１１）の上面側に形成される金属層（１２，１３）
と、ゲート層（３）と金属層（１２，１３）との間に形
成される第１サイドウオール（７，８）とからなる。

【００１０】金属層（１２，１３）は、拡散層の上面に
接触する水平層（１２Ｈ，１３Ｈ）と第１サイドウオー
ル（７，８）に接触する垂直層（１２Ｖ，１３Ｖ）とか
らなり、水平層（１２Ｈ，１３Ｈ）と垂直層（１２Ｖ，
１３Ｖ）は概ね直交し、垂直層（１２Ｖ，１３Ｖ）は電
気抵抗を更に低くしている。

【００１１】ゲート層（３）は、上層部（６）と下層部
とを備え、上層部（６）と下層部との間にＯＮＯ膜が形
成され、従来通りの構造を備えている。

【００１２】本発明による半導体装置の製造方法は、基
板（１）上に複数・ゲート層（３）を形成するためのス
テップと、ゲート層（３）の間で基板（１）上に拡散層
（２４）を形成するためのステップと、拡散層（２４）
を形成した後に拡散層（２４）の上面側でありゲート層
（３）の側面にサイドウオール（７，８）を形成するた
めのステップと、サイドウオール（７，８）と拡散層
（２４）が露出している状態で金属層（１２，１３）を
形成するためのステップと、第２サイドウオールを形成
するためのステップとからなる。

【００１３】更に、第２サイドウオールをマスクとし
て、ゲート層（３）の間の金属層（１２，１３）及び拡
散層（２４）をエッチングして基板（１）に溝（２７）
を形成するためのステップと、溝（２７）に絶縁層（２
８）を形成するためのステップとからなることが好まし
い。

【００１４】金属層（１２，１３）を形成する金属は、
シリコンに反応する金属が選択され、更に、金属層（１
２，１３）に熱処理を施して金属とシリコンとを反応さ
せて金属シリサイドを形成することが好ましい。

【００１５】

【発明の実施の形態】図に一致対応して、本発明による
半導体装置の実施の形態は、ビット線が基板とともに設
けられている。その基板１には、図１２に示されるよう
に、トンネル酸化膜２が形成されている。トンネル酸化
膜２の上面に、フローティング・ゲートである第１ポリ
シリコン層３が形成されている。第１ポリシリコン層３
の上面に、ＯＮＯ膜４が薄く形成されている。ＯＮＯ膜
４の上面に、コントロールゲート層５が形成されてい
る。１単位の半導体素子は、後述する溝２７間の領域に
形成されている。

【００１６】１素子領域で、１つの第１ポリシリコン層
６の両側面に、第１ソース側サイドウオール７と第１ド
レイン側サイドウオール８がそれぞれに形成されてい
る。その１素子領域で、基板１には、拡散層であるドレ
イン領域９とソース領域１１とが分離されて形成されて
いる。

【００１７】ソース側金属膜１２が、第１ソース側サイ
ドウオール７の外側面とソース領域１１の上面に接して
形成されている。ドレイン側金属膜１３が、第１ドレイ
ン側サイドウオール８の外側面とドレイン領域９の上面
に接して形成されている。第２ソース側サイドウオール
１４が、ソース側金属膜１２の上面と外側面とに接して
形成されており、第１ソース側サイドウオール７と、第
２ソース側サイドウオール１４は、ソース側金属膜１２
を介して接している。第２ソース側サイドウオール１４
の側面とソース側金属膜１２の端面（側面）は、概ね、
平行である。

【００１８】第２ドレイン側サイドウオール１５が、ド
レイン側金属膜１３の上面と外側面とに接して形成され
ている。第２ドレイン側サイドウオール１５の側面とド
レイン側金属膜１３の端面（側面）は、概ね、平行であ
る。

【００１９】ソース側金属膜１２とドレイン側金属膜１
３は、図２に示されるように従来と全く同じく、拡散層
であるドレイン領域９とソース領域１１とに平行に延び
て形成されている。ソース側金属膜１２とドレイン側金
属膜１３は、チタン、コバルトのようなシリコン中で拡
散しにくいものにより形成されている。チャネル領域か
ら金属膜１２，１３まではサイドウォールによって隔て
られ、金属膜１２，１３の金属原子はチャネル領域に影
響を与えない。

【００２０】図３〜図１１は、本発明による半導体装置
の製造方法の実施の形態を示している。トンネル酸化膜
２（６０〜１３０Ａ゜）を形成した基板上に、図３に示
されるように、第１ポリシリコン層３（１０００〜１５
００Ａ゜）が形成される。第１ポリシリコン層３の上面
にＯＮＯ層４（後述）の位置に相当する位置に第２酸化
膜４’が形成される。第２酸化膜４’の上面に第１窒化
膜２２（１０００〜２５００Ａ゜）が形成される。この
時、第１ポリシリコン層３には、あらかじめリン等の不
純物が注入されていることがその低抵抗化のために望ま
しい。

【００２１】次に、図４に示されるように、第１窒化膜
２２と第１ポリシリコン層３が、ビット線方向にパター
ニングされる。次に、パターン化された第１窒化膜２
２’をマスクとして砒素等の不純物イオンが基板１の上
方側から注入され、図５に示されるように、拡散層２４
（副ビット線）が形成される。

【００２２】次に、第１ソース側サイドウオール７と第
１ドレイン側サイドウオール８（厚さ５００〜１５００
Ａ゜）が形成される。この時、第１ポリシリコン層３の
側面を熱酸化膜で覆った後、ＣＶＤで酸化膜を形成して
エッチバックすることが望ましい。第１ソース側サイド
ウオール７と第１ドレイン側サイドウオール８の高さ
は、第１ポリシリコン層３よりも高く形成する必要があ
る。

【００２３】次に、第１ソース側サイドウオール７、第
１ドレイン側サイドウオール８がない部分の拡散層上に
薄く残っているトンネル酸化膜２を除去して基板を剥き
出しにした後、図７に示されるように、全面に金属膜２
５が形成される。次に、図８に示されるように、第２ソ
ース側サイドウオール１４、第２ドレイン側サイドウオ
ール１５が形成される。

【００２４】第２ソース側サイドウオール１４、第２ド
レイン側サイドウオール１５をマスクとして、図９に示
されるように、金属膜２５の一部がエッチングされる。
この時、第１ソース側サイドウオール７、第１ドレイン
側サイドウオール８から第２ソース側サイドウオール１
４、第２ドレイン側サイドウオール１５までのそれぞれ
の幅が拡散層の所望の幅になるように、第２酸化第２ソ
ース側サイドウオール１４、第２ドレイン側サイドウオ
ール１５の幅が調整されている。

【００２５】エッチング後の金属膜２５の高さは、図９
に示されるように、第１ソース側サイドウオール７、第
１ドレイン側サイドウオール８の高さより低くすること
により、金属膜２５が第１窒化膜２２’と第２酸化膜
４’に接しないようにする必要がある。次に、第１窒化
膜２２’、第２ソース側サイドウオール１４、第２ドレ
イン側サイドウオール１５をマスクとして、図９に示さ
れるように、剥き出しになっているシリコン基板１をエ
ッチングして拡散層２４を上下方向に貫通する溝２７を
形成する（深さ２０００〜６０００Ａ゜）。次に、第３
酸化膜２８によって溝２７を埋め込み、図１０に示され
るように、第１窒化膜２２’が露出するまでエッチバッ
クを行う。

【００２６】この時、エッチバックする代わりにＣＭＰ
によって第３酸化膜を第１窒化膜の頭が出るまで研磨し
てもよい。次に、第１窒化膜２２’と第２酸化膜４’を
除去した後、図１１に示されるように、ＯＮＯ膜４（酸
化膜、窒化膜、酸化膜の積層：酸化膜換算膜厚で１１０
〜２００Ａ゜）と第２ポリシリコン層２９（１０００〜
２０００Ａ゜）が形成される。

【００２７】この段階で、ソース側金属膜１２は、第１
ソース側サイドウオール７の外側面とソース領域１１の
上面に接して形成されている。第１ソース側サイドウオ
ール７の外側面とソース領域１１の上面は、概ね、直交
している。ソース側金属膜１２は、図１に示されるよう
に、サイドウオール側金属膜１２Ｖと拡散層側金属膜１
２Ｈとから形成されている。サイドウオール側金属膜１
２Ｖと拡散層側金属膜１２Ｈとは、直交しているが連続
している。

【００２８】ドレイン側金属膜１３が、第１ドレイン側
サイドウオール８の外側面とドレイン領域９の上面に接
して形成されている。第１ドレイン側サイドウオール８
の外側面とドレイン領域９の上面は、概ね、直交してい
る。ソース側金属膜１３は、サイドウオール側金属膜１
３Ｖと拡散層側金属膜１３Ｈとから形成されている。サ
イドウオール側金属膜１３Ｖと拡散層側金属膜１３Ｈと
は、直交しているが連続している。

【００２９】図１１の状態で、第２ポリシリコン層２９
であるコントロールゲート層５の低抵抗化のため、その
第２ポリシリコン層２９の上に、タングステンシリサイ
ド（図示せず、１０００〜２０００Ａ゜）を形成するこ
とが望ましい。次に、ビット線に垂直な方向に、第２ポ
リシリコン層５（２９）、ＯＮＯ膜４、第１ポリシリコ
ン層３を同時にパターニングすることにより、本発明の
不揮発性半導体記憶装置の形状ができあがる。この後の
コンタクト形成工程や、配線工程等は慣用のプロセス技
術によって行う。

【００３０】本発明による不揮発性半導体記憶装置は、
フローティングゲートへの電子の注入、そこからの電子
の引き抜きによりデータの書込消去を行う。この時、電
子注入を書込、電子引き抜きを消去とする場合と、電子
引き抜きを書込、電子注入を消去とする場合とがあり、
本発明ではどちらの方式でも対応できる。ここでは、電
子引き抜きを書込、電子注入を消去とする場合の動作例
が述べられる。書込時には、コントロールゲートに負電
圧（たとえば−９Ｖ）を、ドレインに正電圧（例えば５
Ｖ）を印加する。また、基板はグランド状態（０Ｖ）に
し、ソースは浮遊状態またはグランド状態にする。

【００３１】この時発生するＦＮトンネル電流で、フロ
ーティングゲートからドレインに電子を引き抜き、チャ
ネルをオンするためのしきい値電圧を、ある値（例えば
１Ｖ）以下にする（書込状態）。ただし、しきい値電圧
は０Ｖ以下にできないため、通常書込のパルスは複数回
に分けて印加し、１回の書込パルスを与える度にしきい
値（またはオン電流）を読んで書込状態になっているこ
とを確認する動作（ベリファイ）が行われる。また、多
値動作を行う不揮発性半導体記憶装置では、複数の書込
状態を取るため、それぞれの状態に書き込む際に、書込
パルスの高さや印加時間を調整するといったことも行わ
れる。

【００３２】消去時は、コントロールゲートに正電圧
（例えば１２Ｖ）を印加し、ソースと基板に負電圧（例
えば−４Ｖ）を印加する。ドレインは浮遊状態にする
か、ソースや基板と同じ電圧を印加する。この時発生す
るＦＮトンネル電流で、基板からフローティングゲート
に電子を注入して、チャネルをオンするためのしきい値
電圧をある値（例えば４Ｖ）以上にする（消去状態）。
消去の場合は、各メモリセルのしきい値をある値以上に
上げればよいので、通常は１回の消去パルスを印加する
だけで行う（多値の場合も同様である）が、信頼性の点
から書き戻しを行う場合もある。

【００３３】データの読み出しは以下のようになる。コ
ントロールゲートに正電圧（例えば３Ｖ）、ドレインに
正電圧（例えば１Ｖ）を印加し、基板とソースはグラン
ドにする。この時、メモリセルが書込状態にあれば、メ
モリセルに電流が流れ、消去状態にあれば電流は流れな
いことを利用してデータの０又は１を判定する。

【００３４】このように動作する通常の不揮発性半導体
記憶装置では、データを読み出すためには１０ｕＡ以上
のオン電流を必要とする。メモリセルのチャネル抵抗が
２５ＫΩ程度であるとすると、拡散層の抵抗は７５ＫΩ
以下にする必要がある。さらに、４値の不揮発性半導体
記憶装置の場合は、２０ｕＡ程度のオン電流が必要であ
る。この場合拡散層の抵抗は２５ＫΩ以下にする必要が
ある。

【００３５】主・副ビット線構造の不揮発性半導体装置
では、１つの副ビット線に接続されるメモリセル数の上
限が、拡散層抵抗で決まる。微細化を進めていくと、拡
散層抵抗が高くなるため、１つの副ビット線に接続でき
るメモリセルの数が少なくなる。そのため、主ビット線
と副ビット線を接続するコンタクト領域が不揮発性半導
体記憶装置全体に占める割合が大きくなり、微細化して
もチップ面積はあまり小さくできない。

【００３６】本発明による不揮発性半導体記憶装置で
は、副ビット線として、拡散層＋金属膜で形成されてい
るため、副ビット線の抵抗を１０分の１以下にできる。
そのため、主ビット線と副ビット線を接続するコンタク
ト領域を少なくすることができ、チップ全体の面積を小
さくできる。

【００３７】図１２は、本発明による半導体装置の実施
の他の形態を示している。この実施の形態が既述の実施
の形態と異なる第１点は、材料に関している。本実施の
形態では、低抵抗性を強化するための金属膜として、チ
タンやコバルト等と拡散層表面のシリコンとを反応させ
て生成した金属シリサイドが用いられている点である。

【００３８】その異なる第２点は、既述の実施の形態で
は、金属膜１２，１３が第１ソース側サイドウオール
７、第１ドレイン側サイドウオール８と第２ソース側サ
イドウオール１４、第２ドレイン側サイドウオール１５
との間に挟まれた部分を有するが、本実施の形態では、
図１２に示されるように、金属膜１２，１３は、拡散層
９，１１の表面上にのみ存在し、第１ソース側サイドウ
オール７、第１ドレイン側サイドウオール８と第２ソー
ス側サイドウオール１４、第２ドレイン側サイドウオー
ル１５との間に挟まれた部分を有していない点である。

【００３９】図１３〜図２３は、本発明による半導体装
置の製造方法の実施の他の形態を示している。トンネル
酸化膜２（６０〜１３０Ａ゜）を形成した基板１上に、
図１３に示されるように、フローティングゲートになる
第１ポリシリコン層３（１０００〜１５００Ａ゜）、第
２酸化膜４（１００〜３００Ａ゜）、及び、第１窒化膜
２２（１０００〜２５０００Ａ゜）を形成する（図１
３）。この時、第１ポリシリコン層には、低抵抗化のた
め、あらかじめリン等の不純物が注入されていることが
望ましい。

【００４０】次に、図１４に示されるように、第１窒化
膜２２及び第１ポリシリコン層３をビット線方向にパタ
ーニングする。次に、第１窒化膜をマスクとして砒素等
の不純物イオンを注入し、図１５に示されるように、ソ
ース・ドレイン（副ビット線）になる拡散層２４を形成
する。次に、図１６に示されるように、第１ソース側サ
イドウオール７、第１ドレイン側サイドウオール８（厚
さ５００〜１５００Ａ゜）を形成する。この時、第１ポ
リシリコン層３の側面を熱酸化膜で覆った後、ＣＶＤで
酸化膜を形成してエッチバックすることが望ましい。

【００４１】また、第１ソース側サイドウオール７、第
１ドレイン側サイドウオール８の高さは、第１ポリシリ
コン層３よりも高く形成する必要がある。次に、第１ソ
ース側サイドウオール７、第１ドレイン側サイドウオー
ル８がない部分の拡散層上に薄く残っている酸化膜を除
去して基板を剥き出しにした後、図１７に示されるよう
に、金属膜を形成する（図１７）。この時、形成する金
属膜２５は、チタンやコバルト等シリコンと反応して安
定なシリサイドを形成し、且つ、シリコン酸化膜とは反
応しない金属に限られる。

【００４２】次に、図１８に示されるように、熱処理を
施して金属膜２５とシリコンを反応させて拡散層上にシ
リサイド層２５’を形成する。次に、図１９に示される
ように、シリコンと反応せずに残った金属膜をエッチン
グで除去する。次に、図２０に示されるように、第２ソ
ース側サイドウオール１４’、第２ドレイン側サイドウ
オール１５’を形成する。

【００４３】次に、第１窒化膜２２、第１ソース側サイ
ドウオール７、第１ドレイン側サイドウオール８、第２
ソース側サイドウオール１４’、第２ドレイン側サイド
ウオール１５’をマスクにして、図２１に示されるよう
に、剥き出しになっている金属シリサイド膜２５’とシ
リコン基板１をエッチングして溝２７を形成する（深さ
３０００〜６０００Ａ゜）。

【００４４】次に、第３酸化膜によって溝２７を埋め込
み、図２２に示されるように、第１窒化膜２２が露出す
るまでエッチバックを行う。この時、エッチバックする
代わりにＣＭＰによって第３酸化膜を第１窒化膜の頭が
出るまで研磨してもよい。次に、第１窒化膜２２及び第
１ソース側サイドウオール７、第１ドレイン側サイドウ
オール８の一部を除去した後に、図２３に示されるよう
に、ＯＮＯ膜４（酸化膜、窒化膜、酸化膜：酸化膜換算
膜厚で１１０〜２００Ａ゜）、及び、コントロールゲー
トになる第２ポリシリコン層５（１０００〜２０００Ａ
゜）を形成する。この時、コントロールゲートの低抵抗
化のため、第２ポリシリコン層５の上に、タングステン
シリサイド（１０００〜２０００Ａ゜）を形成すること
が望ましい。

【００４５】次に、ビット線に垂直な方向に、そのタン
グステンシリサイド、第２ポリシリコン層５、ＯＮＯ膜
４、第１ポリシリコン層３を同時にパターニングするこ
とにより、不揮発性半導体記憶装置の形状ができあが
る。この後のコンタクト形成工程や、配線工程等は既知
のプロセスによって行う。

【００４６】

【発明の効果】本発明による半導体装置及び半導体装置
の製造方法は、拡散層上に金属層を形成することによ
り、拡散層抵抗を小さくしている。

【図面の簡単な説明】

【図１】図１は、本発明による半導体装置の実施の形態
を示す断面図である。

【図２】図２は、図１の平面図である。

【図３】図３は、本発明による半導体装置の製造方法の
実施の形態を示す断面図である。

【図４】図４は、図３の次のステップを示す断面図であ
る。

【図５】図５は、図４の更に次のステップを示す断面図
である。

【図６】図６は、図５の更に次のステップを示す断面図
である。

【図７】図７は、図６の更に次のステップを示す断面図
である。

【図８】図８は、図７の更に次のステップを示す断面図
である。

【図９】図９は、図８の更に次のステップを示す断面図
である。

【図１０】図１０は、図９の更に次のステップを示す断
面図である。

【図１１】図１１は、図１０の更に次のステップを示す
断面図である。

【図１２】図１２は、本発明による半導体装置の実施の
他の形態を示す断面図である。

【図１３】図１３は、本発明による半導体装置の製造方
法の実施の他の形態を示す断面図である。

【図１４】図１４は、図１３の次のステップを示す断面
図である。

【図１５】図１５は、図１４の更に次のステップを示す
断面図である。

【図１６】図１６は、図１５の更に次のステップを示す
断面図である。

【図１７】図１７は、図１６の更に次のステップを示す
断面図である。

【図１８】図１８は、図１７の更に次のステップを示す
断面図である。

【図１９】図１９は、図１８の更に次のステップを示す
断面図である。

【図２０】図２０は、図１９の更に次のステップを示す
断面図である。

【図２１】図２１は、図２０の更に次のステップを示す
断面図である。

【図２２】図２２は、図２１の更に次のステップを示す
断面図である。

【図２３】図２３は、図２２の更に次のステップを示す
断面図である。

【図２４】図２４は、公知の半導体装置を示す平面図で
ある。

【図２５】図２５は、図２４の断面図である。

【図２６】図２６は、公知の半導体装置の製造方法を示
す断面図である。

【図２７】図２７は、図２６の次のステップを示す断面
図である。

【図２８】図２８は、図２７の更に次のステップを示す
断面図である。

【図２９】図２９は、図２８の更に次のステップを示す
断面図である。

【図３０】図３０は、図２９の更に次のステップを示す
断面図である。

【図３１】図３１は、図２９の更に次のステップを示す
断面図である。

【図３２】図３２は、図３１の更に次のステップを示す
断面図である。

【符号の説明】

１…基板 ３…ゲート層 ６…上層部 ７，８…第１サイドウオール ９…ドレイン（領域） １１…ソース（領域） １２，１３…金属層 １２Ｈ，１３Ｈ…水平層 １２Ｖ，１３Ｖ…垂直層 １４，１５…第２サイドウオール ２４…拡散層 ２７…溝 ２８…絶縁層

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA01 AB02 AC02 AD15 AG02 AG17 AG21 AG28 5F033 MM15 MM18 NN06 NN13 NN29 QQ31 QQ48 QQ76 RR04 SS11 TT07 XX08 5F083 EP00 EP42 ER03 ER22 GA02 GA24 JA35 JA39 MA01 MA03 MA04 MA19 PR39 PR40

Claims (7)

【特許請求の範囲】
1. 【請求項１】ドレイン、ソースを形成するための拡散層
   と、 前記ドレインと前記ソースとの間に位置し前記拡散層よ
   りも上層のゲート層と、 前記ドレインと前記ソースの上面側に形成される金属層
   と、 前記ゲート層と前記金属層との間に形成される第１サイ
   ドウオールとからなる半導体装置。
2. 【請求項２】請求項１において、 前記金属層は、前記拡散層の上面に接触する水平層と前
   記第１サイドウオールに接触する垂直層とからなり、 前記水平層と前記垂直層は概ね直交していることを特徴
   とする半導体装置。
3. 【請求項３】請求項２において、更に、 第２サイドウオールからなり、 前記第２サイドウオールは、前記水平層の上面側に接触
   し、且つ、前記垂直層の側面に接触していることを特徴
   とする半導体装置。
4. 【請求項４】請求項１において、 前記ゲート層は、上層部と下層部とを備え、 前記上層部と下層部との間にＯＮＯ膜が形成されている
   ことを特徴とする半導体装置。
5. 【請求項５】基板１上にゲート層を形成すること、 前記ゲート層の間で前記基板上に拡散層２４を形成する
   こと、 前記拡散層２４を形成した後に前記拡散層の上面側であ
   り前記ゲート層の側面に第１サイドウオールを形成する
   こと、 前記第１サイドウオールと前記拡散層が露出している状
   態で金属層を形成すること、 前記金属層を覆うように絶縁層を形成すること、 前記絶縁層をエッチバックして第２サイドウオールを形
   成することとからなる半導体装置の製造方法。
6. 【請求項６】請求項５において、更に、 前記第２サイドウオールをマスクとして前記ゲート層の
   間の前記金属層及び前記拡散層をエッチングして前記基
   板に溝を形成すること、前記溝に絶縁層を形成すること
   とからなる半導体装置の製造方法。
7. 【請求項７】請求項５において、 前記金属層を形成する金属は、シリコンに反応する金属
   が選択され、 更に、前記絶縁層を形成する前に、前記金属層に熱処理
   を施して前記金属と前記拡散層のシリコンとを反応させ
   て金属シリサイドを形成することからなる半導体装置の
   製造方法。