JP2000299457A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 降伏電圧波形がハードで降伏電圧値の製造バ
ラツキおよび製品変動が小さい双方向性ダイオードを有
する半導体装置及びその製造方法を提供する。 【解決手段】 ゲート電極２７を溝２３内部に設けたＰ
チャネル型パワーＭＯＳＦＥＴの双方向性ダイオード３
４はＰ型ポリシリコン層３６をＮ+ 型ポリシリコン層３
５で挟む導電型のＰ−Ｎ接合構造としている。Ｐ型ポリ
シリコン層３６を形成するためのイオン注入はウェーハ
表面をポリシリコン膜で被覆後ポリシリコンブロックを
形成する前に行い、かつ、Ｐ型ポリシリコン層３６を形
成するためのイオン注入後の熱拡散はベース領域２９を
形成するためのイオン注入後の熱拡散と同時に行い、更
にＮ+ 型ポリシリコン層３５を形成するためのイオン注
入及び熱拡散はコンタクトベース領域２９ａを形成する
ためのイオン注入及び熱拡散と同時に行う。
ラツキおよび製品変動が小さい双方向性ダイオードを有
する半導体装置及びその製造方法を提供する。 【解決手段】 ゲート電極２７を溝２３内部に設けたＰ
チャネル型パワーＭＯＳＦＥＴの双方向性ダイオード３
４はＰ型ポリシリコン層３６をＮ+ 型ポリシリコン層３
５で挟む導電型のＰ−Ｎ接合構造としている。Ｐ型ポリ
シリコン層３６を形成するためのイオン注入はウェーハ
表面をポリシリコン膜で被覆後ポリシリコンブロックを
形成する前に行い、かつ、Ｐ型ポリシリコン層３６を形
成するためのイオン注入後の熱拡散はベース領域２９を
形成するためのイオン注入後の熱拡散と同時に行い、更
にＮ+ 型ポリシリコン層３５を形成するためのイオン注
入及び熱拡散はコンタクトベース領域２９ａを形成する
ためのイオン注入及び熱拡散と同時に行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、ゲート電極を溝内部に設けた
縦型のＰチャネル型パワーＭＯＳトランジスタと、この
ＭＯＳトランジスタを保護するポリシリコンからなる双
方向性ダイオードとを有した半導体装置及びその製造方
法に関する。
の製造方法に関し、特に、ゲート電極を溝内部に設けた
縦型のＰチャネル型パワーＭＯＳトランジスタと、この
ＭＯＳトランジスタを保護するポリシリコンからなる双
方向性ダイオードとを有した半導体装置及びその製造方
法に関する。
【０００２】
【従来の技術】この種の半導体装置であるパワーＭＯＳ
ＦＥＴは、チップのセル部にトランジスタ機能を有する
多数の並列接続されたユニットセルが配置され、ゲート
パッド部には外部への電気的接続のためのゲートパッド
の周りにポリシリコンからなるゲート保護のための双方
向性ダイオードが配置された構造が一般的である。この
ＭＯＳＦＥＴはチャネルが半導体本体の溝深さ方向に形
成され、チャネルが半導体本体の面方向に形成されるゲ
ートプレーナ型のＭＯＳＦＥＴに比較してユニットセル
の高集積化が可能であり、単位面積あたりのチャネル幅
を大きくとれ、素子の低オン抵抗化に非常に有効である
ことが知られている。以下、従来のＰチャネル型パワー
ＭＯＳＦＥＴについて、図５を参照して説明する。
ＦＥＴは、チップのセル部にトランジスタ機能を有する
多数の並列接続されたユニットセルが配置され、ゲート
パッド部には外部への電気的接続のためのゲートパッド
の周りにポリシリコンからなるゲート保護のための双方
向性ダイオードが配置された構造が一般的である。この
ＭＯＳＦＥＴはチャネルが半導体本体の溝深さ方向に形
成され、チャネルが半導体本体の面方向に形成されるゲ
ートプレーナ型のＭＯＳＦＥＴに比較してユニットセル
の高集積化が可能であり、単位面積あたりのチャネル幅
を大きくとれ、素子の低オン抵抗化に非常に有効である
ことが知られている。以下、従来のＰチャネル型パワー
ＭＯＳＦＥＴについて、図５を参照して説明する。
【０００３】図において１は半導体本体で、高濃度Ｐ型
であるＰ+ 型半導体基板２と、この半導体基板２上に設
け、セル部Ａの表面にＵ字型溝３が格子状に形成される
と共にゲートパッド部Ｂに凹部４が形成されたエピタキ
シャル層５とを有している。まず、セル部Ａについて説
明する。エピタキシャル層５表面に形成されたＵ字型溝
３の内部にゲート酸化膜６を介してポリシリコンからな
るゲート電極７が形成されている。エピタキシャル層５
はエピタキシャル層５の初期層であり低濃度Ｐ型である
Ｐ- 型ドレイン領域８と、このドレイン領域８表面層の
Ｕ字型溝３により分離された領域にＵ字型溝３より浅く
設けたＮ型ベース領域９と、ベース領域９の表面層に設
けたＮ+ 型コンタクトベース領域９ａおよびＰ+ 型ソー
ス領域１０とを含んでいる。エピタキシャル層５上には
ゲート電極７を被覆するように層間絶縁膜１１を設け、
更にその上には層間絶縁膜１１のコンタクトホールを通
してソース領域１０およびコンタクトベース領域９ａ表
面とオーミック接触により電気的接続するアルミニウム
を主金属とするソース電極１２を設けている。ソース電
極１２はその一部を外部への電気的接続のためのソース
パッドとしている。
であるＰ+ 型半導体基板２と、この半導体基板２上に設
け、セル部Ａの表面にＵ字型溝３が格子状に形成される
と共にゲートパッド部Ｂに凹部４が形成されたエピタキ
シャル層５とを有している。まず、セル部Ａについて説
明する。エピタキシャル層５表面に形成されたＵ字型溝
３の内部にゲート酸化膜６を介してポリシリコンからな
るゲート電極７が形成されている。エピタキシャル層５
はエピタキシャル層５の初期層であり低濃度Ｐ型である
Ｐ- 型ドレイン領域８と、このドレイン領域８表面層の
Ｕ字型溝３により分離された領域にＵ字型溝３より浅く
設けたＮ型ベース領域９と、ベース領域９の表面層に設
けたＮ+ 型コンタクトベース領域９ａおよびＰ+ 型ソー
ス領域１０とを含んでいる。エピタキシャル層５上には
ゲート電極７を被覆するように層間絶縁膜１１を設け、
更にその上には層間絶縁膜１１のコンタクトホールを通
してソース領域１０およびコンタクトベース領域９ａ表
面とオーミック接触により電気的接続するアルミニウム
を主金属とするソース電極１２を設けている。ソース電
極１２はその一部を外部への電気的接続のためのソース
パッドとしている。
【０００４】次に、ゲートパッド部Ｂについて説明す
る。エピタキシャル層５表面に形成された凹部４内面に
フィールド酸化膜１３を設け、このフィールド酸化膜１
３上の外周にポリシリコンからなる双方向性ダイオード
１４を設けている。双方向性ダイオード１４はＰ+ 型ポ
リシリコン層１５−Ｎ型ポリシリコン層１６−Ｐ+ 型ポ
リシリコン層１５−Ｎ型ポリシリコン層１６−Ｐ+ 型ポ
リシリコン層１５のＰ−Ｎ接合により構成されている。
この双方向性ダイオード１４を被覆するようにフィール
ド酸化膜１３および双方向性ダイオード１４上にセル部
Ａと共通の層間絶縁膜１１を設けている。層間絶縁膜１
１上には層間絶縁膜１１のコンタクトホールを通して双
方向性ダイオード１４の最外周部（図５では右端側）の
Ｐ+ 型ポリシリコン層１５と電気的接続したセル部Ａと
共通のソース電極１２と、双方向性ダイオード１４の最
内周部（図５では左端側）のＰ+ 型ポリシリコン層１５
と電気的接続した外部への電気的接続のためのゲートパ
ッド１７を設けている。ゲートパッド１７はゲート電極
７に図示しないゲート配線により接続されている。
る。エピタキシャル層５表面に形成された凹部４内面に
フィールド酸化膜１３を設け、このフィールド酸化膜１
３上の外周にポリシリコンからなる双方向性ダイオード
１４を設けている。双方向性ダイオード１４はＰ+ 型ポ
リシリコン層１５−Ｎ型ポリシリコン層１６−Ｐ+ 型ポ
リシリコン層１５−Ｎ型ポリシリコン層１６−Ｐ+ 型ポ
リシリコン層１５のＰ−Ｎ接合により構成されている。
この双方向性ダイオード１４を被覆するようにフィール
ド酸化膜１３および双方向性ダイオード１４上にセル部
Ａと共通の層間絶縁膜１１を設けている。層間絶縁膜１
１上には層間絶縁膜１１のコンタクトホールを通して双
方向性ダイオード１４の最外周部（図５では右端側）の
Ｐ+ 型ポリシリコン層１５と電気的接続したセル部Ａと
共通のソース電極１２と、双方向性ダイオード１４の最
内周部（図５では左端側）のＰ+ 型ポリシリコン層１５
と電気的接続した外部への電気的接続のためのゲートパ
ッド１７を設けている。ゲートパッド１７はゲート電極
７に図示しないゲート配線により接続されている。
【０００５】
【発明が解決しようとする課題】ところで、上記の従来
のＰチャネル型パワーＭＯＳＦＥＴの双方向性ダイオー
ド１４は、Ｐ+ ／Ｎ／Ｐ+ ／Ｎ／Ｐ+ とＮ型ポリシリコ
ン層１６をＰ+ 型ポリシリコン層１５で挟む導電型のＰ
−Ｎ接合構造としており、その形成は、Ｎ型ポリシリコ
ン層１６をベース領域９と同時形成し、Ｐ+ 型ポリシリ
コン層１５をソース領域１０と同時形成しているため、
双方向性ダイオード１４及びセル部Ａを形成するための
不純物ドーズ量をそれぞれ独立に制御することができ
ず、Ｐ+ 型ポリシリコン層１５及びＮ型ポリシリコン層
１６を形成するための不純物ドーズ量は優先的に決定さ
れるソース領域１０及びベース領域９を形成するための
不純物ドーズ量と同一となる。ソース領域１０を形成す
るためのホウ素又は弗化ホウ素イオンのドーズ量は５×
１０１５ｃｍ−２程度に制御されるため同時形成される
Ｐ+ 型ポリシリコン層１５の不純物濃度を十分高くする
ことができない。またＰ+ ポリシリコン層１５をソース
領域１０と同時形成しており、ホウ素イオン又は弗化ホ
ウ素イオンのイオン注入後の熱拡散時間が短いため、Ｐ
+ 型ポリシリコン層１５をポリシリコンブロック内に十
分深く形成することができない。そのため、双方向性ダ
イオード１４の降伏電圧波形はソフトとなり、双方向性
ダイオード１４の動作抵抗が大きくなって、Ｐチャネル
型ＭＯＳＦＥＴの静電破壊耐量が低くなり、また双方向
性ダイオード１４の降伏電圧値の製造バラツキ及び製品
での変動が大きいという問題がある。また仮にソース領
域１０の濃度を更に高くできたとしても、Ｐ+ 型ポリシ
リコン層のホウ素がフィールド絶縁膜を突き抜ける虞が
ある。また、Ｎ型ポリシリコン層１６の不純物濃度を単
独に制御できないため、双方向性ダイオード１４の降伏
電圧値を任意に制御できないという問題がある。 従っ
て、本発明は上記の問題点を解決するためになされたも
ので、Ｐチャネル型ＭＯＳトランジスタの双方向性ダイ
オードをＰ型ポリシリコン層をＮ+ 型ポリシリコン層で
挟む導電型のＰ−Ｎ接合構造とし、Ｐ型ポリシリコン層
の不純物濃度の制御をセル部とは別工程で単独に制御す
ることにより双方向性ダイオードの降伏電圧波形をハー
ド波形とし、双方向性ダイオードの降伏電圧値の製造バ
ラツキ及び製品変動を小さく、かつ降伏電圧値を任意に
制御可能な半導体装置及びその製造方法を提供すること
を目的とする。
のＰチャネル型パワーＭＯＳＦＥＴの双方向性ダイオー
ド１４は、Ｐ+ ／Ｎ／Ｐ+ ／Ｎ／Ｐ+ とＮ型ポリシリコ
ン層１６をＰ+ 型ポリシリコン層１５で挟む導電型のＰ
−Ｎ接合構造としており、その形成は、Ｎ型ポリシリコ
ン層１６をベース領域９と同時形成し、Ｐ+ 型ポリシリ
コン層１５をソース領域１０と同時形成しているため、
双方向性ダイオード１４及びセル部Ａを形成するための
不純物ドーズ量をそれぞれ独立に制御することができ
ず、Ｐ+ 型ポリシリコン層１５及びＮ型ポリシリコン層
１６を形成するための不純物ドーズ量は優先的に決定さ
れるソース領域１０及びベース領域９を形成するための
不純物ドーズ量と同一となる。ソース領域１０を形成す
るためのホウ素又は弗化ホウ素イオンのドーズ量は５×
１０１５ｃｍ−２程度に制御されるため同時形成される
Ｐ+ 型ポリシリコン層１５の不純物濃度を十分高くする
ことができない。またＰ+ ポリシリコン層１５をソース
領域１０と同時形成しており、ホウ素イオン又は弗化ホ
ウ素イオンのイオン注入後の熱拡散時間が短いため、Ｐ
+ 型ポリシリコン層１５をポリシリコンブロック内に十
分深く形成することができない。そのため、双方向性ダ
イオード１４の降伏電圧波形はソフトとなり、双方向性
ダイオード１４の動作抵抗が大きくなって、Ｐチャネル
型ＭＯＳＦＥＴの静電破壊耐量が低くなり、また双方向
性ダイオード１４の降伏電圧値の製造バラツキ及び製品
での変動が大きいという問題がある。また仮にソース領
域１０の濃度を更に高くできたとしても、Ｐ+ 型ポリシ
リコン層のホウ素がフィールド絶縁膜を突き抜ける虞が
ある。また、Ｎ型ポリシリコン層１６の不純物濃度を単
独に制御できないため、双方向性ダイオード１４の降伏
電圧値を任意に制御できないという問題がある。 従っ
て、本発明は上記の問題点を解決するためになされたも
ので、Ｐチャネル型ＭＯＳトランジスタの双方向性ダイ
オードをＰ型ポリシリコン層をＮ+ 型ポリシリコン層で
挟む導電型のＰ−Ｎ接合構造とし、Ｐ型ポリシリコン層
の不純物濃度の制御をセル部とは別工程で単独に制御す
ることにより双方向性ダイオードの降伏電圧波形をハー
ド波形とし、双方向性ダイオードの降伏電圧値の製造バ
ラツキ及び製品変動を小さく、かつ降伏電圧値を任意に
制御可能な半導体装置及びその製造方法を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】（１）本発明に係る半導
体装置は、溝内部に設けたゲート電極への電圧印加によ
り溝の深さ方向にチャネルが形成されるＰチャネル型パ
ワーＭＯＳトランジスタと、このＭＯＳトランジスタを
保護する双方向性ダイオードとを有する半導体装置にお
いて、前記双方向性ダイオードがＰ型ポリシリコン層と
これを挟む高濃度Ｎ型ポリシリコン層とのＰ−Ｎ接合構
造からなることを特徴とする。上記手段によれば、ポリ
シリコンの双方向性ダイオードをＰ型ポリシリコン層を
高濃度Ｎ型ポリシリコン層で挟む導電型のＰ−Ｎ接合構
造としているので、双方向性ダイオードの降伏電圧波形
はハードとなり、動作抵抗が小さくなる。また高濃度Ｎ
型ポリシリコン層の不純物濃度が高いため、層間絶縁膜
の製造工程での汚染に対しても高濃度Ｎ型ポリシリコン
層の表面層は影響されることはない。 （２）本発明に係る半導体装置の製造方法は上記（１）
項の半導体装置の製造方法であって、前記Ｐ型ポリシリ
コン層のためのＰ型不純物イオン注入層の形成は前記Ｍ
ＯＳトランジスタのためのイオン注入とは独立に行うと
ともに、前記Ｐ型不純物イオン注入層の熱拡散は前記Ｍ
ＯＳトランジスタのためのイオン注入後の熱拡散で行な
い、前記高濃度Ｎ型ポリシリコン層の形成は前記ＭＯＳ
トランジスタのためのイオン注入およびこの後の熱拡散
で行なうことを特徴とする。上記方法によれば、Ｐ型ポ
リシリコン層を形成するためのイオン注入以外に新たに
工程を追加することなく、Ｐ型ポリシリコン層の不純物
のドーズ量の制御をセル部とは独立に行え、かつ、セル
部の不純物濃度や拡散深さに影響しないように行え、高
濃度Ｎ型ポリシリコン層はＭＯＳトランジスタのための
イオン注入およびこの後の熱拡散と同時に高不純物濃度
に形成できる。 （３）本発明に係る半導体装置の製造方法は上記（２）
項において、前記Ｐ型不純物イオン注入層の形成を前記
Ｐ型およびＮ型ポリシリコン層にパターニングする前の
ポリシリコン膜の状態で行なうとともに、前記Ｐ型不純
物イオン注入層の熱拡散を前記ＭＯＳトランジスタのベ
ース領域形成のためのイオン注入後の熱拡散で行ない、
前記高濃度Ｎ型ポリシリコン層の形成は前記ＭＯＳトラ
ンジスタのコンタクトベース領域形成のためのイオン注
入およびこの後の熱拡散で行なうことを特徴とする。 （４）本発明に係る半導体装置は、セル部にＵ字型溝お
よびゲートパッド部に凹部が形成されセル部およびゲー
トパッド部に共通の低濃度Ｐ型ドレイン領域を含む半導
体本体を具備し、セル部において、前記半導体本体に含
まれ前記ドレイン領域の表面層で前記Ｕ字型溝に分離さ
れた領域に設けたＮ型ベース領域と、このベース領域の
表面層に設けた高濃度Ｐ型ソース領域と、前記Ｕ字型溝
の内面に設けたゲート酸化膜と、前記Ｕ字型溝にゲート
酸化膜を介して設けたポリシリコンからなるゲート電極
と、このゲート電極と層間絶縁膜で絶縁し前記ベース領
域およびソース領域に電気的接続したアルミニウムを主
金属とするソース電極とを具備し、ゲートパッド部にお
いて、前記凹部内に設けたフィールド酸化膜と、このフ
ィールド酸化膜上に前記層間絶縁膜を介して設けたアル
ミニウムを主金属とするゲートパッドと、前記フィール
ド酸化膜上でこのゲートパッドの周りに設け、Ｐ型ポリ
シリコン層とこれを挟む高濃度Ｎ型ポリシリコン層とか
らなる双方向性ダイオードとを具備し、前記Ｎ型ポリシ
リコン層のうち、最外周部のＮ型ポリシリコン層に前記
ソース電極を電気的接続し、最内周部のＮ型ポリシリコ
ン層に前記ゲートパッドを電気的接続している。 （５）本発明に係る半導体装置は上記（４）項におい
て、前記半導体本体が半導体基板上に形成されたエピタ
キシャル層であることを特徴とする。 （６）本発明に係る半導体装置は上記（５）項におい
て、前記半導体基板が高濃度Ｐ型であることを特徴とす
る。 （７）本発明に係る半導体装置は上記（６）項におい
て、前記半導体基板が高濃度Ｎ型であることを特徴とす
る。 （８）本発明に係る半導体装置の製造方法は、ドレイン
領域となる低濃度Ｐ型半導体層を表面側に含む半導体本
体表面のセル部に初期溝とゲートパッド部に初期凹部と
を形成する第１工程と、第１工程完了後、前記初期溝お
よび初期凹部の内面にＬＯＣＯＳ酸化膜を形成すること
より初期溝がＵ字型溝および初期凹部が凹部に形状変形
された後、半導体本体表面をポリシリコン膜で被覆し、
このポリシリコン膜にＰ型イオン注入層を形成して後、
このポリシリコン膜をパターニングして前記凹部のＬＯ
ＣＯＳ酸化膜上の外周にポリシリコンブロックを形成す
る第２工程と、第２工程完了後、前記ＬＯＣＯＳ酸化膜
をマスクにＮ型不純物をイオン注入しその後熱拡散し
て、前記半導体層の表面層の前記Ｕ字型溝に分離された
領域にＮ型ベース領域を形成し、前記熱拡散により前記
Ｐ型不純物イオン注入層を熱拡散して前記ポリシリコン
ブロックをＰ型ポリシリコン層とする第３工程と、第３
工程完了後、前記Ｐ型ポリシリコン層の少なくとも最内
周部および最外周部と前記ベース領域表面の一部とを露
出させたレジストパターンを形成し、このレジストパタ
ーンをマスクに高濃度Ｎ型不純物をイオン注入しその後
熱拡散して、前記ベース領域表面層に高濃度Ｎ型コンタ
クトベース領域と前記Ｐ型ポリシリコン層の少なくとも
最内周部および最外周部に高濃度Ｎ型ポリシリコン層と
を形成し、前記ポリシリコンブロックを双方向性ダイオ
ードとする第４工程と、第４工程完了後、前記ベース領
域およびコンタクトベース領域の表面の一部と前記ダイ
オードの表面を被覆させたレジストパターンを形成して
後、このレジストパターンと前記ＬＯＣＯＳ酸化膜とを
マスクに高濃度Ｐ型不純物をイオン注入しその後熱拡散
して、前記ベース領域の表面層に高濃度Ｐ型ソース領域
を形成する第５工程と、第５工程完了後、前記Ｕ字型溝
のＬＯＣＯＳ酸化膜を除去するとともに前記凹部のＬＯ
ＣＯＳ酸化膜をフィールド酸化膜として残す第６工程
と、第６工程完了後、Ｕ字型溝内面を含む露出した半導
体本体表面にゲート酸化膜を形成した後、その上からポ
リシリコン膜で被覆し、このポリシリコン膜をパターニ
ングして、前記ソース領域表面の一部およびＵ字型溝の
ポリシリコン膜を残してゲート電極を形成する第６工程
と、第６工程完了後、その上から層間絶縁膜で被覆し、
この層間絶縁膜をパターニングして、前記コンタクトベ
ース領域およびソース領域の表面と前記ポリシリコンブ
ロックの最内周部および最外周部の高濃度Ｎ型ポリシリ
コン層の表面とを露出する第７工程と、第７工程完了
後、その上からアルミニウム膜で被覆し、このアルミニ
ウムを主金属とする金属膜をパターニングして、前記コ
ンタクトベース領域およびソース領域と前記最外周部の
高濃度Ｎ型ポリシリコン層とに電気的接続するソース電
極を形成し、前記最内周部の高濃度Ｎ型ポリシリコン層
に電気的接続するゲートパッドを前記フィールド絶縁膜
上のダイオード内側に前記層間絶縁膜を介して形成する
第８工程とを有する。
体装置は、溝内部に設けたゲート電極への電圧印加によ
り溝の深さ方向にチャネルが形成されるＰチャネル型パ
ワーＭＯＳトランジスタと、このＭＯＳトランジスタを
保護する双方向性ダイオードとを有する半導体装置にお
いて、前記双方向性ダイオードがＰ型ポリシリコン層と
これを挟む高濃度Ｎ型ポリシリコン層とのＰ−Ｎ接合構
造からなることを特徴とする。上記手段によれば、ポリ
シリコンの双方向性ダイオードをＰ型ポリシリコン層を
高濃度Ｎ型ポリシリコン層で挟む導電型のＰ−Ｎ接合構
造としているので、双方向性ダイオードの降伏電圧波形
はハードとなり、動作抵抗が小さくなる。また高濃度Ｎ
型ポリシリコン層の不純物濃度が高いため、層間絶縁膜
の製造工程での汚染に対しても高濃度Ｎ型ポリシリコン
層の表面層は影響されることはない。 （２）本発明に係る半導体装置の製造方法は上記（１）
項の半導体装置の製造方法であって、前記Ｐ型ポリシリ
コン層のためのＰ型不純物イオン注入層の形成は前記Ｍ
ＯＳトランジスタのためのイオン注入とは独立に行うと
ともに、前記Ｐ型不純物イオン注入層の熱拡散は前記Ｍ
ＯＳトランジスタのためのイオン注入後の熱拡散で行な
い、前記高濃度Ｎ型ポリシリコン層の形成は前記ＭＯＳ
トランジスタのためのイオン注入およびこの後の熱拡散
で行なうことを特徴とする。上記方法によれば、Ｐ型ポ
リシリコン層を形成するためのイオン注入以外に新たに
工程を追加することなく、Ｐ型ポリシリコン層の不純物
のドーズ量の制御をセル部とは独立に行え、かつ、セル
部の不純物濃度や拡散深さに影響しないように行え、高
濃度Ｎ型ポリシリコン層はＭＯＳトランジスタのための
イオン注入およびこの後の熱拡散と同時に高不純物濃度
に形成できる。 （３）本発明に係る半導体装置の製造方法は上記（２）
項において、前記Ｐ型不純物イオン注入層の形成を前記
Ｐ型およびＮ型ポリシリコン層にパターニングする前の
ポリシリコン膜の状態で行なうとともに、前記Ｐ型不純
物イオン注入層の熱拡散を前記ＭＯＳトランジスタのベ
ース領域形成のためのイオン注入後の熱拡散で行ない、
前記高濃度Ｎ型ポリシリコン層の形成は前記ＭＯＳトラ
ンジスタのコンタクトベース領域形成のためのイオン注
入およびこの後の熱拡散で行なうことを特徴とする。 （４）本発明に係る半導体装置は、セル部にＵ字型溝お
よびゲートパッド部に凹部が形成されセル部およびゲー
トパッド部に共通の低濃度Ｐ型ドレイン領域を含む半導
体本体を具備し、セル部において、前記半導体本体に含
まれ前記ドレイン領域の表面層で前記Ｕ字型溝に分離さ
れた領域に設けたＮ型ベース領域と、このベース領域の
表面層に設けた高濃度Ｐ型ソース領域と、前記Ｕ字型溝
の内面に設けたゲート酸化膜と、前記Ｕ字型溝にゲート
酸化膜を介して設けたポリシリコンからなるゲート電極
と、このゲート電極と層間絶縁膜で絶縁し前記ベース領
域およびソース領域に電気的接続したアルミニウムを主
金属とするソース電極とを具備し、ゲートパッド部にお
いて、前記凹部内に設けたフィールド酸化膜と、このフ
ィールド酸化膜上に前記層間絶縁膜を介して設けたアル
ミニウムを主金属とするゲートパッドと、前記フィール
ド酸化膜上でこのゲートパッドの周りに設け、Ｐ型ポリ
シリコン層とこれを挟む高濃度Ｎ型ポリシリコン層とか
らなる双方向性ダイオードとを具備し、前記Ｎ型ポリシ
リコン層のうち、最外周部のＮ型ポリシリコン層に前記
ソース電極を電気的接続し、最内周部のＮ型ポリシリコ
ン層に前記ゲートパッドを電気的接続している。 （５）本発明に係る半導体装置は上記（４）項におい
て、前記半導体本体が半導体基板上に形成されたエピタ
キシャル層であることを特徴とする。 （６）本発明に係る半導体装置は上記（５）項におい
て、前記半導体基板が高濃度Ｐ型であることを特徴とす
る。 （７）本発明に係る半導体装置は上記（６）項におい
て、前記半導体基板が高濃度Ｎ型であることを特徴とす
る。 （８）本発明に係る半導体装置の製造方法は、ドレイン
領域となる低濃度Ｐ型半導体層を表面側に含む半導体本
体表面のセル部に初期溝とゲートパッド部に初期凹部と
を形成する第１工程と、第１工程完了後、前記初期溝お
よび初期凹部の内面にＬＯＣＯＳ酸化膜を形成すること
より初期溝がＵ字型溝および初期凹部が凹部に形状変形
された後、半導体本体表面をポリシリコン膜で被覆し、
このポリシリコン膜にＰ型イオン注入層を形成して後、
このポリシリコン膜をパターニングして前記凹部のＬＯ
ＣＯＳ酸化膜上の外周にポリシリコンブロックを形成す
る第２工程と、第２工程完了後、前記ＬＯＣＯＳ酸化膜
をマスクにＮ型不純物をイオン注入しその後熱拡散し
て、前記半導体層の表面層の前記Ｕ字型溝に分離された
領域にＮ型ベース領域を形成し、前記熱拡散により前記
Ｐ型不純物イオン注入層を熱拡散して前記ポリシリコン
ブロックをＰ型ポリシリコン層とする第３工程と、第３
工程完了後、前記Ｐ型ポリシリコン層の少なくとも最内
周部および最外周部と前記ベース領域表面の一部とを露
出させたレジストパターンを形成し、このレジストパタ
ーンをマスクに高濃度Ｎ型不純物をイオン注入しその後
熱拡散して、前記ベース領域表面層に高濃度Ｎ型コンタ
クトベース領域と前記Ｐ型ポリシリコン層の少なくとも
最内周部および最外周部に高濃度Ｎ型ポリシリコン層と
を形成し、前記ポリシリコンブロックを双方向性ダイオ
ードとする第４工程と、第４工程完了後、前記ベース領
域およびコンタクトベース領域の表面の一部と前記ダイ
オードの表面を被覆させたレジストパターンを形成して
後、このレジストパターンと前記ＬＯＣＯＳ酸化膜とを
マスクに高濃度Ｐ型不純物をイオン注入しその後熱拡散
して、前記ベース領域の表面層に高濃度Ｐ型ソース領域
を形成する第５工程と、第５工程完了後、前記Ｕ字型溝
のＬＯＣＯＳ酸化膜を除去するとともに前記凹部のＬＯ
ＣＯＳ酸化膜をフィールド酸化膜として残す第６工程
と、第６工程完了後、Ｕ字型溝内面を含む露出した半導
体本体表面にゲート酸化膜を形成した後、その上からポ
リシリコン膜で被覆し、このポリシリコン膜をパターニ
ングして、前記ソース領域表面の一部およびＵ字型溝の
ポリシリコン膜を残してゲート電極を形成する第６工程
と、第６工程完了後、その上から層間絶縁膜で被覆し、
この層間絶縁膜をパターニングして、前記コンタクトベ
ース領域およびソース領域の表面と前記ポリシリコンブ
ロックの最内周部および最外周部の高濃度Ｎ型ポリシリ
コン層の表面とを露出する第７工程と、第７工程完了
後、その上からアルミニウム膜で被覆し、このアルミニ
ウムを主金属とする金属膜をパターニングして、前記コ
ンタクトベース領域およびソース領域と前記最外周部の
高濃度Ｎ型ポリシリコン層とに電気的接続するソース電
極を形成し、前記最内周部の高濃度Ｎ型ポリシリコン層
に電気的接続するゲートパッドを前記フィールド絶縁膜
上のダイオード内側に前記層間絶縁膜を介して形成する
第８工程とを有する。
【０００７】
【発明の実施の形態】以下に、本発明に基づき１実施例
のＰチャネル型パワーＭＯＳＦＥＴおよびその製造方法
を図１乃至図４を参照して説明する。まず、構成を説明
すると、図１において、２１は半導体本体で、高濃度Ｐ
型であるＰ+ 型半導体基板２２と、この半導体基板２２
上に設け、セル部Ａの表面にＵ字型溝２３が格子状に形
成されると共にゲートパッド部Ｂに凹部２４が形成され
たエピタキシャル層２５とを有している。セル部Ａにつ
いて説明する。エピタキシャル層２５表面に形成された
Ｕ字型溝２３の内部にゲート酸化膜２６を介してポリシ
リコンからなるゲート電極２７が形成されている。エピ
タキシャル層２５はエピタキシャル層２５の初期層であ
り低濃度Ｐ型であるＰ- 型ドレイン領域２８と、このド
レイン領域２８表面層のＵ字型溝２３により分離された
領域にＵ字型溝２３より浅く設けたＮ型ベース領域２９
と、ベース領域２９の表面層に設けたＮ+ 型コンタクト
ベース領域２９ａおよびＰ+ 型ソース領域３０とを含ん
でいる。エピタキシャル層２５表面のＵ字型溝２３によ
り分離された各領域の平面的な構造は図２に示すよう
に、ソース領域３０は全体が略正方形であり、且つ、所
定の一定幅で離隔した非環状の略４等分に分割された３
角形の４分割ソース領域３０ａであり、ベース領域２９
（コンタクトベース領域２９ａを含む）は４分割ソース
領域３０ａ間の幅狭なソース分割ベース領域２９ｂであ
る。エピタキシャル層２５上にはゲート電極２７を被覆
するように層間絶縁膜３１を設け、更にその上には層間
絶縁膜３１のコンタクトホールを通してソース領域３０
およびコンタクトベース領域２９ａ表面とオーミック接
触により電気的接続するアルミニウムを主金属とするソ
ース電極３２を設けている。ソース電極３２はその一部
を外部への電気的接続のためのソースパッドとしてい
る。
のＰチャネル型パワーＭＯＳＦＥＴおよびその製造方法
を図１乃至図４を参照して説明する。まず、構成を説明
すると、図１において、２１は半導体本体で、高濃度Ｐ
型であるＰ+ 型半導体基板２２と、この半導体基板２２
上に設け、セル部Ａの表面にＵ字型溝２３が格子状に形
成されると共にゲートパッド部Ｂに凹部２４が形成され
たエピタキシャル層２５とを有している。セル部Ａにつ
いて説明する。エピタキシャル層２５表面に形成された
Ｕ字型溝２３の内部にゲート酸化膜２６を介してポリシ
リコンからなるゲート電極２７が形成されている。エピ
タキシャル層２５はエピタキシャル層２５の初期層であ
り低濃度Ｐ型であるＰ- 型ドレイン領域２８と、このド
レイン領域２８表面層のＵ字型溝２３により分離された
領域にＵ字型溝２３より浅く設けたＮ型ベース領域２９
と、ベース領域２９の表面層に設けたＮ+ 型コンタクト
ベース領域２９ａおよびＰ+ 型ソース領域３０とを含ん
でいる。エピタキシャル層２５表面のＵ字型溝２３によ
り分離された各領域の平面的な構造は図２に示すよう
に、ソース領域３０は全体が略正方形であり、且つ、所
定の一定幅で離隔した非環状の略４等分に分割された３
角形の４分割ソース領域３０ａであり、ベース領域２９
（コンタクトベース領域２９ａを含む）は４分割ソース
領域３０ａ間の幅狭なソース分割ベース領域２９ｂであ
る。エピタキシャル層２５上にはゲート電極２７を被覆
するように層間絶縁膜３１を設け、更にその上には層間
絶縁膜３１のコンタクトホールを通してソース領域３０
およびコンタクトベース領域２９ａ表面とオーミック接
触により電気的接続するアルミニウムを主金属とするソ
ース電極３２を設けている。ソース電極３２はその一部
を外部への電気的接続のためのソースパッドとしてい
る。
【０００８】次に、ゲートパッド部Ｂについて説明す
る。エピタキシャル層２５表面に形成された凹部２４内
面にフィールド酸化膜３３を設け、このフィールド酸化
膜３３上の周りにポリシリコンからなる双方向性ダイオ
ード３４を設けている。双方向性ダイオード３４はＮ+
型ポリシリコン層３５−Ｐ型ポリシリコン層３６−Ｎ+
型ポリシリコン層３５−Ｐ型ポリシリコン層３６−Ｐ+
型ポリシリコン層３５のＰ−Ｎ接合により構成されてい
る。この双方向性ダイオード３４を被覆するようにフィ
ールド酸化膜３３および双方向性ダイオード３４上にセ
ル部Ａと共通の層間絶縁膜３１を設けている。フィール
ド酸化膜３３上の双方向性ダイオード３４の内側には層
間絶縁膜３１を介して外部への電気的接続のためのゲー
トパッド３７を設けている。双方向性ダイオード３４の
最外周部（図１では右端側）のＮ+型ポリシリコン層３
５には層間絶縁膜３１のコンタクトホールを通してセル
部Ａからソース電極３２が跨り電気的接続しており、双
方向性ダイオード３４の最内周部（図１では左端側）の
Ｎ+ 型ポリシリコン層３５には層間絶縁膜３１のコンタ
クトホールを通してゲートパッド３７が跨り電気的接続
している。ゲートパッド３７はゲート電極２７に図示し
ないゲート配線により接続されている。
る。エピタキシャル層２５表面に形成された凹部２４内
面にフィールド酸化膜３３を設け、このフィールド酸化
膜３３上の周りにポリシリコンからなる双方向性ダイオ
ード３４を設けている。双方向性ダイオード３４はＮ+
型ポリシリコン層３５−Ｐ型ポリシリコン層３６−Ｎ+
型ポリシリコン層３５−Ｐ型ポリシリコン層３６−Ｐ+
型ポリシリコン層３５のＰ−Ｎ接合により構成されてい
る。この双方向性ダイオード３４を被覆するようにフィ
ールド酸化膜３３および双方向性ダイオード３４上にセ
ル部Ａと共通の層間絶縁膜３１を設けている。フィール
ド酸化膜３３上の双方向性ダイオード３４の内側には層
間絶縁膜３１を介して外部への電気的接続のためのゲー
トパッド３７を設けている。双方向性ダイオード３４の
最外周部（図１では右端側）のＮ+型ポリシリコン層３
５には層間絶縁膜３１のコンタクトホールを通してセル
部Ａからソース電極３２が跨り電気的接続しており、双
方向性ダイオード３４の最内周部（図１では左端側）の
Ｎ+ 型ポリシリコン層３５には層間絶縁膜３１のコンタ
クトホールを通してゲートパッド３７が跨り電気的接続
している。ゲートパッド３７はゲート電極２７に図示し
ないゲート配線により接続されている。
【０００９】上記構成によれば、ポリシリコンの双方向
性ダイオード３４をＮ+ ／Ｐ／Ｎ+／Ｐ／Ｎ+ とＰ型ポ
リシリコン層３６をＮ+ 型ポリシリコン層３５で挟む導
電型構造としているので、双方向性ダイオード３４の降
伏電圧波形はハードとなり、動作抵抗が小さくなるため
Ｐチャネル型パワーＭＯＳＦＥＴの静電破壊耐量が向上
する。またＮ+ 型ポリシリコン層３５の不純物濃度が高
いため、ゲートパッド３７とＮ+ 型ポリシリコン層３５
に挟まれた層間絶縁膜３１の製造工程での汚染に対して
もＮ+ 型ポリシリコン層３５の表面層は影響されること
はなく、双方向性ダイオード３４の降伏電圧値の製造バ
ラツキ及び製品変動は小さくなり、設計どおりの降伏電
圧値で信頼性の高い双方向性ダイオード３４を有するＰ
チャネル型パワーＭＯＳＦＥＴを製造できる。
性ダイオード３４をＮ+ ／Ｐ／Ｎ+／Ｐ／Ｎ+ とＰ型ポ
リシリコン層３６をＮ+ 型ポリシリコン層３５で挟む導
電型構造としているので、双方向性ダイオード３４の降
伏電圧波形はハードとなり、動作抵抗が小さくなるため
Ｐチャネル型パワーＭＯＳＦＥＴの静電破壊耐量が向上
する。またＮ+ 型ポリシリコン層３５の不純物濃度が高
いため、ゲートパッド３７とＮ+ 型ポリシリコン層３５
に挟まれた層間絶縁膜３１の製造工程での汚染に対して
もＮ+ 型ポリシリコン層３５の表面層は影響されること
はなく、双方向性ダイオード３４の降伏電圧値の製造バ
ラツキ及び製品変動は小さくなり、設計どおりの降伏電
圧値で信頼性の高い双方向性ダイオード３４を有するＰ
チャネル型パワーＭＯＳＦＥＴを製造できる。
【００１０】次に製造方法を図３（ａ）〜（ｄ）、図４
（ｅ）〜（ｈ）および図１を参照して説明する。先ず、
第１工程はこの工程の完了後を図３（ａ）に示すよう
に、半導体本体２１として高濃度Ｐ型であるＰ+ 型半導
体基板２２上に低濃度Ｐ型半導体層であるＰ- 型エピタ
キシャル層２５を形成したウェーハを準備し、このエピ
タキシャル層２５の表面に熱酸化法によりシリコン酸化
膜５３を例えば、膜厚５００オングストローム程度に形
成し、更にその上にシリコン窒化膜５４をＣＶＤ法によ
り例えば、膜厚９００オングストローム程度に成長させ
た後、フォトリソグラフィ法およびドライエッチ法によ
り選択的に窒化膜５４、酸化膜５３およびエピタキシャ
ル層２５をエッチングして、セル部Ａとなる領域に初期
溝５５を格子状に形成すると共に、ゲートパッド部Ｂと
なる領域に初期凹部５６を形成する。初期溝５５および
初期凹部５６は深さを例えば、１．３μｍねらいでエッ
チングして形成される。
（ｅ）〜（ｈ）および図１を参照して説明する。先ず、
第１工程はこの工程の完了後を図３（ａ）に示すよう
に、半導体本体２１として高濃度Ｐ型であるＰ+ 型半導
体基板２２上に低濃度Ｐ型半導体層であるＰ- 型エピタ
キシャル層２５を形成したウェーハを準備し、このエピ
タキシャル層２５の表面に熱酸化法によりシリコン酸化
膜５３を例えば、膜厚５００オングストローム程度に形
成し、更にその上にシリコン窒化膜５４をＣＶＤ法によ
り例えば、膜厚９００オングストローム程度に成長させ
た後、フォトリソグラフィ法およびドライエッチ法によ
り選択的に窒化膜５４、酸化膜５３およびエピタキシャ
ル層２５をエッチングして、セル部Ａとなる領域に初期
溝５５を格子状に形成すると共に、ゲートパッド部Ｂと
なる領域に初期凹部５６を形成する。初期溝５５および
初期凹部５６は深さを例えば、１．３μｍねらいでエッ
チングして形成される。
【００１１】次に、第２工程はこの工程の完了後を図３
（ｂ）に示すように、第１工程完了後、窒化膜５４をマ
スクとして初期溝５５および初期凹部５６の内面を熱酸
化して例えば、膜厚７０００オングストローム程度のＬ
ＯＣＯＳ酸化膜５７を形成すると、初期溝５５がＵ字型
溝２３、および、初期凹部５６が凹部２４に形状変形さ
れる。その後、ウェーハの表面をＣＶＤ法によりポリシ
リコン膜で被覆し、この上からホウ素イオンまたは弗化
ホウ素イオンを例えば４．０×１０14ｃｍ-2程度のドー
ズ量でイオン注入して表面にホウ素イオン注入層５８を
形成する。この後、フォトリソグラフィ法およびドライ
エッチ法により、ゲートパッド部ＢのＬＯＣＯＳ酸化膜
５７上にポリシリコン膜を残してポリシリコンブロック
５９を形成する。
（ｂ）に示すように、第１工程完了後、窒化膜５４をマ
スクとして初期溝５５および初期凹部５６の内面を熱酸
化して例えば、膜厚７０００オングストローム程度のＬ
ＯＣＯＳ酸化膜５７を形成すると、初期溝５５がＵ字型
溝２３、および、初期凹部５６が凹部２４に形状変形さ
れる。その後、ウェーハの表面をＣＶＤ法によりポリシ
リコン膜で被覆し、この上からホウ素イオンまたは弗化
ホウ素イオンを例えば４．０×１０14ｃｍ-2程度のドー
ズ量でイオン注入して表面にホウ素イオン注入層５８を
形成する。この後、フォトリソグラフィ法およびドライ
エッチ法により、ゲートパッド部ＢのＬＯＣＯＳ酸化膜
５７上にポリシリコン膜を残してポリシリコンブロック
５９を形成する。
【００１２】次に、第３工程はこの工程の完了後を図３
（ｃ）に示すように、第２工程完了後、窒化膜５４およ
び酸化膜５３をウェットエッチ法により全面除去し、熱
酸化法によりイオン注入のためのシリコン酸化膜６０を
例えば、膜厚１００オングストローム程度に形成して
後、ＬＯＣＯＳ酸化膜５７をマスクにしてシリコン酸化
膜６０を介してセル部Ａの表面層内に選択的にヒ素イオ
ン又はリンイオンを例えば３．０×１０13ｃｍ-2程度の
ドーズ量でイオン注入及び熱拡散してＮ型ベース領域２
９を形成する。このときの熱拡散によりホウ素イオン注
入層５８も熱拡散され、ポリシリコンブロック５９全体
がＰ型ポリシリコン層３６となる。ヒ素イオン又はリン
イオンのイオン注入のとき露出されたポリシリコンブロ
ック５９にもヒ素イオン又はリンイオンが同時に注入さ
れるがホウ素イオン注入層５８よりドーズ量が少ないた
めＰ型ポリシリコン層３６への影響はない。
（ｃ）に示すように、第２工程完了後、窒化膜５４およ
び酸化膜５３をウェットエッチ法により全面除去し、熱
酸化法によりイオン注入のためのシリコン酸化膜６０を
例えば、膜厚１００オングストローム程度に形成して
後、ＬＯＣＯＳ酸化膜５７をマスクにしてシリコン酸化
膜６０を介してセル部Ａの表面層内に選択的にヒ素イオ
ン又はリンイオンを例えば３．０×１０13ｃｍ-2程度の
ドーズ量でイオン注入及び熱拡散してＮ型ベース領域２
９を形成する。このときの熱拡散によりホウ素イオン注
入層５８も熱拡散され、ポリシリコンブロック５９全体
がＰ型ポリシリコン層３６となる。ヒ素イオン又はリン
イオンのイオン注入のとき露出されたポリシリコンブロ
ック５９にもヒ素イオン又はリンイオンが同時に注入さ
れるがホウ素イオン注入層５８よりドーズ量が少ないた
めＰ型ポリシリコン層３６への影響はない。
【００１３】次に、第４工程はこの工程の完了後を図３
（ｄ）に示すように、第３工程完了後、フォトリソグラ
フィ法でのレジストパターン６１をマスクにベース領域
２９表面層に選択的にヒ素イオン又はリンイオンを例え
ば５．０×１０15ｃｍ-2程度のドーズ量でイオン注入し
レジストパターン６１を除去後に熱拡散してＮ+ 型コン
タクトベース領域２９ａを形成する。このとき同時に、
Ｐ型ポリシリコン層３６の少なくとも最内周部および最
外周部（本実施例では最内周部および最外周部と中央
部）にも選択的にヒ素イオン又はリンイオンをイオン注
入及び熱拡散してＮ+ 型ポリシリコン層３５を形成し、
Ｎ+ 型ポリシリコン層３５−Ｐ型ポリシリコン層３６−
Ｎ+ 型ポリシリコン層３５−Ｐ型ポリシリコン層３６−
Ｎ+ 型ポリシリコン層３５のＰ−Ｎ接合からなる双方向
性ダイオード３４を構成する。
（ｄ）に示すように、第３工程完了後、フォトリソグラ
フィ法でのレジストパターン６１をマスクにベース領域
２９表面層に選択的にヒ素イオン又はリンイオンを例え
ば５．０×１０15ｃｍ-2程度のドーズ量でイオン注入し
レジストパターン６１を除去後に熱拡散してＮ+ 型コン
タクトベース領域２９ａを形成する。このとき同時に、
Ｐ型ポリシリコン層３６の少なくとも最内周部および最
外周部（本実施例では最内周部および最外周部と中央
部）にも選択的にヒ素イオン又はリンイオンをイオン注
入及び熱拡散してＮ+ 型ポリシリコン層３５を形成し、
Ｎ+ 型ポリシリコン層３５−Ｐ型ポリシリコン層３６−
Ｎ+ 型ポリシリコン層３５−Ｐ型ポリシリコン層３６−
Ｎ+ 型ポリシリコン層３５のＰ−Ｎ接合からなる双方向
性ダイオード３４を構成する。
【００１４】次に、第５工程はこの工程の完了後を図４
（ｅ）に示すように、第４工程完了後、ＬＯＣＯＳ酸化
膜５７及びレジストパターン６２をマスクにベース領域
２９およびベースコンタクト領域２９ａの表面層内に選
択的にホウ素イオン又は弗化ホウ素イオンを例えば５．
０×１０15ｃｍ-2程度のドーズ量でイオン注入しレジス
トパターン６２を除去してＰ+ 型ソース領域３０を形成
する。ベース領域２９、コンタクトベース領域２９ａ及
びソース領域３０が形成された後のエピタキシャル層２
５の元のままの領域はＰ- 型ドレイン領域２８となる。
（ｅ）に示すように、第４工程完了後、ＬＯＣＯＳ酸化
膜５７及びレジストパターン６２をマスクにベース領域
２９およびベースコンタクト領域２９ａの表面層内に選
択的にホウ素イオン又は弗化ホウ素イオンを例えば５．
０×１０15ｃｍ-2程度のドーズ量でイオン注入しレジス
トパターン６２を除去してＰ+ 型ソース領域３０を形成
する。ベース領域２９、コンタクトベース領域２９ａ及
びソース領域３０が形成された後のエピタキシャル層２
５の元のままの領域はＰ- 型ドレイン領域２８となる。
【００１５】次に、第６工程はこの工程の完了後を図４
（ｆ）に示すように、第５工程完了後、凹部２４内のＬ
ＯＣＯＳ酸化膜５７および双方向性ダイオード３４をフ
ォトリソグラフィ法でのレジストパターン６３でマスク
しウェットエッチ法によりＵ字型溝２３内のＬＯＣＯＳ
酸化膜５７とベース領域２９、ベースコンタクト領域２
９ａおよびソース領域３０上の酸化膜６０を除去するこ
とによりベース領域２９、ソース領域３０およびベース
コンタクト領域２９ａの表面と溝２３の内面を露出さ
せ、凹部２４に形成されたＬＯＣＯＳ酸化膜５７をフィ
ールド酸化膜３３として残す。
（ｆ）に示すように、第５工程完了後、凹部２４内のＬ
ＯＣＯＳ酸化膜５７および双方向性ダイオード３４をフ
ォトリソグラフィ法でのレジストパターン６３でマスク
しウェットエッチ法によりＵ字型溝２３内のＬＯＣＯＳ
酸化膜５７とベース領域２９、ベースコンタクト領域２
９ａおよびソース領域３０上の酸化膜６０を除去するこ
とによりベース領域２９、ソース領域３０およびベース
コンタクト領域２９ａの表面と溝２３の内面を露出さ
せ、凹部２４に形成されたＬＯＣＯＳ酸化膜５７をフィ
ールド酸化膜３３として残す。
【００１６】次に、第７工程はこの工程の完了後を図４
（ｇ）に示すように、第６工程完了後、ベース領域２
９、ベースコンタクト領域２９ａおよびソース領域３０
の表面と溝２３の内面に熱酸化法によりゲート酸化膜２
６を形成する。ゲート酸化膜２６の膜厚は、例えば、溝
２３の内面のベース領域２９上で５００オングストロー
ム程度に形成される。以上の工程を経たウェーハの表面
をＣＶＤ法によりポリシリコン膜で被覆し、フォトリソ
グラフィ法およびドライエッチ法により、ソース領域３
０表面の一部および溝２３のポリシリコン膜を残してゲ
ート電極２７を形成する。
（ｇ）に示すように、第６工程完了後、ベース領域２
９、ベースコンタクト領域２９ａおよびソース領域３０
の表面と溝２３の内面に熱酸化法によりゲート酸化膜２
６を形成する。ゲート酸化膜２６の膜厚は、例えば、溝
２３の内面のベース領域２９上で５００オングストロー
ム程度に形成される。以上の工程を経たウェーハの表面
をＣＶＤ法によりポリシリコン膜で被覆し、フォトリソ
グラフィ法およびドライエッチ法により、ソース領域３
０表面の一部および溝２３のポリシリコン膜を残してゲ
ート電極２７を形成する。
【００１７】次に、第８工程はこの工程の完了後を図４
（ｈ）に示すように、第７工程完了後、ウェーハの表面
を層間絶縁膜３１で被覆し、この層間絶縁膜３１および
酸化膜２６をレジストパターンをマスクにエッチングし
ソース領域３０及びコンタクトベース領域２９ａと双方
向性ダイオード３４の最内周部および最外周部のＮ+型
ポリシリコン層３５表面を露出させる。そして、このと
き使用したレジストパターンを除去する。
（ｈ）に示すように、第７工程完了後、ウェーハの表面
を層間絶縁膜３１で被覆し、この層間絶縁膜３１および
酸化膜２６をレジストパターンをマスクにエッチングし
ソース領域３０及びコンタクトベース領域２９ａと双方
向性ダイオード３４の最内周部および最外周部のＮ+型
ポリシリコン層３５表面を露出させる。そして、このと
き使用したレジストパターンを除去する。
【００１８】次に、第９工程はこの工程の完了後を図１
に示すように、第８工程完了後、ウェーハの表面をアル
ミニウムを主金属とする金属膜で被覆し、レジストパタ
ーンをマスクに不要部分をエッチングにより除去して、
セル部Ａ上からゲートパッド部Ｂ上に跨がって、表面が
露出されたソース領域３０及びコンタクトベース領域２
９ａと双方向性ダイオード３４の最外周部（図１では右
端側）のＮ+ 型ポリシリコン層３５とに電気的接続した
ソース電極３２を形成し、ゲートパッド部Ｂにおいて双
方向性ダイオード４２の内側のフィールド酸化膜３３上
に層間絶縁膜３１を介して、双方向性ダイオード４２の
最内周部（図１では左端側）の表面が露出されたＮ+ 型
ポリシリコン層３５に電気的接続したゲートパッド３７
を形成する。ソース電極３２はその一部を外部への電気
的接続のためのソースパッドとしている。ゲートパッド
４７は図示しないゲート配線を介してゲート電極２７に
電気的に接続されている。
に示すように、第８工程完了後、ウェーハの表面をアル
ミニウムを主金属とする金属膜で被覆し、レジストパタ
ーンをマスクに不要部分をエッチングにより除去して、
セル部Ａ上からゲートパッド部Ｂ上に跨がって、表面が
露出されたソース領域３０及びコンタクトベース領域２
９ａと双方向性ダイオード３４の最外周部（図１では右
端側）のＮ+ 型ポリシリコン層３５とに電気的接続した
ソース電極３２を形成し、ゲートパッド部Ｂにおいて双
方向性ダイオード４２の内側のフィールド酸化膜３３上
に層間絶縁膜３１を介して、双方向性ダイオード４２の
最内周部（図１では左端側）の表面が露出されたＮ+ 型
ポリシリコン層３５に電気的接続したゲートパッド３７
を形成する。ソース電極３２はその一部を外部への電気
的接続のためのソースパッドとしている。ゲートパッド
４７は図示しないゲート配線を介してゲート電極２７に
電気的に接続されている。
【００１９】以上説明した方法によれば、ポリシリコン
の双方向性ダイオード３４をＮ+ ／Ｐ／Ｎ+ ／Ｐ／Ｎ+
とＰ型ポリシリコン層３６をＮ+ 型ポリシリコン層３５
で挟む導電型のＰ−Ｎ接合構造として形成するとき、Ｐ
型ポリシリコン層３６を形成するためのイオン注入をウ
ェーハ表面をポリシリコン膜で被覆後ポリシリコンブロ
ック５９を形成する前に行い、かつ、Ｐ型ポリシリコン
層３６を形成するためのイオン注入後の熱拡散をベース
領域２９を形成するためのイオン注入後の熱拡散と同時
に行うことにより、Ｐ型ポリシリコン層３６を形成する
ためのイオン注入以外に新たに工程を追加することな
く、Ｐ型ポリシリコン層３６の不純物のドーズ量の制御
をセル部Ａとは独立に任意に行え、かつ、Ｐ型ポリシリ
コン層３６の拡散深さをセル部Ａの不純物濃度や拡散深
さに影響せずに十分深くでき、更にＮ+ 型ポリシリコン
層３５を形成するためのイオン注入及び熱拡散はコンタ
クトベース領域２９ａを形成するためのイオン注入及び
熱拡散と同時に行うことにより、新たに工程を追加する
ことなく、Ｎ+ 型ポリシリコン層３５は高不純物濃度に
形成できる。したがって、降伏電圧波形のハードで降伏
電圧値の製造バラツキ及び工程変動の小さい双方向性ダ
イオード３４を有するＰチャネル型パワーＭＯＳＦＥＴ
を安定して製造することができる。また、Ｐチャネル型
ポリシリコン層３６の不純物濃度を制御することにより
双方向性ダイオードの降伏電圧値を任意に設定できる。
の双方向性ダイオード３４をＮ+ ／Ｐ／Ｎ+ ／Ｐ／Ｎ+
とＰ型ポリシリコン層３６をＮ+ 型ポリシリコン層３５
で挟む導電型のＰ−Ｎ接合構造として形成するとき、Ｐ
型ポリシリコン層３６を形成するためのイオン注入をウ
ェーハ表面をポリシリコン膜で被覆後ポリシリコンブロ
ック５９を形成する前に行い、かつ、Ｐ型ポリシリコン
層３６を形成するためのイオン注入後の熱拡散をベース
領域２９を形成するためのイオン注入後の熱拡散と同時
に行うことにより、Ｐ型ポリシリコン層３６を形成する
ためのイオン注入以外に新たに工程を追加することな
く、Ｐ型ポリシリコン層３６の不純物のドーズ量の制御
をセル部Ａとは独立に任意に行え、かつ、Ｐ型ポリシリ
コン層３６の拡散深さをセル部Ａの不純物濃度や拡散深
さに影響せずに十分深くでき、更にＮ+ 型ポリシリコン
層３５を形成するためのイオン注入及び熱拡散はコンタ
クトベース領域２９ａを形成するためのイオン注入及び
熱拡散と同時に行うことにより、新たに工程を追加する
ことなく、Ｎ+ 型ポリシリコン層３５は高不純物濃度に
形成できる。したがって、降伏電圧波形のハードで降伏
電圧値の製造バラツキ及び工程変動の小さい双方向性ダ
イオード３４を有するＰチャネル型パワーＭＯＳＦＥＴ
を安定して製造することができる。また、Ｐチャネル型
ポリシリコン層３６の不純物濃度を制御することにより
双方向性ダイオードの降伏電圧値を任意に設定できる。
【００２０】上記実施例において、双方向性ダイオード
をＮ+ ／Ｐ／Ｎ+ ／Ｐ／Ｎ+ の導電型Ｐ−Ｎ接合構造で
説明したが、要求される降伏電圧値によりＰ−Ｎ接合の
段数を増減してもよい。また、セル部Ａのエピタキシャ
ル層表面の平面的な構造を図２に示すソースが非環状パ
ターンのもので説明したが、これに限定されることな
く、他の非環状パターンやソース領域がベース領域を取
り囲む環状パターンであってもよい。また、Ｕ字型溝を
格子状に形成されたもので説明したが、ストライプ状に
形成されたものであってもよい。また、Ｐチャネル型パ
ワーＭＯＳトランジスタをパワーＭＯＳＦＥＴで説明し
たが、伝導度変調型ＭＯＳＦＥＴであってもよい。この
場合、半導体基板を高濃度Ｎ型とする。また、半導体本
体を半導体基板上にエピタキシャル層を成長させたもの
で説明したが、半導体基板だけで構成してもよい。また
Ｐチャネル型パワーＭＯＳトランジスタは半導体集積回
路の中に含まれたものであってもよい。
をＮ+ ／Ｐ／Ｎ+ ／Ｐ／Ｎ+ の導電型Ｐ−Ｎ接合構造で
説明したが、要求される降伏電圧値によりＰ−Ｎ接合の
段数を増減してもよい。また、セル部Ａのエピタキシャ
ル層表面の平面的な構造を図２に示すソースが非環状パ
ターンのもので説明したが、これに限定されることな
く、他の非環状パターンやソース領域がベース領域を取
り囲む環状パターンであってもよい。また、Ｕ字型溝を
格子状に形成されたもので説明したが、ストライプ状に
形成されたものであってもよい。また、Ｐチャネル型パ
ワーＭＯＳトランジスタをパワーＭＯＳＦＥＴで説明し
たが、伝導度変調型ＭＯＳＦＥＴであってもよい。この
場合、半導体基板を高濃度Ｎ型とする。また、半導体本
体を半導体基板上にエピタキシャル層を成長させたもの
で説明したが、半導体基板だけで構成してもよい。また
Ｐチャネル型パワーＭＯＳトランジスタは半導体集積回
路の中に含まれたものであってもよい。
【００２１】
【発明の効果】本発明に係わる半導体装置によれば、ポ
リシリコンの双方向性ダイオードをＰ型ポリシリコン層
を高不純物濃度のＮ型ポリシリコン層で挟む導電型のＰ
−Ｎ接合構造としているので、双方向性ダイオードの降
伏電圧波形はハードとなり、動作抵抗が小さくなるため
Ｐチャネル型パワーＭＯＳトランジスタの静電破壊耐量
が向上する。またＮ型ポリシリコン層の不純物濃度が高
いため、層間絶縁膜の製造工程での汚染に対してもＮ型
ポリシリコン層の表面層は影響されることはなく、双方
向性ダイオードの降伏電圧値の製造バラツキ及び製品変
動は小さくなり、信頼性の高い半導体装置を提供でき、
また製造歩留まりを向上させることができる。また本発
明の方法によれば、ポリシリコンの双方向性ダイオード
をＰ型ポリシリコン層を高不純物濃度のＮ型ポリシリコ
ン層で挟む導電型構造として形成するとき、Ｐ型ポリシ
リコン層を形成するためのイオン注入をウェーハ表面を
ポリシリコン膜で被覆後ポリシリコンブロックを形成す
る前に行い、かつ、Ｐ型ポリシリコン層を形成するため
のイオン注入後の熱拡散をベース領域を形成するための
イオン注入後の熱拡散と同時に行い、Ｎ型ポリシリコン
層を形成するためのイオン注入及び熱拡散はコンタクト
ベース領域を形成するためのイオン注入及び熱拡散と同
時に行うことにより、Ｐ型ポリシリコン層を形成するた
めのイオン注入以外に新たに工程を追加することなく、
Ｐ型ポリシリコン層の不純物のドーズ量の制御をセル部
とは独立に行え、かつ、セル部の不純物濃度や拡散深さ
に影響しないように行え、Ｎ型ポリシリコン層はコンタ
クトベース領域と同時に高不純物濃度に形成でき、降伏
電圧波形のハードで降伏電圧値の製造バラツキ及び工程
変動の小さい双方向性ダイオードを有する半導体装置を
安定して製造することができる。また、Ｐ型ポリシリコ
ン層の不純物濃度を制御することによりダイオードの段
数を増減する以外に双方向性ダイオードの降伏電圧値を
任意に設定できる
リシリコンの双方向性ダイオードをＰ型ポリシリコン層
を高不純物濃度のＮ型ポリシリコン層で挟む導電型のＰ
−Ｎ接合構造としているので、双方向性ダイオードの降
伏電圧波形はハードとなり、動作抵抗が小さくなるため
Ｐチャネル型パワーＭＯＳトランジスタの静電破壊耐量
が向上する。またＮ型ポリシリコン層の不純物濃度が高
いため、層間絶縁膜の製造工程での汚染に対してもＮ型
ポリシリコン層の表面層は影響されることはなく、双方
向性ダイオードの降伏電圧値の製造バラツキ及び製品変
動は小さくなり、信頼性の高い半導体装置を提供でき、
また製造歩留まりを向上させることができる。また本発
明の方法によれば、ポリシリコンの双方向性ダイオード
をＰ型ポリシリコン層を高不純物濃度のＮ型ポリシリコ
ン層で挟む導電型構造として形成するとき、Ｐ型ポリシ
リコン層を形成するためのイオン注入をウェーハ表面を
ポリシリコン膜で被覆後ポリシリコンブロックを形成す
る前に行い、かつ、Ｐ型ポリシリコン層を形成するため
のイオン注入後の熱拡散をベース領域を形成するための
イオン注入後の熱拡散と同時に行い、Ｎ型ポリシリコン
層を形成するためのイオン注入及び熱拡散はコンタクト
ベース領域を形成するためのイオン注入及び熱拡散と同
時に行うことにより、Ｐ型ポリシリコン層を形成するた
めのイオン注入以外に新たに工程を追加することなく、
Ｐ型ポリシリコン層の不純物のドーズ量の制御をセル部
とは独立に行え、かつ、セル部の不純物濃度や拡散深さ
に影響しないように行え、Ｎ型ポリシリコン層はコンタ
クトベース領域と同時に高不純物濃度に形成でき、降伏
電圧波形のハードで降伏電圧値の製造バラツキ及び工程
変動の小さい双方向性ダイオードを有する半導体装置を
安定して製造することができる。また、Ｐ型ポリシリコ
ン層の不純物濃度を制御することによりダイオードの段
数を増減する以外に双方向性ダイオードの降伏電圧値を
任意に設定できる
【図面の簡単な説明】
【図１】 本発明の１実施例であるＰチャネル型パワー
ＭＯＳＦＥＴの要部断面図。
ＭＯＳＦＥＴの要部断面図。
【図２】 図１のＰチャネル型パワーＭＯＳＦＥＴのＵ
字型溝で分離された半導体本体表面の１セル分の平面パ
ターンを示す１実施例のパターン図。
字型溝で分離された半導体本体表面の１セル分の平面パ
ターンを示す１実施例のパターン図。
【図３】 図１のＰチャネル型パワーＭＯＳＦＥＴの製
造工程（第１〜第４工程）を示す要部断面図
造工程（第１〜第４工程）を示す要部断面図
【図４】 図１のＰチャネル型パワーＭＯＳＦＥＴの製
造工程（第５〜第８工程）を示す要部断面図
造工程（第５〜第８工程）を示す要部断面図
【図５】 従来のＰチャネル型パワーＭＯＳＦＥＴの要
部断面図。
部断面図。
２１ 半導体本体 ２２ 半導体基板 ２３ Ｕ字型溝 ２４ 凹部 ２５ エピタキシャル層 ２６ ゲート酸化膜 ２７ ゲート電極 ２８ ドレイン領域 ２９ ベース領域 ２９ａ コンタクトベース領域 ３０ ソース領域 ３１ 層間絶縁膜 ３２ ソース電極 ３３ フィールド酸化膜 ３４ 双方向性ダイオード ３５ Ｎ+ 型ポリシリコン層 ３６ Ｐ型ポリシリコン層 ３７ ゲートパッド ５３ シリコン酸化膜 ５４ 窒化膜 ５５ 初期溝 ５６ 初期凹部 ５７ ＬＯＣＯＳ酸化膜 ５８ ホウ素イオン注入層 ５９ ポリシリコンブロック ６０ シリコン酸化膜 ６１，６２，６３ レジストパターン
Claims (8)
- 【請求項１】溝内部に設けたゲート電極への電圧印加に
より溝の深さ方向にチャネルが形成されるＰチャネル型
パワーＭＯＳトランジスタと、このＭＯＳトランジスタ
を保護する双方向性ダイオードとを有する半導体装置に
おいて、 前記双方向性ダイオードがＰ型ポリシリコン層とこれを
挟む高濃度Ｎ型ポリシリコン層とのＰ−Ｎ接合構造から
なることを特徴とする半導体装置。 - 【請求項２】前記Ｐ型ポリシリコン層のためのＰ型不純
物イオン注入層の形成は前記ＭＯＳトランジスタのため
のイオン注入とは独立に行うとともに、前記Ｐ型不純物
イオン注入層の熱拡散は前記ＭＯＳトランジスタのため
のイオン注入後の熱拡散で行ない、前記高濃度Ｎ型ポリ
シリコン層の形成は前記ＭＯＳトランジスタのためのイ
オン注入およびこの後の熱拡散で行なうことを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項３】前記Ｐ型不純物イオン注入層の形成を前記
Ｐ型およびＮ型ポリシリコン層にパターニングする前の
ポリシリコン膜の状態で行なうとともに、前記Ｐ型不純
物イオン注入層の熱拡散を前記ＭＯＳトランジスタのベ
ース領域形成のためのイオン注入後の熱拡散で行ない、
前記高濃度Ｎ型ポリシリコン層の形成は前記ＭＯＳトラ
ンジスタのコンタクトベース領域形成のためのイオン注
入およびこの後の熱拡散で行なうことを特徴とする請求
項２記載の半導体装置の製造方法。 - 【請求項４】セル部にＵ字型溝およびゲートパッド部に
凹部が形成されセル部およびゲートパッド部に共通の低
濃度Ｐ型ドレイン領域を含む半導体本体を具備し、 セル部において、前記半導体本体に含まれ前記ドレイン
領域の表面層で前記Ｕ字型溝に分離された領域に設けた
Ｎ型ベース領域と、このベース領域の表面層に設けた高
濃度Ｐ型ソース領域と、前記Ｕ字型溝の内面に設けたゲ
ート酸化膜と、前記Ｕ字型溝にゲート酸化膜を介して設
けたポリシリコンからなるゲート電極と、このゲート電
極と層間絶縁膜で絶縁し前記ベース領域およびソース領
域に電気的接続したアルミニウムを主金属とするソース
電極とを具備し、 ゲートパッド部において、前記凹部内に設けたフィール
ド酸化膜と、このフィールド酸化膜上に前記層間絶縁膜
を介して設けたアルミニウムを主金属とするゲートパッ
ドと、前記フィールド酸化膜上でこのゲートパッドの周
りに設け、Ｐ型ポリシリコン層とこれを挟む高濃度Ｎ型
ポリシリコン層とからなる双方向性ダイオードとを具備
し、 前記Ｎ型ポリシリコン層のうち、最外周部のＮ型ポリシ
リコン層に前記ソース電極を電気的接続し、最内周部の
Ｎ型ポリシリコン層に前記ゲートパッドを電気的接続し
た半導体装置。 - 【請求項５】前記半導体本体が半導体基板上に形成され
たエピタキシャル層であることを特徴とする請求項４記
載の半導体装置。 - 【請求項６】前記半導体基板が高濃度Ｐ型であることを
特徴とする請求項５記載の半導体装置。 - 【請求項７】前記半導体基板が高濃度Ｎ型であることを
特徴とする請求項５記載の半導体装置。 - 【請求項８】ドレイン領域となる低濃度Ｐ型半導体層を
表面側に含む半導体本体表面のセル部に初期溝とゲート
パッド部に初期凹部とを形成する第１工程と、 第１工程完了後、前記初期溝および初期凹部の内面にＬ
ＯＣＯＳ酸化膜を形成することより初期溝がＵ字型溝お
よび初期凹部が凹部に形状変形された後、半導体本体表
面をポリシリコン膜で被覆し、このポリシリコン膜にＰ
型イオン注入層を形成して後、このポリシリコン膜をパ
ターニングして前記凹部のＬＯＣＯＳ酸化膜上の外周に
ポリシリコンブロックを形成する第２工程と、 第２工程完了後、前記ＬＯＣＯＳ酸化膜をマスクにＮ型
不純物をイオン注入しその後熱拡散して、前記半導体層
の表面層の前記Ｕ字型溝に分離された領域にＮ型ベース
領域を形成し、前記熱拡散により前記Ｐ型不純物イオン
注入層を熱拡散して前記ポリシリコンブロックをＰ型ポ
リシリコン層とする第３工程と、 第３工程完了後、前記Ｐ型ポリシリコン層の少なくとも
最内周部および最外周部と前記ベース領域表面の一部と
を露出させたレジストパターンを形成し、このレジスト
パターンをマスクに高濃度Ｎ型不純物をイオン注入しそ
の後熱拡散して、前記ベース領域表面層に高濃度Ｎ型コ
ンタクトベース領域と前記Ｐ型ポリシリコン層の少なく
とも最内周部および最外周部に高濃度Ｎ型ポリシリコン
層とを形成し、前記ポリシリコンブロックを双方向性ダ
イオードとする第４工程と、 第４工程完了後、前記ベース領域およびコンタクトベー
ス領域の表面の一部と前記ダイオードの表面を被覆させ
たレジストパターンを形成して後、このレジストパター
ンと前記ＬＯＣＯＳ酸化膜とをマスクに高濃度Ｐ型不純
物をイオン注入しその後熱拡散して、前記ベース領域の
表面層に高濃度Ｐ型ソース領域を形成する第５工程と、 第５工程完了後、前記Ｕ字型溝のＬＯＣＯＳ酸化膜を除
去するとともに前記凹部のＬＯＣＯＳ酸化膜をフィール
ド酸化膜として残す第６工程と、 第６工程完了後、Ｕ字型溝内面を含む露出した半導体本
体表面にゲート酸化膜を形成した後、その上からポリシ
リコン膜で被覆し、このポリシリコン膜をパターニング
して、前記ソース領域表面の一部およびＵ字型溝のポリ
シリコン膜を残してゲート電極を形成する第６工程と、 第６工程完了後、その上から層間絶縁膜で被覆し、この
層間絶縁膜をパターニングして、前記コンタクトベース
領域およびソース領域の表面と前記ポリシリコンブロッ
クの最内周部および最外周部の高濃度Ｎ型ポリシリコン
層の表面とを露出する第７工程と、 第７工程完了後、その上からアルミニウムを主金属とす
る金属膜で被覆し、この金属膜をパターニングして、前
記コンタクトベース領域およびソース領域と前記最外周
部の高濃度Ｎ型ポリシリコン層とに電気的接続するソー
ス電極を形成し、前記最内周部の高濃度Ｎ型ポリシリコ
ン層に電気的接続するゲートパッドを前記フィールド絶
縁膜上のダイオード内側に前記層間絶縁膜を介して形成
する第８工程とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10512699A JP3642466B2 (ja) | 1999-04-13 | 1999-04-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10512699A JP3642466B2 (ja) | 1999-04-13 | 1999-04-13 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2000299457A true JP2000299457A (ja) | 2000-10-24 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10512699A Expired - Fee Related JP3642466B2 (ja) | 1999-04-13 | 1999-04-13 | 半導体装置の製造方法 |
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|---|---|
| JP (1) | JP3642466B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006100494A (ja) * | 2004-09-29 | 2006-04-13 | Nec Electronics Corp | 縦型ｍｏｓｆｅｔ |
| JP2006135038A (ja) * | 2004-11-04 | 2006-05-25 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US7091555B2 (en) | 2003-04-02 | 2006-08-15 | Rohm Co., Ltd. | Semiconductor device for switching |
| US8004067B2 (en) | 2007-03-06 | 2011-08-23 | Kabushiki Kaisha Toshiba | Semiconductor apparatus |
| CN103474426A (zh) * | 2013-09-16 | 2013-12-25 | 上海恺创电子有限公司 | 一种高容量的耐雪崩击穿的超级结器件结构 |
| JP2016178197A (ja) * | 2015-03-19 | 2016-10-06 | 新電元工業株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1999
- 1999-04-13 JP JP10512699A patent/JP3642466B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7091555B2 (en) | 2003-04-02 | 2006-08-15 | Rohm Co., Ltd. | Semiconductor device for switching |
| JP2006100494A (ja) * | 2004-09-29 | 2006-04-13 | Nec Electronics Corp | 縦型ｍｏｓｆｅｔ |
| JP2006135038A (ja) * | 2004-11-04 | 2006-05-25 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US8004067B2 (en) | 2007-03-06 | 2011-08-23 | Kabushiki Kaisha Toshiba | Semiconductor apparatus |
| CN103474426A (zh) * | 2013-09-16 | 2013-12-25 | 上海恺创电子有限公司 | 一种高容量的耐雪崩击穿的超级结器件结构 |
| JP2016178197A (ja) * | 2015-03-19 | 2016-10-06 | 新電元工業株式会社 | 半導体装置及び半導体装置の製造方法 |
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