JP2000305105A - 液晶表示素子 - Google Patents

Abstract

(57)【要約】 【課題】 液晶表示素子の高画素密度化や、大開口率
化、小型化を図る。 【解決手段】 互いに隣接する４つの画素ごとに１つの
ｐウェル２１２ｂが形成され、このｐウェル２１２ｂ内
に上記４つの画素のｎ型トランジスタ２０２が形成され
ている。また、各画素におけるｎ型トランジスタ２０２
の対角上の位置にｐ型トランジスタ２０１が形成されて
いる。このように、ｐウェル２１２ｂ内に同極性の複数
のトランジスタを形成することにより、トランジスタの
誤動作を生じさせることなく、トランジスタ間の距離を
短く設定することができるので、実質的にトランジスタ
の占める面積を小さくすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、各画素ごとに対応
した半導体素子を備え、テレビ受像機やコンピュータデ
ィスプレイなどの画像表示装置に用いられる液晶表示素
子に関し、特に、ビデオプロジェクタやデータプロジェ
クタ等の液晶プロジェクタにおけるライトバルブとして
用いられた場合でも、明るい画像を表示することができ
る液晶表示素子に関するものである。

【０００２】

【従来の技術】近年、直視型や投射型の画像表示装置に
液晶表示素子が多く用いられつつある。特に、投射型の
画像表示装置において、ＣＲＴに代えてライトバルブと
しての液晶表示素子を備えることにより、高輝度化およ
びコンパクト化が図られている。この種の画像表示装置
は、直視型の画像表示装置に比べて、一層高画素密度
（高解像度）、かつ大開口率（高輝度）であることが必
要とされるため、特に反射型の液晶表示素子が注目され
ている。

【０００３】以下、従来の液晶表示素子の例として、例
えばＳＸＧＡデータプロジェクタなどに用いられる反射
型の液晶表示素子について説明する。

【０００４】液晶表示素子は、例えば図１１に示すよう
に、透明基板１０１とシリコン基板１０２との間に液晶
層１０３が設けられて構成されている。上記透明基板１
０１には、透明の対向電極１０４が形成されている。ま
た、シリコン基板１０２には、各表示画素に対応してマ
トリクス状に配置された画素スイッチングトランジスタ
１１１、絶縁層１１２、および遮光層１１３が形成され
るとともに、さらに、それぞれ上記画素スイッチングト
ランジスタ１１１に接続された画像信号線１１４、走査
信号線１１５、および反射画素電極１１６が形成されて
いる。上記遮光層１１３は、反射画素電極１１６の間隙
から入射した光がシリコン基板１０２に到達しにくいよ
うにして、シリコン基板１０２の電気抵抗が低下するこ
とによる画素スイッチングトランジスタ１１１の誤動作
を防止するために設けられている。

【０００５】上記画素スイッチングトランジスタ１１１
は、より詳しくは図１２に示すように、ソース電極、ゲ
ート電極、およびドレイン電極が、それぞれ画像信号線
１１４、走査信号線１１５、または反射画素電極１１６
に接続され、走査信号線１１５から入力される走査信号
に応じて、画像信号線１１４から入力される画像信号電
圧がスイッチングされて反射画素電極１１６に印加され
るようになっている。さらに、ドレイン電極と共通電極
１１７との間には補助容量１１８が接続されている。上
記補助容量１１８が設けられることにより、反射画素電
極１１６と対向電極１０４との間に形成される液晶容量
１１９を実質的に増大させ、画素スイッチングトランジ
スタ１１１がＯＦＦ状態のときに、液晶容量１１９に蓄
積された電荷が放電することによる電圧の低下が小さく
抑えられるようになっている。

【０００６】上記のような液晶表示素子では、図示しな
い偏光板等を介して所定の偏光方向に揃えられた入射光
Ｐが入射すると、液晶層１０３を透過する際に、その偏
光方向が対向電極１０４と反射画素電極１１６との間の
電圧（電界）に応じて変化し（偏光方向が変調され）、
出射光Ｑが出射する。そこで、この出射光Ｑが偏光板を
透過する際に、上記偏光方向の変化量に応じた光量とな
って画像が表示される。

【０００７】ところで、画像表示装置の高画質化を図る
ためには、液晶容量１１９に蓄積された電荷の放電によ
る電圧の低下を小さく抑える必要がある。このため、上
記のように液晶容量１１９と並列に設けられる補助容量
１１８は、できるだけ大きな容量に設定されることが好
ましいが、一般に、形成し得る電極の面積等の制約か
ら、液晶容量１１９と同程度、またはその数倍程度の容
量に設定される。それゆえ、上記電圧の低下をより小さ
く抑えて、画質を大幅に向上させることが困難である。

【０００８】そこで、液晶容量１１９に蓄積された電荷
の放電自体を少なく抑えるために、例えば図１に示すよ
うに、各画素ごとに、互いに逆極性の走査信号によって
駆動されるｐ型トランジスタ２０１とｎ型トランジスタ
２０２との１対のトランジスタを並列に設けることが考
えられる。すなわち、ｐ型トランジスタ２０１とｎ型ト
ランジスタ２０２には、互いに逆方向の光電流が生じる
ために電荷の移動が相殺されるので、実質的に光電流に
よる放電を防止または低減することができる。また、２
つのトランジスタを設けることによって、各トランジス
タの耐圧を低く設定することができるので、各トランジ
スタを微細化して、液晶表示素子の小型化を図ったり、
大開口率化（高輝度化）を図ったりすることもできる。

【０００９】上記のような１対のトランジスタは、例え
ば図１３に示すように形成することが考えられる。すな
わち、シリコン基板１２１の画像表示領域全体がｎウェ
ルであるとすると、ｐ型トランジスタ２０１は、シリコ
ン基板１２１上にｐ^-領域２０１ａおよびｐ⁺領域２０１
ｂを設けることにより形成することができる。一方、ｎ
型トランジスタ２０２は、シリコン基板１２１上にｐウ
ェル１２２を形成し、そのｐウェル１２２内にｎ^-領域
２０２ａおよびｎ⁺領域２０２ｂを設けることにより形
成することができる。なお、同図において、２０３は第
１走査信号線、２０４は第２走査信号線、２０５は画像
信号線、２０６は反射画素電極である。また、同図にお
いては、便宜上、主としてｐ型トランジスタ２０１およ
びｎ型トランジスタ２０２に関連する部材だけが描かれ
ている。

【００１０】

【発明が解決しようとする課題】しかしながら、上記の
ように各画素ごとに互いにチャネルのタイプが異なる１
対のトランジスタを形成する場合、画素のサイズを小さ
くして表示画像の高精細化や液晶表示素子の小型化を図
ることが困難になる。すなわち、半導体のレイアウト設
計においては、半導体素子の誤動作を回避するために設
けられた種々のルールに従う必要があり、特に、隣接す
るトランジスタ間の距離を最小限界以上に設定する必要
がある。

【００１１】具体的には、例えばｐ型トランジスタ２０
１およびｎ型トランジスタ２０２に印加される電圧が１
５Ｖ程度である場合、図１３に示す距離Ｓ１，Ｓ２（各
トランジスタからウェルの境界までの距離）は、少なく
とも２μｍ程度に設定する必要がある。そこで、例えば
ｐ型トランジスタ２０１およびｎ型トランジスタ２０２
のサイズが２．５×６μｍ、画素の形状が正方形とする
と、同図から明らかなように、画素のサイズを１３μｍ
角より小さくすることはできず、補助容量を形成する場
合には、さらに画素のサイズが大きくなる。このこと
は、最先端の半導体技術である０．３５〜０．８μｍク
ラスの微細加工技術を用いたとしても同じである。

【００１２】ここで、例えば、一般に投射型の画像表示
装置に用いられている対角寸法が０．９インチの大きさ
で、いわゆるハイビジョン（ＨＤＴＶ）画像を表示し得
る１０８０×１９２０画素のライトバルブを作製しよう
とすると、画素のサイズを１０μｍ角程度に設定する必
要がある。

【００１３】上記の点に鑑み、本発明は、液晶容量に蓄
積された電荷の放電を少なく抑えるとともに、高画素密
度化や、大開口率化、小型化を図ることができる液晶表
示素子の提供を目的としている。

【００１４】

【課題を解決するための手段】上記の課題を解決するた
め、本発明は、基板と、上記基板上に、各画素ごとに形
成された画素電極と、上記画素電極に対向させて設けら
れた対向電極と、上記画素電極と上記対向電極との間に
設けられた液晶層と、上記基板上に、各画素ごとに複数
形成された、互いに極性または種類の異なる半導体素子
とを備えた液晶表示素子であって、上記基板上に、ｐ
型、またはｎ型の少なくとも一方の極性のウェルが、互
いに隣接する複数の画素にわたって部分的に形成され、
上記ウェル内に、上記互いに隣接する複数の画素におけ
る上記半導体素子のうち、同極性または同種類の半導体
素子が形成されていることを特徴としている。

【００１５】上記互いに極性または種類の異なる半導体
素子としては、例えばｐ型トランジスタとｎ型トランジ
スタや、ｐ型またはｎ型のトランジスタとダイオードが
用いられる。

【００１６】上記のように構成することにより、同一の
ウェル内に形成される同極性または同種類の半導体素子
間の距離は、ウェル境界を介して形成される極性または
種類の異なる半導体素子間の距離よりも短くなるように
配置しても半導体素子の誤動作を生じないようにするこ
とができるので、実質的に半導体素子の占める面積を小
さくすることができる。それゆえ、画素のサイズを小さ
くして、高画素密度化や小型化を図ったり、大開口率化
を図ったりすることが容易にできる。

【００１７】上記ウェルは、互いに隣接する４つの画素
にわたって形成するようにしてもよい。この場合には、
ウェル内に狭い間隔で形成される半導体素子の数が多い
ので、画素のサイズを大幅に小さくすることなどが容易
にできる。また、上記ウェルは、互いに隣接する２つの
画素にわたって形成するようにしてもよい。このような
構成は、配線パターンのレイアウト上の制約によって３
つ以上のトランジスタを近接させることができないなど
の場合に有効である。

【００１８】また、上記画素電極として、可視光を反射
する反射電極を用い、反射型の液晶表示素子を構成して
もよい一方、上記画素電極として、可視光を透過させる
透明電極を用い、透過型の液晶表示素子を構成してもよ
い。反射型の液晶表示素子を構成する場合には、前記の
ように画素のサイズを小さくして高画素密度化や小型化
を図ったりすることが容易にできる一方、透過型の液晶
表示素子を構成する場合には、さらに、実質的に半導体
素子の占める面積を小さくすることによる大開口率化を
図ることも容易にできる。

【００１９】また、上記のように実質的に半導体素子の
占める面積を小さくすることによって、補助容量手段の
容量を例えば液晶容量以上に設定することなども容易に
できるので、液晶容量に蓄積された電荷の放電による電
圧の低下を小さく抑えることも容易にできる。

【００２０】

【発明の実施の形態】（実施の形態１）本発明の実施の
形態１として、投射型の液晶表示装置に用いられる反射
型の液晶表示素子について説明する。

【００２１】まず、液晶表示素子の回路について説明す
る。この液晶表示素子には、図１に示すように、各画素
ごとに、ｐ型トランジスタ２０１とｎ型トランジスタ２
０２とが設けられている。これらのトランジスタのゲー
ト電極は、それぞれ第１走査信号線２０３または第２走
査信号線２０４に接続されている。また、ソース電極は
ともに画像信号線２０５に接続され、ドレイン電極はと
もに反射画素電極２０６に接続されている。上記反射画
素電極２０６は、対向電極２０７との間で液晶容量２０
８を形成するようになっている。また、ｐ型トランジス
タ２０１およびｎ型トランジスタ２０２のドレイン電極
と共通電極２０９との間には補助容量２１０が接続され
ている。

【００２２】上記第１走査信号線２０３または第２走査
信号線２０４は、互いに逆極性の走査信号をｐ型トラン
ジスタ２０１およびｎ型トランジスタ２０２に与えるよ
うになっている。この走査信号に応じて、画像信号線２
０５から入力される画像信号電圧がスイッチングされて
反射画素電極２０６に印加されるようになっている。上
記のように、互いに逆極性の走査信号によって駆動され
るｐ型トランジスタ２０１とｎ型トランジスタ２０２と
の１対のトランジスタが並列に設けられることにより、
それぞれのトランジスタに互いに逆方向の光電流が生じ
るため、電荷の移動が相殺されるので、実質的に光電流
による放電が防止または低減される。また、２つのトラ
ンジスタを設けることによって各トランジスタの耐圧を
低く設定することができるので、各トランジスタを微細
化して画素のサイズを小さくし、高画素密度化や小型化
を図ったりすることもできる。

【００２３】次に、液晶表示素子の構造について説明す
る。

【００２４】液晶表示素子は、図２（後述する図３のＡ
−Ａ断面図）に示すように、透明基板２１１とｐ型シリ
コン基板２１２との間に液晶層２１３が設けられて構成
されている。上記液晶層２１３としては、例えば、ツイ
スト角が４０〜７０°程度のツイステッドネマティック
液晶モード（ＴＮ）や、負の誘電率異方性を有するネマ
ティック液晶を用いた垂直配向モ−ド（ＶＡ）が適用さ
れる。上記透明基板２１１には、透明の対向電極２０７
が形成されている。また、ｐ型シリコン基板２１２に
は、各表示画素に対応してマトリクス状に配置された画
素スイッチング用のｐ型トランジスタ２０１、およびｎ
型トランジスタ２０２が形成されている。より詳しく
は、ｐ型シリコン基板２１２上には、画像表示領域全域
にわたってｎウェル２１２ａが形成されるとともに、こ
のｎウェル２１２ａ内に部分的にｐウェル２１２ｂが形
成されている。ｐ型トランジスタ２０１は、上記ｎウェ
ル２１２ａ内に、ｐ^-領域２０１ａおよびｐ⁺領域２０１
ｂが設けられることにより形成されている。一方、ｎ型
トランジスタ２０２は、上記部分的に形成されたｐウェ
ル２１２ｂ内に、ｎ^-領域２０２ａおよびｎ⁺領域２０２
ｂが設けられることにより形成されている。なお、これ
らのｐ型トランジスタ２０１およびｎ型トランジスタ２
０２の配置パターンについては後に詳述する。

【００２５】上記ｐ型トランジスタ２０１およびｎ型ト
ランジスタ２０２の中央部（ゲート部）には、それぞ
れ、絶縁層２１４，２１５を介してゲート電極２１６，
２１７が設けられている。これらのゲート電極２１６，
２１７は、図示しない断面における第１走査信号線２０
３、または第２走査信号線２０４に形成された凸部によ
り構成されている。また、ｐ型トランジスタ２０１およ
びｎ型トランジスタ２０２におけるソースとなるｐ⁺領
域２０１ｂおよびｎ⁺領域２０２ｂには、画像信号線２
０５が接続されている。一方、ドレインとなるｐ⁺領域
２０１ｂおよびｎ⁺領域２０２ｂには、第１中継電極２
１８、第２中継電極２１９、およびコンタクトホール電
極２２０を介して反射画素電極２０６が接続されてい
る。さらに、上記第１中継電極２１８には、補助容量電
極２１０ａが接続されている。この補助容量電極２１０
ａと、絶縁層２１０ｂと、共通電極２０９を兼ねるｎウ
ェル２１２ａとで、液晶容量２０８を実質的に増大させ
る補助容量２１０が構成されている。この補助容量２１
０は、例えば液晶容量２０８と同程度、またはそれ以上
（数倍程度など）の容量に設定されている。また、上記
ｐ型トランジスタ２０１およびｎ型トランジスタ２０２
と反射画素電極２０６との間には、絶縁層２２１が設け
られている。

【００２６】上記ｐ型トランジスタ２０１およびｎ型ト
ランジスタ２０２は、図３に示すように配置されてい
る。すなわち、互いに隣接する４つの画素ごとに１つの
ｐウェル２１２ｂが形成され、このｐウェル２１２ｂ内
に上記４つの画素のｎ型トランジスタ２０２が形成され
ている。また、各画素におけるｎ型トランジスタ２０２
の対角上の位置にｐ型トランジスタ２０１が形成されて
いる。なお、同図においては、便宜上、主としてｐ型ト
ランジスタ２０１およびｎ型トランジスタ２０２に関連
する部材だけが描かれている。

【００２７】上記のように、４つの画素ごとに形成され
た１つのｐウェル２１２ｂ内に４つのｎ型トランジスタ
２０２を形成すると、互いに同極性のトランジスタが隣
接することになる。この場合、各トランジスタの誤動作
を防止するためには、図３に示す距離Ｓ１１，Ｓ１２
（各トランジスタからウェルの境界までの距離）は２μ
ｍ程度以上に設定する必要があるが、距離Ｓ１３（同一
のウェル内での互いに同極性のトランジスタ間の距離）
は、０．５〜０．６μｍ程度に設定することができる。
そこで、例えばｐ型トランジスタ２０１およびｎ型トラ
ンジスタ２０２のサイズが２．５×６μｍ、画素の形状
が正方形とすると、同図から明らかなように、画素のサ
イズを約１０μｍ角程度にすることができる。

【００２８】それゆえ、この液晶表示素子は、例えば、
一般に投射型の画像表示装置に用いられている対角寸法
が０．９インチの大きさで、いわゆるハイビジョン（Ｈ
ＤＴＶ）画像を表示し得る１０８０×１９２０画素のラ
イトバルブとして用いることができる。また、実質的に
トランジスタの占める面積を小さく抑えることができる
ので、大きな面積の補助容量を形成することも容易にで
きる。一方、画素の形状を長方形に形成する場合には、
さらに画素密度を高くしたり液晶表示素子の小型化を図
ったりすることも容易にできる。

【００２９】なお、各画素ごとのｐ型トランジスタ２０
１とｎ型トランジスタ２０２とは、上記のように対角上
の位置に配置するものに限らず、例えば図４に示すよう
に同一の辺に添って配置するなどしてもよい。

【００３０】（実施の形態２）本発明の実施の形態２と
して、互いに隣接する２つの画素ごとに１つのｐウェル
が形成された液晶表示素子について説明する。この液晶
表示素子の回路構成は前記実施の形態１（図１）と同じ
である。なお、以下の実施の形態において、前記実施の
形態１と同様の機能を有する構成要素については同一の
符号を付して説明を省略する。

【００３１】この液晶表示素子は、図５に示すように、
互いに隣接する２つの画素ごとに１つのｐウェル２１２
ｂが形成され、このｐウェル２１２ｂ内に上記２つの画
素のｎ型トランジスタ２０２が形成されている。このよ
うに構成する場合には、同図における画素の上下方向の
寸法を短くすることはできないが、横方向の寸法を短く
することができるので、やはり、画素のサイズを小さく
したり補助容量を大きくしたりすることなどが容易にで
きる。このような構成は、配線パターンのレイアウト上
の制約によって３つ以上のトランジスタを近接させるこ
とができないなどの場合に有効である。

【００３２】なお、上記のような配置に限らず、例えば
図６に示すように、同図における上下方向のｐ型トラン
ジスタ２０１およびｎ型トランジスタ２０２の位置を揃
えるように配置するなどしてもよい。また、例えば図７
に示すように、同図における上下方向に隣接する画素の
ｎ型トランジスタ２０２を同一のｐウェル２１２ｂ内に
形成するなどしてもよい。

【００３３】（実施の形態３）本発明の実施の形態３と
して、前記実施の形態１のｎ型トランジスタ２０２に代
えてダイオードが用いられた液晶表示素子の例を説明す
る。

【００３４】この液晶表示素子には、図８に示すよう
に、各画素ごとに、ｐ型トランジスタ２０１と、アノー
ドがバイアス信号線２３１に接続されて常に逆バイアス
電圧が印加されるダイオード２３２とが設けられてい
る。このようにダイオード２３２が設けられることによ
り、やはり漏れ電流を減少させ、ｐ型トランジスタ２０
１がＯＦＦ状態のときに、液晶容量２０８に蓄積された
電荷が放電することによる電圧の低下が小さく抑えられ
る。

【００３５】上記ダイオード２３２は、図９（図１０の
Ｂ−Ｂ断面図）に示すように、ｐウェル２１２ｂ内にｎ
^-領域２３２ａおよびｎ⁺領域２３２ｂが設けられること
により形成されている。ここで、ｎウェル２１２ａは、
補助容量２１０の共通電極２０９を兼ねるとともに、ダ
イオード２３２のバイアス信号線２３１を兼ねている。
また、ｐ型トランジスタ２０１およびダイオード２３２
は、図１０に示すように配置されている。すなわち、互
いに隣接する４つの画素ごとに１つのｐウェル２１２ｂ
が形成され、このｐウェル２１２ｂ内に上記４つの画素
のダイオード２３２が形成されている。

【００３６】上記のように構成されることにより、ダイ
オード２３２はトランジスタよりも占める面積が小さい
ことや配線数が少ないことに加えて、ｐウェル２１２ｂ
内でのダイオード２３２間の距離を０．５〜０．６μｍ
程度に設定することができるので、一層、画素のサイズ
を小さくしたり補助容量を大きくしたりすることが容易
にできる。

【００３７】なお、上記のようにｐ型トランジスタとダ
イオードとの組み合わせに限らず、ｎ型トランジスタと
ダイオードとを組み合わせるようにしてもよい。

【００３８】また、上記のように互いに隣接する４つの
画素ごとに１つのｐウェルを形成するものに限らず、前
記実施の形態２と同様に、互いに隣接する４つの画素ご
とに１つのｐウェルを形成するようにしてもよい。さら
に、実施の形態１、２で説明したのと同様な種々の配置
パターンの変形も可能である。

【００３９】また、実施の形態１〜３においては、ｐ型
シリコン基板２１２上にｎウェル２１２ａを形成し、上
記ｎウェル２１２ａ内に部分的に、互いに隣接する複数
の画素にわたるｐウェル２１２ｂを形成する例を示した
が、半導体の種類やｐ、ｎのタイプは上記に限るもので
はない。すなわち、少なくとも一方の極性のウェルを互
いに隣接する複数の画素にわたって部分的に形成し、そ
のウェル内に同極性の複数のトランジスタやダイオード
を形成すれば、同様の効果を得ることができる。

【００４０】また、各画素ごとにｐ型トランジスタとｎ
型トランジスタとの対を２対以上設けるなどしてもよ
い。

【００４１】また、上記のように単結晶のシリコン基板
上にトランジスタを形成するものに限らず、例えば絶縁
基板上にポリシリコン層やアモルファスシリコン層を形
成してトランジスタやダイオードを形成するなどしても
よい。

【００４２】また、上記のように投射型の液晶表示装置
に用いられる反射型の液晶表示素子に限らず、透過型の
液晶表示素子を構成するようにしてもよいし、直視型の
液晶表示装置に用いられる反射型または透過型の液晶表
示素子を構成するようにしてもよい。特に透過型の液晶
表示素子を構成する場合には、実質的にトランジスタ等
のサイズを小さくすることができるので、開口率を大き
くすることもできる。

【００４３】

【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。

【００４４】すなわち、基板上に、ｐ型、またはｎ型の
少なくとも一方の極性のウェルが、互いに隣接する複数
の画素にわたって部分的に形成され、上記ウェル内に、
上記互いに隣接する複数の画素における半導体素子のう
ち、同極性または同種類の半導体素子が形成されること
により、半導体素子の誤動作を生じることなく半導体素
子の間隔を狭く設定することができるので、実質的に半
導体素子の占める面積を小さくすることができ、したが
って、画素のサイズを小さくして、高画素密度化や小型
化を図ったり、大開口率化を図ったりすることが容易に
できるという効果を奏する。

【図面の簡単な説明】

【図１】 実施の形態１の液晶表示素子の回路構成を示
す回路図

【図２】 実施の形態１の液晶表示素子の構造を示す縦
断面図

【図３】 実施の形態１のトランジスタの配置を示す平
面図

【図４】 実施の形態１のトランジスタの配置の変形例
を示す平面図

【図５】 実施の形態２におけるトランジスタの配置を
示す平面図

【図６】 実施の形態２のトランジスタの配置の変形例
を示す平面図

【図７】 実施の形態２のトランジスタの配置の他の変
形例を示す平面図

【図８】 実施の形態３の液晶表示素子の回路構成を示
す回路図

【図９】 実施の形態３の液晶表示素子の構造を示す縦
断面図

【図１０】 実施の形態３のトランジスタ等の配置を示
す平面図

【図１１】 従来の液晶表示素子の構造を示す縦断面図

【図１２】 従来の液晶表示素子の回路構成を示す回路
図

【図１３】 各画素ごとにｐ型とｎ型のトランジスタが
設けられる場合に考えられるトランジスタの配置を示す
平面図

【符号の説明】

２０１ ｐ型トランジスタ ２０１ａ ｐ^-領域 ２０１ｂ ｐ⁺領域 ２０２ ｎ型トランジスタ ２０２ａ ｎ^-領域 ２０２ｂ ｎ⁺領域 ２０３ 第１走査信号線 ２０４ 第２走査信号線 ２０５ 画像信号線 ２０６ 反射画素電極 ２０７ 対向電極 ２０８ 液晶容量 ２０９ 共通電極 ２１０ 補助容量 ２１０ａ 補助容量電極 ２１０ｂ 絶縁層 ２１１ 透明基板 ２１２ ｐ型シリコン基板 ２１２ａ ｎウェル ２１２ｂ ｐウェル ２１３ 液晶層 ２１４，２１５ 絶縁層 ２１６，２１７ ゲート電極 ２１８ 第１中継電極 ２１９ 第２中継電極 ２２０ コンタクトホール電極 ２２１ 絶縁層 ２３１ バイアス信号線 ２３２ ダイオード ２３２ａ ｎ^-領域 ２３２ｂ ｎ⁺領域

フロントページの続き (72)発明者 西山 和廣 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 滝本 昭雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2H092 HA05 JA23 JA29 JA38 JA42 JA46 JB42 JB56 JB63 JB69 KA03 KA07 MA35 MA37 NA07 NA24 NA25 NA27 PA12 5C094 AA05 AA10 AA15 BA03 BA16 BA43 CA19 DA13 EA04 EA10 FB14 HA08

Claims (9)

【特許請求の範囲】
1. 【請求項１】基板と、 上記基板上に、各画素ごとに形成された画素電極と、 上記画素電極に対向させて設けられた対向電極と、 上記画素電極と上記対向電極との間に設けられた液晶層
   と、 上記基板上に、各画素ごとに複数形成された、互いに極
   性または種類の異なる半導体素子とを備えた液晶表示素
   子であって、 上記基板上に、ｐ型、またはｎ型の少なくとも一方の極
   性のウェルが、互いに隣接する複数の画素にわたって部
   分的に形成され、上記ウェル内に、上記互いに隣接する
   複数の画素における上記半導体素子のうち、同極性また
   は同種類の半導体素子が形成されていることを特徴とす
   る液晶表示素子。
2. 【請求項２】請求項１の液晶表示素子であって、 上記互いに極性の異なる半導体素子は、ｐ型トランジス
   タと、ｎ型トランジスタとであることを特徴とする液晶
   表示素子。
3. 【請求項３】請求項１の液晶表示素子であって、 上記互いに種類の異なる半導体素子は、ｐ型またはｎ型
   のトランジスタと、ダイオードとであることを特徴とす
   る液晶表示素子。
4. 【請求項４】請求項１の液晶表示素子であって、 上記ウェルは、互いに隣接する４つの画素にわたって形
   成されていることを特徴とする液晶表示素子。
5. 【請求項５】請求項１の液晶表示素子であって、 上記ウェルは、互いに隣接する２つの画素にわたって形
   成されていることを特徴とする液晶表示素子。
6. 【請求項６】請求項１の液晶表示素子であって、 上記画素電極は、可視光を反射する反射電極であること
   を特徴とする液晶表示素子。
7. 【請求項７】請求項１の液晶表示素子であって、 上記画素電極は、可視光を透過させる透明電極であるこ
   とを特徴とする液晶表示素子。
8. 【請求項８】請求項１の液晶表示素子であって、 上記基板は、単結晶シリコンを含むことを特徴とする液
   晶表示素子。
9. 【請求項９】請求項１の液晶表示素子であって、 さらに、一方側の電極が上記画素電極に接続された補助
   容量手段を備え、 上記補助容量手段の容量が、上記画素電極と上記対向電
   極との間に形成される液晶容量以上に設定されているこ
   とを特徴とする液晶表示素子。