JP2000307112A - 半導体装置及びその製造方法 - Google Patents
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＭＯＳＦＥＴの動作の安定性を確保しつつ、
動作の高速化及び消費電力の低減を実現し得る半導体装
置及びその製造方法を得る。 【解決手段】 半導体装置は、第１導電型のシリコン領
域１と、シリコン領域１の内部に埋め込み層として形成
されたポーラスシリコン層２と、シリコン領域１の上面
内に選択的に形成された、上記第１導電型とは異なる第
２導電型のソース領域３ａ及びドレイン領域４ａとを備
えている。ソース領域３ａ及びドレイン領域４ａの底面
は、ポーラスシリコン層２の上面に近接してポーラスシ
リコン層２の上面よりも上方に位置している。その結
果、シリコン領域１とソース領域３ａ及びドレイン領域
４ａの底面とのｐｎ接合部分に生じる空乏層８は、ポー
ラスシリコン層２内に達している。
動作の高速化及び消費電力の低減を実現し得る半導体装
置及びその製造方法を得る。 【解決手段】 半導体装置は、第１導電型のシリコン領
域１と、シリコン領域１の内部に埋め込み層として形成
されたポーラスシリコン層２と、シリコン領域１の上面
内に選択的に形成された、上記第１導電型とは異なる第
２導電型のソース領域３ａ及びドレイン領域４ａとを備
えている。ソース領域３ａ及びドレイン領域４ａの底面
は、ポーラスシリコン層２の上面に近接してポーラスシ
リコン層２の上面よりも上方に位置している。その結
果、シリコン領域１とソース領域３ａ及びドレイン領域
４ａの底面とのｐｎ接合部分に生じる空乏層８は、ポー
ラスシリコン層２内に達している。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関し、特に、ＭＯＳＦＥＴの構造及びそ
の製造方法に関するものである。
その製造方法に関し、特に、ＭＯＳＦＥＴの構造及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】図２１は、バルク基板を用いた従来のＭ
ＯＳＦＥＴの構造を示す断面図である。ゲート酸化膜１
０２及びゲート電極１０３がこの順に積層された積層構
造が、シリコン基板１０１の上面上に選択的に形成され
ている。また、サイドウォール１０４が、ゲート酸化膜
１０２及びゲート電極１０３の側面上に形成されてい
る。また、ソース領域１０５及びドレイン領域１０６
が、シリコン基板１０１の上面内にそれぞれ選択的に形
成されている。
ＯＳＦＥＴの構造を示す断面図である。ゲート酸化膜１
０２及びゲート電極１０３がこの順に積層された積層構
造が、シリコン基板１０１の上面上に選択的に形成され
ている。また、サイドウォール１０４が、ゲート酸化膜
１０２及びゲート電極１０３の側面上に形成されてい
る。また、ソース領域１０５及びドレイン領域１０６
が、シリコン基板１０１の上面内にそれぞれ選択的に形
成されている。
【０００３】シリコン基板１０１の裏面側からシリコン
基板１０１に電圧を印加することにより、シリコン基板
１０１の電位を固定することができ、ゲート電極１０３
やソース領域１０５及びドレイン領域１０６の電位の変
動に対して、トランジスタ及び回路の動作を安定させる
ことができる。
基板１０１に電圧を印加することにより、シリコン基板
１０１の電位を固定することができ、ゲート電極１０３
やソース領域１０５及びドレイン領域１０６の電位の変
動に対して、トランジスタ及び回路の動作を安定させる
ことができる。
【０００４】また、図２２は、ＳＯＩ（Silicon On Ins
ulator）基板を用いた従来のＭＯＳＦＥＴの構造を示す
断面図である。ＳＯＩ基板は、シリコン基板１１０、埋
め込み酸化膜１１１、及びシリコン層１１２を有してい
る。また、図２１と同様のゲート酸化膜１０２、ゲート
電極１０３、及びサイドウォール１０４が、シリコン層
１１２の上面上に選択的に形成されている。また、ソー
ス領域１０５及びドレイン領域１０６が、シリコン層１
１２の上面内にそれぞれ選択的に形成されている。ま
た、ボディ領域１１３が、ソース領域１０５とドレイン
領域１０６との間に形成されている。
ulator）基板を用いた従来のＭＯＳＦＥＴの構造を示す
断面図である。ＳＯＩ基板は、シリコン基板１１０、埋
め込み酸化膜１１１、及びシリコン層１１２を有してい
る。また、図２１と同様のゲート酸化膜１０２、ゲート
電極１０３、及びサイドウォール１０４が、シリコン層
１１２の上面上に選択的に形成されている。また、ソー
ス領域１０５及びドレイン領域１０６が、シリコン層１
１２の上面内にそれぞれ選択的に形成されている。ま
た、ボディ領域１１３が、ソース領域１０５とドレイン
領域１０６との間に形成されている。
【０００５】ソース領域１０５及びドレイン領域１０６
から出た電気力線は、埋め込み酸化膜１１１を介してシ
リコン基板１１０で終端する。このため、ソース領域１
０５及びドレイン領域１０６とシリコン基板１１０との
間の接合容量は小さくなり、トランジスタの動作時にこ
の接合容量を充電するための電流を低減できるため、動
作の高速化及び消費電力の低減を図ることができる。
から出た電気力線は、埋め込み酸化膜１１１を介してシ
リコン基板１１０で終端する。このため、ソース領域１
０５及びドレイン領域１０６とシリコン基板１１０との
間の接合容量は小さくなり、トランジスタの動作時にこ
の接合容量を充電するための電流を低減できるため、動
作の高速化及び消費電力の低減を図ることができる。
【０００６】
【発明が解決しようとする課題】しかし、このような従
来のＭＯＳＦＥＴには以下のような問題があった。
来のＭＯＳＦＥＴには以下のような問題があった。
【０００７】まず、バルク基板を用いたＭＯＳＦＥＴに
関しては、ＳＯＩ基板を用いたＭＯＳＦＥＴと比較する
と、動作速度が遅く、しかも消費電力が大きいという問
題があった。ソース領域１０５及びドレイン領域１０６
とシリコン基板１０１とのｐｎ接合によって空乏層１２
０が生じるが、この空乏層１２０の幅Ｗ１００が狭いた
め、ソース領域１０５及びドレイン領域１０６とシリコ
ン基板１０１との間の接合容量が大きくなる。その結
果、トランジスタの動作時にソース領域１０５及びドレ
イン領域１０６の電位を変動させる際に、この大きい接
合容量を充電させる必要があるからである。
関しては、ＳＯＩ基板を用いたＭＯＳＦＥＴと比較する
と、動作速度が遅く、しかも消費電力が大きいという問
題があった。ソース領域１０５及びドレイン領域１０６
とシリコン基板１０１とのｐｎ接合によって空乏層１２
０が生じるが、この空乏層１２０の幅Ｗ１００が狭いた
め、ソース領域１０５及びドレイン領域１０６とシリコ
ン基板１０１との間の接合容量が大きくなる。その結
果、トランジスタの動作時にソース領域１０５及びドレ
イン領域１０６の電位を変動させる際に、この大きい接
合容量を充電させる必要があるからである。
【０００８】次に、ＳＯＩ基板を用いたＭＯＳＦＥＴに
関しては、バルク基板を用いたＭＯＳＦＥＴと比較する
と、トランジスタ及び回路の動作が不安定であるという
問題があった。図２２に示すように、ボディ領域１１３
は電気的にフローティングな状態となっている。このた
め、ゲート電極１０３やソース領域１０５、ドレイン領
域１０６の電位変化に追随して、ボディ領域１１３の電
位も変動してしまうからである。このようなボディ領域
の電位の変動に関しては、「IEEE TRANSACTIONS ON ELE
CTRON DEVICES, VOL.45, NO.7, JULY 1998, pp1479-148
4, "Analysis of Delay Time Instability According t
o the Operating Frequency in Field Shield Isolated
SOI Circuit" S.Maeda et al.」（文献１）に具体的に
記載されている。つまり、ボディ領域の電位が過渡的に
変動するため、これに伴って、トランジスタの特性も過
渡的に変動し、回路動作が不安定になるということであ
る（文献１の図７参照）。
関しては、バルク基板を用いたＭＯＳＦＥＴと比較する
と、トランジスタ及び回路の動作が不安定であるという
問題があった。図２２に示すように、ボディ領域１１３
は電気的にフローティングな状態となっている。このた
め、ゲート電極１０３やソース領域１０５、ドレイン領
域１０６の電位変化に追随して、ボディ領域１１３の電
位も変動してしまうからである。このようなボディ領域
の電位の変動に関しては、「IEEE TRANSACTIONS ON ELE
CTRON DEVICES, VOL.45, NO.7, JULY 1998, pp1479-148
4, "Analysis of Delay Time Instability According t
o the Operating Frequency in Field Shield Isolated
SOI Circuit" S.Maeda et al.」（文献１）に具体的に
記載されている。つまり、ボディ領域の電位が過渡的に
変動するため、これに伴って、トランジスタの特性も過
渡的に変動し、回路動作が不安定になるということであ
る（文献１の図７参照）。
【０００９】また文献１には、回路動作の安定性を確保
するためにボディ領域の電位を固定するための構造が示
されている（文献１の図１，２参照）。しかし、文献１
に示された構造によると、ボディ領域の電位を固定する
ためにはフィールドシールド分離構造を形成しなければ
ならず、製造工程が複雑化、長期化する。また、フィー
ルドシールド分離構造を形成するためには、通常のバル
ク基板を用いたＭＯＳＦＥＴでは形成されないフィール
ドシールド分離層を形成する必要がある。このため、通
常のバルク基板を用いたＭＯＳＦＥＴとの間で、レイア
ウトパターンの変更が必要となる。
するためにボディ領域の電位を固定するための構造が示
されている（文献１の図１，２参照）。しかし、文献１
に示された構造によると、ボディ領域の電位を固定する
ためにはフィールドシールド分離構造を形成しなければ
ならず、製造工程が複雑化、長期化する。また、フィー
ルドシールド分離構造を形成するためには、通常のバル
ク基板を用いたＭＯＳＦＥＴでは形成されないフィール
ドシールド分離層を形成する必要がある。このため、通
常のバルク基板を用いたＭＯＳＦＥＴとの間で、レイア
ウトパターンの変更が必要となる。
【００１０】本発明は以上のような問題を解決するため
に成されたものであり、ＭＯＳＦＥＴの動作の安定性を
確保しつつ、動作の高速化及び消費電力の低減を実現し
得る半導体装置及びその製造方法を得ることを目的とす
るものである。
に成されたものであり、ＭＯＳＦＥＴの動作の安定性を
確保しつつ、動作の高速化及び消費電力の低減を実現し
得る半導体装置及びその製造方法を得ることを目的とす
るものである。
【００１１】
【課題を解決するための手段】この発明のうち請求項１
に記載の半導体装置は、基板と、基板上に形成された多
孔質層と、多孔質層上に形成された半導体層と、半導体
層内に形成された半導体素子とを備えるものである。
に記載の半導体装置は、基板と、基板上に形成された多
孔質層と、多孔質層上に形成された半導体層と、半導体
層内に形成された半導体素子とを備えるものである。
【００１２】また、この発明のうち請求項２に記載の半
導体装置は、第１導電型の第１の半導体領域と、第１の
半導体領域の内部に埋め込み層として形成された第１の
多孔質層と、第１の半導体領域の上面内に選択的に形成
された、第１導電型と異なる第２導電型のソース・ドレ
イン領域とを備え、第１の半導体領域とソース・ドレイ
ン領域の底面との接合部分に生じる空乏層は、第１の多
孔質層内に存在し得ることを特徴とするものである。
導体装置は、第１導電型の第１の半導体領域と、第１の
半導体領域の内部に埋め込み層として形成された第１の
多孔質層と、第１の半導体領域の上面内に選択的に形成
された、第１導電型と異なる第２導電型のソース・ドレ
イン領域とを備え、第１の半導体領域とソース・ドレイ
ン領域の底面との接合部分に生じる空乏層は、第１の多
孔質層内に存在し得ることを特徴とするものである。
【００１３】また、この発明のうち請求項３に記載の半
導体装置は、請求項２に記載の半導体装置であって、第
１の半導体領域は、その上面部分にエピタキシャル層を
有することを特徴とするものである。
導体装置は、請求項２に記載の半導体装置であって、第
１の半導体領域は、その上面部分にエピタキシャル層を
有することを特徴とするものである。
【００１４】また、この発明のうち請求項４に記載の半
導体装置は、請求項２又は３に記載の半導体装置であっ
て、ソース・ドレイン領域の底面は、第１の多孔質層の
上面に近接して第１の多孔質層の上面よりも上方に位置
することを特徴とするものである。
導体装置は、請求項２又は３に記載の半導体装置であっ
て、ソース・ドレイン領域の底面は、第１の多孔質層の
上面に近接して第１の多孔質層の上面よりも上方に位置
することを特徴とするものである。
【００１５】また、この発明のうち請求項５に記載の半
導体装置は、請求項２又は３に記載の半導体装置であっ
て、ソース・ドレイン領域の底面は、第１の多孔質層の
上面に近接して第１の多孔質層の上面よりも下方に位置
することを特徴とするものである。
導体装置は、請求項２又は３に記載の半導体装置であっ
て、ソース・ドレイン領域の底面は、第１の多孔質層の
上面に近接して第１の多孔質層の上面よりも下方に位置
することを特徴とするものである。
【００１６】また、この発明のうち請求項６に記載の半
導体装置は、請求項２〜５のいずれか一つに記載の半導
体装置であって、第１の半導体領域は、第１の多孔質層
よりも深い位置に形成された、第１導電型の高濃度不純
物領域を有することを特徴とするものである。
導体装置は、請求項２〜５のいずれか一つに記載の半導
体装置であって、第１の半導体領域は、第１の多孔質層
よりも深い位置に形成された、第１導電型の高濃度不純
物領域を有することを特徴とするものである。
【００１７】また、この発明のうち請求項７に記載の半
導体装置は、請求項２〜６のいずれか一つに記載の半導
体装置であって、第１の半導体領域に隣接して形成され
た、第２導電型の第２の半導体領域と、第２の半導体領
域の内部に埋め込み層として形成された、第１の多孔質
層に繋がる第２の多孔質層と、第１の半導体領域と第２
の半導体領域との境界部分において、第１及び第２の半
導体領域の上面から、第１及び第２の多孔質層の底面よ
りも深く形成されたトレンチ型素子分離構造とをさらに
備えることを特徴とするものである。
導体装置は、請求項２〜６のいずれか一つに記載の半導
体装置であって、第１の半導体領域に隣接して形成され
た、第２導電型の第２の半導体領域と、第２の半導体領
域の内部に埋め込み層として形成された、第１の多孔質
層に繋がる第２の多孔質層と、第１の半導体領域と第２
の半導体領域との境界部分において、第１及び第２の半
導体領域の上面から、第１及び第２の多孔質層の底面よ
りも深く形成されたトレンチ型素子分離構造とをさらに
備えることを特徴とするものである。
【００１８】また、この発明のうち請求項８に記載の半
導体装置の製造方法は、（ａ）第１の多孔質層が埋め込
み層として内部に形成された、第１導電型の第１の半導
体領域を形成する工程と、（ｂ）第１の半導体領域の上
面内に、第１導電型と異なる第２導電型のソース・ドレ
イン領域を選択的に形成する工程とを備え、第１の半導
体領域とソース・ドレイン領域の底面との接合部分に生
じる空乏層は、第１の多孔質層内に存在し得ることを特
徴とするものである。
導体装置の製造方法は、（ａ）第１の多孔質層が埋め込
み層として内部に形成された、第１導電型の第１の半導
体領域を形成する工程と、（ｂ）第１の半導体領域の上
面内に、第１導電型と異なる第２導電型のソース・ドレ
イン領域を選択的に形成する工程とを備え、第１の半導
体領域とソース・ドレイン領域の底面との接合部分に生
じる空乏層は、第１の多孔質層内に存在し得ることを特
徴とするものである。
【００１９】また、この発明のうち請求項９に記載の半
導体装置の製造方法は、請求項８に記載の半導体装置の
製造方法であって、工程（ａ）は、（ａ−１）第１の多
孔質層を形成する工程と、（ａ−２）第１の多孔質層の
上面上にエピタキシャル層を形成する工程とを有するこ
とを特徴とするものである。
導体装置の製造方法は、請求項８に記載の半導体装置の
製造方法であって、工程（ａ）は、（ａ−１）第１の多
孔質層を形成する工程と、（ａ−２）第１の多孔質層の
上面上にエピタキシャル層を形成する工程とを有するこ
とを特徴とするものである。
【００２０】また、この発明のうち請求項１０に記載の
半導体装置の製造方法は、請求項８又は９に記載の半導
体装置の製造方法であって、工程（ｂ）は、（ｂ−１）
第１の半導体領域の上面内に、第２導電型の不純物を導
入する工程と、（ｂ−２）工程（ｂ−１）によって導入
した不純物を熱拡散する工程とを有し、工程（ｂ−１）
の完了時において、第１の半導体領域とソース・ドレイ
ン領域との界面に生じるｐｎ接合は、第１の多孔質層の
上面よりも上方に形成されていることを特徴とするもの
である。
半導体装置の製造方法は、請求項８又は９に記載の半導
体装置の製造方法であって、工程（ｂ）は、（ｂ−１）
第１の半導体領域の上面内に、第２導電型の不純物を導
入する工程と、（ｂ−２）工程（ｂ−１）によって導入
した不純物を熱拡散する工程とを有し、工程（ｂ−１）
の完了時において、第１の半導体領域とソース・ドレイ
ン領域との界面に生じるｐｎ接合は、第１の多孔質層の
上面よりも上方に形成されていることを特徴とするもの
である。
【００２１】また、この発明のうち請求項１１に記載の
半導体装置の製造方法は、請求項１０に記載の半導体装
置の製造方法であって、工程（ｂ−２）の完了後におい
て、ソース・ドレイン領域の底面は、第１の多孔質層の
上面に近接して第１の多孔質層の上面よりも上方に位置
することを特徴とするものである。
半導体装置の製造方法は、請求項１０に記載の半導体装
置の製造方法であって、工程（ｂ−２）の完了後におい
て、ソース・ドレイン領域の底面は、第１の多孔質層の
上面に近接して第１の多孔質層の上面よりも上方に位置
することを特徴とするものである。
【００２２】また、この発明のうち請求項１２に記載の
半導体装置の製造方法は、請求項１０に記載の半導体装
置の製造方法であって、工程（ｂ−２）の完了後におい
て、ソース・ドレイン領域の底面は、第１の多孔質層の
上面に近接して第１の多孔質層の上面よりも下方に位置
することを特徴とするものである。
半導体装置の製造方法は、請求項１０に記載の半導体装
置の製造方法であって、工程（ｂ−２）の完了後におい
て、ソース・ドレイン領域の底面は、第１の多孔質層の
上面に近接して第１の多孔質層の上面よりも下方に位置
することを特徴とするものである。
【００２３】また、この発明のうち請求項１３に記載の
半導体装置の製造方法は、請求項８〜１２のいずれか一
つに記載の半導体装置の製造方法であって、（ｃ）第１
の半導体領域内の第１の多孔質層よりも深い位置に、第
１導電型の高濃度不純物領域を形成する工程をさらに備
えることを特徴とするものである。
半導体装置の製造方法は、請求項８〜１２のいずれか一
つに記載の半導体装置の製造方法であって、（ｃ）第１
の半導体領域内の第１の多孔質層よりも深い位置に、第
１導電型の高濃度不純物領域を形成する工程をさらに備
えることを特徴とするものである。
【００２４】また、この発明のうち請求項１４に記載の
半導体装置の製造方法は、請求項８〜１３のいずれか一
つに記載の半導体装置の製造方法であって、工程（ａ）
においては、第１の半導体領域に隣接して、第２導電型
の第２の半導体領域も形成され、第２の半導体領域の内
部には、第１の多孔質層に繋がる第２の多孔質層が埋め
込み層として形成され、（ｄ）第１の半導体領域と第２
の半導体領域との境界部分において、第１及び第２の半
導体領域の上面から、第１及び第２の多孔質層の底面よ
りも深いトレンチ型素子分離構造を形成する工程をさら
に備えることを特徴とするものである。
半導体装置の製造方法は、請求項８〜１３のいずれか一
つに記載の半導体装置の製造方法であって、工程（ａ）
においては、第１の半導体領域に隣接して、第２導電型
の第２の半導体領域も形成され、第２の半導体領域の内
部には、第１の多孔質層に繋がる第２の多孔質層が埋め
込み層として形成され、（ｄ）第１の半導体領域と第２
の半導体領域との境界部分において、第１及び第２の半
導体領域の上面から、第１及び第２の多孔質層の底面よ
りも深いトレンチ型素子分離構造を形成する工程をさら
に備えることを特徴とするものである。
【００２５】
【発明の実施の形態】図１は、本発明に係る半導体装置
の構造を示す断面図である。図１に示す半導体装置は、
シリコン基板１００と、シリコン基板１００内に形成さ
れた、シリコン部２ａと空孔部２ｂとを有するポーラス
シリコン層２と、ポーラスシリコン層２上のシリコン基
板１００内に形成された半導体素子とを備えている。図
１に示す例では、該半導体素子として、ソース領域３、
ドレイン領域４、ゲート酸化膜５、ゲート電極６、及び
サイドウォール７を有するＭＯＳＦＥＴが形成されてい
る。また、図１に示す半導体装置は、上記半導体素子上
に形成された絶縁膜５０を備えている。
の構造を示す断面図である。図１に示す半導体装置は、
シリコン基板１００と、シリコン基板１００内に形成さ
れた、シリコン部２ａと空孔部２ｂとを有するポーラス
シリコン層２と、ポーラスシリコン層２上のシリコン基
板１００内に形成された半導体素子とを備えている。図
１に示す例では、該半導体素子として、ソース領域３、
ドレイン領域４、ゲート酸化膜５、ゲート電極６、及び
サイドウォール７を有するＭＯＳＦＥＴが形成されてい
る。また、図１に示す半導体装置は、上記半導体素子上
に形成された絶縁膜５０を備えている。
【００２６】図２，３は、図１に示した半導体装置の効
果を説明するための断面図である。図１に示したよう
に、シリコン基板１００内にはポーラスシリコン層２が
形成されている。このため、ＣＭＰ（Chemical Mechani
cal Polishing）法によってシリコン基板１００の裏面
側からシリコン基板１００を研磨する際に、ポーラスシ
リコン層２を研磨のストッパとして利用することができ
る。また、シリコン基板１００の裏面側からシリコン基
板１００をエッチングする際に、ポーラスシリコン層２
をエッチングストッパとして利用することができる。さ
らに、ポーラスシリコン層２を境界として、ポーラスシ
リコン層２よりも下方のシリコン基板１００から、半導
体素子及び絶縁膜５０を剥離することができる（図
２）。
果を説明するための断面図である。図１に示したよう
に、シリコン基板１００内にはポーラスシリコン層２が
形成されている。このため、ＣＭＰ（Chemical Mechani
cal Polishing）法によってシリコン基板１００の裏面
側からシリコン基板１００を研磨する際に、ポーラスシ
リコン層２を研磨のストッパとして利用することができ
る。また、シリコン基板１００の裏面側からシリコン基
板１００をエッチングする際に、ポーラスシリコン層２
をエッチングストッパとして利用することができる。さ
らに、ポーラスシリコン層２を境界として、ポーラスシ
リコン層２よりも下方のシリコン基板１００から、半導
体素子及び絶縁膜５０を剥離することができる（図
２）。
【００２７】従って、図３に示すように、ポーラスシリ
コン層２よりも下方のシリコン基板１００が研磨、エッ
チングされた半導体素子、あるいは、ポーラスシリコン
層２よりも下方のシリコン基板１００から剥離された半
導体素子を、絶縁膜５０を介して、シリコン、石英、プ
ラスチック等の他の支持基板５１上に貼り合わせること
ができる。
コン層２よりも下方のシリコン基板１００が研磨、エッ
チングされた半導体素子、あるいは、ポーラスシリコン
層２よりも下方のシリコン基板１００から剥離された半
導体素子を、絶縁膜５０を介して、シリコン、石英、プ
ラスチック等の他の支持基板５１上に貼り合わせること
ができる。
【００２８】以下、本発明に係る半導体装置の具体的な
実施の形態について説明する。
実施の形態について説明する。
【００２９】実施の形態１．図４，５は、本発明の実施
の形態１に係る半導体装置の構造を示す断面図である。
図４，５に示す半導体装置はそれぞれ、第１導電型のシ
リコン領域１と、シリコン領域１の内部に埋め込み層と
して形成されたポーラスシリコン層２と、シリコン領域
１の上面内に選択的に形成された、上記第１導電型とは
異なる第２導電型のソース領域３ａ，３ｂ及びドレイン
領域４ａ，４ｂとを備えている。ここで、ポーラスシリ
コン層２は、シリコン部２ａと空孔部２ｂとを有してい
る。
の形態１に係る半導体装置の構造を示す断面図である。
図４，５に示す半導体装置はそれぞれ、第１導電型のシ
リコン領域１と、シリコン領域１の内部に埋め込み層と
して形成されたポーラスシリコン層２と、シリコン領域
１の上面内に選択的に形成された、上記第１導電型とは
異なる第２導電型のソース領域３ａ，３ｂ及びドレイン
領域４ａ，４ｂとを備えている。ここで、ポーラスシリ
コン層２は、シリコン部２ａと空孔部２ｂとを有してい
る。
【００３０】また、図４，５に示す半導体装置は、シリ
コン領域１の上面上に選択的に形成された、ゲート酸化
膜５及びゲート電極６がこの順に積層された積層構造
と、ゲート酸化膜５及びゲート電極６の側面上に形成さ
れたサイドウォール７とを備えている。
コン領域１の上面上に選択的に形成された、ゲート酸化
膜５及びゲート電極６がこの順に積層された積層構造
と、ゲート酸化膜５及びゲート電極６の側面上に形成さ
れたサイドウォール７とを備えている。
【００３１】図４に示す半導体装置において、ソース領
域３ａ及びドレイン領域４ａの底面は、ポーラスシリコ
ン層２の上面に近接してポーラスシリコン層２の上面よ
りも上方に位置している。また、図５に示す半導体装置
において、ソース領域３ｂ及びドレイン領域４ｂの底面
は、ポーラスシリコン層２の上面に近接してポーラスシ
リコン層２の上面よりも下方に位置している。その結
果、図４，５に示す半導体装置において、シリコン領域
１とソース領域３ａ，３ｂ及びドレイン領域４ａ，４ｂ
の底面とのｐｎ接合部分に生じる空乏層８は、ポーラス
シリコン層２内にも存在している。
域３ａ及びドレイン領域４ａの底面は、ポーラスシリコ
ン層２の上面に近接してポーラスシリコン層２の上面よ
りも上方に位置している。また、図５に示す半導体装置
において、ソース領域３ｂ及びドレイン領域４ｂの底面
は、ポーラスシリコン層２の上面に近接してポーラスシ
リコン層２の上面よりも下方に位置している。その結
果、図４，５に示す半導体装置において、シリコン領域
１とソース領域３ａ，３ｂ及びドレイン領域４ａ，４ｂ
の底面とのｐｎ接合部分に生じる空乏層８は、ポーラス
シリコン層２内にも存在している。
【００３２】以下、ＣＭＯＳ製造工程を例にとり、図５
に示した半導体装置の製造方法について工程順に説明す
る。図６〜１９は、本発明の実施の形態１に係る半導体
装置の製造方法を工程順に示す断面図である。まず、陽
極化成により、ｎ型のシリコン基板１０の上面内にポー
ラスシリコン層１１を形成する。具体的には、シリコン
基板１０を化成槽５１内でＨＦ溶液５２中に浸し、上部
の白金電極５３を陰極、下部の白金電極５４を陽極とし
て、シリコン基板１０に電流を流す（図６）。条件は、
化成時間３０秒、化成電流密度１０ｍＡ／ｃｍ2とす
る。これにより、シリコン基板１０の上面が多孔質化さ
れ、シリコン基板１０の上面内に、０．２μｍ程度の膜
厚を有するポーラスシリコン層１１が形成される（図
７）。
に示した半導体装置の製造方法について工程順に説明す
る。図６〜１９は、本発明の実施の形態１に係る半導体
装置の製造方法を工程順に示す断面図である。まず、陽
極化成により、ｎ型のシリコン基板１０の上面内にポー
ラスシリコン層１１を形成する。具体的には、シリコン
基板１０を化成槽５１内でＨＦ溶液５２中に浸し、上部
の白金電極５３を陰極、下部の白金電極５４を陽極とし
て、シリコン基板１０に電流を流す（図６）。条件は、
化成時間３０秒、化成電流密度１０ｍＡ／ｃｍ2とす
る。これにより、シリコン基板１０の上面が多孔質化さ
れ、シリコン基板１０の上面内に、０．２μｍ程度の膜
厚を有するポーラスシリコン層１１が形成される（図
７）。
【００３３】図８は、ポーラスシリコン層１１の形状を
具体的に示す断面図である。ポーラスシリコン層１１は
実際には図５のように入り組んだ形状となるが（より具
体的には、後述する文献３のpp470、Fig.4、あるいは文
献４のpp379、Fig.2を参照されたい）、本明細書におい
ては、図７に示したようにポーラスシリコン層１１の形
状を簡略化して記載する。なお、ポーラスシリコン層１
１の膜厚は化成時間及び化成電流密度によって制御する
ことができ、また、ポーラスシリコン層１１の密度（シ
リコン部２ａと空孔部２ｂとの比に相当する）はＨＦ溶
液５２の濃度によって制御することができる（ＳＯＩ構
造形成技術、pp181-185、古川静二郎著、1987年、産業
図書：（文献２）参照）。
具体的に示す断面図である。ポーラスシリコン層１１は
実際には図５のように入り組んだ形状となるが（より具
体的には、後述する文献３のpp470、Fig.4、あるいは文
献４のpp379、Fig.2を参照されたい）、本明細書におい
ては、図７に示したようにポーラスシリコン層１１の形
状を簡略化して記載する。なお、ポーラスシリコン層１
１の膜厚は化成時間及び化成電流密度によって制御する
ことができ、また、ポーラスシリコン層１１の密度（シ
リコン部２ａと空孔部２ｂとの比に相当する）はＨＦ溶
液５２の濃度によって制御することができる（ＳＯＩ構
造形成技術、pp181-185、古川静二郎著、1987年、産業
図書：（文献２）参照）。
【００３４】次に、熱処理に対するポーラスシリコン層
１１の多孔質構造の安定性を確保するために、温度４０
０℃程度の低温で予備酸化を行う。次に、後の工程で形
成されるエピタキシャル層１５の結晶欠陥量を削減する
ために、水素雰囲気中で数秒間、温度１０００℃以上の
熱処理を行う。すると、ポーラスシリコン層１１の表面
エネルギーの極小化によって表面原子の移動度が劇的に
高められ、表面の自然酸化に起因してポーラスシリコン
層１１の上面内に生じていた表面孔（図示しない）が還
元除去される。その結果、ポーラスシリコン層１１の上
面が十分に平滑化されたポーラスシリコン層２が形成さ
れる（図９）。
１１の多孔質構造の安定性を確保するために、温度４０
０℃程度の低温で予備酸化を行う。次に、後の工程で形
成されるエピタキシャル層１５の結晶欠陥量を削減する
ために、水素雰囲気中で数秒間、温度１０００℃以上の
熱処理を行う。すると、ポーラスシリコン層１１の表面
エネルギーの極小化によって表面原子の移動度が劇的に
高められ、表面の自然酸化に起因してポーラスシリコン
層１１の上面内に生じていた表面孔（図示しない）が還
元除去される。その結果、ポーラスシリコン層１１の上
面が十分に平滑化されたポーラスシリコン層２が形成さ
れる（図９）。
【００３５】ここで、ポーラスシリコン層２の上面は、
シリコン基板１０の単結晶構造を維持しており、シリコ
ン基板１０と同様の結晶方位を有している。そこで次
に、エピタキシャル成長法によって、ポーラスシリコン
層２の上面上に、１００ｎｍ程度の膜厚を有するエピタ
キシャル層１５を形成する（図１０）。なお、ポーラス
シリコン層上へのシリコンのエピタキシャル成長につい
ては、「シリコンの科学、pp467-475、大見忠弘他監
修、REALIZE INC.」（文献３）、 「IEICE TRANS. ELEC
TRON., VOL.E80-C, NO.3, MARCH 1997, K.SAKAGUCHI et
al, pp378-387」（文献４）、「Extended Abstracts o
f the 1998 International Conference on Solid State
Devices and Materials, Hiroshima, 1998, pp302-30
3」（文献５）を参照されたい。
シリコン基板１０の単結晶構造を維持しており、シリコ
ン基板１０と同様の結晶方位を有している。そこで次
に、エピタキシャル成長法によって、ポーラスシリコン
層２の上面上に、１００ｎｍ程度の膜厚を有するエピタ
キシャル層１５を形成する（図１０）。なお、ポーラス
シリコン層上へのシリコンのエピタキシャル成長につい
ては、「シリコンの科学、pp467-475、大見忠弘他監
修、REALIZE INC.」（文献３）、 「IEICE TRANS. ELEC
TRON., VOL.E80-C, NO.3, MARCH 1997, K.SAKAGUCHI et
al, pp378-387」（文献４）、「Extended Abstracts o
f the 1998 International Conference on Solid State
Devices and Materials, Hiroshima, 1998, pp302-30
3」（文献５）を参照されたい。
【００３６】次に、エピタキシャル層１５の上面から、
０．３〜０．４μｍ程度の深さを有するトレンチ型分離
構造１６を選択的に形成する（図１１）。図１１に示す
ように、トレンチ型分離構造１６は、ポーラスシリコン
層２を貫通してシリコン基板１０の内部にまで達してい
る。次に、イオン注入法及び熱拡散法により、ｐウェル
１７及びｎウェル１８を形成する（図１２）。このｐウ
ェル１７及びｎウェル１８が、図４，５に示したシリコ
ン領域１に相当する。次に、イオン注入法及び熱拡散法
により、ｐウェル１７の底部にｐ型の高濃度不純物領域
１９を、ｎウェル１８の底部にｎ型の高濃度不純物領域
２０をそれぞれ形成する（図１３）。次に、ゲート酸化
膜５、ゲート電極６、及びサイドウォール７から成るゲ
ート構造を、ｐウェル１７及びｎウェル１８の上面上に
それぞれ選択的に形成する（図１４）。
０．３〜０．４μｍ程度の深さを有するトレンチ型分離
構造１６を選択的に形成する（図１１）。図１１に示す
ように、トレンチ型分離構造１６は、ポーラスシリコン
層２を貫通してシリコン基板１０の内部にまで達してい
る。次に、イオン注入法及び熱拡散法により、ｐウェル
１７及びｎウェル１８を形成する（図１２）。このｐウ
ェル１７及びｎウェル１８が、図４，５に示したシリコ
ン領域１に相当する。次に、イオン注入法及び熱拡散法
により、ｐウェル１７の底部にｐ型の高濃度不純物領域
１９を、ｎウェル１８の底部にｎ型の高濃度不純物領域
２０をそれぞれ形成する（図１３）。次に、ゲート酸化
膜５、ゲート電極６、及びサイドウォール７から成るゲ
ート構造を、ｐウェル１７及びｎウェル１８の上面上に
それぞれ選択的に形成する（図１４）。
【００３７】次に、イオン注入法により、ｐウェル１７
の上面内にｎ+型不純物を、ｎウェル１８の上面内にｐ+
型不純物をそれぞれ導入する。図１５は、イオン注入直
後の不純物濃度プロファイルを示している。図１５にお
いて、曲線Ａ１はイオン注入したｎ+型不純物又はｐ+型
不純物の濃度分布を表しており、曲線Ｂはｐウェル１７
内のｐ-型不純物又はｎウェル１８内のｎ-型不純物の濃
度分布を表している。曲線Ａ１と曲線Ｂとが交わる深さ
にｐｎ接合が形成されるが、このｐｎ接合がポーラスシ
リコン層２の上面よりも浅い深さに形成されるように、
ｎ+型不純物及びｐ+型不純物の注入エネルギーを制御す
る。
の上面内にｎ+型不純物を、ｎウェル１８の上面内にｐ+
型不純物をそれぞれ導入する。図１５は、イオン注入直
後の不純物濃度プロファイルを示している。図１５にお
いて、曲線Ａ１はイオン注入したｎ+型不純物又はｐ+型
不純物の濃度分布を表しており、曲線Ｂはｐウェル１７
内のｐ-型不純物又はｎウェル１８内のｎ-型不純物の濃
度分布を表している。曲線Ａ１と曲線Ｂとが交わる深さ
にｐｎ接合が形成されるが、このｐｎ接合がポーラスシ
リコン層２の上面よりも浅い深さに形成されるように、
ｎ+型不純物及びｐ+型不純物の注入エネルギーを制御す
る。
【００３８】ここで、エピタキシャル層１５の膜厚に対
してｎ+型不純物及びｐ+型不純物の注入エネルギーが大
きすぎると、以下の弊害が生じる。図１６に示すよう
に、ポーラスシリコン層２の空孔部２ｂに打ち込まれた
不純物２１は、何の抵抗も受けずにポーラスシリコン層
２の下方に到達する。この場合、イオン注入直後の不純
物濃度プロファイルは図１７のようになり、ポーラスシ
リコン層２の底面よりも深い深さにｐｎ接合が形成され
ることになる。すると、ｐｎ接合部分に生じる空乏層の
幅は、バルク基板を用いた従来のＭＯＳＦＥＴと同様に
狭くなる。その結果、接合容量は従来のＭＯＳＦＥＴと
同様、あるいは深い深さに形成されることに起因して従
来のＭＯＳＦＥＴよりも大きくなり、ＭＯＳＦＥＴの動
作速度が低下する。しかし、本実施の形態１に係る半導
体装置の製造方法によれば、上記のように、イオン注入
直後のｐｎ接合がポーラスシリコン層２の上面よりも浅
い深さに形成されるように注入エネルギーを制御する。
このため、かかる弊害が生じることはない。
してｎ+型不純物及びｐ+型不純物の注入エネルギーが大
きすぎると、以下の弊害が生じる。図１６に示すよう
に、ポーラスシリコン層２の空孔部２ｂに打ち込まれた
不純物２１は、何の抵抗も受けずにポーラスシリコン層
２の下方に到達する。この場合、イオン注入直後の不純
物濃度プロファイルは図１７のようになり、ポーラスシ
リコン層２の底面よりも深い深さにｐｎ接合が形成され
ることになる。すると、ｐｎ接合部分に生じる空乏層の
幅は、バルク基板を用いた従来のＭＯＳＦＥＴと同様に
狭くなる。その結果、接合容量は従来のＭＯＳＦＥＴと
同様、あるいは深い深さに形成されることに起因して従
来のＭＯＳＦＥＴよりも大きくなり、ＭＯＳＦＥＴの動
作速度が低下する。しかし、本実施の形態１に係る半導
体装置の製造方法によれば、上記のように、イオン注入
直後のｐｎ接合がポーラスシリコン層２の上面よりも浅
い深さに形成されるように注入エネルギーを制御する。
このため、かかる弊害が生じることはない。
【００３９】次に、熱処理を行う。ｎ+型不純物及びｐ+
型不純物がポーラスシリコン層２の内部にまで熱拡散す
る程度の長時間の熱処理を行った場合、熱処理後の不純
物濃度プロファイルは図１８のようになる。図１８に示
すように、ｐｎ接合はポーラスシリコン層２の上面より
も深い深さに形成されている。このように長時間の熱処
理を行うことにより、図５に示したソース領域３ｂ及び
ドレイン領域４ｂを形成することができる（図１９）。
望ましくは、ポーラスシリコン層２の上面直下にｐｎ接
合が形成される程度の熱処理を行うとよい。
型不純物がポーラスシリコン層２の内部にまで熱拡散す
る程度の長時間の熱処理を行った場合、熱処理後の不純
物濃度プロファイルは図１８のようになる。図１８に示
すように、ｐｎ接合はポーラスシリコン層２の上面より
も深い深さに形成されている。このように長時間の熱処
理を行うことにより、図５に示したソース領域３ｂ及び
ドレイン領域４ｂを形成することができる（図１９）。
望ましくは、ポーラスシリコン層２の上面直下にｐｎ接
合が形成される程度の熱処理を行うとよい。
【００４０】一方、ｎ+型不純物及びｐ+型不純物がポー
ラスシリコン層２の内部にまでは熱拡散しない程度の短
時間の熱処理を実行してもよく、この場合は、図４に示
したソース領域３ａ及びドレイン領域４ａを形成するこ
とができる。但し、ｐｎ接合部分に生じる空乏層がポー
ラスシリコン層２に達するよう、ソース領域３ａ及びド
レイン領域４ａの底面がポーラスシリコン層２の上面に
近接する程度に熱処理を行う必要がある。
ラスシリコン層２の内部にまでは熱拡散しない程度の短
時間の熱処理を実行してもよく、この場合は、図４に示
したソース領域３ａ及びドレイン領域４ａを形成するこ
とができる。但し、ｐｎ接合部分に生じる空乏層がポー
ラスシリコン層２に達するよう、ソース領域３ａ及びド
レイン領域４ａの底面がポーラスシリコン層２の上面に
近接する程度に熱処理を行う必要がある。
【００４１】なお、以上の説明ではＣＭＯＳ製造工程を
例にとり、シリコン基板内にＰＭＯＳ及びＮＭＯＳの双
方を形成する場合について説明したが、いずれか一方の
みを形成する場合に本発明を適用することもできる。ま
た、ＰＭＯＳとＮＭＯＳとは相互に置き換えが可能であ
ることはいうまでもない。さらに、膜厚やプロセス条件
等は一例であり、他の数値、条件を用いることも可能で
ある。
例にとり、シリコン基板内にＰＭＯＳ及びＮＭＯＳの双
方を形成する場合について説明したが、いずれか一方の
みを形成する場合に本発明を適用することもできる。ま
た、ＰＭＯＳとＮＭＯＳとは相互に置き換えが可能であ
ることはいうまでもない。さらに、膜厚やプロセス条件
等は一例であり、他の数値、条件を用いることも可能で
ある。
【００４２】このように本実施の形態１に係る半導体装
置及び半導体装置の製造方法によれば、図４，５に示し
たように、シリコン領域１とソース領域３ａ，３ｂ及び
ドレイン領域４ａ，４ｂの底面とのｐｎ接合部分に生じ
る空乏層８がポーラスシリコン層２内にも存在する。従
って、空乏層８の幅Ｗ１，Ｗ２が、バルク基板を用いた
従来のＭＯＳＦＥＴ（図２１）における空乏層１２０の
幅Ｗ１００よりも拡がる。しかも、図２０に示すように
ポーラスシリコン層２の空孔部２ｂでは電気力線は終端
せず、このことはシリコン部２ａの空乏層をより拡げる
方向に作用する。また、空乏層１２０の比誘電率は１
１．７程度であるのに対し、例えばシリコン部２ａと空
孔部２ｂとの混合比が１対１である場合の空乏層８の実
効比誘電率は５．８５程度であり、比誘電率がほぼ半減
する。以上の理由により、本実施の形態１に係る半導体
装置及び半導体装置の製造方法によれば、接合容量を低
減でき、トランジスタの動作の高速化及び消費電力の低
減を図ることができる。かかる効果は、図５，１９に示
したように、ポーラスシリコン層２の上面直下に位置す
る底面を有するソース領域３ｂ及びドレイン領域４ｂを
形成することにより顕著となる。接合容量を低減する効
果が確実なものとなるからである。
置及び半導体装置の製造方法によれば、図４，５に示し
たように、シリコン領域１とソース領域３ａ，３ｂ及び
ドレイン領域４ａ，４ｂの底面とのｐｎ接合部分に生じ
る空乏層８がポーラスシリコン層２内にも存在する。従
って、空乏層８の幅Ｗ１，Ｗ２が、バルク基板を用いた
従来のＭＯＳＦＥＴ（図２１）における空乏層１２０の
幅Ｗ１００よりも拡がる。しかも、図２０に示すように
ポーラスシリコン層２の空孔部２ｂでは電気力線は終端
せず、このことはシリコン部２ａの空乏層をより拡げる
方向に作用する。また、空乏層１２０の比誘電率は１
１．７程度であるのに対し、例えばシリコン部２ａと空
孔部２ｂとの混合比が１対１である場合の空乏層８の実
効比誘電率は５．８５程度であり、比誘電率がほぼ半減
する。以上の理由により、本実施の形態１に係る半導体
装置及び半導体装置の製造方法によれば、接合容量を低
減でき、トランジスタの動作の高速化及び消費電力の低
減を図ることができる。かかる効果は、図５，１９に示
したように、ポーラスシリコン層２の上面直下に位置す
る底面を有するソース領域３ｂ及びドレイン領域４ｂを
形成することにより顕著となる。接合容量を低減する効
果が確実なものとなるからである。
【００４３】また、図４，５に示したように、ソース領
域３ａ，３ｂとドレイン領域４ａ，４ｂとの間のチャネ
ル領域の電位を、シリコン領域１の裏面側からポーラス
シリコン層２のシリコン部２ａを介して固定することが
できる。従って、ＳＯＩ基板を用いた従来のＭＯＳＦＥ
Ｔ（図２２）とは異なり、トランジスタの動作の安定性
を確保することができる。
域３ａ，３ｂとドレイン領域４ａ，４ｂとの間のチャネ
ル領域の電位を、シリコン領域１の裏面側からポーラス
シリコン層２のシリコン部２ａを介して固定することが
できる。従って、ＳＯＩ基板を用いた従来のＭＯＳＦＥ
Ｔ（図２２）とは異なり、トランジスタの動作の安定性
を確保することができる。
【００４４】しかも、チャネル領域の電位を固定するに
あたり、フィールドシールド分離構造のような特殊な構
造を形成する必要がない。従って、製造工程の複雑化・
多工程化を招くことはなく、また、通常のバルク基板を
用いたＭＯＳＦＥＴとの間でレイアウトパターンの変更
も不要となる。
あたり、フィールドシールド分離構造のような特殊な構
造を形成する必要がない。従って、製造工程の複雑化・
多工程化を招くことはなく、また、通常のバルク基板を
用いたＭＯＳＦＥＴとの間でレイアウトパターンの変更
も不要となる。
【００４５】また、図１１に示したように、トレンチ型
分離構造１６を、ポーラスシリコン層２を貫通してシリ
コン基板１０の内部にまで達するように深く形成する。
従って、その後形成されるｐウェル１７とｎウェル１８
との界面に生じるｐｎ接合が、ポーラスシリコン層２内
に形成されることはない。従って、ｐウェル１７とｎウ
ェル１８との間の分離幅を拡げる必要はなく、両者を互
いに近付けて形成することができるため、チップ面積の
増大を招くこともない。しかも、通常のバルク基板を用
いたＭＯＳＦＥＴとの間でレイアウトパターンの変更も
不要である。
分離構造１６を、ポーラスシリコン層２を貫通してシリ
コン基板１０の内部にまで達するように深く形成する。
従って、その後形成されるｐウェル１７とｎウェル１８
との界面に生じるｐｎ接合が、ポーラスシリコン層２内
に形成されることはない。従って、ｐウェル１７とｎウ
ェル１８との間の分離幅を拡げる必要はなく、両者を互
いに近付けて形成することができるため、チップ面積の
増大を招くこともない。しかも、通常のバルク基板を用
いたＭＯＳＦＥＴとの間でレイアウトパターンの変更も
不要である。
【００４６】また、図１３に示したように、ｐウェル１
７及びｎウェル１８の底部に、ｐ型の高濃度不純物領域
１９及びｎ型の高濃度不純物領域２０をそれぞれ形成す
る。従って、この高濃度不純物領域１９，２０では抵抗
が小さいため、ラッチアップの発生を抑制することがで
きる。加えて、シリコン基板１０の裏面側からポーラス
シリコン層２を介してチャネル領域の電位を固定するに
あたり、ポーラスシリコン層２の高抵抗を低抵抗の高濃
度不純物領域１９，２０によって緩和することができ、
トランジスタの動作の安定性をさらに高めることができ
る。
７及びｎウェル１８の底部に、ｐ型の高濃度不純物領域
１９及びｎ型の高濃度不純物領域２０をそれぞれ形成す
る。従って、この高濃度不純物領域１９，２０では抵抗
が小さいため、ラッチアップの発生を抑制することがで
きる。加えて、シリコン基板１０の裏面側からポーラス
シリコン層２を介してチャネル領域の電位を固定するに
あたり、ポーラスシリコン層２の高抵抗を低抵抗の高濃
度不純物領域１９，２０によって緩和することができ、
トランジスタの動作の安定性をさらに高めることができ
る。
【００４７】
【発明の効果】この発明のうち請求項１に係るものによ
れば、ＣＭＰ法によって基板の裏面側から基板を研磨す
る際に、多孔質層を研磨のストッパとして利用すること
ができる。また、基板の裏面側から基板をエッチングす
る際に、多孔質層をエッチングストッパとして利用する
ことができる。さらに、多孔質層を境界として、半導体
素子が形成されている半導体層を基板から剥離すること
ができる。
れば、ＣＭＰ法によって基板の裏面側から基板を研磨す
る際に、多孔質層を研磨のストッパとして利用すること
ができる。また、基板の裏面側から基板をエッチングす
る際に、多孔質層をエッチングストッパとして利用する
ことができる。さらに、多孔質層を境界として、半導体
素子が形成されている半導体層を基板から剥離すること
ができる。
【００４８】また、この発明のうち請求項２に係るもの
によれば、バルク基板を用いた半導体装置よりも空乏層
の幅が拡がるため、また、多孔質層内に存在する空乏層
の比誘電率はバルク基板内に存在する空乏層の比誘電率
よりも小さいため、接合容量を低減できる。従って、半
導体装置の動作の高速化及び消費電力の低減を図ること
ができる。また、ＳＯＩ基板を用いた半導体装置とは異
なり、第１の多孔質層よりも上方の第１の半導体領域の
電位を第１の半導体領域の裏面側から第１の多孔質層を
介して固定することができるため、半導体装置の動作の
安定性を確保することもできる。
によれば、バルク基板を用いた半導体装置よりも空乏層
の幅が拡がるため、また、多孔質層内に存在する空乏層
の比誘電率はバルク基板内に存在する空乏層の比誘電率
よりも小さいため、接合容量を低減できる。従って、半
導体装置の動作の高速化及び消費電力の低減を図ること
ができる。また、ＳＯＩ基板を用いた半導体装置とは異
なり、第１の多孔質層よりも上方の第１の半導体領域の
電位を第１の半導体領域の裏面側から第１の多孔質層を
介して固定することができるため、半導体装置の動作の
安定性を確保することもできる。
【００４９】また、この発明のうち請求項３に係るもの
によれば、ソース・ドレイン領域をエピタキシャル層内
に形成することができる。
によれば、ソース・ドレイン領域をエピタキシャル層内
に形成することができる。
【００５０】また、この発明のうち請求項４に係るもの
によれば、ソース・ドレイン領域の底面が、第１の多孔
質層の上面に近接して第１の多孔質層の上面よりも上方
に位置するため、第１の半導体領域とソース・ドレイン
領域の底面との接合部分に生じる空乏層を、第１の多孔
質層内に存在させることができる。
によれば、ソース・ドレイン領域の底面が、第１の多孔
質層の上面に近接して第１の多孔質層の上面よりも上方
に位置するため、第１の半導体領域とソース・ドレイン
領域の底面との接合部分に生じる空乏層を、第１の多孔
質層内に存在させることができる。
【００５１】また、この発明のうち請求項５に係るもの
によれば、ソース・ドレイン領域の底面が、第１の多孔
質層の上面に近接して第１の多孔質層の上面よりも下方
に位置するため、第１の半導体領域とソース・ドレイン
領域の底面との接合部分に生じる空乏層を、第１の多孔
質層内に存在させることができる。
によれば、ソース・ドレイン領域の底面が、第１の多孔
質層の上面に近接して第１の多孔質層の上面よりも下方
に位置するため、第１の半導体領域とソース・ドレイン
領域の底面との接合部分に生じる空乏層を、第１の多孔
質層内に存在させることができる。
【００５２】また、この発明のうち請求項６に係るもの
によれば、高濃度不純物領域は抵抗が小さいため、ラッ
チアップの発生を抑制することができる。加えて、第１
の多孔質層よりも上方の第１の半導体領域の電位を第１
の半導体領域の裏面側から第１の多孔質層を介して固定
するにあたり、第１の多孔質層の高抵抗を低抵抗の高濃
度不純物領域によって緩和することができ、半導体装置
の動作の安定性をさらに高めることができる。
によれば、高濃度不純物領域は抵抗が小さいため、ラッ
チアップの発生を抑制することができる。加えて、第１
の多孔質層よりも上方の第１の半導体領域の電位を第１
の半導体領域の裏面側から第１の多孔質層を介して固定
するにあたり、第１の多孔質層の高抵抗を低抵抗の高濃
度不純物領域によって緩和することができ、半導体装置
の動作の安定性をさらに高めることができる。
【００５３】また、この発明のうち請求項７に係るもの
によれば、トレンチ型素子分離構造は第１及び第２の多
孔質層の底面よりも深く形成されているため、第１の半
導体領域と第２の半導体領域との界面に生じるｐｎ接合
が第１及び第２の多孔質層内に形成されることを回避す
ることができる。
によれば、トレンチ型素子分離構造は第１及び第２の多
孔質層の底面よりも深く形成されているため、第１の半
導体領域と第２の半導体領域との界面に生じるｐｎ接合
が第１及び第２の多孔質層内に形成されることを回避す
ることができる。
【００５４】また、この発明のうち請求項８に係るもの
によれば、バルク基板を用いた半導体装置よりも空乏層
の幅が拡がるため、また、多孔質層内に存在する空乏層
の比誘電率はバルク基板内に存在する空乏層の比誘電率
よりも小さいため、接合容量を低減できる。従って、半
導体装置の動作の高速化及び消費電力の低減を図ること
ができる。また、ＳＯＩ基板を用いた半導体装置とは異
なり、第１の多孔質層よりも上方の第１の半導体領域の
電位を第１の半導体領域の裏面側から第１の多孔質層を
介して固定することができるため、半導体装置の動作の
安定性を確保することもできる。
によれば、バルク基板を用いた半導体装置よりも空乏層
の幅が拡がるため、また、多孔質層内に存在する空乏層
の比誘電率はバルク基板内に存在する空乏層の比誘電率
よりも小さいため、接合容量を低減できる。従って、半
導体装置の動作の高速化及び消費電力の低減を図ること
ができる。また、ＳＯＩ基板を用いた半導体装置とは異
なり、第１の多孔質層よりも上方の第１の半導体領域の
電位を第１の半導体領域の裏面側から第１の多孔質層を
介して固定することができるため、半導体装置の動作の
安定性を確保することもできる。
【００５５】また、この発明のうち請求項９に係るもの
によれば、ソース・ドレイン領域をエピタキシャル層内
に形成することができる。
によれば、ソース・ドレイン領域をエピタキシャル層内
に形成することができる。
【００５６】また、この発明のうち請求項１０に係るも
のによれば、第１の多孔質層の空孔部に打ち込まれた不
純物が第１の多孔質層の下方に突き抜けて、ｐｎ接合が
第１の多孔質層の底面よりも下方に形成されることを回
避することができる。
のによれば、第１の多孔質層の空孔部に打ち込まれた不
純物が第１の多孔質層の下方に突き抜けて、ｐｎ接合が
第１の多孔質層の底面よりも下方に形成されることを回
避することができる。
【００５７】また、この発明のうち請求項１１に係るも
のによれば、ソース・ドレイン領域の底面が、第１の多
孔質層の上面に近接して第１の多孔質層の上面よりも上
方に位置するため、第１の半導体領域とソース・ドレイ
ン領域の底面との接合部分に生じる空乏層を、第１の多
孔質層内に存在させることができる。
のによれば、ソース・ドレイン領域の底面が、第１の多
孔質層の上面に近接して第１の多孔質層の上面よりも上
方に位置するため、第１の半導体領域とソース・ドレイ
ン領域の底面との接合部分に生じる空乏層を、第１の多
孔質層内に存在させることができる。
【００５８】また、この発明のうち請求項１２に係るも
のによれば、ソース・ドレイン領域の底面が、第１の多
孔質層の上面に近接して第１の多孔質層の上面よりも下
方に位置するため、第１の半導体領域とソース・ドレイ
ン領域の底面との接合部分に生じる空乏層を、第１の多
孔質層内に存在させることができる。
のによれば、ソース・ドレイン領域の底面が、第１の多
孔質層の上面に近接して第１の多孔質層の上面よりも下
方に位置するため、第１の半導体領域とソース・ドレイ
ン領域の底面との接合部分に生じる空乏層を、第１の多
孔質層内に存在させることができる。
【００５９】また、この発明のうち請求項１３に係るも
のによれば、高濃度不純物領域は抵抗が小さいため、ラ
ッチアップの発生を抑制することができる。加えて、第
１の多孔質層よりも上方の第１の半導体領域の電位を第
１の半導体領域の裏面側から第１の多孔質層を介して固
定するにあたり、第１の多孔質層の高抵抗を低抵抗の高
濃度不純物領域によって緩和することができ、半導体装
置の動作の安定性をさらに高めることができる。
のによれば、高濃度不純物領域は抵抗が小さいため、ラ
ッチアップの発生を抑制することができる。加えて、第
１の多孔質層よりも上方の第１の半導体領域の電位を第
１の半導体領域の裏面側から第１の多孔質層を介して固
定するにあたり、第１の多孔質層の高抵抗を低抵抗の高
濃度不純物領域によって緩和することができ、半導体装
置の動作の安定性をさらに高めることができる。
【００６０】また、この発明のうち請求項１４に係るも
のによれば、第１及び第２の多孔質層の底面よりも深い
トレンチ型素子分離構造を形成するため、第１の半導体
領域と第２の半導体領域との界面に生じるｐｎ接合が第
１及び第２の多孔質層内に形成されることを回避するこ
とができる。
のによれば、第１及び第２の多孔質層の底面よりも深い
トレンチ型素子分離構造を形成するため、第１の半導体
領域と第２の半導体領域との界面に生じるｐｎ接合が第
１及び第２の多孔質層内に形成されることを回避するこ
とができる。
【図１】 本発明に係る半導体装置の構造を示す断面図
である。
である。
【図２】 図１に示した半導体装置の効果を説明するた
めの断面図である。
めの断面図である。
【図３】 図１に示した半導体装置の効果を説明するた
めの断面図である。
めの断面図である。
【図４】 本発明の実施の形態１に係る半導体装置の構
造を示す断面図である。
造を示す断面図である。
【図５】 本発明の実施の形態１に係る半導体装置の構
造を示す断面図である。
造を示す断面図である。
【図６】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図７】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図８】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図９】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図１０】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１１】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１２】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１３】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１４】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１５】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１６】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１７】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１８】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１９】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２０】 本発明の実施の形態１に係る半導体装置の
効果を説明するための模式図である。
効果を説明するための模式図である。
【図２１】バルク基板を用いた従来のＭＯＳＦＥＴの構
造を示す断面図である。
造を示す断面図である。
【図２２】ＳＯＩ基板を用いた従来のＭＯＳＦＥＴの構
造を示す断面図である。
造を示す断面図である。
１ シリコン領域、２，１１ ポーラスシリコン層、２
ａ シリコン部、２ｂ空孔部、３，３ａ，３ｂ ソース
領域、４，４ａ，４ｂ ドレイン領域、８空乏層、１０
シリコン基板、１５ エピタキシャル層、１６ トレ
ンチ型分離構造、１７ ｐウェル、１８ ｎウェル、１
９，２０ 高濃度不純物領域、２１不純物、１００ シ
リコン基板。
ａ シリコン部、２ｂ空孔部、３，３ａ，３ｂ ソース
領域、４，４ａ，４ｂ ドレイン領域、８空乏層、１０
シリコン基板、１５ エピタキシャル層、１６ トレ
ンチ型分離構造、１７ ｐウェル、１８ ｎウェル、１
９，２０ 高濃度不純物領域、２１不純物、１００ シ
リコン基板。
Claims (14)
- 【請求項１】 基板と、 前記基板上に形成された多孔質層と、 前記多孔質層上に形成された半導体層と、 前記半導体層内に形成された半導体素子とを備える半導
体装置。 - 【請求項２】 第１導電型の第１の半導体領域と、 前記第１の半導体領域の内部に埋め込み層として形成さ
れた第１の多孔質層と、 前記第１の半導体領域の上面内に選択的に形成された、
前記第１導電型と異なる第２導電型のソース・ドレイン
領域とを備え、 前記第１の半導体領域と前記ソース・ドレイン領域の底
面との接合部分に生じる空乏層は、前記第１の多孔質層
内に存在し得ることを特徴とする半導体装置。 - 【請求項３】 前記第１の半導体領域は、その上面部分
にエピタキシャル層を有する、請求項２に記載の半導体
装置。 - 【請求項４】 前記ソース・ドレイン領域の前記底面
は、前記第１の多孔質層の上面に近接して前記第１の多
孔質層の前記上面よりも上方に位置する、請求項２又は
３に記載の半導体装置。 - 【請求項５】 前記ソース・ドレイン領域の前記底面
は、前記第１の多孔質層の上面に近接して前記第１の多
孔質層の前記上面よりも下方に位置する、請求項２又は
３に記載の半導体装置。 - 【請求項６】 前記第１の半導体領域は、前記第１の多
孔質層よりも深い位置に形成された、前記第１導電型の
高濃度不純物領域を有する、請求項２〜５のいずれか一
つに記載の半導体装置。 - 【請求項７】 前記第１の半導体領域に隣接して形成さ
れた、前記第２導電型の第２の半導体領域と、 前記第２の半導体領域の内部に埋め込み層として形成さ
れた、前記第１の多孔質層に繋がる第２の多孔質層と、 前記第１の半導体領域と前記第２の半導体領域との境界
部分において、前記第１及び第２の半導体領域の前記上
面から、前記第１及び第２の多孔質層の底面よりも深く
形成されたトレンチ型素子分離構造とをさらに備える、
請求項２〜６のいずれか一つに記載の半導体装置。 - 【請求項８】 （ａ）第１の多孔質層が埋め込み層とし
て内部に形成された、第１導電型の第１の半導体領域を
形成する工程と、 （ｂ）前記第１の半導体領域の上面内に、前記第１導電
型と異なる第２導電型のソース・ドレイン領域を選択的
に形成する工程とを備え、 前記第１の半導体領域と前記ソース・ドレイン領域の底
面との接合部分に生じる空乏層は、前記第１の多孔質層
内に存在し得ることを特徴とする、半導体装置の製造方
法。 - 【請求項９】 前記工程（ａ）は、 （ａ−１）前記第１の多孔質層を形成する工程と、 （ａ−２）前記第１の多孔質層の上面上にエピタキシャ
ル層を形成する工程とを有する、請求項８に記載の半導
体装置の製造方法。 - 【請求項１０】 前記工程（ｂ）は、 （ｂ−１）前記第１の半導体領域の前記上面内に、前記
第２導電型の不純物を導入する工程と、 （ｂ−２）前記工程（ｂ−１）によって導入した前記不
純物を熱拡散する工程とを有し、 前記工程（ｂ−１）の完了時において、前記第１の半導
体領域と前記ソース・ドレイン領域との界面に生じるｐ
ｎ接合は、前記第１の多孔質層の前記上面よりも上方に
形成されていることを特徴とする、請求項８又は９に記
載の半導体装置の製造方法。 - 【請求項１１】 前記工程（ｂ−２）の完了後におい
て、前記ソース・ドレイン領域の前記底面は、前記第１
の多孔質層の前記上面に近接して前記第１の多孔質層の
前記上面よりも上方に位置する、請求項１０に記載の半
導体装置の製造方法。 - 【請求項１２】 前記工程（ｂ−２）の完了後におい
て、前記ソース・ドレイン領域の前記底面は、前記第１
の多孔質層の前記上面に近接して前記第１の多孔質層の
前記上面よりも下方に位置する、請求項１０に記載の半
導体装置の製造方法。 - 【請求項１３】 （ｃ）前記第１の半導体領域内の前記
第１の多孔質層よりも深い位置に、前記第１導電型の高
濃度不純物領域を形成する工程をさらに備える、請求項
８〜１２のいずれか一つに記載の半導体装置の製造方
法。 - 【請求項１４】 前記工程（ａ）においては、前記第１
の半導体領域に隣接して、前記第２導電型の第２の半導
体領域も形成され、 前記第２の半導体領域の内部には、前記第１の多孔質層
に繋がる第２の多孔質層が埋め込み層として形成され、 （ｄ）前記第１の半導体領域と前記第２の半導体領域と
の境界部分において、前記第１及び第２の半導体領域の
前記上面から、前記第１及び第２の多孔質層の底面より
も深いトレンチ型素子分離構造を形成する工程をさらに
備える、請求項８〜１３のいずれか一つに記載の半導体
装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11117770A JP2000307112A (ja) | 1999-04-26 | 1999-04-26 | 半導体装置及びその製造方法 |
| US09/396,358 US6285072B1 (en) | 1999-04-26 | 1999-09-15 | Semiconductor device containing a porous structure and method of manufacturing the same |
| TW089107331A TW484206B (en) | 1999-04-26 | 2000-04-19 | Semiconductor device and method of manufacturing the same |
| DE10019705A DE10019705A1 (de) | 1999-04-26 | 2000-04-20 | Halbleitervorrichtung und Verfahren zum Herstellen desselben |
| KR10-2000-0021840A KR100383891B1 (ko) | 1999-04-26 | 2000-04-25 | 반도체 장치 및 그 제조 방법 |
| US09/886,031 US6358815B2 (en) | 1999-04-26 | 2001-06-22 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11117770A JP2000307112A (ja) | 1999-04-26 | 1999-04-26 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000307112A true JP2000307112A (ja) | 2000-11-02 |
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Family
ID=14719904
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|---|---|---|---|
| JP11117770A Pending JP2000307112A (ja) | 1999-04-26 | 1999-04-26 | 半導体装置及びその製造方法 |
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|---|---|
| US (2) | US6285072B1 (ja) |
| JP (1) | JP2000307112A (ja) |
| KR (1) | KR100383891B1 (ja) |
| DE (1) | DE10019705A1 (ja) |
| TW (1) | TW484206B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003068869A (ja) * | 2001-08-24 | 2003-03-07 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2005005321A (ja) * | 2003-06-09 | 2005-01-06 | Canon Inc | 半導体基体、半導体装置及びこれらの製造方法 |
| US6858918B2 (en) | 2001-09-19 | 2005-02-22 | Renesas Technology Corp. | Semiconductor device including a capacitance |
| KR100489526B1 (ko) * | 2002-04-16 | 2005-05-16 | 동부아남반도체 주식회사 | 트랜치 형성을 이용한 쇼트 채널 방지방법 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6285072B1 (en) | 2001-09-04 |
| US6358815B2 (en) | 2002-03-19 |
| TW484206B (en) | 2002-04-21 |
| KR20010014819A (ko) | 2001-02-26 |
| US20010036690A1 (en) | 2001-11-01 |
| DE10019705A1 (de) | 2001-05-31 |
| KR100383891B1 (ko) | 2003-05-16 |
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|
| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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|
| RD04 | Notification of resignation of power of attorney |
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|
| A02 | Decision of refusal |
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