JP2000307394A - クロック発生回路 - Google Patents
クロック発生回路Info
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- JP2000307394A JP2000307394A JP11108283A JP10828399A JP2000307394A JP 2000307394 A JP2000307394 A JP 2000307394A JP 11108283 A JP11108283 A JP 11108283A JP 10828399 A JP10828399 A JP 10828399A JP 2000307394 A JP2000307394 A JP 2000307394A
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- inverter
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Links
- 238000010586 diagram Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 高周波数対応が可能なクロック発生回路を提
供する。 【解決手段】 本発明のクロック発生回路は、一方の入
力端に入力信号線１１からの出力波形が入力され、他方
の入力端に前記入力信号線１１から分岐された信号線１
３からの出力波形が奇数段のインバータ１４Ａ，１４
Ｂ，１４Ｃ，１４Ｄ，１４Ｅから成る遅延回路１４を介
して入力されるＮＡＮＤ回路１２と、このＮＡＮＤ回路
１２からの出力波形がインバータ１５を介して出力信号
線１６に出力され、更に前記遅延回路１４を構成する奇
数段目のインバータ１４Ａ，１４Ｃ，１４Ｅの後続に、
当該インバータ１４Ａ，１４Ｃ，１４Ｅのパルス波形が
ハイレベルからロウレベルになる変化を受けて遅延回路
部の信号をリセットしにいくＰチャネル型ＭＯＳトラン
ジスタ１７，１８，１９を介在させたことを特徴とす
る。
供する。 【解決手段】 本発明のクロック発生回路は、一方の入
力端に入力信号線１１からの出力波形が入力され、他方
の入力端に前記入力信号線１１から分岐された信号線１
３からの出力波形が奇数段のインバータ１４Ａ，１４
Ｂ，１４Ｃ，１４Ｄ，１４Ｅから成る遅延回路１４を介
して入力されるＮＡＮＤ回路１２と、このＮＡＮＤ回路
１２からの出力波形がインバータ１５を介して出力信号
線１６に出力され、更に前記遅延回路１４を構成する奇
数段目のインバータ１４Ａ，１４Ｃ，１４Ｅの後続に、
当該インバータ１４Ａ，１４Ｃ，１４Ｅのパルス波形が
ハイレベルからロウレベルになる変化を受けて遅延回路
部の信号をリセットしにいくＰチャネル型ＭＯＳトラン
ジスタ１７，１８，１９を介在させたことを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック発生回路
に関し、更に言えば波形の変化点を基準としてクロック
を発生させるクロック発生回路を提供する技術に関す
る。
に関し、更に言えば波形の変化点を基準としてクロック
を発生させるクロック発生回路を提供する技術に関す
る。
【０００２】
【従来の技術】波形の変化点を基準としてクロックを発
生させるクロック発生回路は、図３の等価回路図に示す
ように、１は入力信号線で、この信号線１がＮＡＮＤ回
路２の一方に入力され、このＮＡＮＤ回路２の他方に信
号線１から分岐された信号線３が複数（奇数）段配置さ
れた遅延回路（ディレイ）４を介して入力されている。
また、このＮＡＮＤ回路２からの出力がインバータ５を
介して出力信号線６に出力される回路構成である。
生させるクロック発生回路は、図３の等価回路図に示す
ように、１は入力信号線で、この信号線１がＮＡＮＤ回
路２の一方に入力され、このＮＡＮＤ回路２の他方に信
号線１から分岐された信号線３が複数（奇数）段配置さ
れた遅延回路（ディレイ）４を介して入力されている。
また、このＮＡＮＤ回路２からの出力がインバータ５を
介して出力信号線６に出力される回路構成である。
【０００３】そして、このようなクロック発生回路で
は、図４に示すようなパルス波形が出力される。
は、図４に示すようなパルス波形が出力される。
【０００４】即ち、入力信号線１からロウレベル／ハイ
レベルのパルス波形（図４に示すパルス波形（Ａ）参
照）が、ＮＡＮＤ回路２の一方に入力され、また、信号
線１から分岐された信号線３から奇数段の遅延回路４を
介して出力される、前記入力信号線１の逆レベル（ハイ
レベル／ロウレベル）のパルス波形（図４に示すパルス
波形（Ｂ）参照）が、このＮＡＮＤ回路２の他方に入
る。そして、このＮＡＮＤ回路２からの出力がインバー
タ５で反転されて出力信号線６に出力される（図４に示
すパルス波形（Ｃ）参照）。
レベルのパルス波形（図４に示すパルス波形（Ａ）参
照）が、ＮＡＮＤ回路２の一方に入力され、また、信号
線１から分岐された信号線３から奇数段の遅延回路４を
介して出力される、前記入力信号線１の逆レベル（ハイ
レベル／ロウレベル）のパルス波形（図４に示すパルス
波形（Ｂ）参照）が、このＮＡＮＤ回路２の他方に入
る。そして、このＮＡＮＤ回路２からの出力がインバー
タ５で反転されて出力信号線６に出力される（図４に示
すパルス波形（Ｃ）参照）。
【０００５】このように上記クロック発生回路における
パルス波形（Ｃ）は、一方のパルス波形（例えば、パル
ス波形（Ａ））の立ち上がりを検知した際に立ち上が
り、他方のパルス波形（例えば、パルス波形（Ａ）が遅
延されたパルス波形（Ｂ））の立ち下がりを検知した際
に立ち下がるものである。
パルス波形（Ｃ）は、一方のパルス波形（例えば、パル
ス波形（Ａ））の立ち上がりを検知した際に立ち上が
り、他方のパルス波形（例えば、パルス波形（Ａ）が遅
延されたパルス波形（Ｂ））の立ち下がりを検知した際
に立ち下がるものである。
【０００６】
【発明が解決しようとする課題】ここで、問題となるの
は上記クロック発生回路において、高周波数対応を図る
場合である。この場合、パルス波形（Ａ）のパルス波形
周期が速くなってくると、図５に示すようにパルス波形
（Ｂ）によるリセットが遅れ（一点鎖線（１）によるパ
ルス波形（Ｂ）の立ち上がりが所望のパルス波形（パル
ス波形（Ｂ）において点線で示すパルス波形））に比し
て遅れ、波形変化点から常に一定のパルス波形が出力さ
れないという問題である（パルス波形（Ｃ）において、
Ｔ１＜Ｔ２（Ｔ１＋パルス波形（Ｃ）に点線で示すパル
ス波形に比して遅れた期間））。
は上記クロック発生回路において、高周波数対応を図る
場合である。この場合、パルス波形（Ａ）のパルス波形
周期が速くなってくると、図５に示すようにパルス波形
（Ｂ）によるリセットが遅れ（一点鎖線（１）によるパ
ルス波形（Ｂ）の立ち上がりが所望のパルス波形（パル
ス波形（Ｂ）において点線で示すパルス波形））に比し
て遅れ、波形変化点から常に一定のパルス波形が出力さ
れないという問題である（パルス波形（Ｃ）において、
Ｔ１＜Ｔ２（Ｔ１＋パルス波形（Ｃ）に点線で示すパル
ス波形に比して遅れた期間））。
【０００７】従って、本発明ではパルス波形（Ａ）のク
ロックアップを図り、それに追従するパルス波形（Ｃ）
を出力可能なクロック発生回路を提供することを目的と
する。
ロックアップを図り、それに追従するパルス波形（Ｃ）
を出力可能なクロック発生回路を提供することを目的と
する。
【０００８】
【課題を解決するための手段】そこで、本発明のクロッ
ク発生回路は、一方の入力端に入力信号線１１からの出
力波形が入力され、他方の入力端に前記入力信号線１１
から分岐された信号線１３からの出力波形が奇数段のイ
ンバータ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ，１４Ｅから
成る遅延回路１４を介して入力される論理回路（ＮＡＮ
Ｄ回路１２）と、このＮＡＮＤ回路１２からの出力波形
がインバータ１５を介して出力信号線１６に出力され、
更に前記遅延回路１４を構成する奇数段目のインバータ
１４Ａ，１４Ｃ，１４Ｅの後続に、当該インバータ１４
Ａ，１４Ｃ，１４Ｅのパルス波形がハイレベルからロウ
レベルになる変化を受けて遅延回路部の信号をリセット
しにいくＰチャネル型ＭＯＳトランジスタ１７，１８，
１９を介在させたことを特徴とするものである。
ク発生回路は、一方の入力端に入力信号線１１からの出
力波形が入力され、他方の入力端に前記入力信号線１１
から分岐された信号線１３からの出力波形が奇数段のイ
ンバータ１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ，１４Ｅから
成る遅延回路１４を介して入力される論理回路（ＮＡＮ
Ｄ回路１２）と、このＮＡＮＤ回路１２からの出力波形
がインバータ１５を介して出力信号線１６に出力され、
更に前記遅延回路１４を構成する奇数段目のインバータ
１４Ａ，１４Ｃ，１４Ｅの後続に、当該インバータ１４
Ａ，１４Ｃ，１４Ｅのパルス波形がハイレベルからロウ
レベルになる変化を受けて遅延回路部の信号をリセット
しにいくＰチャネル型ＭＯＳトランジスタ１７，１８，
１９を介在させたことを特徴とするものである。
【０００９】
【発明の実施の形態】以下、本発明のクロック発生回路
に係る一実施形態について図面を参照しながら説明す
る。
に係る一実施形態について図面を参照しながら説明す
る。
【００１０】図１は本発明のクロック発生回路の一実施
形態を示す等価回路図である。
形態を示す等価回路図である。
【００１１】図１において、１１は入力信号線で、この
信号線１１がＮＡＮＤ回路１２の一方に入力され、この
ＮＡＮＤ回路１２の他方に信号線１１から分岐された信
号線１３が複数（奇数）段配置された遅延回路（ディレ
イ）１４（例えば、インバータ１４Ａ，１４Ｂ，１４
Ｃ，１４Ｄ，１４Ｅ）を介して入力されている。また、
このＮＡＮＤ回路１２からの出力がインバータ１５を介
して出力信号線１６に出力されている。ここまでの回路
構成は、従来の回路構成と同様であり、図２に示すよう
な各種パルス波形が出力される。即ち、入力信号線１１
からロウレベル／ハイレベルのパルス波形（図２に示す
パルス波形（Ａ）参照）が、ＮＡＮＤ回路１２の一方に
入力され、また、信号線１１から分岐された信号線１３
から奇数段の遅延回路１４を介して出力される、前記入
力信号線１１の逆レベル（ハイレベル／ロウレベル）の
パルス波形（図２に示すパルス波形（Ｂ）参照）が、こ
のＮＡＮＤ回路１２の他方に入る。そして、このＮＡＮ
Ｄ回路１２からの出力がインバータ１５で反転されて出
力信号線１６に出力される（図２に示すパルス波形
（Ｃ）参照）。
信号線１１がＮＡＮＤ回路１２の一方に入力され、この
ＮＡＮＤ回路１２の他方に信号線１１から分岐された信
号線１３が複数（奇数）段配置された遅延回路（ディレ
イ）１４（例えば、インバータ１４Ａ，１４Ｂ，１４
Ｃ，１４Ｄ，１４Ｅ）を介して入力されている。また、
このＮＡＮＤ回路１２からの出力がインバータ１５を介
して出力信号線１６に出力されている。ここまでの回路
構成は、従来の回路構成と同様であり、図２に示すよう
な各種パルス波形が出力される。即ち、入力信号線１１
からロウレベル／ハイレベルのパルス波形（図２に示す
パルス波形（Ａ）参照）が、ＮＡＮＤ回路１２の一方に
入力され、また、信号線１１から分岐された信号線１３
から奇数段の遅延回路１４を介して出力される、前記入
力信号線１１の逆レベル（ハイレベル／ロウレベル）の
パルス波形（図２に示すパルス波形（Ｂ）参照）が、こ
のＮＡＮＤ回路１２の他方に入る。そして、このＮＡＮ
Ｄ回路１２からの出力がインバータ１５で反転されて出
力信号線１６に出力される（図２に示すパルス波形
（Ｃ）参照）。
【００１２】このように上記クロック発生回路における
パルス波形（Ｃ）は、一方のパルス波形（例えば、パル
ス波形（Ａ））の立ち上がりを検知した際に立ち上が
り、他方のパルス波形（例えば、パルス波形（Ａ）が遅
延されたパルス波形（Ｂ））の立ち下がりを検知した際
に立ち下がるものである。
パルス波形（Ｃ）は、一方のパルス波形（例えば、パル
ス波形（Ａ））の立ち上がりを検知した際に立ち上が
り、他方のパルス波形（例えば、パルス波形（Ａ）が遅
延されたパルス波形（Ｂ））の立ち下がりを検知した際
に立ち下がるものである。
【００１３】そして、本発明のクロック発生回路の特徴
は、前記遅延回路（ディレイ）１４を構成する奇数段目
のインバータ１４Ａ，１４Ｃ，１４Ｅの後続にそれぞ
れ、これらのインバータ１４Ａ，１４Ｃ，１４Ｅのパル
ス波形（Ａ）がハイレベルからロウレベルになる変化を
Ｐチャネル型ＭＯＳトランジスタ１７，１８，１９で受
けて遅延回路（ディレイ）１４部の信号をリセットしに
いく構成としたことである。
は、前記遅延回路（ディレイ）１４を構成する奇数段目
のインバータ１４Ａ，１４Ｃ，１４Ｅの後続にそれぞ
れ、これらのインバータ１４Ａ，１４Ｃ，１４Ｅのパル
ス波形（Ａ）がハイレベルからロウレベルになる変化を
Ｐチャネル型ＭＯＳトランジスタ１７，１８，１９で受
けて遅延回路（ディレイ）１４部の信号をリセットしに
いく構成としたことである。
【００１４】これにより、従来（図５）のパルス波形
（Ａ）の立ち下がり期間が短縮される（図５の一点鎖線
（１）に比して、本発明では図２の一点鎖線（２）に示
すように高速リセットされる）ことで（図２のパルス波
形（Ｃ）において、立ち上がり期間Ｔ１と立ち上がり期
間Ｔ２とが等しいか、ほぼ同等となる。）、パルス波形
（Ａ）のクロックアップが図れ、それに追従するパルス
波形（Ｃ）が得られるため、高周波数対応が可能にな
り、パルス波形（Ａ）のパルス波形周期が速くなって
も、従来（図５）のようにパルス波形（Ｂ）によるリセ
ットが遅れ、波形変化点から常に一定のパルス波形が出
力されないという問題を解消できる。
（Ａ）の立ち下がり期間が短縮される（図５の一点鎖線
（１）に比して、本発明では図２の一点鎖線（２）に示
すように高速リセットされる）ことで（図２のパルス波
形（Ｃ）において、立ち上がり期間Ｔ１と立ち上がり期
間Ｔ２とが等しいか、ほぼ同等となる。）、パルス波形
（Ａ）のクロックアップが図れ、それに追従するパルス
波形（Ｃ）が得られるため、高周波数対応が可能にな
り、パルス波形（Ａ）のパルス波形周期が速くなって
も、従来（図５）のようにパルス波形（Ｂ）によるリセ
ットが遅れ、波形変化点から常に一定のパルス波形が出
力されないという問題を解消できる。
【００１５】尚、本実施形態では奇数段目のインバータ
の後続にそれぞれＰチャネル型ＭＯＳトランジスタを介
在させているが、例えば、最終段のインバータ１４Ｅの
後続にのみＰチャネル型ＭＯＳトランジスタを介在させ
る構成でも、本発明の効果を奏することができ、しかも
素子数の低減化も図れる。
の後続にそれぞれＰチャネル型ＭＯＳトランジスタを介
在させているが、例えば、最終段のインバータ１４Ｅの
後続にのみＰチャネル型ＭＯＳトランジスタを介在させ
る構成でも、本発明の効果を奏することができ、しかも
素子数の低減化も図れる。
【００１６】更に言えば、本実施形態ではクロック発生
回路を構成する論理回路としてＮＡＮＤ回路を用いた実
施形態について説明したが、本発明はこれに限定される
ものではなく、例えば論理回路としてＮＯＲ回路を用い
たクロック発生回路においても同様に適用できるもので
あり、この場合にはＰチャネル型ＭＯＳトランジスタに
変えてＮチャネル型ＭＯＳトランジスタを介在させるこ
とになる。
回路を構成する論理回路としてＮＡＮＤ回路を用いた実
施形態について説明したが、本発明はこれに限定される
ものではなく、例えば論理回路としてＮＯＲ回路を用い
たクロック発生回路においても同様に適用できるもので
あり、この場合にはＰチャネル型ＭＯＳトランジスタに
変えてＮチャネル型ＭＯＳトランジスタを介在させるこ
とになる。
【００１７】
【発明の効果】本発明によれば、クロック発生回路にお
ける遅延回路を構成する奇数段目のインバータの後続に
それぞれ、これらのインバータのパルス波形がハイレベ
ルからロウレベルになる変化をＰチャネル型ＭＯＳトラ
ンジスタで受けて遅延回路部の信号をリセットしにいく
構成とし、高速リセットするようにしたことで、パルス
波形のクロックアップが図れ、それに追従するパルス波
形が得られる。従って、高周波数対応が可能になり、パ
ルス波形のパルス波形周期が速くなっても、従来のよう
にパルス波形によるリセットが遅れ、波形変化点から常
に一定のパルス波形が出力されないという問題を解消で
きる。
ける遅延回路を構成する奇数段目のインバータの後続に
それぞれ、これらのインバータのパルス波形がハイレベ
ルからロウレベルになる変化をＰチャネル型ＭＯＳトラ
ンジスタで受けて遅延回路部の信号をリセットしにいく
構成とし、高速リセットするようにしたことで、パルス
波形のクロックアップが図れ、それに追従するパルス波
形が得られる。従って、高周波数対応が可能になり、パ
ルス波形のパルス波形周期が速くなっても、従来のよう
にパルス波形によるリセットが遅れ、波形変化点から常
に一定のパルス波形が出力されないという問題を解消で
きる。
【００１８】また、最終段のインバータの後続にのみＰ
チャネル型ＭＯＳトランジスタを介在させる構成でも、
本発明の効果を損うこと無く、しかも素子数の低減化が
図れる。
チャネル型ＭＯＳトランジスタを介在させる構成でも、
本発明の効果を損うこと無く、しかも素子数の低減化が
図れる。
【図１】本発明の一実施形態のクロック発生回路を示す
等価回路図である。
等価回路図である。
【図２】本発明の一実施形態のクロック発生回路のパル
ス波形図である。
ス波形図である。
【図３】従来のクロック発生回路を示す等価回路図であ
る。
る。
【図４】従来のクロック発生回路のパルス波形図であ
る。
る。
【図５】従来の課題を説明するためのパルス波形図であ
る。
る。
１１ 入力信号線 １２ ＮＡＮＤ回路 １４ 遅延回路 １４Ａ インバータ １４Ｂ インバータ １４Ｃ インバータ １４Ｄ インバータ １４Ｅ インバータ １５ インバータ １６ 出力信号線 １７ Ｐチャネル型ＭＯＳトランジスタ １８ Ｐチャネル型ＭＯＳトランジスタ １９ Ｐチャネル型ＭＯＳトランジスタ
Claims (3)
- 【請求項１】 一方の入力端に入力信号線からの出力波
形が入力され、他方の入力端に前記入力信号線から分岐
された信号線からの出力波形が奇数段のインバータから
成る遅延回路を介して入力される論理回路と、この論理
回路からの出力波形がインバータを介して出力されるク
ロック発生回路において、 前記遅延回路を構成する最終段のインバータの後続に、
当該インバータのパルス波形がハイレベルからロウレベ
ルになる変化を受けて遅延回路部の信号をリセットしに
いくＰチャネル型ＭＯＳトランジスタを介在させたこと
を特徴とするクロック発生回路。 - 【請求項２】 一方の入力端に入力信号線からの出力波
形が入力され、他方の入力端に前記入力信号線から分岐
された信号線からの出力波形が奇数段のインバータから
成る遅延回路を介して入力される論理回路と、この論理
回路からの出力波形がインバータを介して出力されるク
ロック発生回路において、 前記遅延回路を構成する最終段のインバータからみて２
ｎ（ｎ＝１，２，３…）段目のインバータの後続に、当
該インバータのパルス波形がハイレベルからロウレベル
になる変化を受けて遅延回路部の信号をリセットしにい
くＰチャネル型ＭＯＳトランジスタを介在させたことを
特徴とするクロック発生回路。 - 【請求項３】 一方の入力端に入力信号線からの出力波
形が入力され、他方の入力端に前記入力信号線から分岐
された信号線からの出力波形が奇数段のインバータから
成る遅延回路を介して入力される論理回路と、この論理
回路からの出力波形がインバータを介して出力されるク
ロック発生回路において、 前記遅延回路を構成する奇数段目のインバータの後続
に、当該インバータのパルス波形がハイレベルからロウ
レベルになる変化を受けて遅延回路部の信号をリセット
しにいくＰチャネル型ＭＯＳトランジスタを介在させた
ことを特徴とするクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11108283A JP2000307394A (ja) | 1999-04-15 | 1999-04-15 | クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11108283A JP2000307394A (ja) | 1999-04-15 | 1999-04-15 | クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000307394A true JP2000307394A (ja) | 2000-11-02 |
Family
ID=14480739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11108283A Pending JP2000307394A (ja) | 1999-04-15 | 1999-04-15 | クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000307394A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7202724B2 (en) | 2003-11-27 | 2007-04-10 | Samsung Electronics Co., Ltd | Pulse-based flip-flop |
| CN112636744A (zh) * | 2020-12-24 | 2021-04-09 | 中国人民解放军国防科技大学 | 一种抗单粒子瞬态的高电平复位电路 |
-
1999
- 1999-04-15 JP JP11108283A patent/JP2000307394A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7202724B2 (en) | 2003-11-27 | 2007-04-10 | Samsung Electronics Co., Ltd | Pulse-based flip-flop |
| CN112636744A (zh) * | 2020-12-24 | 2021-04-09 | 中国人民解放军国防科技大学 | 一种抗单粒子瞬态的高电平复位电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |