JP2000307406A - 負荷駆動回路 - Google Patents
負荷駆動回路Info
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Abstract
(57)【要約】
【課題】 チップ面積の縮小を実現しながら、出力電圧
幅を十分に確保すること。 【解決手段】 高電圧出力回路２１は、高電圧電源端子
ＶDDH と出力端子ＶOUT との間にＮチャネル型ＬＤＭＯ
Ｓ２２を接続し、ＬＤＭＯＳ２２のゲート・ソース間
に、抵抗２３及び図示極性のツェナーダイオード２４の
並列回路を接続し、出力端子ＶOUT とグランド端子との
間に、ツェナーダイオード２４を順方向に介した状態で
Ｎチャネル型ＬＤＭＯＳ２５を接続した基本構成を有す
る。高電圧出力回路２１にあっては、上記基本構成に加
えて、ＬＤＭＯＳ２２と並列にＰチャネル型ＬＤＭＯＳ
２６を接続し、高電圧電源端子ＶDDH とグランド端子と
の間にＮチャネル型ＬＤＭＯＳ２７を接続した構成とな
っている。
幅を十分に確保すること。 【解決手段】 高電圧出力回路２１は、高電圧電源端子
ＶDDH と出力端子ＶOUT との間にＮチャネル型ＬＤＭＯ
Ｓ２２を接続し、ＬＤＭＯＳ２２のゲート・ソース間
に、抵抗２３及び図示極性のツェナーダイオード２４の
並列回路を接続し、出力端子ＶOUT とグランド端子との
間に、ツェナーダイオード２４を順方向に介した状態で
Ｎチャネル型ＬＤＭＯＳ２５を接続した基本構成を有す
る。高電圧出力回路２１にあっては、上記基本構成に加
えて、ＬＤＭＯＳ２２と並列にＰチャネル型ＬＤＭＯＳ
２６を接続し、高電圧電源端子ＶDDH とグランド端子と
の間にＮチャネル型ＬＤＭＯＳ２７を接続した構成とな
っている。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート制御型の一
対の半導体スイッチング素子をトーテムポール型に接続
して成る高電圧出力回路を備えた負荷駆動回路に関す
る。
対の半導体スイッチング素子をトーテムポール型に接続
して成る高電圧出力回路を備えた負荷駆動回路に関す
る。
【０００２】
【発明が解決しようとする技術課題】例えばＥＬ表示装
置用のドライバＩＣのように高耐圧・高電力出力が必要
となる負荷駆動回路にあっては、従来より、その出力段
にＬＤＭＯＳのような高耐圧ＦＥＴをトーテムポール型
に接続した高電圧出力回路を設けることが広く行われて
いる。この場合、ＬＤＭＯＳにあっては、Ｎチャネル構
造のものがＰチャネル構造に比べて単位面積当たりの電
流能力が大きいという一般的事情があるため、図５に一
例を示すように、高電圧出力回路１のハイサイド側ＬＤ
ＭＯＳ２及びローサイド側ＬＤＭＯＳ３の双方をＮチャ
ネル型のもので構成し、以てチップ面積の縮小を図るこ
とが行われている。
置用のドライバＩＣのように高耐圧・高電力出力が必要
となる負荷駆動回路にあっては、従来より、その出力段
にＬＤＭＯＳのような高耐圧ＦＥＴをトーテムポール型
に接続した高電圧出力回路を設けることが広く行われて
いる。この場合、ＬＤＭＯＳにあっては、Ｎチャネル構
造のものがＰチャネル構造に比べて単位面積当たりの電
流能力が大きいという一般的事情があるため、図５に一
例を示すように、高電圧出力回路１のハイサイド側ＬＤ
ＭＯＳ２及びローサイド側ＬＤＭＯＳ３の双方をＮチャ
ネル型のもので構成し、以てチップ面積の縮小を図るこ
とが行われている。
【０００３】具体的には、図５はドライバＩＣの回路構
成を部分的に示すものであり、高電圧出力回路１は、高
電圧電源端子ＶDDH と出力端子ＶOUT との間にＮチャネ
ル型ＬＤＭＯＳ２を接続すると共に、そのＬＤＭＯＳ２
のゲート・ソース間に、抵抗４及び図示極性のツェナー
ダイオード５の並列回路を接続し、さらに、出力端子Ｖ
OUT とグランド端子との間に、前記ツェナーダイオード
５を順方向に介した状態でＮチャネル型ＬＤＭＯＳ３を
接続した構成となっている。この場合、抵抗４は、ＬＤ
ＭＯＳ２をオンさせるためのゲート制御用電圧信号を生
成するためのもので、ツェナーダイオード５は、ＬＤＭ
ＯＳ２のゲート・ソース間に過大電圧が印加されること
を防止するためのゲート耐圧保証用として設けられてい
る。
成を部分的に示すものであり、高電圧出力回路１は、高
電圧電源端子ＶDDH と出力端子ＶOUT との間にＮチャネ
ル型ＬＤＭＯＳ２を接続すると共に、そのＬＤＭＯＳ２
のゲート・ソース間に、抵抗４及び図示極性のツェナー
ダイオード５の並列回路を接続し、さらに、出力端子Ｖ
OUT とグランド端子との間に、前記ツェナーダイオード
５を順方向に介した状態でＮチャネル型ＬＤＭＯＳ３を
接続した構成となっている。この場合、抵抗４は、ＬＤ
ＭＯＳ２をオンさせるためのゲート制御用電圧信号を生
成するためのもので、ツェナーダイオード５は、ＬＤＭ
ＯＳ２のゲート・ソース間に過大電圧が印加されること
を防止するためのゲート耐圧保証用として設けられてい
る。
【０００４】また、高電圧電源端子ＶDDH とＬＤＭＯＳ
２のゲート（ツェナーダイオード５のカソード）との間
には、抵抗４に電流を流してゲート制御用電圧信号を生
成するためのＰチャネル型ＬＤＭＯＳ６が接続され、高
電圧電源端子ＶDDH とグランド端子との間には、ＬＤＭ
ＯＳ６を駆動するためのレベルシフト回路７が接続され
ている。このレベルシフト回路７は、定電流源７ａ、抵
抗７ｂ及びＮチャネル型ＬＤＭＯＳ７ｃを直列に接続し
たもので、ＬＤＭＯＳ７ｃのオンに応じて前記ＬＤＭＯ
Ｓ６のゲートに電圧信号を与えてこれをオンさせる構成
となっている。尚、ＬＤＭＯＳ３及びＬＤＭＯＳ７ｃの
ゲートにそれぞれ接続された入力端子８、９には、それ
らの一方に対し図示しない制御回路から比較的低い電圧
レベルのオン指令信号が排他的に与えられるようになっ
ており、これによりＬＤＭＯＳ３及びＬＤＭＯＳ７ｃの
何れか一方が選択的にオンされる構成（ＬＤＭＯＳ３及
びＬＤＭＯＳ７ｃが同時オンしない構成）となってい
る。
２のゲート（ツェナーダイオード５のカソード）との間
には、抵抗４に電流を流してゲート制御用電圧信号を生
成するためのＰチャネル型ＬＤＭＯＳ６が接続され、高
電圧電源端子ＶDDH とグランド端子との間には、ＬＤＭ
ＯＳ６を駆動するためのレベルシフト回路７が接続され
ている。このレベルシフト回路７は、定電流源７ａ、抵
抗７ｂ及びＮチャネル型ＬＤＭＯＳ７ｃを直列に接続し
たもので、ＬＤＭＯＳ７ｃのオンに応じて前記ＬＤＭＯ
Ｓ６のゲートに電圧信号を与えてこれをオンさせる構成
となっている。尚、ＬＤＭＯＳ３及びＬＤＭＯＳ７ｃの
ゲートにそれぞれ接続された入力端子８、９には、それ
らの一方に対し図示しない制御回路から比較的低い電圧
レベルのオン指令信号が排他的に与えられるようになっ
ており、これによりＬＤＭＯＳ３及びＬＤＭＯＳ７ｃの
何れか一方が選択的にオンされる構成（ＬＤＭＯＳ３及
びＬＤＭＯＳ７ｃが同時オンしない構成）となってい
る。
【０００５】一方、高電圧出力回路１の電流能力を増加
させるために、ＬＤＭＯＳ２及び３に代えてＩＧＢＴや
ＳＣＲなどのような電流能力が高いスイッチング素子を
用いることもあり、図６には、高電圧出力回路１のハイ
サイド側及びローサイド側のスイッチング素子としてＮ
チャネル型ＩＧＢＴ１０及び１１をそれぞれ使用した例
が示されている。
させるために、ＬＤＭＯＳ２及び３に代えてＩＧＢＴや
ＳＣＲなどのような電流能力が高いスイッチング素子を
用いることもあり、図６には、高電圧出力回路１のハイ
サイド側及びローサイド側のスイッチング素子としてＮ
チャネル型ＩＧＢＴ１０及び１１をそれぞれ使用した例
が示されている。
【０００６】ところで、上記図５、図６に示された回路
構成では、ＬＤＭＯＳ３、ＩＧＢＴ１１がオンされた各
状態時にツェナーダイオード５を通じて負荷電流が流れ
る関係上、そのツェナーダイオード５が大面積化するこ
とになり、これがチップ面積の縮小を促進する上で障害
になるという問題点がある。また、ＬＤＭＯＳ３、ＩＧ
ＢＴ１１の各オン状態では、出力端子ＶOUT の電位がグ
ランド電位に対して少なくともツェナーダイオード５の
順方向電圧降下分だけ持ち上がった状態となるため、そ
の分だけ出力電圧幅が小さくなるという問題点もあっ
た。
構成では、ＬＤＭＯＳ３、ＩＧＢＴ１１がオンされた各
状態時にツェナーダイオード５を通じて負荷電流が流れ
る関係上、そのツェナーダイオード５が大面積化するこ
とになり、これがチップ面積の縮小を促進する上で障害
になるという問題点がある。また、ＬＤＭＯＳ３、ＩＧ
ＢＴ１１の各オン状態では、出力端子ＶOUT の電位がグ
ランド電位に対して少なくともツェナーダイオード５の
順方向電圧降下分だけ持ち上がった状態となるため、そ
の分だけ出力電圧幅が小さくなるという問題点もあっ
た。
【０００７】そこで、従来では、上記問題点を解決する
ために、図７或いは図８に示すような回路構成とするこ
とが考えられている。即ち、図７の例では、前記図５の
回路構成において、出力端子ＶOUT とグランド端子との
間にＮチャネル型ＬＤＭＯＳ１２を接続すると共に、こ
のＬＤＭＯＳ１２のゲートと入力端子８との間に、当該
ＬＤＭＯＳ１２のオンタイミングを遅らせるためのバッ
ファ回路１３を接続した状態となっており、入力端子８
にオン指令信号が与えられたときにはＬＤＭＯＳ３及び
１２が順次オンされる構成となっている。また、図８の
例では、上記図７の回路構成における高電圧出力回路１
の電流能力を増加させるために、ＬＤＭＯＳ２及び１２
に代えてＩＧＢＴ１４及び１５を設けた構成となってお
り、入力端子８にオン指令信号が与えられたときにはＬ
ＤＭＯＳ３及びＩＧＢＴ１５が順次オンされる構成とな
っている。尚、この図８の回路構成において、ＩＧＢＴ
１４及び１５をそれぞれＳＣＲに置き換えることも考え
られている。
ために、図７或いは図８に示すような回路構成とするこ
とが考えられている。即ち、図７の例では、前記図５の
回路構成において、出力端子ＶOUT とグランド端子との
間にＮチャネル型ＬＤＭＯＳ１２を接続すると共に、こ
のＬＤＭＯＳ１２のゲートと入力端子８との間に、当該
ＬＤＭＯＳ１２のオンタイミングを遅らせるためのバッ
ファ回路１３を接続した状態となっており、入力端子８
にオン指令信号が与えられたときにはＬＤＭＯＳ３及び
１２が順次オンされる構成となっている。また、図８の
例では、上記図７の回路構成における高電圧出力回路１
の電流能力を増加させるために、ＬＤＭＯＳ２及び１２
に代えてＩＧＢＴ１４及び１５を設けた構成となってお
り、入力端子８にオン指令信号が与えられたときにはＬ
ＤＭＯＳ３及びＩＧＢＴ１５が順次オンされる構成とな
っている。尚、この図８の回路構成において、ＩＧＢＴ
１４及び１５をそれぞれＳＣＲに置き換えることも考え
られている。
【０００８】上記図７のような回路構成によれば、ＬＤ
ＭＯＳ３及び１２のオン状態時に、出力端子ＶOUT の電
位がＬＤＭＯＳ１２を通じてほぼグランド電位レベルま
で低下されるようになる。この場合に、出力端子ＶOUT
の電位は、グランド電位に対してＬＤＭＯＳ１２のドレ
イン・ソース間飽和電圧に相当した電位だけ持ち上がる
が、この飽和電圧はきわめて小さい値にできてほとんど
無視できるから、結果的にローサイド側のＬＤＭＯＳ３
のオン状態での出力電圧幅を十分に大きくできる。但
し、この回路構成では、出力段にＩＧＢＴやＳＣＲに比
べて電流能力が低いＬＤＭＯＳ３を使用している関係
上、電流能力を十分に高めることが困難になるという事
情がある。
ＭＯＳ３及び１２のオン状態時に、出力端子ＶOUT の電
位がＬＤＭＯＳ１２を通じてほぼグランド電位レベルま
で低下されるようになる。この場合に、出力端子ＶOUT
の電位は、グランド電位に対してＬＤＭＯＳ１２のドレ
イン・ソース間飽和電圧に相当した電位だけ持ち上がる
が、この飽和電圧はきわめて小さい値にできてほとんど
無視できるから、結果的にローサイド側のＬＤＭＯＳ３
のオン状態での出力電圧幅を十分に大きくできる。但
し、この回路構成では、出力段にＩＧＢＴやＳＣＲに比
べて電流能力が低いＬＤＭＯＳ３を使用している関係
上、電流能力を十分に高めることが困難になるという事
情がある。
【０００９】これに対して、上記図８の回路構成によれ
ば、出力段にＩＧＢＴ１４、１５（或いはＳＣＲ）が使
用される関係上、図７の回路構成に比べて電流能力を高
めることができる。しかしながら、一般的にＩＧＢＴや
ＳＣＲにあっては、ＬＤＭＯＳに比べて大きい値となる
電圧降下（例えば１Ｖ前後）が生ずることになるため、
図８のような回路構成によれば、ＬＤＭＯＳ３及びＩＧ
ＢＴ１５のオン状態時に、出力端子ＶOUT の電位が、グ
ランド電位に対して上記電圧降下に相当した電位だけ持
ち上がるようになるため、結果的にローサイド側のＬＤ
ＭＯＳ３のオン状態での出力電圧幅を十分には大きくで
きないという問題点がある。
ば、出力段にＩＧＢＴ１４、１５（或いはＳＣＲ）が使
用される関係上、図７の回路構成に比べて電流能力を高
めることができる。しかしながら、一般的にＩＧＢＴや
ＳＣＲにあっては、ＬＤＭＯＳに比べて大きい値となる
電圧降下（例えば１Ｖ前後）が生ずることになるため、
図８のような回路構成によれば、ＬＤＭＯＳ３及びＩＧ
ＢＴ１５のオン状態時に、出力端子ＶOUT の電位が、グ
ランド電位に対して上記電圧降下に相当した電位だけ持
ち上がるようになるため、結果的にローサイド側のＬＤ
ＭＯＳ３のオン状態での出力電圧幅を十分には大きくで
きないという問題点がある。
【００１０】しかも、図７、図８に示された回路構成で
は、ＬＤＭＯＳ２、ＩＧＢＴ１４がオンされた各状態時
において、出力端子ＶOUT の電位が高電圧電源端子ＶDD
H の電位に対してＬＤＭＯＳ２、ＩＧＢＴ１４のゲート
しきい値電圧分だけ低くなるため、その分だけ出力電圧
幅が小さくなるという問題点があった（このような問題
点は図５、図６の回路構成でも同様に発生する）。
は、ＬＤＭＯＳ２、ＩＧＢＴ１４がオンされた各状態時
において、出力端子ＶOUT の電位が高電圧電源端子ＶDD
H の電位に対してＬＤＭＯＳ２、ＩＧＢＴ１４のゲート
しきい値電圧分だけ低くなるため、その分だけ出力電圧
幅が小さくなるという問題点があった（このような問題
点は図５、図６の回路構成でも同様に発生する）。
【００１１】本発明は上記事情に鑑みてなされたもので
あり、その目的は、集積化する場合において、チップ面
積の縮小を図りながら出力電圧幅を十分に確保できると
共に、必要に応じて電流能力を高めることも可能になる
負荷駆動回路を提供することにある。
あり、その目的は、集積化する場合において、チップ面
積の縮小を図りながら出力電圧幅を十分に確保できると
共に、必要に応じて電流能力を高めることも可能になる
負荷駆動回路を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に請求項１に記載した手段を採用できる。この手段によ
れば、論理回路部からのハイサイド側オン指令信号及び
ローサイド側オン指令信号によりゲート制御型の第１の
半導体スイッチング素子（２２、３３、３５）及び第２
の半導体スイッチング素子（２５、３４）を交互に動作
させることによって、負荷を高電圧出力回路（２１）を
通じてプッシュプル駆動できるものであり、特にハイサ
イド側の第１の半導体スイッチング素子（２２、３３、
３５）が動作されたときには、ハイサイド側の電源端子
と出力端子との間に接続されたＰチャネル型ＦＥＴ（２
６）がオンされるため、当該ＦＥＴ（２６）を通じても
負荷電流が流れるようになる。この場合、全体を集積化
するに際して、第１の半導体スイッチング素子（２２、
３３、３５）として例えばＮチャネル型のＦＥＴ或いは
ＩＧＢＴを使用することによりチップ面積の縮小を図っ
た場合には、当該第１の半導体スイッチング素子（２
２、３３、３５）における前記出力端子側の端子電位が
そのゲートしきい値電圧分だけ低くなるが、この第１の
半導体スイッチング素子（２２、３３、３５）のオン時
には、ソース・ドレイン間飽和電圧を十分に低くできる
前記Ｐチャネル型ＦＥＴ（２６）のオンに応じて出力端
子の電位レベルがハイサイド側電源端子の電位レベルま
で引き上げられるようになる。この結果、第１の半導体
スイッチング素子（２２、３３、３５）がオンされた状
態での出力電圧幅を十分に確保できるようになる。
に請求項１に記載した手段を採用できる。この手段によ
れば、論理回路部からのハイサイド側オン指令信号及び
ローサイド側オン指令信号によりゲート制御型の第１の
半導体スイッチング素子（２２、３３、３５）及び第２
の半導体スイッチング素子（２５、３４）を交互に動作
させることによって、負荷を高電圧出力回路（２１）を
通じてプッシュプル駆動できるものであり、特にハイサ
イド側の第１の半導体スイッチング素子（２２、３３、
３５）が動作されたときには、ハイサイド側の電源端子
と出力端子との間に接続されたＰチャネル型ＦＥＴ（２
６）がオンされるため、当該ＦＥＴ（２６）を通じても
負荷電流が流れるようになる。この場合、全体を集積化
するに際して、第１の半導体スイッチング素子（２２、
３３、３５）として例えばＮチャネル型のＦＥＴ或いは
ＩＧＢＴを使用することによりチップ面積の縮小を図っ
た場合には、当該第１の半導体スイッチング素子（２
２、３３、３５）における前記出力端子側の端子電位が
そのゲートしきい値電圧分だけ低くなるが、この第１の
半導体スイッチング素子（２２、３３、３５）のオン時
には、ソース・ドレイン間飽和電圧を十分に低くできる
前記Ｐチャネル型ＦＥＴ（２６）のオンに応じて出力端
子の電位レベルがハイサイド側電源端子の電位レベルま
で引き上げられるようになる。この結果、第１の半導体
スイッチング素子（２２、３３、３５）がオンされた状
態での出力電圧幅を十分に確保できるようになる。
【００１３】請求項２記載の手段によっても、論理回路
部からのハイサイド側オン指令信号及びローサイド側オ
ン指令信号により、負荷を高電圧出力回路（２１）を通
じてプッシュプル駆動できるものであり、特にローサイ
ド側の第２の半導体スイッチング素子（２５、３４）が
動作されたときには、ローサイド側の電源端子と出力端
子との間に接続されたＮチャネル型ＦＥＴ（２７）がオ
ンされるため、当該ＦＥＴ（２７）を通じても負荷電流
が流れるようになる。このように第２の半導体スイッチ
ング素子（２５、３４）のオン時には、ソース・ドレイ
ン間飽和電圧を十分に低くできる前記Ｎチャネル型ＦＥ
Ｔ（２７）がオンされるため、出力端子の電位レベルが
ローサイド側電源端子の電位レベルまで引き下げられる
ようになり、結果的に第２の半導体スイッチング素子
（２５、３４）がオンされた状態での出力電圧幅を十分
に確保できるようになる。
部からのハイサイド側オン指令信号及びローサイド側オ
ン指令信号により、負荷を高電圧出力回路（２１）を通
じてプッシュプル駆動できるものであり、特にローサイ
ド側の第２の半導体スイッチング素子（２５、３４）が
動作されたときには、ローサイド側の電源端子と出力端
子との間に接続されたＮチャネル型ＦＥＴ（２７）がオ
ンされるため、当該ＦＥＴ（２７）を通じても負荷電流
が流れるようになる。このように第２の半導体スイッチ
ング素子（２５、３４）のオン時には、ソース・ドレイ
ン間飽和電圧を十分に低くできる前記Ｎチャネル型ＦＥ
Ｔ（２７）がオンされるため、出力端子の電位レベルが
ローサイド側電源端子の電位レベルまで引き下げられる
ようになり、結果的に第２の半導体スイッチング素子
（２５、３４）がオンされた状態での出力電圧幅を十分
に確保できるようになる。
【００１４】請求項３記載の手段によれば、高電圧出力
回路（２１）において、ハイサイド側の第１の半導体ス
イッチング素子（２２、３３、３５）がオンされた期
間、並びにローサイド側の第２の半導体スイッチング素
子（２５、３４）がオンされた期間の何れにおいても、
出力電圧幅を一対の電源端子間の出力電圧に対応したレ
ベルまで高めることができる。従って、例えば容量性負
荷を駆動する場合、つまり容量性負荷に対する充電動作
及び放電動作を交互に行う場合に、その負荷に対する印
加電圧が変動する恐れがなくなって安定した駆動を行う
ことができる（駆動対象がＥＬ表示装置であった場合に
は輝度のばらつきが小さくなる）。
回路（２１）において、ハイサイド側の第１の半導体ス
イッチング素子（２２、３３、３５）がオンされた期
間、並びにローサイド側の第２の半導体スイッチング素
子（２５、３４）がオンされた期間の何れにおいても、
出力電圧幅を一対の電源端子間の出力電圧に対応したレ
ベルまで高めることができる。従って、例えば容量性負
荷を駆動する場合、つまり容量性負荷に対する充電動作
及び放電動作を交互に行う場合に、その負荷に対する印
加電圧が変動する恐れがなくなって安定した駆動を行う
ことができる（駆動対象がＥＬ表示装置であった場合に
は輝度のばらつきが小さくなる）。
【００１５】請求項４記載の手段のよう、第１及び第２
の半導体スイッチング素子を電流能力が高いＩＧＢＴ
（３３、３４）若しくはＳＣＲにより構成した場合に
は、電流能力を高めながら出力電圧幅を十分に確保でき
るようになる。
の半導体スイッチング素子を電流能力が高いＩＧＢＴ
（３３、３４）若しくはＳＣＲにより構成した場合に
は、電流能力を高めながら出力電圧幅を十分に確保でき
るようになる。
【００１６】請求項５記載の手段のように、第１の半導
体スイッチング素子をＩＧＢＴ（３５）若しくはＳＣＲ
により構成すると共に、第２の半導体スイッチング素子
（２７）と並列にＩＧＢＴ（３６）若しくはＳＣＲを接
続する構成とした場合にも、電流能力を高めながら出力
電圧幅を十分に確保できるようになる。
体スイッチング素子をＩＧＢＴ（３５）若しくはＳＣＲ
により構成すると共に、第２の半導体スイッチング素子
（２７）と並列にＩＧＢＴ（３６）若しくはＳＣＲを接
続する構成とした場合にも、電流能力を高めながら出力
電圧幅を十分に確保できるようになる。
【００１７】請求項６記載の手段によれば、第１の半導
体スイッチング素子及び第２の半導体スイッチング素子
として、単位面積当たりの電流能力がＰチャネル型のも
のに比べて大きくなるＮチャネル型のＦＥＴ（２２、２
５）若しくはＩＧＢＴ（３３、３４、３５）を利用する
構成としたから、全体を集積化する場合にチップ面積を
確実に小さくできる。
体スイッチング素子及び第２の半導体スイッチング素子
として、単位面積当たりの電流能力がＰチャネル型のも
のに比べて大きくなるＮチャネル型のＦＥＴ（２２、２
５）若しくはＩＧＢＴ（３３、３４、３５）を利用する
構成としたから、全体を集積化する場合にチップ面積を
確実に小さくできる。
【００１８】請求項７に記載の手段によれば、前記Ｐチ
ャネル型ＦＥＴ（２６）をオンさせるために、元々存在
するレベルシフト回路（２１）の出力を利用できるか
ら、全体の回路構成を簡単化できる。
ャネル型ＦＥＴ（２６）をオンさせるために、元々存在
するレベルシフト回路（２１）の出力を利用できるか
ら、全体の回路構成を簡単化できる。
【００１９】請求項８記載の手段によれば、出力端子と
第２の半導体スイッチング素子（２５、３４）との間
に、第１の半導体スイッチング素子（２２、３３、３
５）のゲート耐圧保証用のツェナーダイオード（２４）
が順方向に介在された状態となるため、第２の半導体ス
イッチング素子（２５、３４）が動作されたときには、
上記ツェナーダイオード（２４）で順方向電圧降下が生
ずるが、このような第２の半導体スイッチング素子（２
５、３４）の動作時には、出力端子とローサイド側の電
源端子との間に接続されたＮチャネル型ＦＥＴ（２７）
が動作された状態となる。この場合、Ｎチャネル型ＦＥ
Ｔ（２７）にあっては、そのドレイン・ソース間飽和電
圧を十分に低くできるから、出力端子の電位レベルがロ
ーサイド側電源端子の電位レベルまで引き下げられるよ
うになる。この結果、第２の半導体スイッチング素子
（２５、３４）がオンされた状態での出力電圧幅を十分
に確保できるようになる。
第２の半導体スイッチング素子（２５、３４）との間
に、第１の半導体スイッチング素子（２２、３３、３
５）のゲート耐圧保証用のツェナーダイオード（２４）
が順方向に介在された状態となるため、第２の半導体ス
イッチング素子（２５、３４）が動作されたときには、
上記ツェナーダイオード（２４）で順方向電圧降下が生
ずるが、このような第２の半導体スイッチング素子（２
５、３４）の動作時には、出力端子とローサイド側の電
源端子との間に接続されたＮチャネル型ＦＥＴ（２７）
が動作された状態となる。この場合、Ｎチャネル型ＦＥ
Ｔ（２７）にあっては、そのドレイン・ソース間飽和電
圧を十分に低くできるから、出力端子の電位レベルがロ
ーサイド側電源端子の電位レベルまで引き下げられるよ
うになる。この結果、第２の半導体スイッチング素子
（２５、３４）がオンされた状態での出力電圧幅を十分
に確保できるようになる。
【００２０】請求項９記載の手段によれば、プッシュプ
ル回路構成とされた高電圧出力回路（２１）のローサイ
ド側の第２の半導体スイッチング素子（２５、３４）が
オンされた後にＮチャネル型ＦＥＴ（２７）がオンされ
ることになる。この場合、Ｎチャネル型ＦＥＴ（２７）
が先にオンされたときには、高電圧出力回路（２１）の
ハイサイド側の第１の半導体スイッチング素子（２２、
３３、３５）のゲート電位が、ソース電位（ＦＥＴの場
合）或いはエミッタ電位（ＩＧＢＴの場合）、若しくは
カソード電位（ＳＣＲの場合）より遅れて下がるため、
その第１の半導体スイッチング素子（２２、３３、３
５）がオンする。この結果、第１の半導体スイッチング
素子（２２、３３、３５）及びＮチャネル型ＦＥＴ（２
７）を通じて貫通電流が流れてしまうことになるが、上
述のように、第２の半導体スイッチング素子（２５、３
４）がオンされた後にＮチャネル型ＦＥＴ（２７）がオ
ンされる場合には、このような不具合を未然に防止でき
る。
ル回路構成とされた高電圧出力回路（２１）のローサイ
ド側の第２の半導体スイッチング素子（２５、３４）が
オンされた後にＮチャネル型ＦＥＴ（２７）がオンされ
ることになる。この場合、Ｎチャネル型ＦＥＴ（２７）
が先にオンされたときには、高電圧出力回路（２１）の
ハイサイド側の第１の半導体スイッチング素子（２２、
３３、３５）のゲート電位が、ソース電位（ＦＥＴの場
合）或いはエミッタ電位（ＩＧＢＴの場合）、若しくは
カソード電位（ＳＣＲの場合）より遅れて下がるため、
その第１の半導体スイッチング素子（２２、３３、３
５）がオンする。この結果、第１の半導体スイッチング
素子（２２、３３、３５）及びＮチャネル型ＦＥＴ（２
７）を通じて貫通電流が流れてしまうことになるが、上
述のように、第２の半導体スイッチング素子（２５、３
４）がオンされた後にＮチャネル型ＦＥＴ（２７）がオ
ンされる場合には、このような不具合を未然に防止でき
る。
【００２１】請求項１０記載の手段によれば、レベルシ
フト回路（２９）内のスイッチング要素（２９ｃ）がオ
ンされたときには、ハイサイド側電源端子から定電流源
（２９ａ）を通じて抵抗（２９ｂ）に一定レベルの電流
が供給され、その抵抗（２９ｂ）での電圧降下量に応じ
た電圧信号がＰチャネル型ＦＥＴ（２６）のゲート信号
並びに第３のスイッチング素子（２８）をオンさせるた
めの信号として出力されるようになる。従って、上記電
圧信号のレベルは、ハイサイド側電源端子からの出力電
圧のレベルが変動する場合でも常に一定となる。
フト回路（２９）内のスイッチング要素（２９ｃ）がオ
ンされたときには、ハイサイド側電源端子から定電流源
（２９ａ）を通じて抵抗（２９ｂ）に一定レベルの電流
が供給され、その抵抗（２９ｂ）での電圧降下量に応じ
た電圧信号がＰチャネル型ＦＥＴ（２６）のゲート信号
並びに第３のスイッチング素子（２８）をオンさせるた
めの信号として出力されるようになる。従って、上記電
圧信号のレベルは、ハイサイド側電源端子からの出力電
圧のレベルが変動する場合でも常に一定となる。
【００２２】請求項１１記載の手段によれば、レベルシ
フト回路（２９）内のスイッチング要素（２９ｃ）がオ
ンされたときには、ハイサイド側電源端子から抵抗（２
９ｅ）及び抵抗（２９ｂ）による分圧回路（２９ｆ）に
電圧が印加され、その分圧回路（２９ｆ）による分圧電
圧がＰチャネル型ＦＥＴ（２６）のゲート信号並びに第
３のスイッチング素子（２８）をオンさせるための電圧
信号として出力されるようになる。この場合、ハイサイ
ド側電源端子に一定電圧が印加される状態が前提となっ
ているから、分圧回路（２９ｆ）から出力される電圧信
号のレベルは一定の値となる。
フト回路（２９）内のスイッチング要素（２９ｃ）がオ
ンされたときには、ハイサイド側電源端子から抵抗（２
９ｅ）及び抵抗（２９ｂ）による分圧回路（２９ｆ）に
電圧が印加され、その分圧回路（２９ｆ）による分圧電
圧がＰチャネル型ＦＥＴ（２６）のゲート信号並びに第
３のスイッチング素子（２８）をオンさせるための電圧
信号として出力されるようになる。この場合、ハイサイ
ド側電源端子に一定電圧が印加される状態が前提となっ
ているから、分圧回路（２９ｆ）から出力される電圧信
号のレベルは一定の値となる。
【００２３】
【発明の実施の形態】（第１の実施の形態）以下、本発
明をマトリクス型ＥＬ表示装置のような容量性の負荷を
駆動するためのドライバＩＣに適用した第１実施例につ
いて図１及び図２を参照しながら説明する。ドライバＩ
Ｃの部分的な回路構成を示す図１において、図示しない
容量性負荷に対し出力端子ＶOUT を通じて高電圧を印加
するための高電圧出力回路２１はプッシュプル形式のも
のであり、以下のように構成されている。
明をマトリクス型ＥＬ表示装置のような容量性の負荷を
駆動するためのドライバＩＣに適用した第１実施例につ
いて図１及び図２を参照しながら説明する。ドライバＩ
Ｃの部分的な回路構成を示す図１において、図示しない
容量性負荷に対し出力端子ＶOUT を通じて高電圧を印加
するための高電圧出力回路２１はプッシュプル形式のも
のであり、以下のように構成されている。
【００２４】即ち、高電圧出力回路２１にあっては、高
電圧電源端子ＶDDH （本発明でいうハイサイド側の電源
端子に相当）と出力端子ＶOUT との間にＮチャネル型Ｌ
ＤＭＯＳ２２（本発明でいう第１の半導体スイッチング
素子に相当）を接続すると共に、そのＬＤＭＯＳ２２の
ゲート・ソース間に、ＬＤＭＯＳ２２をオンさせるため
のゲート制御用電圧信号生成用の抵抗２３（本発明でい
う抵抗要素に相当）と、そのＬＤＭＯＳ２２のゲート耐
圧保証用の図示極性のツェナーダイオード２４との並列
回路を接続し、出力端子ＶOUT とグランド端子（本発明
でいうローサイド側の電源端子に相当）との間に、前記
ツェナーダイオード２４を順方向に介した状態でＮチャ
ネル型ＬＤＭＯＳ２５（本発明でいう第２の半導体スイ
ッチング素子に相当）を接続した構成になっている。こ
のような回路構成は、従来構成（図５に示した高電圧出
力回路１）と同様であるが、本実施例における高電圧出
力回路２１にあっては、さらに、Ｎチャネル型ＬＤＭＯ
Ｓ２２と並列にＰチャネル型ＬＤＭＯＳ２６（本発明で
いうＰチャネル型ＦＥＴに相当）を接続すると共に、出
力端子ＶOUT とグランド端子との間にＮチャネル型ＬＤ
ＭＯＳ２７（本発明でいうＮチャネル型ＦＥＴに相当）
を接続した構成となっている。
電圧電源端子ＶDDH （本発明でいうハイサイド側の電源
端子に相当）と出力端子ＶOUT との間にＮチャネル型Ｌ
ＤＭＯＳ２２（本発明でいう第１の半導体スイッチング
素子に相当）を接続すると共に、そのＬＤＭＯＳ２２の
ゲート・ソース間に、ＬＤＭＯＳ２２をオンさせるため
のゲート制御用電圧信号生成用の抵抗２３（本発明でい
う抵抗要素に相当）と、そのＬＤＭＯＳ２２のゲート耐
圧保証用の図示極性のツェナーダイオード２４との並列
回路を接続し、出力端子ＶOUT とグランド端子（本発明
でいうローサイド側の電源端子に相当）との間に、前記
ツェナーダイオード２４を順方向に介した状態でＮチャ
ネル型ＬＤＭＯＳ２５（本発明でいう第２の半導体スイ
ッチング素子に相当）を接続した構成になっている。こ
のような回路構成は、従来構成（図５に示した高電圧出
力回路１）と同様であるが、本実施例における高電圧出
力回路２１にあっては、さらに、Ｎチャネル型ＬＤＭＯ
Ｓ２２と並列にＰチャネル型ＬＤＭＯＳ２６（本発明で
いうＰチャネル型ＦＥＴに相当）を接続すると共に、出
力端子ＶOUT とグランド端子との間にＮチャネル型ＬＤ
ＭＯＳ２７（本発明でいうＮチャネル型ＦＥＴに相当）
を接続した構成となっている。
【００２５】高電圧電源端子ＶDDH とＬＤＭＯＳ２２の
ゲート（ツェナーダイオード２４のカソード）との間に
は、抵抗２３に電流を流してゲート制御用電圧信号を生
成するためのＰチャネル型ＬＤＭＯＳ２８（本発明でう
第３の半導体スイッチング素子に相当）が接続されてい
る。
ゲート（ツェナーダイオード２４のカソード）との間に
は、抵抗２３に電流を流してゲート制御用電圧信号を生
成するためのＰチャネル型ＬＤＭＯＳ２８（本発明でう
第３の半導体スイッチング素子に相当）が接続されてい
る。
【００２６】また、高電圧電源端子ＶDDH とグランド端
子との間には、前記ＬＤＭＯＳ２６及び２８を駆動する
ためのレベルシフト回路２９が接続されている。このレ
ベルシフト回路２９は、定電流源２９ａ、抵抗２９ｂ及
びＮチャネル型ＬＤＭＯＳ２９ｃ（本発明でいうスイッ
チング要素に相当）を直列に接続したもので、ＬＤＭＯ
Ｓ２９ｃのオンに応じて、前記ＬＤＭＯＳ２６及び２８
のゲートに比較的高いレベル（高電圧電源端子ＶDDH の
出力電圧よりＬＤＭＯＳ２６及び２８のゲートしきい値
電圧以上低いレベル）の電圧信号を与えてこれをオンさ
せる構成となっている。
子との間には、前記ＬＤＭＯＳ２６及び２８を駆動する
ためのレベルシフト回路２９が接続されている。このレ
ベルシフト回路２９は、定電流源２９ａ、抵抗２９ｂ及
びＮチャネル型ＬＤＭＯＳ２９ｃ（本発明でいうスイッ
チング要素に相当）を直列に接続したもので、ＬＤＭＯ
Ｓ２９ｃのオンに応じて、前記ＬＤＭＯＳ２６及び２８
のゲートに比較的高いレベル（高電圧電源端子ＶDDH の
出力電圧よりＬＤＭＯＳ２６及び２８のゲートしきい値
電圧以上低いレベル）の電圧信号を与えてこれをオンさ
せる構成となっている。
【００２７】ここで、図２（ａ）に示すように、レベル
シフト回路２９内の定電流源２９ａは、ゲート・ドレイ
ン間が互いに接続されたＰチャネル型ＦＥＴ２９ｄ（例
えばＬＤＭＯＳ）のソースを高電圧電源端子ＶOUT に接
続すると共に、そのドレインを抵抗２９ｂを介してＬＤ
ＭＯＳ２９ｃのドレインに接続することにより構成でき
る。この図２（ａ）のようなレベルシフト回路２９にお
いては、ＬＤＭＯＳ２９ｃがオンされたときに、高電圧
電源端子ＶOUT から定電流源として機能するＦＥＴ２９
ｄを通じて抵抗２９ｂに一定レベルの電流が供給され、
その抵抗２９ｂでの電圧降下量に応じた電圧信号がＬＤ
ＭＯＳ２６及び２８のゲート信号として出力されるよう
になる。
シフト回路２９内の定電流源２９ａは、ゲート・ドレイ
ン間が互いに接続されたＰチャネル型ＦＥＴ２９ｄ（例
えばＬＤＭＯＳ）のソースを高電圧電源端子ＶOUT に接
続すると共に、そのドレインを抵抗２９ｂを介してＬＤ
ＭＯＳ２９ｃのドレインに接続することにより構成でき
る。この図２（ａ）のようなレベルシフト回路２９にお
いては、ＬＤＭＯＳ２９ｃがオンされたときに、高電圧
電源端子ＶOUT から定電流源として機能するＦＥＴ２９
ｄを通じて抵抗２９ｂに一定レベルの電流が供給され、
その抵抗２９ｂでの電圧降下量に応じた電圧信号がＬＤ
ＭＯＳ２６及び２８のゲート信号として出力されるよう
になる。
【００２８】また、高電圧電源端子ＶOUT 及びグランド
端子間に一定電圧が印加される場合には、レベルシフト
回路２９を、図２（ｂ）に示すように、抵抗２９ｅの一
端を高電圧電源端子ＶOUT に接続すると共に、その抵抗
２９ｅの他端を抵抗２９ｂを介してＬＤＭＯＳ２９ｃの
ドレインに接続して構成された分圧回路２９ｆを含んだ
状態とし、その分圧回路２９ｆによる分圧電圧を電圧信
号として出力する構成とすることもできる。この図２
（ｂ）に示すようなレベルシフト回路２９においては、
ＬＤＭＯＳ２９ｃがオンされたときに、高電圧電源端子
ＶOUT から抵抗２９ｅ及び抵抗２９ｂによる分圧回路２
９ｆに電圧が印加され、その分圧回路２９ｆによる分圧
電圧がＬＤＭＯＳ２６及び２８のゲート信号として出力
されるようになる。この場合、高電圧電源端子ＶOUT 及
びグランド端子間に一定電圧が印加される状態が前提と
なっているから、分圧回路２９ｆから出力される電圧信
号のレベルは一定の値となる。
端子間に一定電圧が印加される場合には、レベルシフト
回路２９を、図２（ｂ）に示すように、抵抗２９ｅの一
端を高電圧電源端子ＶOUT に接続すると共に、その抵抗
２９ｅの他端を抵抗２９ｂを介してＬＤＭＯＳ２９ｃの
ドレインに接続して構成された分圧回路２９ｆを含んだ
状態とし、その分圧回路２９ｆによる分圧電圧を電圧信
号として出力する構成とすることもできる。この図２
（ｂ）に示すようなレベルシフト回路２９においては、
ＬＤＭＯＳ２９ｃがオンされたときに、高電圧電源端子
ＶOUT から抵抗２９ｅ及び抵抗２９ｂによる分圧回路２
９ｆに電圧が印加され、その分圧回路２９ｆによる分圧
電圧がＬＤＭＯＳ２６及び２８のゲート信号として出力
されるようになる。この場合、高電圧電源端子ＶOUT 及
びグランド端子間に一定電圧が印加される状態が前提と
なっているから、分圧回路２９ｆから出力される電圧信
号のレベルは一定の値となる。
【００２９】図１に翻って、前記ＬＤＭＯＳ２５及び２
９ｃの各ゲートは、それぞれ入力端子３０及び３１に直
接的に接続され、前記ＬＤＭＯＳ２７のゲートは、その
オンタイミングを遅らせるためのバッファ回路３２を介
して上記入力端子３０に接続されている。この場合、上
記各入力端子３０、３１には、それらの一方に対し図示
しない制御回路（本発明でいう論理回路部に相当）から
比較的低い電圧レベルのハイサイド側オン指令信号及び
ローサイド側オン指令信号が排他的に与えられるように
なっており、これによりＬＤＭＯＳ２５、２７がオンし
た状態と、ＬＤＭＯＳ２９ｃがオンした状態に選択的に
切換えられる構成となっている。
９ｃの各ゲートは、それぞれ入力端子３０及び３１に直
接的に接続され、前記ＬＤＭＯＳ２７のゲートは、その
オンタイミングを遅らせるためのバッファ回路３２を介
して上記入力端子３０に接続されている。この場合、上
記各入力端子３０、３１には、それらの一方に対し図示
しない制御回路（本発明でいう論理回路部に相当）から
比較的低い電圧レベルのハイサイド側オン指令信号及び
ローサイド側オン指令信号が排他的に与えられるように
なっており、これによりＬＤＭＯＳ２５、２７がオンし
た状態と、ＬＤＭＯＳ２９ｃがオンした状態に選択的に
切換えられる構成となっている。
【００３０】上記のような構成によれば、図示しない容
量性負荷の駆動時（充電及び放電動作時）には、ＬＤＭ
ＯＳ２２、２６をオンさせた充電動作状態とＬＤＭＯＳ
２５、２７をオンさせた放電動作状態とに交互に切換え
られる。
量性負荷の駆動時（充電及び放電動作時）には、ＬＤＭ
ＯＳ２２、２６をオンさせた充電動作状態とＬＤＭＯＳ
２５、２７をオンさせた放電動作状態とに交互に切換え
られる。
【００３１】具体的には、入力端子３１にハイサイド側
オン指令信号が与えられて、レベルシフト回路２９内の
ＬＤＭＯＳ２９ｃがオンされたときには、ＬＤＭＯＳ２
６及び２８のゲートに対し、高電圧電源端子ＶDDH の出
力電圧より当該ＬＤＭＯＳ２６及び２８のゲートしきい
値電圧以上低いレベルの電圧信号が与えられるようにな
って、これらがオンされる。このとき、容量性負荷が放
電された状態にあった場合、つまり出力端子ＶOUT の電
位レベルが低下した状態にあった場合には、上記のよう
なＬＤＭＯＳ２８のオンに応じて抵抗２３に出力端子Ｖ
OUT 方向への電流が流れる。これに応じて、当該抵抗２
３の両端で電圧降下が生ずるため、その電圧降下がゲー
ト制御用電圧信号としてＬＤＭＯＳ２２のゲート・ソー
ス間に印加されるようになり、当該ＬＤＭＯＳ２２がオ
ンされるようになる。
オン指令信号が与えられて、レベルシフト回路２９内の
ＬＤＭＯＳ２９ｃがオンされたときには、ＬＤＭＯＳ２
６及び２８のゲートに対し、高電圧電源端子ＶDDH の出
力電圧より当該ＬＤＭＯＳ２６及び２８のゲートしきい
値電圧以上低いレベルの電圧信号が与えられるようにな
って、これらがオンされる。このとき、容量性負荷が放
電された状態にあった場合、つまり出力端子ＶOUT の電
位レベルが低下した状態にあった場合には、上記のよう
なＬＤＭＯＳ２８のオンに応じて抵抗２３に出力端子Ｖ
OUT 方向への電流が流れる。これに応じて、当該抵抗２
３の両端で電圧降下が生ずるため、その電圧降下がゲー
ト制御用電圧信号としてＬＤＭＯＳ２２のゲート・ソー
ス間に印加されるようになり、当該ＬＤＭＯＳ２２がオ
ンされるようになる。
【００３２】すると、容量性負荷に対して、高電圧電源
端子ＶDDH から上記ＬＤＭＯＳ２２、２６及び出力端子
ＶOUT を通じて充電電流が流れるようになり、これに応
じて出力端子ＶOUT の電位が上昇するようになる。この
場合、出力端子ＶOUT の電位が所定レベル（抵抗２３の
両端電位が等しくなるレベル）まで上昇したときにＬＤ
ＭＯＳ２２がオフされるが、容量性負荷に対する充電は
ＬＤＭＯＳ２６を通じて継続されるようになるため、出
力電圧ＶOUT の電位（容量性負荷の充電電位）は、最終
的に高電圧電源端子ＶDDH の電位レベルとほぼ等しい状
態になる（実際には、ＬＤＭＯＳ２６のソース・ドレイ
ン間飽和電圧に相当した電位だけ低くなるが、この飽和
電圧はきわめて小さい値にできるからほとんど無視でき
る）。
端子ＶDDH から上記ＬＤＭＯＳ２２、２６及び出力端子
ＶOUT を通じて充電電流が流れるようになり、これに応
じて出力端子ＶOUT の電位が上昇するようになる。この
場合、出力端子ＶOUT の電位が所定レベル（抵抗２３の
両端電位が等しくなるレベル）まで上昇したときにＬＤ
ＭＯＳ２２がオフされるが、容量性負荷に対する充電は
ＬＤＭＯＳ２６を通じて継続されるようになるため、出
力電圧ＶOUT の電位（容量性負荷の充電電位）は、最終
的に高電圧電源端子ＶDDH の電位レベルとほぼ等しい状
態になる（実際には、ＬＤＭＯＳ２６のソース・ドレイ
ン間飽和電圧に相当した電位だけ低くなるが、この飽和
電圧はきわめて小さい値にできるからほとんど無視でき
る）。
【００３３】一方、上記のように容量性負荷に充電され
た状態から、入力端子３１に代わって入力端子３０にロ
ーサイド側オン指令信号が与えられたときには、ＬＤＭ
ＯＳ２９ｃ、２８、２６、２２がオフされると共に、Ｌ
ＤＭＯＳ２５がオンされた後にバッファ回路３２に設定
された遅れ時間が経過したときにＬＤＭＯＳ２７がオン
される。ここで、ＬＤＭＯＳ２２のゲート容量は数十〜
数百ｐＦ程度あるため、それを放電するのに数十〜数百
ｎsec 程度の時間を要する。このため、ＬＤＭＯＳ２７
がＬＤＭＯＳ２５より先にオンされた場合には、上記Ｌ
ＤＭＯＳ２２のゲート電位がソース電位より遅れて下が
るため、その間にＬＤＭＯＳ２２がオンすることにな
る。この結果、ＬＤＭＯＳ２２及び２７を通じて貫通電
流が流れるという不具合が出てしまうことになるが、上
述のように、バッファ回路３２による作用によって、Ｌ
ＤＭＯＳ２５ががオンされた後にＬＤＭＯＳ２７がオン
される場合には、このような不具合を未然に防止できる
ことになる。
た状態から、入力端子３１に代わって入力端子３０にロ
ーサイド側オン指令信号が与えられたときには、ＬＤＭ
ＯＳ２９ｃ、２８、２６、２２がオフされると共に、Ｌ
ＤＭＯＳ２５がオンされた後にバッファ回路３２に設定
された遅れ時間が経過したときにＬＤＭＯＳ２７がオン
される。ここで、ＬＤＭＯＳ２２のゲート容量は数十〜
数百ｐＦ程度あるため、それを放電するのに数十〜数百
ｎsec 程度の時間を要する。このため、ＬＤＭＯＳ２７
がＬＤＭＯＳ２５より先にオンされた場合には、上記Ｌ
ＤＭＯＳ２２のゲート電位がソース電位より遅れて下が
るため、その間にＬＤＭＯＳ２２がオンすることにな
る。この結果、ＬＤＭＯＳ２２及び２７を通じて貫通電
流が流れるという不具合が出てしまうことになるが、上
述のように、バッファ回路３２による作用によって、Ｌ
ＤＭＯＳ２５ががオンされた後にＬＤＭＯＳ２７がオン
される場合には、このような不具合を未然に防止できる
ことになる。
【００３４】上記のようにＬＤＭＯＳ２５及び２７がオ
ンされたときには、容量性負荷の充電電荷が当該ＬＤＭ
ＯＳ２５及び２７を通じて放電されるようになり、これ
に応じて出力端子ＶOUT の電位が低下するようになる。
この場合、出力端子ＶOUT の電位が所定レベル（ツェナ
ーダイオード２４の順方向電圧降下分とＬＤＭＯＳ２５
のドレイン・ソース間飽和電圧とを加算したレベル）ま
で低下したときに、そのＬＤＭＯＳ２５を通じた放電動
作が停止するが、ＬＤＭＯＳ２７を通じた放電動作がそ
のまま継続されるようになるため、出力電圧ＶOUT の電
位（容量性負荷の放電電位）は、最終的にグランド端子
の電位レベルとほぼ等しい状態になる（実際には、ＬＤ
ＭＯＳ２７のソース・ドレイン間飽和電圧に相当した電
位だけ高くなるが、この飽和電圧はきわめて小さい値に
できるからほとんど無視できる）。
ンされたときには、容量性負荷の充電電荷が当該ＬＤＭ
ＯＳ２５及び２７を通じて放電されるようになり、これ
に応じて出力端子ＶOUT の電位が低下するようになる。
この場合、出力端子ＶOUT の電位が所定レベル（ツェナ
ーダイオード２４の順方向電圧降下分とＬＤＭＯＳ２５
のドレイン・ソース間飽和電圧とを加算したレベル）ま
で低下したときに、そのＬＤＭＯＳ２５を通じた放電動
作が停止するが、ＬＤＭＯＳ２７を通じた放電動作がそ
のまま継続されるようになるため、出力電圧ＶOUT の電
位（容量性負荷の放電電位）は、最終的にグランド端子
の電位レベルとほぼ等しい状態になる（実際には、ＬＤ
ＭＯＳ２７のソース・ドレイン間飽和電圧に相当した電
位だけ高くなるが、この飽和電圧はきわめて小さい値に
できるからほとんど無視できる）。
【００３５】上記した本実施例によれば、以下に述べる
ような効果を奏することができる。即ち、容量性負荷の
放電動作を、Ｐチャネル型に比べて単位面積当たりの電
流能力が大きくなるＮチャネル型ＬＤＭＯＳ２５、２７
により行う構成となっているから、それらＬＤＭＯＳ２
５、２７を小面積化できるようになる。これに対して、
容量性負荷の充電動作はＮチャネル型ＬＤＭＯＳ２２及
びＰチャネル型ＬＤＭＯＳ２６の双方により行う構成と
なっているが、Ｐチャネル型ＬＤＭＯＳ２６は、充電末
期に比較的小さい充電電流を流す能力があれば良いか
ら、Ｎチャネル型ＬＤＭＯＳ２２の容量をＰチャネル型
ＬＤＭＯＳ２６より十分に大きい状態に設定しても支障
がなく、それらＬＤＭＯＳ２２及び２６に必要な面積を
小さくできる。以上の結果、チップ面積の縮小を実現で
きるようになる。
ような効果を奏することができる。即ち、容量性負荷の
放電動作を、Ｐチャネル型に比べて単位面積当たりの電
流能力が大きくなるＮチャネル型ＬＤＭＯＳ２５、２７
により行う構成となっているから、それらＬＤＭＯＳ２
５、２７を小面積化できるようになる。これに対して、
容量性負荷の充電動作はＮチャネル型ＬＤＭＯＳ２２及
びＰチャネル型ＬＤＭＯＳ２６の双方により行う構成と
なっているが、Ｐチャネル型ＬＤＭＯＳ２６は、充電末
期に比較的小さい充電電流を流す能力があれば良いか
ら、Ｎチャネル型ＬＤＭＯＳ２２の容量をＰチャネル型
ＬＤＭＯＳ２６より十分に大きい状態に設定しても支障
がなく、それらＬＤＭＯＳ２２及び２６に必要な面積を
小さくできる。以上の結果、チップ面積の縮小を実現で
きるようになる。
【００３６】また、本実施例によれば、容量性負荷の充
電動作時には、出力端子ＶOUT の電位を、ＬＤＭＯＳ２
６を通じて高電圧電源端子ＶDDH の電位レベルとほぼ等
しい状態にできて、ＬＤＭＯＳ２２のゲートしきい値電
圧による影響を排除でき、また、容量性負荷の放電動作
時には、出力端子ＶOUT の電位を、ＬＤＭＯＳ２７を通
じてグランド端子の電位レベルとほぼ等しい状態にでき
て、ツェナーダイオード２４での順方向電圧降下による
影響を排除できるから、出力端子ＶOUT からの出力電圧
幅を十分なレベルに確保可能となる。つまり、高電圧出
力回路２１において、ハイサイド側のＬＤＭＯＳ２３が
オンされた期間、並びにローサイド側のＬＤＭＯＳ２５
がオンされた期間の何れにおいても、出力電圧幅を十分
に高めることができる。従って、ＥＬ表示装置のような
容量性負荷を駆動する場合のように、交互に行われる充
電動作及び放電動作時において負荷（ＥＬ装置内の容量
性表示素子）に対する印加電圧が変動する恐れがなくな
るものであり、結果的に輝度のばらつきを小さくした安
定した駆動を行い得るようになる。
電動作時には、出力端子ＶOUT の電位を、ＬＤＭＯＳ２
６を通じて高電圧電源端子ＶDDH の電位レベルとほぼ等
しい状態にできて、ＬＤＭＯＳ２２のゲートしきい値電
圧による影響を排除でき、また、容量性負荷の放電動作
時には、出力端子ＶOUT の電位を、ＬＤＭＯＳ２７を通
じてグランド端子の電位レベルとほぼ等しい状態にでき
て、ツェナーダイオード２４での順方向電圧降下による
影響を排除できるから、出力端子ＶOUT からの出力電圧
幅を十分なレベルに確保可能となる。つまり、高電圧出
力回路２１において、ハイサイド側のＬＤＭＯＳ２３が
オンされた期間、並びにローサイド側のＬＤＭＯＳ２５
がオンされた期間の何れにおいても、出力電圧幅を十分
に高めることができる。従って、ＥＬ表示装置のような
容量性負荷を駆動する場合のように、交互に行われる充
電動作及び放電動作時において負荷（ＥＬ装置内の容量
性表示素子）に対する印加電圧が変動する恐れがなくな
るものであり、結果的に輝度のばらつきを小さくした安
定した駆動を行い得るようになる。
【００３７】本実施例では、従来構成（図５）で示した
基本回路に対しＰチャネル型ＬＤＭＯＳ２６及びＮチャ
ネル型ＬＤＭＯＳ２７を追加した形態となっているが、
当該基本回路中には、Ｐチャネル型のＬＤＭＯＳ２８及
びＮチャネル型のＬＤＭＯＳ２２、２５、２９ｃが存在
しているから、製造プロセス中において、ＬＤＭＯＳ２
８のためのマスクを利用してＬＤＭＯＳ２６を作り込む
ことができると共に、ＬＤＭＯＳ２２、２５、２９ｃの
ためのマスクを利用してＬＤＭＯＳ２７を作り込むこと
ができるようになり、結果的に製造性の悪化並びにこれ
に伴う製造コストの上昇を招く恐れがなくなる。また、
ＰチャネルＬＤＭＯＳ２６のためのゲート信号は、元々
存在するレベルシフト回路２９から得る構成となってお
り、また、ＰチャネルＬＤＭＯＳ２６はローサイド側オ
ン指令信号により直接的に動作されることになるから、
別途にゲートドライブ回路を設ける必要がなくなって、
この面からも製造コストの抑制に寄与できるようにな
る。
基本回路に対しＰチャネル型ＬＤＭＯＳ２６及びＮチャ
ネル型ＬＤＭＯＳ２７を追加した形態となっているが、
当該基本回路中には、Ｐチャネル型のＬＤＭＯＳ２８及
びＮチャネル型のＬＤＭＯＳ２２、２５、２９ｃが存在
しているから、製造プロセス中において、ＬＤＭＯＳ２
８のためのマスクを利用してＬＤＭＯＳ２６を作り込む
ことができると共に、ＬＤＭＯＳ２２、２５、２９ｃの
ためのマスクを利用してＬＤＭＯＳ２７を作り込むこと
ができるようになり、結果的に製造性の悪化並びにこれ
に伴う製造コストの上昇を招く恐れがなくなる。また、
ＰチャネルＬＤＭＯＳ２６のためのゲート信号は、元々
存在するレベルシフト回路２９から得る構成となってお
り、また、ＰチャネルＬＤＭＯＳ２６はローサイド側オ
ン指令信号により直接的に動作されることになるから、
別途にゲートドライブ回路を設ける必要がなくなって、
この面からも製造コストの抑制に寄与できるようにな
る。
【００３８】（第２の実施の形態）図３には、前記第１
実施例に変更を加えた本発明の第２実施例が示されてお
り、以下これについて異なる部分のみ説明する。この第
２実施例は、第１実施例における高電圧出力回路２１中
のＬＤＭＯＳ２２及び２５の各々に代えて、Ｎチャネル
型ＩＧＢＴ３３（本発明でいう第２の半導体スイッチン
グ素子に相当）及びＮチャネル型ＩＧＢＴ３４（本発明
でいう第１の半導体スイッチング素子に相当）を設けた
構成に特徴を有するものである。このような構成によっ
ても第１実施例と同様の効果を奏するものであり、特
に、本実施例によれば、高電圧出力回路２１の主要部を
なす半導体スイッチング素子としてＩＧＢＴ３３及び３
４を利用する構成となっているから、その電流能力を高
め得るようになる。
実施例に変更を加えた本発明の第２実施例が示されてお
り、以下これについて異なる部分のみ説明する。この第
２実施例は、第１実施例における高電圧出力回路２１中
のＬＤＭＯＳ２２及び２５の各々に代えて、Ｎチャネル
型ＩＧＢＴ３３（本発明でいう第２の半導体スイッチン
グ素子に相当）及びＮチャネル型ＩＧＢＴ３４（本発明
でいう第１の半導体スイッチング素子に相当）を設けた
構成に特徴を有するものである。このような構成によっ
ても第１実施例と同様の効果を奏するものであり、特
に、本実施例によれば、高電圧出力回路２１の主要部を
なす半導体スイッチング素子としてＩＧＢＴ３３及び３
４を利用する構成となっているから、その電流能力を高
め得るようになる。
【００３９】（第３の実施の形態）図４には本発明の第
３実施例が示されており、以下これについて第１実施例
と異なる部分のみ説明する。即ち、この第３実施例は、
図８に示した従来構成での問題点を解決できるものであ
り、第１実施例におけるＬＤＭＯＳ２２に代えてＮチャ
ネル型ＩＧＢＴ３５（本発明でいう第１のスイッチング
素子に相当）を設けると共に、出力端子ＶOUT とグラン
ド端子との間に、ローサイド側オン指令信号によりバッ
ファ回路３２を通じてオンされるＮチャネル型ＩＧＢＴ
３６を設けた構成となっている。このような構成によっ
ても、容量性負荷の放電動作時において出力端子ＶOUT
の電位をＬＤＭＯＳ２７を通じてグランド端子の電位レ
ベルとほぼ等しい状態にできると共に、ＩＧＢＴ３５、
３６によって電流能力を高め得るなど、第１及び第２実
施例と同様の効果を奏するものである。
３実施例が示されており、以下これについて第１実施例
と異なる部分のみ説明する。即ち、この第３実施例は、
図８に示した従来構成での問題点を解決できるものであ
り、第１実施例におけるＬＤＭＯＳ２２に代えてＮチャ
ネル型ＩＧＢＴ３５（本発明でいう第１のスイッチング
素子に相当）を設けると共に、出力端子ＶOUT とグラン
ド端子との間に、ローサイド側オン指令信号によりバッ
ファ回路３２を通じてオンされるＮチャネル型ＩＧＢＴ
３６を設けた構成となっている。このような構成によっ
ても、容量性負荷の放電動作時において出力端子ＶOUT
の電位をＬＤＭＯＳ２７を通じてグランド端子の電位レ
ベルとほぼ等しい状態にできると共に、ＩＧＢＴ３５、
３６によって電流能力を高め得るなど、第１及び第２実
施例と同様の効果を奏するものである。
【００４０】（その他の実施の形態）尚、本発明は上記
した実施例に限定されるものではなく、次のような変形
または拡張が可能である。ＬＤＭＯＳ２５、２７、ＩＧ
ＢＴ３４、３６を、ローサイド側オン指令信号により直
接的にオンさせる構成としたが、レベルシフト回路を通
じてオンさせる構成としても良い。第１及び第２の半導
体スイッチング素子として、ＬＤＭＯＳ以外のＦＥＴや
ＳＣＲを用いることも可能である。
した実施例に限定されるものではなく、次のような変形
または拡張が可能である。ＬＤＭＯＳ２５、２７、ＩＧ
ＢＴ３４、３６を、ローサイド側オン指令信号により直
接的にオンさせる構成としたが、レベルシフト回路を通
じてオンさせる構成としても良い。第１及び第２の半導
体スイッチング素子として、ＬＤＭＯＳ以外のＦＥＴや
ＳＣＲを用いることも可能である。
【図１】本発明の第１実施例を示す要部の回路構成図
【図２】レベルシフト回路の具体例を示す回路構成図
【図３】本発明の第２実施例を示す図１相当図
【図４】本発明の第３実施例を示す図１相当図
【図５】第１の従来例を示す図１相当図
【図６】第２の従来例を示す図１相当図
【図７】第３の従来例を示す図１相当図
【図８】第４の従来例を示す図１相当図
２１は高電圧出力回路、２２はＮチャネル型ＬＤＭＯＳ
（第１の半導体スイッチング素子）、２３は抵抗（抵抗
要素）、２４はツェナーダイオード、２５はＮチャネル
型ＬＤＭＯＳ（第２の半導体スイッチング素子）、２６
はＰチャネル型ＬＤＭＯＳ（Ｐチャネル型ＦＥＴ）、２
７はＮチャネル型ＬＤＭＯＳ（Ｎチャネル型ＦＥＴ）、
２８はＰチャネル型ＬＤＭＯＳ（第３の半導体スイッチ
ング素子）、２９はレベルシフト回路、２９ａは定電流
源、２９ｂは抵抗、２９ｃはＮチャネル型ＬＤＭＯＳ
（スイッチング要素）、２９ｄはＰチャネル型ＦＥＴ、
２９ｅは抵抗、２９ｆは分圧回路、３３はＮチャネル型
ＩＧＢＴ（第１の半導体スイッチング素子）、３４はＮ
チャネル型ＩＧＢＴ（第２の半導体スイッチング素
子）、３５はＮチャネル型ＩＧＢＴ（第１の半導体スイ
ッチング素子）、３６はＮチャネル型ＩＧＢＴを示す。
（第１の半導体スイッチング素子）、２３は抵抗（抵抗
要素）、２４はツェナーダイオード、２５はＮチャネル
型ＬＤＭＯＳ（第２の半導体スイッチング素子）、２６
はＰチャネル型ＬＤＭＯＳ（Ｐチャネル型ＦＥＴ）、２
７はＮチャネル型ＬＤＭＯＳ（Ｎチャネル型ＦＥＴ）、
２８はＰチャネル型ＬＤＭＯＳ（第３の半導体スイッチ
ング素子）、２９はレベルシフト回路、２９ａは定電流
源、２９ｂは抵抗、２９ｃはＮチャネル型ＬＤＭＯＳ
（スイッチング要素）、２９ｄはＰチャネル型ＦＥＴ、
２９ｅは抵抗、２９ｆは分圧回路、３３はＮチャネル型
ＩＧＢＴ（第１の半導体スイッチング素子）、３４はＮ
チャネル型ＩＧＢＴ（第２の半導体スイッチング素
子）、３５はＮチャネル型ＩＧＢＴ（第１の半導体スイ
ッチング素子）、３６はＮチャネル型ＩＧＢＴを示す。
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Claims (11)
- 【請求項１】 ゲート制御型の第１の半導体スイッチン
グ素子（２２、３３、３５）及び第２の半導体スイッチ
ング素子（２５、３４）を一対の電源端子及び出力端子
に対しプッシュプル接続して構成された高電圧出力回路
（２１）を備え、前記第１の半導体スイッチング素子
（２２、３３、３５）及び第２の半導体スイッチング素
子（２５、３４）を論理回路部からのハイサイド側オン
指令信号及びローサイド側オン指令信号に基づいて交互
に動作させるようにした負荷駆動回路において、 ハイサイド側の電源端子と出力端子との間に、前記第１
の半導体スイッチング素子（２２、３３、３５）と同時
にオンされるＰチャネル型ＦＥＴ（２６）を接続したこ
とを特徴とする負荷駆動回路。 - 【請求項２】 ゲート制御型の第１の半導体スイッチン
グ素子（２２、３３、３５）及び第２の半導体スイッチ
ング素子（２５、３４）を一対の電源端子及び出力端子
に対しプッシュプル接続して構成された高電圧出力回路
（２１）を備え、前記第１の半導体スイッチング素子
（２２、３３、３５）及び第２の半導体スイッチング素
子（２５、３４）を論理回路部からのハイサイド側オン
指令信号及びローサイド側オン指令信号に基づいて交互
に動作させるようにした負荷駆動回路において、 ローサイド側の電源端子と出力端子との間に、前記第２
の半導体スイッチング素子（２５、３４）と同時にオン
されるＮチャネル型ＦＥＴ（２７）を接続したことを特
徴とする負荷駆動回路。 - 【請求項３】 ゲート制御型の第１の半導体スイッチン
グ素子（２２、３３、３５）及び第２の半導体スイッチ
ング素子（２５、３４）を一対の電源端子及び出力端子
に対しプッシュプル接続して構成された高電圧出力回路
（２１）を備え、前記第１の半導体スイッチング素子
（２２、３３、３５）及び第２の半導体スイッチング素
子（２５、３４）を論理回路部からのハイサイド側オン
指令信号及びローサイド側オン指令信号に基づいて交互
に動作させるようにした負荷駆動回路において、 ハイサイド側の電源端子と出力端子との間に、前記第１
の半導体スイッチング素子（２２、３３、３５）と同時
にオンされるＰチャネル型ＦＥＴ（２６）を接続し、 ローサイド側の電源端子と出力端子との間に、前記第２
の半導体スイッチング素子（２５、３４）と同時にオン
されるＮチャネル型ＦＥＴ（２７）を接続したことを特
徴とする負荷駆動回路。 - 【請求項４】 請求項２または３記載の負荷駆動回路に
おいて、第１及び第第２の半導体スイッチング素子は、
ＩＧＢＴ（３３、３４）若しくはＳＣＲにより構成され
ることを特徴とする負荷駆動回路。 - 【請求項５】 請求項２または３記載の負荷駆動回路に
おいて、前記第１の半導体スイッチング素子は、ＩＧＢ
Ｔ（３５）若しくはＳＣＲにより構成され、前記第２の
半導体スイッチング素子（２７）と並列にＩＧＢＴ（３
６）若しくはＳＣＲが接続されることを特徴とする負荷
駆動回路。 - 【請求項６】 前記第１の半導体スイッチング素子及び
第２の半導体スイッチング素子は、Ｎチャネル型のＦＥ
Ｔ（２２、２５）またはＩＧＢＴ（３３、３４、３
５）、若しくはＳＣＲにより構成されることを特徴とす
る請求項１ないし３の何れかに記載の負荷駆動回路。 - 【請求項７】 前記論理回路部からのハイサイド側オン
指令信号により動作されるスイッチング要素（２９ｃ）
を含んで構成され、そのスイッチング要素（２９ｃ）の
動作状態で比較的高いレベルの電圧信号を発生するレベ
ルシフト回路（２９）を備え、 前記Ｐチャネル型ＦＥＴ（２６）は、前記レベルシフト
回路（２９）からの電圧信号によって動作されることを
特徴とする請求項１ないし６の何れかに記載の負荷駆動
回路。 - 【請求項８】 前記第１の半導体スイッチング素子（２
２、３３、３５）のゲート端子を前記第２の半導体スイ
ッチング素子（２５、３４）における前記出力端子側の
端子に接続した上で、 前記第１の半導体スイッチング素子（２２、３３、３
５）のゲート端子と前記出力端子との間に接続され、そ
の出力端子方向へ電流が流れた状態で当該第１の半導体
スイッチング素子（２２、３３、３５）を動作させるた
めのゲート制御用電圧信号を発生する抵抗要素（２３）
と、 前記レベルシフト回路（２９）からの電圧信号により動
作されるように設けられ、その動作状態で前記抵抗（２
３）をハイサイド側電源端子及び出力端子間に接続した
状態とする第３の半導体スイッチング素子（２８）と、 この抵抗要素（２３）と並列に接続されて前記第１の半
導体スイッチング素子（２２、３３、３５）のゲート耐
圧を保証するためのツェナーダイオード（２４）と、 前記出力端子とローサイド側の電源端子との間に接続さ
れ、前記第２の半導体スイッチング素子（２５、３４）
と共に動作されるＮチャネル型ＦＥＴ（２７）とを備え
たことを特徴とする請求項７記載の負荷駆動回路。 - 【請求項９】 前記Ｎチャネル型ＦＥＴ（２７）は、前
記論理回路部からのローサイド側オン指令信号によって
前記第２の半導体スイッチング素子（２５、３４）より
遅れたタイミングで動作されることを特徴とする請求項
７記載の負荷駆動回路。 - 【請求項１０】 請求項７ないし９の何れかに記載の負
荷駆動回路において、 前記レベルシフト回路（２９）
は、ゲート・ドレイン間が互いに接続されたＰチャネル
型ＦＥＴ（２９ｄ）のソースを前記ハイサイド側電源端
子に接続すると共に、そのドレインを抵抗（２９ｂ）を
介して前記スイッチング要素（２９ｃ）側に接続して構
成された定電流源（２９ａ）を含んで成り、前記抵抗
（２９ｂ）での電圧降下量に応じた電圧信号を出力する
ことを特徴とする負荷駆動回路。 - 【請求項１１】 請求項７ないし９の何れかに記載の負
荷駆動回路において、 前記一対の電源端子間に一定電
圧が印加される場合、 前記レベルシフト回路（２９）は、抵抗（２９ｅ）の一
端をハイサイド側電源端子に接続すると共に、その抵抗
（２９ｅ）の他端を抵抗（２９ｂ）を介して前記スイッ
チング要素（２９ｃ）側に接続して構成された分圧回路
（２９ｆ）を含んで成り、その分圧回路（２９ｆ）によ
る分圧電圧を電圧信号として出力することを特徴とする
負荷駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11115054A JP2000307406A (ja) | 1999-04-22 | 1999-04-22 | 負荷駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11115054A JP2000307406A (ja) | 1999-04-22 | 1999-04-22 | 負荷駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000307406A true JP2000307406A (ja) | 2000-11-02 |
Family
ID=14653043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11115054A Pending JP2000307406A (ja) | 1999-04-22 | 1999-04-22 | 負荷駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000307406A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100526539B1 (ko) * | 2002-12-02 | 2005-11-08 | 삼성전자주식회사 | 협대역 간섭 제거를 위한 첨두값 검출 방법 및 장치 |
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-
1999
- 1999-04-22 JP JP11115054A patent/JP2000307406A/ja active Pending
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