JP2000307425A

JP2000307425A - Ａ／ｄ変換装置

Info

Publication number: JP2000307425A
Application number: JP11108026A
Authority: JP
Inventors: Shinsuke Tajiri; 真介田尻
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1999-04-15
Filing date: 1999-04-15
Publication date: 2000-11-02
Anticipated expiration: 2019-04-15
Also published as: JP4094766B2

Abstract

(57)【要約】【課題】アナログ信号をディジタル信号に変換するＡ／
Ｄ変換装置を提供する。【解決手段】アナログ信号を入力するアナログ信号入力
部と、所定の時間間隔で供給される所定の係数に基づい
て、アナログ信号を演算処理し、アナログ信号と異なる
展開信号を出力する信号展開部と、展開信号を、所定の
時間間隔の、ほぼ整数倍の時間間隔で積分処理し、積分
値を出力する積分器と、積分値と所定の係数に基づい
て、所定の時間間隔におけるアナログ信号の電圧値を算
出してディジタル値として出力するディジタル信号処理
部とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ信号をデ
ィジタル信号に変換するＡ／Ｄ変換装置に関し、特に、
複数のＡ／Ｄ変換器を備えることで１つのＡ／Ｄ変換器
のサンプリングレートより高いサンプリングレートで被
測定信号のサンプル値を算出できるＡ／Ｄ変換装置に関
する。

【０００２】

【従来の技術】図１は、インターリーブ方式のＡ／Ｄ変
換装置を示す。このＡ／Ｄ変換装置は、アナログ信号入
力部１０、Ａ／Ｄ変換器１２ａ及び１２ｂ、マルチプレ
クサ１４、記憶装置１６、サンプリングクロック発生器
３２、及び基準クロック発生器３０を備える。

【０００３】アナログ信号５０は、アナログ信号入力部
１０に入力される。基準クロック発生器３０は、基準ク
ロック信号５６をサンプリングクロック発生器３２へ供
給する。サンプリングクロック発生器３２は、基準クロ
ック信号５６に基づいて、Ａ／Ｄ変換器１２ａ及び１２
ｂを交互に動作させるサンプリングクロック５８ａ及び
５８ｂを、Ａ／Ｄ変換器１２ａ及び１２ｂの各々に供給
する。

【０００４】Ａ／Ｄ変換器１２ａ及び１２ｂは、サンプ
リングクロック５８ａ及び５８ｂに基づいて交互に動作
し、アナログ信号５０の電圧値をディジタル化して出力
する。マルチプレクサ１４は、Ａ／Ｄ変換器１２ａ及び
１２ｂから出力される電圧値を順次並び替え、記憶装置
１６に出力する。記憶装置１６は、マルチプレクサ１４
から順次出力されるデジタル化された電圧値を記憶す
る。

【０００５】

【発明が解決しようとする課題】インターリーブ方式を
利用したＡ／Ｄ変換装置において、サンプリングレート
を高めるには、各々のＡ／Ｄ変換器を動作させるタイミ
ングを早める必要がある。しかし、各々のＡ／Ｄ変換器
に生じる動作タイミングは、所望の動作タイミングに対
してずれる場合があり、サンプリングレートが高まるほ
ど、このずれが測定精度に大きな影響を及ぼす。図２
（ａ）に示されるようなアナログ信号を、従来のＡ／Ｄ
変換装置を用いてサンプリングするとＡ／Ｄ変換器の動
作タイミングのずれによりＤ１からＤ１０を正確に測定
できないことがある。図２（ｂ）に示されるようなイン
パルス波を、従来のＡ／Ｄ変換装置を用いてサンプリン
グすると量子化誤差の測定精度に及ぼす影響は、サンプ
リング数に比例して増加することがある。

【０００６】そこで本発明は、上記の課題の少なくとも
１つの解決に寄与することのできるＡ／Ｄ変換装置を提
供することを目的とする。この目的は特許請求の範囲に
おける独立項に記載の特徴の組み合わせにより達成され
る。また従属項は本発明の更なる有利な具体例を規定す
る。

【０００７】

【課題を解決するための手段】本発明は、アナログ信号
を入力するアナログ信号入力部と、前記アナログ信号を
所定の時間間隔毎に演算処理し、展開信号を出力する信
号展開部と、前記展開信号を、前記所定の時間間隔より
長い積分期間に渡り積分処理し、積分値を出力する積分
器と、前記積分値に基づいて、前記所定の時間間隔にお
ける前記アナログ信号の電圧値を算出してディジタル値
として出力するディジタル信号処理部とを備えることを
特徴とするＡ／Ｄ変換装置を提供する。

【０００８】本発明の１つの態様においては、複数の前
記信号展開部と、複数の前記信号展開部の各々に対応す
る複数の前記積分器を更に備え、前記ディジタル信号処
理部は、複数の前記積分器から出力される複数の前記積
分値に基づいて、前記所定の時間間隔における前記ディ
ジタル値を出力してもよい

【０００９】本発明の別の態様においては、前記積分期
間は、前記所定の時間間隔のほぼ整数倍であってもよ
い。

【００１０】本発明の更に別の態様においては、前記演
算処理において前記アナログ信号に乗じる係数を、前記
所定の時間間隔毎に供給する展開係数供給部を更に備え
てもよい。

【００１１】本発明の更に別の態様においては、前記展
開係数供給部は、前記積分期間に前記所定の時間間隔で
順次に供給する前記係数の係数列を、前記積分期間毎に
繰り返して供給し、前記信号展開部は、前記係数列に基
づいて前記所定の時間間隔で前記アナログ信号を前記演
算処理してもよい。

【００１２】本発明の更に別の態様においては、前記展
開係数供給部は、それぞれ異なる前記係数列を複数の前
記信号展開部に供給し、複数の前記信号展開部は、それ
ぞれ異なる前記係数列に基づいて前記所定の時間間隔で
前記アナログ信号を前記演算処理してもよい。

【００１３】本発明の更に別の態様においては、前記信
号展開部は、前記係数がＨｉ（論理値１）のときに前記
アナログ信号に対して−１を乗じる演算をし、前記係数
がＬｏｗ（論理値０）のときに前記アナログ信号に対し
て１を乗じる演算をしてもよい。

【００１４】本発明の更に別の態様においては、前記デ
ィジタル信号処理部は、アナログ値である前記積分値を
ディジタル値にするＡ／Ｄ変換器と、前記ディジタル値
と前記係数に基づいて、前記所定の時間間隔における前
記アナログ信号の電圧値を算出する電圧値算出部を有し
てもよい。

【００１５】本発明の更に別の態様においては、前記展
開係数供給部が、前記係数列を保持する記憶部を有して
もよい。

【００１６】本発明の更に別の態様においては、前記デ
ィジタル信号処理部は、前記係数に基づいて電圧値を算
出する際に用いる電圧値算出係数を供給する電圧値算出
係数供給部を更に有してもよい。

【００１７】本発明の更に別の態様においては、前記電
圧値算出係数は、それぞれ異なる前記係数列を配列する
ことで得られる行列の逆行列であってもよい。なお上記
の発明の概要は、本発明の必要な特徴の全てを列挙した
ものではなく、これらの特徴群のサブコンビネーション
も又発明となりうる。

【００１８】

【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態はクレームにかか
る発明を限定するものではなく、又実施形態の中で説明
されている特徴の組み合わせの全てが発明の解決手段に
必須であるとは限らない。

【００１９】図３は、本発明によるＡ／Ｄ変換装置にお
ける１つの実施形態のブロック図を示す。このＡ／Ｄ変
換装置は、アナログ信号入力部１０、信号展開部（２０
ａ〜２０ｈ）、積分器（２２ａ〜２２ｈ）、ディジタル
信号処理部２４、展開係数供給部２８、基準クロック発
生器３０及びサンプリングクロック発生器３２を備え
る。

【００２０】基準クロック発生器３０は、基準クロック
５６を、展開係数供給部２８及びサンプリングクロック
発生器３２のそれぞれに供給する。サンプリングクロッ
ク発生器３２は、サンプリング周期Ｔｓでサンプリング
クロック５８を、ディジタル信号処理部２４へ供給す
る。展開係数供給部２８は、展開パルス（５２ａ〜５２
ｈ）を信号展開部（２０ａ〜２０ｈ）の各々へ供給す
る。

【００２１】アナログ信号５０は、アナログ信号入力部
１０から入力される。信号展開部（２０ａ〜２０ｈ）
は、アナログ信号５０を、展開パルス（５２ａ〜５２
ｈ）に基づいて演算処理して展開し、それぞれ異なる展
開信号（６２ａ〜６２ｈ）を出力する。この演算処理
は、例えば、アナログ信号５０の電圧値を反転、又は非
反転する処理であってもよい。本実施形態において、ア
ナログ信号５０の電圧値を反転する処理は、アナログ信
号５０に係数“−１”を乗じる演算であり、アナログ信
号５０を非反転する処理は、アナログ信号５０に係数
“１”を乗じる演算である。展開パルス（５２ａ〜５２
ｈ）は、例えば、以下の行列（１）により表現される、
展開行列Ｗに基づいて生成される。

【数１】展開行列Ｗの各要素が、アナログ信号５０に乗じられ
る。展開係数供給部２８は、展開行列Ｗで表される係数
列を、サンプリング周期Ｔｓで信号展開部（２０ａ〜２
０ｈ）の各々へ繰り返し与える。また、係数列に含まれ
る各係数は、Ａ／Ｄ変換間隔Ｔｃで信号展開部（２０ａ
〜２０ｈ）へ供給される。展開行列Ｗの列数は、サンプ
リング周期Ｔｓにおいて、アナログ信号５０のＡ／Ｄ変
換値を得るべき回数Ｌにより定められ、このＡ／Ｄ変換
数Ｌは、（サンプリング周期Ｔｓ）／（Ａ／Ｄ変換間隔
Ｔｃ）で定められる。

【００２２】展開係数供給部２８は、展開行列Ｗの各行
に含まれる係数を、１列目からＡ／Ｄ変換間隔Ｔｃ毎に
電圧値に変換し、展開パルス（５２ａ〜５２ｈ）を生成
する。本実施形態において、展開係数供給部２８は、各
係数を、係数が“１”のときにＬｏｗ（論理値０）の電
圧値に変換し、係数が“−１”のときＨｉ（論理値１）
の電圧値に変換する。例えば、展開係数供給部２８は、
行列（１）の第２行を、時刻０〜Ｔｃの間にＬｏｗ、時
刻Ｔｃ〜２Ｔｃの間にＨｉ、時刻２Ｔｃ〜３Ｔｃの間に
Ｌｏｗ、以降８ＴｃまでＬｏｗとＨｉを、繰り返す展開
パルス５２ｂに変換する。他の実施形態としては、展開
係数供給部２８が、複数の異なる展開行列Ｗを保持する
記憶部を有し、保持された複数の異なる展開行列Ｗに基
づいて展開パルス（５２ａ〜５２ｈ）を信号展開部（２
０ａ〜２０ｈ）の各々へ供給してもよい。

【００２３】信号展開部（２０ａ〜２０ｈ）は、前述し
た展開パルス（５２ａ〜５２ｈ）に基づいて、Ａ／Ｄ変
換間隔Ｔｃでアナログ信号５０を演算処理し、展開信号
（６２ａ〜６２ｈ）を出力する。本実施形態において、
展開パルス（５２ａ〜５２ｈ）がＨｉのとき、アナログ
信号５０は非反転され、展開パルス（５２ａ〜５２ｈ）
がＬｏｗのとき、アナログ信号５０は反転される。積分
器（２２ａ〜２２ｈ）は、信号展開部（２０ａ〜２０
ｈ）の各々から出力される展開信号（６２ａ〜６２ｈ）
を、サンプリング周期Ｔｓにわたり積分する。

【００２４】ディジタル信号処理部２４は、積分器（２
２ａ〜２２ｈ）に蓄えられた積分値（６４ａ〜６４ｈ）
を、サンプリング周期Ｔｓで取り込む。積分値（６４ａ
〜６４ｈ）が取り込まれると、積分器（２２ａ〜２２
ｈ）に蓄えられた積分値（６４ａ〜６４ｈ）は、初期化
される。ディジタル信号処理部２４は、積分値（６４ａ
〜６４ｈ）及び展開行列Ｗに基づいて、各Ａ／Ｄ変換間
隔Ｔｃにおけるアナログ信号５０の電圧値を算出して出
力する。

【００２５】従って、本実施形態のＡ／Ｄ変換装置は、
サンプリング周期Ｔｓより短いＡ／Ｄ変換間隔Ｔｃにお
ける、アナログ信号５０の電圧値を算出できる。すなわ
ち、サンプリング周期Ｔｓ間に、Ａ／Ｄ変換数Ｌ個のア
ナログ信号５０を、Ａ／Ｄ変換間隔Ｔｃで算出し出力で
きる。

【００２６】図４は、図３に関連して説明した展開係数
供給部２８の詳細な構成を示す。この展開係数供給部２
８は、１／２分周器（４４ａ、４４ｂ）及び排他的論理
和部（４６ａ〜４６ｄ）を備える。排他的論理和部（４
６ａ〜４６ｄ）は、入力した２つのクロックの排他的論
理和を出力する。１／２分周器４４ａは、基準クロック
５６を１／２分周し、クロックＣＬＫ１を生成する。１
／２分周器４４ｂは、クロックＣＬＫ１を１／２分周
し、クロックＣＬＫ２を出力する。

【００２７】基準クロック５６が、展開パルス５２ｂと
して信号展開部２０ｂへ出力される。クロックＣＬＫ１
が、展開パルス５２ｃとして信号展開部２０ｃへ出力さ
れる。基準クロック５６及びクロックＣＬＫ１の排他的
論理和が、展開パルス５２ｄとして信号展開部２０ｄへ
出力される。クロックＣＬＫ２が、展開パルス５２ｅと
して信号展開部２０ｅへ出力される。基準クロック５６
及びクロックＣＬＫ２の排他的論理和が、展開パルス５
２ｆとして信号展開部２０ｆへ出力される。クロックＣ
ＬＫ１とクロックＣＬＫ２の排他的論理和が、展開パル
ス５２ｇとして信号展開部２０ｇへ出力される。基準ク
ロック５６と展開パルス５２ｇの排他的論理和が、展開
パルス５２ｈとして信号展開部２０ｈへ出力される。以
上のように、この展開係数供給部２８は、基準クロック
５６、クロックＣＬＫ１、及びクロックＣＬＫ２の３種
類のクロック、並びに複数の排他的論理和部（４６ａ〜
４６ｄ）により展開パルス（５２ｂ〜５２ｈ）を生成す
る。

【００２８】図５は、図４に関連して説明した、基準ク
ロック５６、クロックＣＬＫ１、クロックＣＬＫ２、及
び展開係数供給部２８から出力される展開パルス（５２
ｂ〜５２ｈ）のタイミングチャートを示す。展開パルス
（５２ａ〜５２ｈ）と、行列（１）の各係数を比べる
と、係数“１”はＬｏｗ（論理値０）の電圧値に変換さ
れ、係数“−１”はＨｉ（論理値１）の電圧値に変換さ
れていることがわかる。すなわち、図４に示される展開
信号供給部２８は、行列（１）に表現された第２行から
第８行の係数列をパルスに変換し、展開パルス（５２ｂ
〜５２ｈ）を生成している。また、展開係数供給部２８
は、常にＬｏｗの展開パルス５２ａ（図示せず）を展開
パルス５２ａとして出力する。

【００２９】図６は、図３に関連して説明した信号展開
部２０ｂ及び積分器２２ｂの詳細な構成を示す。信号展
開部２０ｂは、アナログスイッチ３４ａ及び３４ｂ、イ
ンバータ３６、並びにアナログ減算器３８を備える。

【００３０】アナログスイッチ３４ａには、展開パルス
５２ｂが入力され、アナログスイッチ３４ｂには、反転
された展開パルス５２ｂが入力される。アナログスイッ
チ３４ａは、展開パルス５２ｂがＨｉの時にアナログ信
号５０を通過させ、展開パルス５２ｂがＬｏｗのときに
電圧値０を出力する。アナログスイッチ３４ｂは、展開
パルス５２ｂがＬｏｗの時にアナログ信号５０を通過さ
せ、展開パルス５２ｂがＨｉのときに電圧値０を出力す
る。従ってアナログ信号５０は、アナログスイッチ３４
ａ又は３４ｂのいずれか一方を通過し、アナログ減算器
３８に入力される。アナログ減算器３８は、アナログス
イッチ３４ｂの出力値からアナログスイッチ３４ａの出
力値を減じる。従って、アナログスイッチ３４ａを通過
したアナログ信号５０は、電圧値が反転される。従っ
て、アナログスイッチ３４ａ又は３４ｂを通過したアナ
ログ信号５０は、コンデンサ４０ｃに蓄えられる。

【００３１】積分器２２ｂは、アナログスイッチ（３４
ｇ〜３４ｋ）、コンデンサ（４０ｃ、４０ｄ）及びオペ
アンプ４２を有する。初期状態では、コンデンサ４０
ｃ、４０ｄの電荷はそれぞれ０である。また、アナログ
スイッチ３４ｈ以外のアナログスイッチ（３４ｇ、３４
ｉ〜３４ｋ）は開いている。

【００３２】積分器２２ｂは、サンプリング周期Ｔｓ毎
に、アナログスイッチ３４ｊを閉じて、コンデンサ４０
ｃに蓄えられた電荷をコンデンサ４０ｄに転送する。ア
ナログスイッチ３４ｊが閉じられると、オペアンプ４２
は入力電圧を保持するように動作するので、コンデンサ
４０ｄはコンデンサ４０ｃの電圧に蓄電される。コンデ
ンサ４０ｃと４０ｄの電圧が等しくなると、アナログス
イッチ３４ｊは、再び開く。それから、アナログスイッ
チ３４ｋが、サンプリング周期Ｔｓで閉じ、コンデンサ
４０ｄに蓄えられた電荷が、ディジタル信号処理部２４
に入力されディジタル化される。

【００３３】コンデンサ４０ｄに蓄えられた電荷が、デ
ィジタル信号処理部２４に取り込まれると、アナログス
イッチ３４ｈが開き、アナログスイッチ３４ｇ及び３４
ｉが閉じる。この動作により、コンデンサ４０ｃに蓄え
られた積分値が初期化される。

【００３４】図５の展開パルス５２ｂが、信号展開部２
０ｂに供給される。時刻０からＴｃにおいて、展開パル
ス５２ｂはＬｏｗなので、アナログ信号５０はアナログ
スイッチ３４ｂを通過する（１が乗じられる）。時刻Ｔ
ｃから２Ｔｃにおいて展開パルス５２ｂはＨｉなので、
アナログ信号５０はアナログスイッチ３４ａを通過し、
電圧値が反転される（−１が乗じられる）。展開パルス
５２ｂは、ＬｏｗとＨｉとを交互に繰り返すので、アナ
ログ信号５０は、１と−１を交互に乗じられる。展開パ
ルス５２ｂに基づいて得られる展開信号６２ｂの電圧値
が、積分器２２ｂにおいて積分される。ここで、信号展
開部（２０ａ、２０ｃ〜２０ｈ）及び積分器（２２ａ、
２２ｃ〜２２ｈ）の構成及び動作は、図６に関連して説
明した信号展開部２０ｂ及び積分器２２ｂの構成と同一
なので説明を省略する。また、行列（１）で示される展
開行列Ｗに基づいてアナログ信号５０を展開する場合、
信号展開部２０ａは、常にアナログ信号５０を出力すれ
ばよいので、信号展開部２０ａを設けず、アナログ信号
５０を積分器２２ａで積分してもよい。

【００３５】図７は、図３に関連して説明した信号展開
部２０ｂ及び積分器２２ｂの他の実施形態を示す。信号
展開部２０ｂは、アナログスイッチ（３４ａ〜３４
ｆ）、及びコンデンサ（４０ａ、４０ｂ）を有する。積
分器２２ｂの構成は、図６に示した積分器２２ｂの構成
及び動作と同一なので説明を省略する。信号展開部２０
ｂにおいて、初期状態では、コンデンサ４０ａ、４０ｂ
の電荷はそれぞれ０であり、全てのアナログスイッチ
（３４ａ〜３４ｆ）は開いている。

【００３６】展開パルス５２ｂがＬｏｗの場合は、アナ
ログスイッチ３４ａ及び３４ｄが閉じ、コンデンサ４０
ａは、アナログ信号５０の電圧に蓄電される。コンデン
サ４０ａの電圧値が、アナログ信号５０の電圧と等しく
なった後で、アナログスイッチ３４ａ及び３４ｄが再び
開く。次に、アナログスイッチ３４ｂ及び３４ｃが閉
じ、コンデンサ４０ａの負電荷が、コンデンサ４０ｃに
転送される。転送が完了するとアナログスイッチ３４ｂ
及び３４ｃが再び開く。

【００３７】展開パルス５２ｂがＨｉの場合は、アナロ
グスイッチ３４ｅが閉じ、コンデンサ４０ａは、コンデ
ンサ４０ｂにアナログ信号５０の電圧に蓄電される。コ
ンデンサ４０ａの電圧値がアナログ信号５０の電圧と等
しくなった後で、アナログスイッチ３４ｅが再び開く。
次に、アナログスイッチ３４ｆが閉じ、コンデンサ４０
ｂの正電荷が、コンデンサ４０ｃに転送される。

【００３８】展開パルス（５２ａ〜５２ｈ）の1周期の
間に、ＨｉとＬｏｗの各々に応じて、前述したいずれか
の動作が行われる。ここで、信号展開部（２０ａ、２０
ｃ〜２０ｈ）及び積分器（２２ａ、２２ｃ〜２２ｈ）の
構成及び動作は、図６に関連して説明した信号展開部２
０ｂ及び積分器２２ｂの構成と同一なので説明を省略す
る。また、行列（１）で示される展開行列Ｗに基づいて
アナログ信号５０を展開する場合、信号展開部２０ａ
は、常にアナログ信号５０を出力すればよいので、信号
展開部２０ａを設けず、アナログ信号５０を積分器２２
ａで積分してもよい。

【００３９】図８は、図３に関連して説明したディジタ
ル信号処理部２４の詳細な構成を示す。ディジタル信号
処理部２４は、Ａ／Ｄ変換部１２、電圧値算出係数供給
部４８、電圧値算出部４７及び電圧値出力部４９を備え
る。電圧値算出係数供給部４８は、展開行列Ｗの逆行列
の要素である電圧値算出係数６８を、電圧値算出部４７
に供給する。電圧値算出係数供給部４８は、電圧値算出
係数６８を、予め保持してもよい。また、他の実施形態
では、電圧値算出係数供給部４８は、展開係数供給部２
８に保持される展開行列Ｗに基づいて、展開行列Ｗの逆
行列を算出してもよい。例えば、行列（１）で示される
展開行列Ｗの電圧値算出係数６８は、次に示す行列
（２）に含まれる要素ｗ_ｉｊである。

【数２】

【００４０】Ａ／Ｄ変換部１２は、サンプリング周期Ｔ
ｓで供給されるサンプリングクロック５８に基づいて積
分値（６４ａ〜６４ｈ）を取り込み、ディジタル積分値
（６６ａ〜６６ｈ）を出力する。電圧値算出部４７は、
ディジタル積分値（６６ａ〜６６ｈ）及び電圧値算出係
数６８に基づいて、アナログ信号５０の電圧値を算出す
る。

【００４１】アナログ信号５０のＡ／Ｄ変換間隔Ｔｃに
おける電圧値を、順にＳ０、Ｓ１、Ｓ２、Ｓ３、Ｓ４…
とし、積分値（６４ａ〜６４ｈ）をそれぞれｙ０、ｙ
１、ｙ２、…ｙ７とすれば、電圧値を算出する演算は、
次の（３）式に表される。特に、ｙ０〜ｙ７は、Ａ／Ｄ
変換部１２から出力されるディジタル積分値（６６ａ〜
６６ｈ）を用いる。

【数３】電圧値算出部４７は、（３）式に示される演算を行い、
Ａ／Ｄ変換間隔Ｔｃにおけるアナログ信号５０の電圧値
７０（Ｓ０、Ｓ１、Ｓ２、…、Ｓ７）を算出する。電圧
値出力部４９は、パラレルに得られた電圧値７０をシリ
アルに変換して順次出力する。

【００４２】図９は、図３に関連して説明したディジタ
ル信号処理部２４の他の実施形態を示す。このディジタ
ル信号処理部２４は、電圧値算出部４７及び電圧値出力
部４９を備える。電圧値算出部４７は、Ａ／Ｄ変換器
（１２ａ〜１２ｈ）、乗算器（７２ａ〜７２ｈ）及び加
算器（７４ａ〜７４ｈ）を有する。電圧値算出部４７
は、シフトレジスタ７６を有する。図９において、図８
と同一の符号を付した構成は、図８において対応する構
成と同一、又は同様の機能を有する。

【００４３】Ａ／Ｄ変換器（１２ａ〜１２ｈ）は、アナ
ログ値である積分値（６４ａ〜６４ｈ）をサンプリング
周期Ｔｓでディジタル化する。乗算器７２ａは、Ａ／Ｄ
変換器（１２ａ〜１２ｈ）から出力されるディジタル積
分値（６６ａ〜６６ｈ）に、行列（２）の第１行に含ま
れる各要素を乗じて得られた複数の乗算値を、加算器７
４ａに出力する。

【００４４】加算器７４ａは、乗算器７２ａから出力さ
れた乗算値を加算することにより、電圧値Ｓ０を算出し
て出力する。乗算器（７２ｂ〜７２ｈ）及び加算器（７
４ｂ〜７４ｈ）の動作は、それぞれ乗算器７２ａ及び加
算器７４ａの動作と同一なので説明を省略する。

【００４５】シフトレジスタ（７６ａ〜７６ｈ）に供給
されるシフト信号ＳＨＩＦＴには、Ａ／Ｄ変換間隔Ｔｃ
でクロックが供給される。ロード信号ＬＯＡＤには、サ
ンプリング周期Ｔｓでクロックが供給される。従って、
シフトレジスタ（７６ａ〜７６ｈ）は、電圧値（Ｓ０、
Ｓ１、…Ｓ７）を、サンプリング周期Ｔｓで格納し、格
納した電圧値（Ｓ０、Ｓ１、…Ｓ７）を、Ａ／Ｄ変換間
隔Ｔｃ毎にシフト（移動）する。電圧値出力部４９は、
電圧値Ｓ０、Ｓ１…Ｓ７を順次出力する。従って、ディ
ジタル信号処理部２４は、サンプリング周期Ｔｓより短
い周期であるＡ／Ｄ変換間隔Ｔｃにおけるアナログ信号
５０の電圧値を算出し、出力することができる。

【００４６】図１０を用いて、本発明のＡ／Ｄ変換装置
の原理を説明する。入力信号をＳ（ｔ）とする。サンプ
リング周期Ｔｓを８分割するＡ／Ｄ変換間隔Ｔｃで、入
力信号Ｓ（ｔ）を分割し、それぞれＳ０〜Ｓ７とする。
ここで、入力信号Ｓ（ｔ）を複数の信号に展開するため
の展開行列をＷとする。入力信号Ｓ（ｔ）を８分割する
ため、展開行列Ｗは８×８行列である。分割された入力
信号（Ｓ０〜Ｓ７）を入力信号ベクトルＳｎ＝（Ｓ０、
Ｓ１、Ｓ２、…Ｓ７）^ｔ、展開信号のサンプル値を、サ
ンプリングデータベクトルＹ＝（ｙ０、ｙ１、ｙ２、…
ｙ７）^ｔとすれば、Ｙ＝Ｗ・Ｓｎが成り立つ。ここで、行列Ｗの逆行列が存在すれば、Ｓｎ＝Ｗ^−１・Ｙとなり、入力信号ベクトルＳｎを求めることができる。
展開行列Ｗは、逆行列の存在する任意の行列でよいこと
がわかる。ロジック回路により展開係数供給部２８を構
成する場合は、展開行列Ｗは、２値のみで構成されるこ
とが好ましい。

【００４７】行列（１）は、ウォルッシュ関数に基づい
て作られたウォルッシュ行列（前述した行列（１））で
ある。ウォルッシュ行列は、−１と１の２値のみをと
り、逆行列もウォルッシュ行列の整数倍になるので、ロ
ジック回路により展開係数供給部２８を構成する場合に
適切な行列である。また、それぞれの信号展開部（２０
ａ〜２０ｈ）に供給されるウォルッシュ行列は、−１と
１が均等な数だけ存在するので、アナログスイッチなど
の動作時に生じる誤差が打ち消される。展開行列Ｗは、
２値で構成されることが好ましく、逆行列が展開行列Ｗ
の整数倍であることが好ましい。次に、展開行列Ｗとし
てウォルッシュ行列を用いて本発明の動作を数式で説明
する。

【００４８】アナログ信号Ｓ（ｔ）、サンプリング周期
Ｔｓとし、Ａ／Ｄ変換間隔Ｔｃでアナログ信号Ｓ（ｔ）
の電圧値を算出する場合を説明する。ウォルッシュ行列
に基づいて生成された展開パルス（５２ａ〜５２ｈ）
を、ウォルッシュパルスとする。ウォルッシュパルスの
時間波形をＷ_１（ｔ）とすると

【数４】と表される。ここで、Ｌ＝Ｔｓ／Ｔｃである。また、ｇ
（ｔ）はパルス波形で、以下のように与えられる。

【数５】ウォルッシュ行列の要素は、−１と１のみの値なので、
（２）式で得られる１（Ｈｉ）と０（Ｌｏｗ）がそれぞ
れ−１、１になる。

【００４９】信号展開部（２０ａ〜２０ｈ）は、入力信
号Ｓ（ｔ）とウォルッシュパルスを乗算する回路であ
る。積分器の出力をｙ（ｔ）とすると

【数６】となる。Ａ／Ｄ変換器はｙ（ｔ）をサンプリング周期Ｔ
ｓで取り込む。時刻ｎ・Ｔｓ(ｎ=整数)で取り込むとＡ
／Ｄ変換器の出力は

【数７】となる。ｙの右肩の（１）は、ウォルッシュ行列の第１
行に基づいて生成されたウォルッシュパルスを示す。ｎ
＝１の場合では次のようになる。

【数８】ｙ_１ ^（１）は、時間［０、Ｔｓ］の範囲で、入力信号Ｓ
（ｔ）をウォルッシュパルスを用いて演算したときに、
積分器２２ｂで得られる積分値である。時間［０、Ｔ
ｓ］の範囲で、それぞれのウォルッシュパルスを用いて
演算したときの積分値（６４ａ〜６４ｈ）が求まれば、
積分値（６４ａ〜６４ｈ）から逆にＳ（ｔ）が求められ
る。（５）式は以下のように計算できる。

【数９】上式の下線部分をｓ_ｋとする。ここで（３）式を用いれ
ば、ｓ_ｋは以下のように表される。

【数１０】アスタリスクは畳込み演算を表す。

【００５０】図１１に、（７）式をブロック図を用いて
模式的に示す。図１１より、ｓ_ｋは、Ｓ（ｔ）をｇ（−
ｔ）のインパルス応答を持つフィルタを通した後で、Ａ
／Ｄ変換間隔Ｔｃでサンプリングした値であることがわ
かる。従って、ｓ_ｋを求めることで、Ｓ（ｔ）をサンプ
リングレート１／（Ａ／Ｄ変換間隔Ｔｃ）でサンプリン
グしたデータが得られることがわかる。このようにし
て、実際のサンプリングレート１／（サンプリング周期
Ｔｓ）より、高いレートのサンプリングを等価的に行う
ことができる。（６）式は以下のように表される。

【数１１】同様に、ｙ_ｎ ^（１）は以下で与えられる。

【数１２】下線部分は、入力信号Ｓ（ｔ）をＳ（ｔ＋ｎ・Ｔｓ）に
置き換えたものである。これは、サンプリングをｋ・Ｔ
ｃから（ｋ＋ｎＬ）・Ｔｃに替えたことと等価である。
同様のことが全てのｙ_ｎ ^（ｉ）（ｉ＝０、１，２、…Ｌ
−１）について成り立つので、これを式で表せば以下の
ようになる。

【数１３】次に（１０）式を行列表現を用いて簡単化する。入力信
号ベクトルＳｎ＝（Ｓ _ｋＬ、Ｓ_ｋＬ＋１、Ｓ_ｋＬ＋２、
…、Ｓ_{ｋＬ＋Ｌ−１}）^ｔ、ウォルッシュ行列Ｗ、サンプ
リングデータベクトルｙ＝（ｙ_ｎ ^（０）、ｙ_ｎ ^（１）、
ｙ_ｎ ^（２）、…、ｙ_ｎ ^{（Ｌ−１）}）^ｔとするとｙ＝Ｗ・Ｓｎ（１１）と表される。（１１）式を逆に解けば、入力信号ベクト
ルＳｎが得られる。ウォルッシュ行列Ｗの逆行列は、ど
のようなＬにたいしても得られてＷ^−１＝１／Ｌ・Ｗよ
うに与えられる。このウォルッシュ行列の性質は、数値
演算上望ましい。また、ｙ_ｎ ^（１）は以下のように表現
できる。

【数１４】（１２）では、Ｗ_１（ｔ）＝０（ｔ＞０、ｔ＞Ｔｓ）と
した。ウォルッシュ関数変換は、フーリエ変換と同様
に、時間軸波形を周波数領域で展開する形になっている
ので、本方式は、時間軸上のサンプリングタイミングを
周波数軸方向に広げていることになる。時間軸上のサン
プリングタイミングを周波数軸方向に広げることによ
り、時間軸方向のサンプリングレートを下げることがで
きるので、各々のＡ／Ｄ変換器の動作タイミングのずれ
が、測定精度に及ぼす影響を減らすことができる。ま
た、一定期間積分した値に基づいてＡ／Ｄ変換値６０を
算出するので、量子化誤差の影響を減らすことができ、
正確な時間間隔におけるＡ／Ｄ変換値６０を算出でき
る。

【００５１】以上、本発明を実施の形態を用いて説明し
たが、本発明の技術的範囲は上記実施の形態に記載の範
囲には限定されない。上記実施の形態に、多様な変更又
は改良を加えることができることが当業者に明らかであ
る。その様な変更又は改良を加えた形態も本発明の技術
的範囲に含まれ得ることが、特許請求の範囲の記載から
明らかである。

【００５２】

【発明の効果】上記説明から明らかなように、本発明に
よれば、複数のＡ／Ｄ変換器を備えるＡ／Ｄ変換装置を
供給することができる。

【図面の簡単な説明】

【図１】インターリーブ方式のＡ／Ｄ変換装置を示す。

【図２】被測定信号であるアナログ信号の１例を示す。

【図３】本発明によるＡ／Ｄ変換装置の１つの実施形態
のブロック図を示す。

【図４】展開係数供給部２８の実施形態を示す。

【図５】展開パルス（５２ｂ〜５２ｈ）を示す。

【図６】信号展開部２０ｂ及び積分器２２ｂの実施形態
を示す。

【図７】信号展開部２０ｂ及び積分器２２ｂの他の実施
形態を示す。

【図８】ディジタル信号処理部２４の実施形態を示す。

【図９】ディジタル信号処理部２４の他の実施形態を示
す。

【図１０】入力信号をＡ／Ｄ変換間隔Ｔｃで分割した図
を示す。

【図１１】本発明の動作原理の説明に用いる図を示す。

【符号の説明】１０…アナログ信号入力部、１２ａ、１２ｂ…Ａ／Ｄ変
換器、１４…マルチプレクサ、１６…記憶装置、２０ａ
〜２０ｂ…信号展開部、２２ａ〜２２ｂ…積分器、２４
…ディジタル信号処理部、２８…展開係数供給部、３０
…基準クロック発生器、３２…サンプリングクロック発
生器、３４ａ〜３４ｋ…アナログスイッチ、３６…イン
バータ、３８…アナログ減算器、４０ａ〜４０ｄ…コン
デンサ、４２…オペアンプ、４４ａ、４４ｂ…１／２分
周器、４６ａ〜４６ｄ…排他的論理和、４７…電圧値算
出部、４８…電圧値算出係数供給部、４９…電圧値出力
部、５０…アナログ信号、５２ａ〜５２ｂ…展開パル
ス、５４…展開係数、５６…基準クロック、５８ａ、５
８ｂ…サンプリングクロック、６０…Ａ／Ｄ変換値、６
２ａ〜６２ｈ…展開信号、６４ａ〜６４ｈ…積分値、６
６ａ〜６６ｈ…ディジタル積分値、６８…電圧値算出係
数、７０…電圧値、７２ａ〜７２ｈ…乗算器、７４ａ〜
７４ｈ…加算器、７６ａ〜７６ｈ…シフトレジスタ、８
０ａ〜８０ｃ…インバータ

Claims

【特許請求の範囲】

【請求項１】アナログ信号をディジタル信号に変換す
るＡ／Ｄ変換装置であって、前記アナログ信号を入力するアナログ信号入力部と、前記アナログ信号を所定の時間間隔毎に演算処理し、展
開信号を出力する信号展開部と、前記展開信号を、前記所定の時間間隔より長い積分期間
に渡り積分処理し、積分値を出力する積分器と、前記積分値に基づいて、前記所定の時間間隔における前
記アナログ信号の電圧値を算出してディジタル値として
出力するディジタル信号処理部とを備えることを特徴と
するＡ／Ｄ変換装置。
【請求項２】複数の前記信号展開部と、複数の前記信
号展開部の各々に対応する複数の前記積分器を更に備
え、前記ディジタル信号処理部は、複数の前記積分器か
ら出力される複数の前記積分値に基づいて、前記所定の
時間間隔における前記ディジタル値を出力することを特
徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項３】前記積分期間は、前記所定の時間間隔の
ほぼ整数倍であることを特徴とする請求項１又は２に記
載のＡ／Ｄ変換装置。
【請求項４】前記演算処理において前記アナログ信号
に乗じる係数を、前記所定の時間間隔毎に供給する展開
係数供給部を更に備えることを特徴とする請求項１から
３のいずれかに記載のＡ／Ｄ変換装置。
【請求項５】前記展開係数供給部は、前記積分期間に
前記所定の時間間隔で順次に供給する前記係数の係数列
を、前記積分期間毎に繰り返して供給し、前記信号展開部は、前記係数列に基づいて前記所定の時
間間隔で前記アナログ信号を前記演算処理することを特
徴とする請求項４に記載のＡ／Ｄ変換装置。
【請求項６】前記展開係数供給部は、それぞれ異なる
前記係数列を複数の前記信号展開部に供給し、複数の前
記信号展開部は、それぞれ異なる前記係数列に基づいて
前記所定の時間間隔で前記アナログ信号を前記演算処理
することを特徴とする請求項５に記載のＡ／Ｄ変換装
置。
【請求項７】前記信号展開部は、前記係数がＨｉ（論
理値１）のときに前記アナログ信号に対して−１を乗じ
る演算をし、前記係数がＬｏｗ（論理値０）のときに前
記アナログ信号に対して１を乗じる演算をすることを特
徴とする請求項１から６のいずれかに記載のＡ／Ｄ変換
装置。
【請求項８】前記ディジタル信号処理部は、アナログ
値である前記積分値をディジタル値にするＡ／Ｄ変換器
と、前記ディジタル値と前記係数に基づいて、前記所定
の時間間隔における前記アナログ信号の電圧値を算出す
る電圧値算出部を有することを特徴とする請求項１から
７のいずれかに記載のＡ／Ｄ変換装置。
【請求項９】前記展開係数供給部が、前記係数列を保
持する記憶部を有することを特徴とする請求項５から８
のいずれかに記載のＡ／Ｄ変換装置。
【請求項１０】前記ディジタル信号処理部は、前記係
数に基づいて電圧値を算出する際に用いる電圧値算出係
数を供給する電圧値算出係数供給部を更に有することを
特徴とする請求項４から９のいずれかに記載のＡ／Ｄ変
換装置。
【請求項１１】前記電圧値算出係数は、それぞれ異な
る前記係数列を配列することで得られる行列の逆行列で
あることを特徴とする請求項１０に記載のＡ／Ｄ変換装
置。