JP2000307432A - アナログディジタル変換と乗算を同時に行う方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】アナログディジタル変換器で、アナログディジ
タル変換と乗算を同時に行う方法。 【解決手段】ビットシリアルＡＤＣは、ＲＡＭＰ信号と
ＢＩＴＸ信号を比較器及び、１−ビットラッチにそれぞ
れ入力する。ＲＡＭＰがアナログ入力を超えると、比較
器は、ＢＩＴＸの値の出力ためにラッチをトリガする。
ビットはシリアルに出力される。ＲＡＭＰ信号は、電圧
レベルと電圧ステップが階段状である。本発明では、２
つの係数による乗算が可能である。１つの係数は適切に
設計されたＲＡＭＰにより決定され、他の係数は適切に
設計されたＢＩＴＸにより決定される。ＲＡＭＰを介し
た乗算は、１／Ｘの係数により電圧レベルを変えること
により行われる。ここで、Ｘは乗算する係数である（即
ち、係数０．５の乗算は、電圧レベルの電圧を２倍とす
ることで達成される）。ＢＩＴＸを介した乗算は、Ｘ倍
だけＢＩＴＸの周波数を下げることにより達成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログディジタ
ル変換方法と、電子的に乗算を行う方法に関する。特
に、本発明は、アナログディジタル変換方法と、乗算を
同時に行う方法を提供する。特に、本発明は、多くの並
列アナログ信号のデータ圧縮で使用するのに適してい
る。更に、２次元画像センサ配列に別々に変換を行う構
造を開示する。

【０００２】

【従来の技術】電荷結合素子（ＣＣＤ）又は、フォトデ
ィテクタ配列のような画像センサ配列は、機械映像やデ
ィジタルカメラのような画像応用で良く使用されてい
る。そのような画像配列は、典型的には、画像チップの
面上に配置された、５００，０００から１，０００，０
００の微視的な光センサを有する。各センサは、入力光
の強さの関数のアナログ値（即ち、電圧）を発生する。
蓄積されるべき画像に関しては、各センサからのアナロ
グ値をディジタル化することが一般的に、必要である。

【０００３】ディジタル化は、典型的には、各センサか
らのアナログ値を順次ディジタル化する高速アナログデ
ィジタル変換器（ＡＤＣ）で行われる。画像配列の多く
のセンサで、得られた各画素により多くのデータが生成
される。それゆえ、多くの画像装置では、ディジタル化
された画像の蓄積と伝送を容易にするために、ある種の
データ圧縮機構が採用されている。

【０００４】分離できる２−Ｄ変換は、（分離できるの
で）比較的利用が簡単のため、データ圧縮で良く使用さ
れる。ＪＰＥＧとＭＰＥＧは、分離できる２−Ｄ変換を
使用する画像データ圧縮技術の例である。図１は、８ｘ
８画素配列と、分離できる２−Ｄ変換に関係した基本概
念を示す。分離できる２−Ｄ変換では、各ローと各コラ
ムからのディジタル値は、予め計算されたディジタル係
数（Ｒ_１，Ｒ_２．．．Ｒ_８；Ｃ_１，Ｃ_２．．．Ｃ_８）に
より乗算される。このように、各画素値は数Ｒ _ｉＣ_ｊに
より乗算される。ここで，ｉとｊは１から８の間の整数
である。分離できる２−Ｄ変換の計算と使用は、従来技
術の信号処理で既知である。多くの種類の分離できる２
−Ｄ変換がある。分離できる２−Ｄ変換を含む、多くの
データ圧縮技術は，多くのディジタル化された画素値の
ために、多くの数学的乗算を行うことが必要である。図
１の８ｘ８画素配列は、典型的には、何千もの画素を有
する多くの画素配列の小ブロックであることに注意す
る。

【０００５】これらの乗算を行う現在のアプローチ（例
えば、ディジタルカメラ）は、ディジタル乗算を行う専
用のディジタル信号プロセッサへディジタル画素値を出
力する。比較的高価なチップと多くの電力を消費するの
でこれは問題である。他の文献の例は、ディジタル化前
に、アナログ値に直接乗算を行い、次に可変ステップサ
イズの量子化（ディジタル化）を行う。このアプローチ
は望ましくない。アナログメモリと、大きなチップ領域
と電力を要する高度なアナログ処理と必要とし、利用す
るのが複雑であるからである。さらに、１９９７年２月
サンフランシスコ、カリフォルニアで行われた、ＩＳＳ
ＣＣ技術論文ダイジェストの、Ｓ．Ｋａｗａｈｉｔｏ他
による，”アナログ２−Ｄ離散コサイン変換処理とＡＤ
Ｃ／量子化器を伴った圧縮ディジタル出力ＣＭＯＳ画像
センサ” の参考文献がある。

【０００６】Ｆｏｗｌｅｒ他の米国特許５，８０１，６
５７は、画素レベルのアナログディジタル変換（ＡＤ
Ｃ）を行う方法及び、装置を開示する。言い換えると、
各画素は、単純なＡＤＣが設けられる。各ＡＤＣは、セ
ンサ配列外部の駆動回路から質問信号を受ける。全配列
に１つのみの駆動回路が必要である。ディジタル画素値
はシリアルに出力される。方法は、マルチチャネルビッ
トシリアル（ＭＣＢＳ）アナログディジタル変換と呼ば
れる。単一チャネルのＭＣＢＳは、ビットシリアルＡＤ
Ｃと呼ばれる。ＭＣＢＳ ＡＤＣは、画像取得に適用で
きる多くの優位点を有するが、ディジタル乗算は提供し
ない。分離できる２−Ｄ変換は、ＭＣＢＳ−ディジタル
化された画像に行われる場合には、さらなる、ディジタ
ル信号処理が必要である。これは、画像装置のコストと
電力消費を増加する。

【０００７】それゆえ、分離したディジタル信号プロセ
ッサ無しに、連続したディジタル値に乗算を行えること
が望ましい。

【０００８】また、ＭＣＢＳ ＡＤＣは多くの優位点を
有するので、ＭＣＢＳハードウェアと前述の方法を用い
て乗算を行うことが望ましい。

【０００９】図２は、Ｆｏｗｌｅｒ他の米国特許５，８
０１，６５７による単一チャネルビットシリアルＡＤＣ
を示す。

【００１０】単一チャネルビットシリアルＡＤＣは、比
較器２０、１ビットラッチ２２、を有する。比較器の出
力３２は、ラッチゲート入力３４に接続される。単調に
増加するＲＡＭＰ信号２４は、比較器の反転入力３０に
入力し、ディジタル化されるべきアナログ値（電圧）２
８は、比較器の非反転入力２６に入力する。それゆえ、
ＲＡＭＰ２４がアナログ電圧２８を超えたときに、出力
３２はローレベルとなる。比較器の出力は、ラッチ２２
のゲート３４へ入力する。ＢＩＴＸ３６は、ラッチ２２
の入力３８へ入力する。それゆえ、ＲＡＭＰ信号がアナ
ログ電圧２８を超えたときにラッチ２２はＢＩＴＸ値を
ラッチする。ラッチされたＢＩＴＸ値は、シリアルディ
ジタル出力へ供給される。

【００１１】図３は、ＢＩＴＸとＲＡＭＰ信号の相互作
用を示す図である。ＲＡＭＰ２４は、所定の電圧レベル
４０と電圧ステップ４６を有する階段状波形である。Ｂ
ＩＴＸは矩形波である。ＢＩＴＸは、時間が指定された
遷移４２を有し、ＢＩＴＸ遷移４２とＲＡＭＰ電圧ステ
ップ４６の間には、遅延４４がある。遅延４４は、比較
器が状態を変える前のセットアップ時間をラッチに与え
る。

【００１２】ＲＡＭＰとＢＩＴＸは、望ましいディジタ
ル（０又は、１）が、Ａ−Ｂ、Ｂ−Ｃ、Ｃ−Ｄ、Ｄ−Ｅ
及び、Ｅ−Ｆに示す所定のアナログ電圧範囲に結合され
る様に共に設計される。

【００１３】図４は、図３に示すＲＡＭＰとＢＩＴＸ信
号の量子化テーブルを示す。電圧範囲に結合したディジ
タル出力は、変化するＢＩＴＸにより変更される。

【００１４】ビットシリアルＡＤＣ技術は、アナログ値
を正確な多ビットへディジタル化するのに使用され得
る。ビットは、シリアルに出力される。例えば、最大ビ
ット（ＭＳＢ）を先頭に、又は、最小ビット（ＬＳＢ）
を先頭に、ビットはどのような好ましい順序でも出力で
きる。特徴的なＲＡＭＰ波形は正確な各ビットのために
要求される。データは、各ＲＡＭＰ波形の間にラッチか
ら出力される。ＲＡＭＰの電圧レベル４０とＢＩＴＸの
パターンは、好ましい量子化テーブルを出力するために
変えられる。例えば、中間調は、ＢＩＴＸとＲＡＭＰを
適切に設計することにより出力できる。

【００１５】ビットシリアルＡＤＣの１つの大きな優位
点は、多くの分離したＡＤＣは、多チャネルビットシリ
アル（ＭＣＢＳ）ＡＤＣを構成するために、同時に、動
作できることである。これは、図５に示される。ＢＩＴ
ＸとＲＡＭＰを発生する回路は、全ＡＤＣ４８へ同じＢ
ＩＴＸとＲＡＭＰを供給する。各ＡＤＣのハードウェア
は非常に簡単なので、多くのＡＤＣ（例えば、１００
０）が、同時に動作できる。この特徴は、特に多くのア
ナログ値がディジタル化されねばならない応用で有益で
ある。この状況は、例えば、画像信号からのアナログ信
号をディジタル化するときに発生する。画像センサで
は、単一のＡＤＣは各画素又は、小グループにに設けら
れる。

【００１６】

【発明が解決しようとする課題】上述の様に、乗算を行
う現在のアプローチ（例えば、ディジタルカメラ）は、
ディジタル乗算を行う専用のディジタル信号プロセッサ
へディジタル画素値を出力する。比較的高価なチップと
多くの電力を消費するのでこれは問題である。他の文献
の例は、ディジタル化前に、アナログ値に直接乗算を行
い、次に可変ステップサイズの量子化（ディジタル化）
を行う。このアプローチは望ましくない。

【００１７】又、分離できる２−Ｄ変換は、ＭＣＢＳ−
ディジタル化された画像に行われる場合には、さらな
る、ディジタル信号処理が必要である。これは、画像装
置のコストと電力消費を増加する。

【００１８】

【課題を解決するための手段】従って、本発明の目的
は、以下のような、 １）マルチチャネルビットシリアルアナログディジタル
変換方法及びハードウェアと完全に互換性のあること
と、 ２）現在のＭＣＢＳ回路に加えるべき更なるハードウェ
アを要しないことと、 ３）各ディジタル化された値を２つの独立して調整でき
る係数と乗算するのに使用できることと、 ４）正確に決定された係数と乗算する様にプログラムで
きることと、 ５）画像データ圧縮の、分離した２―Ｄ変換、畳み込み
及び、フィルタを行うのに使用できることと、 ６）多くの並列アナログ信号がディジタル化され且つ係
数と乗算されるどのような状況でも使用できることと、 ７）アナログディジタル変換とディジタル乗算の両方が
行われるどのような状況でも使用できるディジタル乗算
を行う方法を提供することである。

【００１９】本発明の他の目的は、単一傾斜アナログデ
ィジタル変換器で、アナログディジタル変換と乗算を同
時に行える方法を提供することである。

【００２０】これらの及び、他の目的及び、優位点は、
図を参照して以下の説明を読むことにより明らかとなろ
う。

【００２１】上記目的と優位点は、ビットシリアルＡＤ
Ｃへ供給するＲＡＭＰとＢＩＴＸ信号を変えることによ
り達成される。ＲＡＭＰ信号を変えることで、係数によ
り、ディジタル出力の乗算を行え、ＢＩＴＸ信号を変え
ることで、第２の係数により、ディジタル出力の乗算を
行える。

【００２２】Ｍ−ＲＡＭＰとＭ−ＢＩＴＸは、乗算を提
供するＲＡＭＰとＢＩＴＸ信号を示すのに使用される総
称的な用語である。

【００２３】乗算を提供しない１−ＲＡＭＰ信号が存在
する。ＲＡＭＰを使用したＸの係数による乗算は、１Ｒ
ＡＭＰ信号の電圧レベルと１／Ｘの係数だけ異なる電圧
レベルを有するＭ−ＲＡＭＰ信号を発生することにより
達成される。Ｍ−ＲＡＭＰ信号はビットシリアルＡＤＣ
の比較器入力に与えられる。

【００２４】乗算を提供しない周波数Ｆｏの１−ＢＩＴ
Ｘ信号が存在する。ＢＩＴＸを介して乗算を提供する際
には、平均周波数がＸＦｏに近いＭ−ＢＩＴＸ信号が発
生される。Ｍ−ＢＩＴＸ信号は、周波数ＫＦｏ／Ｎ及
び、周波数ＫＦｏ／Ｎ＋１で交番するセグメントを有す
る。ここでＮは正の整数、Ｋは整数である。Ｍ−ＢＩＴ
Ｘ信号はビットシリアルＡＤＣのデータ入力に与えられ
る。Ｋ≠１の場合には、ＲＡＭＰ信号は、同様に変わら
なければならない。

【００２５】好ましくは、Ｋ＝２^Ｄである。ここで、Ｄ
は１／Ｘの小数部を表すのに使用される２値ビットの数
である。このしくは、 Ｎは、Ｎ＜（Ｋ／Ｘ）＜Ｎ＋１
のように選択される。

【００２６】また、Ｍ−ＢＩＴＸの平均周波数は、ＸＦ
ｏに近いことが好ましい。例えば、Ｍ−ＢＩＴＸの平均
周波数はＸＦｏから、ＸＦｏの１／２^ｎ−１倍以内であ
ることが好ましく、ここでｎはアナログディジタル変換
に要求される分解能のビット数である。かわりに、Ｍ−
ＢＩＴＸの平均周波数はＸＦｏの１０％又は、５％以内
であることができる。

【００２７】本発明は、また、”格子へのスナップ”特
性を有するＭ−ＲＡＭＰ信号を発生する方法を有する。
この方法は、次の関係にしたがって、Ｎ，Ａ及び、Ｂを
選択することで始まる。

【００２８】

【数１５】 ここで、ＮとＫは整数である。Ｋは格子密度係数であ
る。値Ａは、第１の連続和に周波数２ＫＦｏで加算され
る。第１の連続和は、アキュムレータで発生されること
ができる。値Ａのディジタル番号は、第1の連続和がＢ
を超えない場合には値Ｎ、第1の連続和がＢを超えた場
合には、値Ｎ＋１を有するように生成される。ディジタ
ル番号は、Ａが加算された後、連続和がＢを超えた場合
には、Ｎ＋１を有する。生成されるディジタル番号は、
２ＫＦｏのレートで第２の連続和に加算される。第２の
連続和は、ディジタルアナログ変換器（ＤＡＣ）へ送ら
れる。ＤＡＣの出力は、好ましいＭ−ＲＡＭＰ信号であ
る。Ｎは、Ｎ＜（Ｋ／Ｘ）＜Ｎ＋１のように選択（即
ち、ＮはＫ／Ｘの整数部）されることが好ましい。ま
た、

【００２９】

【数１６】 は、Ｋ／Ｘに非常に近いことが好ましい。本発明は、
Ｎ，Ａ及び、Ｂを選択するアルゴリズムを含む。

【００３０】本発明は、また、”格子へのスナップ”特
性を有するＭ−ＢＩＴＸ信号を発生する方法を有する。
この方法は、次の関係にしたがって、Ｎ，Ａ及び、Ｂを
選択することで始まる。

【００３１】

【数１７】 ここで、ＮとＫは整数である。Ｋは格子密度係数であ
る。値Ａは、連続和に加算される。例えば、連続和は、
アキュムレータで発生されることができる。次に、Ａが
連続和に加算された後に、連続和が容量Ｂを超えないと
きには、周波数ＫＦｏ／Ｎを有する矩形信号が発生され
る。Ａが連続和に加算された後に、連続和が容量Ｂを超
えるきには、矩形信号は、周波数ＫＦｏ／（Ｎ＋１）を
有する。増分Ａは、矩形信号の各遷移エッジ後に、連続
和へ加算される。矩形信号は、Ｘの乗算を提供する望ま
しいＭ−ＢＩＴＸ信号である。Ｎは、Ｎ＜（Ｋ／Ｘ）＜
Ｎ＋１のように選択（即ち、ＮはＫ／Ｘの整数部）され
ることが好ましい。また、

【００３２】

【数１８】 は、Ｋ／Ｘに非常に近いことが好ましい。本発明は、
Ｎ，Ａ及び、Ｂを選択するアルゴリズムを含む。

【００３３】本発明は、Ｍ−ＲＡＭＰ信号を発生する装
置を含む。装置は、第１の連続和を発生する第１のアキ
ュムレータを有する。第１のアキュムレータは、容量Ｂ
を有する。値Ａは、周波数２ＫＦｏで第１の連続和に加
算される。値Ｎ，Ａ及び、Ｂは、

【００３４】

【数１９】 で選択される。ここで、ＮとＫは整数である。Ｋは格子
密度係数である。装置は又、番号選択器を有する。番号
選択器は、Ａが連続和に加算された後に、第1の連続和
が容量Ｂを超えないときには、ディジタル番号Ｎを供給
する。番号選択器は、Ａが連続和に加算された後に、第
1の連続和が容量Ｂを超えるきには、ディジタル番号Ｎ
＋１を供給する。番号選択器は、ディジタル番号を周波
数２ＫＦｏで供給する。装置は、また、ディジタル番号
を、第２の連続和に加算する第２のアキュムレータを有
する。装置は更に、第２の連続和をアナログ値に変換す
るディジタルアナログ変換器（ＤＡＣ）を有する。ＤＡ
Ｃより供給されたアナログ値は、Ｘの乗算を提供する望
ましいＭ−ＲＡＭＰ信号である。装置は、アキュムレー
タとＤＡＣが正しい周波数で動作することを保証するク
ロックを有しても良い。

【００３５】本発明はまた、”格子へのスナップ”特性
を有するＭ−ＢＩＴＸ信号を発生する装置を含む。装置
は、アキュムレータ内で連続和に値Ａを加算するアキュ
ムレータを有する。アキュムレータは容量Ｂを有する。
値Ｎ，Ａ及び、Ｂは、

【００３６】

【数２０】 で選択される。ここで、ＮとＫは整数である。Ｋは格子
密度係数である。装置はまた、アキュムレータと通信す
る矩形波周波数発生器を有する。周波数発生器は、Ａが
連続和に加算された後に、連続和が容量Ｂを超えないと
きには、周波数ＫＦｏ／Ｎを発生する。周波数発生器
は、Ａが連続和に加算された後に、連続和が容量Ｂを超
えるきには、周波数ＫＦｏ／（Ｎ＋１）を発生する。ア
キュムレータは、周波数発生器出力の各遷移エッジ後
に、Ａを連続和へ加算する。周波数発生器出力は、Ｘの
乗算を提供する望ましいＭ−ＢＩＴＸ信号である。矩形
波周波数発生器は、Ｎ又は、Ｎ＋１の法を選択できる分
周器と通信する周波数ＫＦｏのクロックを有する。

【００３７】本発明は、また、画像を得て、画像を圧縮
／フィルタ処理する装置も含む。装置はアナログ信号を
生成するフォトディテクタの配列を有する。フォトディ
テクは、ローとコラムに配置される。装置は、フォトデ
ィテクタと通信するビットシリアルアナログディジタル
変換器（ＡＤＣ）を有する。装置は、異なる係数による
乗算を提供する複数の異なるＭ−ＲＡＭＰ信号を発生す
るＭ−ＲＡＭＰ発生器を有する。装置は、異なる係数に
よる乗算を提供する複数の異なるＭ−ＢＩＴＸ信号を発
生するＭ−ＢＩＴＸ発生器を有する。装置は、異なるコ
ラムへ異なるＭ−ＲＡＭＰ信号を供給し、且つ異なるロ
ーへ異なるＭ−ＢＩＴＸ信号を供給する回路を有する。
例えば、回路は、スイッチマトリクスを有する。Ｍ−Ｒ
ＡＭＰ及び、Ｍ−ＢＩＴＸ発生器は、異なるＭ−ＲＡＭ
Ｐ及び、Ｍ−ＢＩＴＸ信号の設計に関する情報を蓄積す
る、検索テーブルを有することができる。また、Ｍ−Ｒ
ＡＭＰ及び、Ｍ−ＢＩＴＸ発生器は、分数−Ｎの位相ロ
ックループを有することができる。本発明のローとコラ
ムは交換できると理解される。それゆえ異なるローに供
給されるＭ−ＲＡＭＰ信号と、異なるコラムに供給され
るＭ−ＢＩＴＸ信号を伴う装置は、本発明の請求項の範
囲内である。ローとコラムは六辺系の配列、又は、放射
状配列又は、画素でも良いと理解される。

【００３８】本発明は、また、単一傾斜ＡＤＣで、Ａ／
Ｄ変換とＸの乗算を同時に行う方法も有する。方法は、
単一傾斜アナログディジタル変換器で使用されている単
一傾斜ＲＡＭＰ信号（ＳＳ−ＲＡＭＰ）の電圧／時間傾
斜を１／Ｘ係数だけ変えるステップを有する。

【００３９】本発明は、また、単一傾斜ＡＤＣで、Ａ／
Ｄ変換とＸの乗算を同時に行う第２の方法も有する。方
法は、、単一傾斜アナログディジタル変換器で使用され
ている単一傾斜ＦＲＥＱ信号（ＳＳ−ＦＲＥＱ）の周波
数をＸ係数だけ変えるステップを有する。

【００４０】本発明は、また、シリアルＡＤＣと通信す
る画像フォトディテクタ配列内でアナログディジタル変
換と圧縮／フィルタ処理を同時に行う方法も含む。所定
のローのフォトディテクタからのディジタル値が同じ係
数で乗算される様に、異なるローへ異なるＭ−ＢＩＴＸ
信号が供給される。所定のコラムのフォトディテクタか
らのディジタル値が同じ係数で乗算される様に、異なる
コラムへ異なるＭ−ＲＡＭＰ信号が供給される。それゆ
え、配列中の、各フォトディテクタからの各ディジタル
値が、配列のフォトディテクタの位置により決定される
２つの係数により乗算される。本方法は配列の小ブロッ
クに適用される。ビットシリアルＡＤＣは、フォトディ
テクタ内の配列に配置されても良く、又は、別のチップ
に配置されても良い。

【００４１】本発明は、また、単一傾斜ＡＤＣと通信す
る画像フォトディテクタ配列内でアナログディジタル変
換と圧縮／フィルタ処理を同時に行う方法も含む。所定
のローのフォトディテクタからのディジタル値が同じ係
数で乗算される様に、異なるローへ、異なる乗算するＳ
Ｓ−ＦＲＥＱ信号（Ｍ−ＳＳ−ＦＲＥＱ）が供給され
る。所定のコラムのフォトディテクタからのディジタル
値が同じ係数で乗算される様に、異なるコラムへ異なる
乗算するＳＳ−ＲＡＭＰ信号（Ｍ−ＳＳ−ＲＡＭＰ）が
供給される。それゆえ、配列中の、各フォトディテクタ
からの各ディジタル値が、配列のフォトディテクタの位
置により決定される２つの係数により乗算される。本方
法は配列の小ブロックに適用される。単一傾斜ＡＤＣ
は、フォトディテクタ内の配列に配置されても良く、又
は、別のチップに配置されても良い。

【００４２】

【発明の実施の形態】本発明は、Ａ／Ｄ変換と同時に、
乗算を行う方法を開示する。説明する全ての実施例にお
いて、乗算の係数は1より小さいことが好ましい。これ
は、ディジタル化されるべきアナログ信号は、ＡＤＣの
全ダイナミックレンジを占めると仮定されるからであ
る。アナログ信号が、ＡＤＣの全ダイナミックレンジを
占めない場合には、1より大きい乗算が可能である。

【００４３】係数の組は、1より小さく正規化できるの
で、ほとんどのデータ圧縮応用では1より大きい係数は
不要である。

【００４４】本発明は、各ビットシリアルＡＤＣに対
し、その出力に２つの独立した係数を乗算する方法を提
供する。1つの係数は、おおよそ交番するＲＡＭＰ２４
波形により決定され、他の係数は、おおよそ交番するＢ
ＩＴＸ３６波形により決定される。ＲＡＭＰ２４波形を
介した乗算は、概念的には簡単であり、最初に説明す
る。 ＲＡＭＰを介した乗算 図６は、乗算を提供しない（即ち、係数１の）１−ＲＡ
ＭＰ信号２４を示す。アナログ入力の入力範囲５０と最
大アナログ電圧レベル５４も示されている。１−ＲＡＭ
Ｐ信号２４は、アナログ信号と同じ入力範囲５０を有す
る。示された電圧範囲５２は、ディジタル出力が１（出
力ハイ）となるアナログ入力電圧を示す。電圧範囲５２
は、ＢＩＴＸが１のときに起こるステップ４６と一致す
る。１−ＲＡＭＰ信号２４は、乗算無しのアナログディ
ジタル変換を提供するＲＡＭＰ信号として定義される。

【００４５】ＲＡＭＰを介しての乗算は、望ましい乗算
係数の逆数により、１−ＲＡＭＰの電圧レベル４０を乗
算することにより達成される。ＢＩＴＸは影響されな
い。乗算を提供するＲＡＭＰ信号をＭ−ＲＡＭＰと呼
ぶ。Ｘによる乗算に対しては、電圧レベル４０は、１／
Ｘにより乗算される。ビットシリアルＡＤＣのディジタ
ル出力を係数０．７で乗算するには、１−ＲＡＭＰ電圧
レベル４０は、１．４３（即ち、１／０．７）により乗
算される。図７は、０．７の乗算を行う０．７Ｍ−ＲＡ
ＭＰ信号を生成する、１．４３により乗算された１−Ｒ
ＡＭＰ信号を示す。０．７Ｍ−ＲＡＭＰ信号は、最大ア
ナログ電圧５４で切り捨てられる。１−ＲＡＭＰから
０．７Ｍ−ＲＡＭＰ信号への変更は、ディジタル出力が
１になるアナログ入力に対する電圧範囲５２を上昇させ
る。それゆえ、同じディジタル出力を発生するために
は、アナログ入力は、比例して高い電圧にならなければ
ならない。それゆえ、（１以下の係数による）ディジタ
ル乗算は、電圧レベル４０の電圧を上昇することにより
達成される。乗算無しなら１−ＲＡＭＰの範囲５０は、
アナログ入力のダイナミックレンジより大きいなら、１
より大きい係数によるディジタル乗算は、電圧レベル４
０の電圧を低下することにより達成できる。他ビットの
乗算は、単に、（ＭＳＢからＬＳＢに対して）全１−Ｒ
ＡＭＰ波形の電圧レベル４０を同じ係数により乗算する
ことにより達成できる。 ＢＩＴＸを介した乗算 ＢＩＴＸ波形は、乗算を提供することも、乗算を提供し
ないこともできる。以下の説明では、乗算を提供しない
ＢＩＴＸ波形は、１−ＢＩＴＸと呼ぶ。乗算を提供する
ＢＩＴＸ波形は、Ｍ−ＢＩＴＸと呼ぶ。、１−ＢＩＴＸ
は、周波数Ｆｏの矩形波である。

【００４６】ＢＩＴＸによる乗算に関しては、ある場合
（即ち、基準クロックが基準周波数Ｆｏよりも早く、格
子密度係数Ｋは１より大きい）には、ＲＡＭＰを変える
ことも必要である。しかし、クロックがＦｏよりも早い
場合には、ＲＡＭＰの変化は、ＲＡＭＰにより生成され
るのに使用する電圧レベルの変化と独立である。それゆ
え、本発明は、２つの独立した係数により、ビットシリ
アルＡＤＣ出力に乗算を行う方法を提供する。１つの係
数は、ＲＡＭＰの設計により設定され、他の係数はＢＩ
ＴＸの設計により設定される。これらの問題は、以下に
詳細に説明する。

【００４７】図８は、典型的な、乗算を提供しないＲＡ
ＭＰと１−ＢＩＴＸ４１波形を示す。１−ＢＩＴＸ信号
４１は、規則的に空間を開けて配置されたエッジ遷移４
２を有する。ＲＡＭＰは、１つの時間位置は、各ＲＡＭ
Ｐ電圧ステップの連続する時間位置５６を確立する。１
−ＢＩＴＸは、周波数Ｆｏを有する。連続する時間位置
は周波数２Ｆｏを有する。

【００４８】ＢＩＴＸを使用するＸの乗算は、平均周波
数ＸＦｏ（長時間期間にわたって測定された平均）を有
する、Ｍ−ＢＩＴＸ（乗算するＢＩＴＸ信号）を生成す
ることにより達成される。典型的には、Ｘは１より小さ
く正規化されており、Ｍ−ＢＩＴＸは、１−ＢＩＴＸよ
りも低い周波数である。しかし、Ｍ−ＢＩＴＸは、１／
Ｘが整数でないなら、一定の周波数ＸＦｏの信号ではい
けない。これは、どのようなＭ−ＢＩＴＸ信号も時間位
置５６と同時のエッジ遷移を有しなければならないから
である。周波数ＸＦｏの矩形波は、１／Ｘが整数のとき
のみ、時間位置５６と同時のエッジ遷移を有するであろ
う。

【００４９】図９は、周波数０．７Ｆｏの矩形波を示
す。１／０．７＝１．４３で、且つ１．４３は整数でな
いので、遷移エッジ４３は、どの時間位置５６とも同期
していない。

【００５０】しかし、Ｍ−ＢＩＴＸ信号を使用する０．
７に近い係数の乗算は可能である。図１０は、０．７の
乗算を提供する０．７Ｍ−ＢＩＴＸ信号４１の設計を示
す。元もとの周波数Ｆｏの１−ＢＩＴＸ信号４１が示さ
れている。ＲＡＭＰ２４は、時間位置５６を確立する。
時間位置５６に同期して遷移エッジ４３を有しないの
で、一定周波数０．７Ｆｏの矩形波はＭ−ＢＩＴＸ信号
として使用されない。係数０．７の除算を行う、利用で
きる０．７Ｍ−ＢＩＴＸ信号６０は、”格子へのスナッ
プ”技術にしたがって、最も近い時間位置５６へ矩形波
５８の遷移エッジを配置する様に設計される。結果の
０．７Ｍ−ＢＩＴＸ信号６０は、周波数Ｆｏと周波数
０．５Ｆｏの交番するセグメントよりなる。特に、
（０．５（０．６）＋１．０（０．４）＝０．７なの
で）結果の０．７Ｍ−ＢＩＴＸ信号６０は、時間の４０
％周波数Ｆｏを有し、時間の６０％周波数０．５Ｆｏを
有する。”格子へのスナップ”技術にしたがって、生成
された０．７Ｍ−ＢＩＴＸ信号の平均周波数は、０．７
Ｆｏである。長時間期間測定されたときには、Ｍ−ＢＩ
ＴＸ６０の平均周波数は、０．７Ｆｏである。

【００５１】図１１は、図８の元のＲＡＭＰ信号と協調
した０．７Ｍ−ＢＩＴＸ信号６０を示す。範囲６４は、
ＡＤＣの出力が１の時の電圧を示す。（０．７Ｍ−ＢＩ
ＴＸ信号の平均周波数が低いので）範囲６４は電圧で上
昇し、かつ図７の範囲５２と比較して”広くなる”。そ
れゆえ、同じディジタル出力を生成するために、入力ア
ナログ電圧は、高くなければならない。それゆえ、１よ
り小さい数との乗算は、０．７Ｍ−ＢＩＴＸ信号６０を
しようして提供される。この特定の場合には、範囲６４
は、０．７の正確な乗算がに対してあるべきように、正
確ではない。しかし、図１１は、Ｍ−ＢＩＴＸの周波数
を変えることにより乗算が可能であることのみを示して
いる。以下に説明する本発明の好ましい実施例は、Ｍ−
ＢＩＴＸを使用する乗算の正確さをどのように向上する
かを説明する。

【００５２】ＲＡＭＰ信号に更なる電圧ステップ４６が
存在するなら、乗算は更に正確である。

【００５３】”格子へのスナップ”（時間位置５６で定
義された格子）に関する上記の記載は、Ｍ−ＢＩＴＸが
乗算する係数にどのように依存するかを理解するための
概念的な助けである。上記の記載は、Ｍ−ＢＩＴＸが実
際にどのように発生されるかを必ずしも説明しない。Ｍ
−ＢＩＴＸ信号は、矩形波信号５８に”格子へのスナッ
プ”動作を行う離散装置を使用して必ずしも発生されな
い。しかし、どのような有益なＭ−ＢＩＴＸ信号も、”
格子へのスナップ”特性を有する。”格子へのスナッ
プ”特性を有するどのようなＭ−ＢＩＴＸ信号を生成す
る方法も、本発明の範囲内である。

【００５４】以下に説明する好ましい実施例では、どの
ような乗算する係数Ｘに対して、Ｍ−ＢＩＴＸを発生す
ることができることが説明される。

【００５５】図１２は、”格子へのスナップ”特性を有
し、係数Ｘに対してＦｏＸ（上述の例ではＸ＝０．７）
の平均周波数で、基準周波数Ｆｏの、Ｍ−ＢＩＴＸ信号
を生成できる回路６８を示す。Ｍ−ＢＩＴＸを生成する
方法は、分数−Ｎの位相ロックループを設計する技術と
同様である。分数−Ｎの位相ロックループを設計する情
報は、１９９６年９月のマイクロウェーブジャーナルの
Ｂ．Ｇ．Ｇｏｌｄｂｅｒｇによる” 分数−Ｎの位相ロ
ックループ発展と成熟”を参照する。

【００５６】回路６８は、コンピュータ７０、分周器７
２、クロック７４、及び、アキュムレータ７６（ディジ
タル加算器）を有する。クロック７４は、固定の基準周
波数Ｆｏで、矩形波を発生する様に設定される。分周器
は、入力７１、出力７３及び、法の制御７５を有する。
アキュムレータ７６は、第１の入力８２、第２の入力８
４、出力８６、キャリー出力８８、エッジ検出トリガ９
０及び、容量設定入力９２を有する。Ｆｏのクロック信
号は、入力７１に接続される。キャリー出力８８は、法
の制御７５に接続される。アキュムレータの出力８６
は、第２の入力８４に接続される。

【００５７】乗算する係数をＸとし、コンピュータ７０
は、量Ｎ，Ａ及び、Ｂを以下の関係に基づいて決定す
る。

【００５８】

【数２１】 値１／Ｘに近い値Ｎ＋（Ａ／Ｂ）は、正確なＡ／Ｄ変換
と、乗算を提供する。Ｎは整数である。

【００５９】一般的なガイドラインとして、Ｎは、通常
は、１／Ｘの整数部と等しい（例えば、１／Ｘ＝３．４
３の時はＮ＝３）。また、ＡとＢは、通常は、Ａ／Ｂが
１／Ｘの小数部に等しい様に選択される。例えば、１／
Ｘ＝３．４３の時は、ＡとＢは通常は、

【００６０】

【数２２】 となる様に選択される。

【００６１】以下に、所定の係数Ｘに対するＮ，Ａ及
び、Ｂを選択する有益な３つのアルゴリズム（アルゴリ
ズム１−３）について説明する。

【００６２】Ｎ，Ａ及び、Ｂが決定された後、回路６８
は以下のように設定される。 １）値Ａは第１の入力８２に連続して供給される。 ２）アキュムレータの容量はＢに設定される。 ３）分周器の法は、法制御回路７５で、信号によって、
Ｎ又は、Ｎ＋１のいずれかに設定される。キャリー出力
８８がハイ（即ち、アキュムレータの連続和が容量Ｂを
超える時）には、分周器の法は、Ｎ＋１である。 ４）アキュムレータの内部状態が０とＢ−１の間に初期
化される。アキュムレータの内部状態は、Ｂ／２に初期
化されるのが好ましい。

【００６３】これらの設定は、マニュアルで，又は、コ
ンピュータ７０により行われることができ、又は、Ｘが
回路６８の寿命の間一定なら、回路は、常にＮ、Ａ、又
は、Ｂに固定の値が設定されることができる。

【００６４】動作中は、周波数Ｆｏは、分周器に入力す
る。分周器は、出力７３から、周波数Ｆｏ／Ｎを出力す
る。アキュムレータは、出力７３で遷移（ハイからロー
又は、ローからハイ）が起きたときは、第１入力８２と
第２入力８４でディジタル番号を加算する。アキュムレ
ータ出力８６は、第２入力８４へ接続されているので、
連続和は、アキュムレータ７６内で発生される。アキュ
ムレータが値０で初期化された場合には、連続和は、連
続する値０、Ａ，２Ａ，３Ａ，４Ａ等を容量Ｂまでとる
（即ち、Ａが、分周器出力７３の遷移ごとに連続和に加
算される）。アキュムレータが値１／２Ｂで初期化され
た場合には、連続和は、連続する値１／２Ｂ、Ａ＋１／
２Ｂ，２Ａ＋１／２Ｂ，３Ａ＋１／２Ｂ，等を容量Ｂま
でとる。連続和が容量Ｂに達したとき、キャリー出力８
８はハイとなり、分周器の法はＮ＋１へ変更される。キ
ャリー出力８８がハイの間、分周器は、周波数Ｆｏ／Ｎ
＋１を出力する。それゆえ、分周器出力は、周波数Ｆｏ
／Ｎと周波数Ｆｏ／Ｎ＋１の交番するセグメントを供給
する。

【００６５】随意に、各ＲＡＭＰ信号が発生された、
（即ち、ＭＣＢＳ ＡＤＣにより供給された，各出力ビ
ットに対して）、０からＢ−１の所定の値に第１のアキ
ュムレータは設定される。

【００６６】アキュムレータは容量Ｂを有する。これ
は、連続和がＢを超えたとき、連続和の値はＢを超えた
分の総計が設定される。容量Ｂは、”超えられる”。例
えば、Ｂ＝１００で、Ａ＝２７の場合、連続和が値９０
の時には、次の連続和は、１７である。キャリー出力が
ハイとなり、そして、次の連続和の値は、２７＋１７＝
４４である。１７から４４は超える動作を含まないの
で、キャリー出力は、ローとなる。

【００６７】分周器の出力は、Ｘの乗算を提供する望ま
しいＭ−ＢＩＴＸ信号である。分周器の出力の（長時間
期間にわたって平均された）平均周波数は、ＦｏＸであ
る。回路により生成されたＭ−ＢＩＴＸ信号の全遷移
は、クロック７４により生成された元のＦｏ信号の遷移
と同期している。それゆえ，回路により生成されたＭ−
ＢＩＴＸ信号は、”格子へのスナップ”特性を有する。

【００６８】図１３は、Ｘ＝０．７に対して、本発明に
したがって発生されたＭ−ＢＩＴＸ信号９１を示す。ア
キュムレータは、ゼロに初期化された。線９７は、周波
数２Ｆｏの”格子へのスナップ”時間位置を示す。使用
されている２つの周波数は、ＦｏとＳ１／２Ｆｏである
（１＜１．４３＜２のため）。周波数は通常は、各遷移
ごとに変化し、それにより、異なる周波数が、”ハイ”
と”ロー”の異なる継続期間として現れる。 Ｎ，Ａ及び、Ｂを選択するためのアルゴリズム１−３ 以下の全てのアルゴリズムは、ｎはＡ／Ｄ変換に求めら
れる精度にビット数として定義される（例えば、Ａ／Ｄ
変換に求められる精度が３ビットならｎ＝３である）。 アルゴリズム１ この単純なアルゴリズムにおいて、Ｎ＝１／Ｘの整数
部、即ち、Ｎ＜１／Ｘ＜Ｎ＋１ Ｂ＝２^ｎ、及び、Ａ＝Ｒｏｕｎｄ（Ｂ（ｆｒａｃ（１／
Ｘ））である。

【００６９】ここで、”Ｒｏｕｎｄ”は、”最も近い整
数への丸め”、”ｆｒａｃ”は、”小数部を抜き出す”
動作を示す。 アルゴリズム２ このアルゴリズムは、典型的には、最も効率的である。
アイデアは、Ｃは選択された定数より小さいという制約
内で、できるだけ正確に、分数Ｂ／ＣとしてＸを表現す
ることである。例えば、制約Ｃ＜２^ｎが使用されること
ができる。Ｎ，Ａ及び、Ｂは以下の式により得られる。

【００７０】

【数２３】 Ｎは整数であるという制約がある。分数Ｂ／Ｃは、番号
システムとしてＳｔｅｒｎ−Ｂｒｏｃｏｔ木を使用して
見つけることができる。分数Ｂ／Ｃを見つけるＳｔｅｒ
ｎ−Ｂｒｏｃｏｔ番号木の更なる情報は、Ｇｒａｈａ
ｍ、Ｋｎｕｔｈ，Ｐａｔａｓｈｎｉｋらによる「具体的
数学」の１１８頁から１２２頁を参照できる。 アルゴリズム３ このアルゴリズムでは、Ｂ＝Ｒｏｕｎｄ（２^ｎＸ）、こ
こで、”Ｒｏｕｎｄ”は、”最も近い整数への丸め”を
示す。Ｎ＝２^ｎ／Ｂの整数部、そして、Ａ＝２^ｎｍｏｄ
（Ｂ）、ここで、”ｍｏｄ”は法とする演算を示す。

【００７１】アルゴリズム３では、Ｎは、１／Ｘの整数
部と必ずしも等しくない。

【００７２】本発明は、アルゴリズム１−２に制限され
ない。

【００７３】

【数２４】 のような、Ｎ、Ａ及び、Ｂを見つける多くの技術があ
る。

【００７４】上述の様に、正確なＡ／Ｄ変換のために
は、Ｎ＋（Ａ／Ｂ）は、１／Ｘに近くなければならな
い。どのくらい近いかは、Ａ／Ｄ変換の望ましいビット
分解能による。即ち、ｎによる。最善の結果のために
は、Ｎ＋（Ａ／Ｂ）は、１／Ｘの（１／２^ｎ）倍以内で
なけらばならない。例えば、ｎ＝１（１ビット分解能Ａ
／Ｄ変換）に対しては、Ｎ＋（Ａ／Ｂ）は、１／Ｘの５
０％以内でなけらばならない。ｎ＝３に対しては、Ｎ＋
（Ａ／Ｂ）は、１／Ｘの１２．５％以内でなけらばなら
ない。しかし、これは一般的なガイドラインであり、絶
対的な要求ではない。

【００７５】回路６８で生成されたＭ−ＢＩＴＸ信号
は、比較的不正確なディジタル出力の乗算となる。不正
確の理由は、時間位置の格子が、比較的粗く、そして、
比較的少しの電圧ステップ４６しかないためである。各
電圧ステップは、１又は、０の出力値に結合していなく
てはならない。ＲＡＭＰ信号の電圧ステップ４６が、比
較的少ししかない場合には、出力は高い正確さを得られ
ない。それゆえ、ＲＡＭＰ信号へ更に電圧ステップ４６
を加えることにより、更に高い乗算精度の出力が得られ
る。しかし、更なる電圧ステップに加えて、時間位置５
６により確立された格子が更なる時間位置を有するなら
（即ち、単位時間あたり更なる時間位置５６があるな
ら）、出力の精度は改善される。

【００７６】図１４は、図８と１１のＲＡＭＰ信号に対
して、ＲＡＭＰ９３が２倍の電圧ステップ４６とレベル
４０を有する場合の、ＲＡＭＰ信号９３と１−ＢＩＴＸ
信号４１を示す。ＲＡＭＰ９３は２倍の電圧ステップ４
６を有するので、時間位置９６は２倍の密度の時間位置
５６である。ＲＡＭＰのこの精密な構造は、図６及び、
８と比較して、入力電圧範囲５０を、２倍の電圧範囲９
４へ分割する。ぞ押下した時間位置９６の密度と、大き
な数の電圧範囲９４で、正確な乗算ができる。電圧ステ
ップ４６と時間位置９６の数は２倍とされたが、１−Ｂ
ＩＴＸ４１の周波数は以前としてＦｏ（図６及び、８で
使用された周波数と同じ）である。

【００７７】図１４の正確さを改善したアプローチで
は、Ｍ−ＢＩＴＸの発生は、時間位置９６が、時間位置
５６の２倍である以外は、図１０の同じ”格子へのスナ
ップ”アプローチに従うと考えることができる。

【００７８】図１５は、Ｘ＝０．７の例を示す。ここ
で、周波数Ｆｏ０．７を有する矩形波信号５８が示され
る。遷移４３を最も近い時間位置９６へスナップするこ
とは、適切なＭ−ＢＩＴＸ信号９８を生成する。時間位
置９６は（位置５６と比較して）更に近くに配置されて
いるので、結果のＭ−ＢＩＴＸ信号９８は、（Ｍ−ＢＩ
ＴＸ信号６０と比較して）更に矩形波５８に近くなる。

【００７９】Ｍ−ＢＩＴＸ信号９８は、ＲＡＭＰ信号９
３と整列される。ＲＡＭＰ信号９３とＭ−ＢＩＴＸ信号
９８の使用は、ディジタル値１が割り当てられた電圧範
囲１００となる。電圧範囲１００は、図１１の電圧範囲
６４よりも、更に正確に０．７の乗算を表す。

【００８０】本出願では、１−ＢＩＴＸ基準周波数（Ｆ
ｏ）の遷移の密度と比較して、（ＲＡＭＰの電圧ステッ
プより決定される）時間位置５６，９６の密度は、格子
密度係数Ｋと呼ぶ。上記の例では、格子密度係数Ｋは、
２（即ち、Ｋ＝２）である。全ての前述の例では、格子
密度係数Ｋは１である（即ち、Ｋ＝１）。

【００８１】２の格子密度係数は、格子密度係数１と比
較して大きく精度を向上しないことに注意する。図１４
の例は、格子密度係数の上昇がどのように本発明の方法
の精度を向上するかの例である。一般的には、格子密度
係数が高くなると、乗算は正確となる。

【００８２】図１６は、格子密度係数Ｋと係数Ｘに従っ
て、Ｍ−ＢＩＴＸ信号を発生することができる回路１０
４を示す。クロック７４が周波数ＫＦｏなこと以外は、
図１２と回路要素は同じである。

【００８３】乗算する係数をＸとし、格子密度係数をＫ
とすると、コンピュータ７０は、量Ｎ，Ａ及び、Ｂを一
般的に次の関係に基づいて決定する。

【００８４】

【数２５】 値Ｋ／Ｘに近い値Ｎ＋（Ａ／Ｂ）は、正確なＡ／Ｄ変換
と乗算を提供する。ＮとＫは整数である。

【００８５】一般的なガイドラインとして、Ｎは、通常
は、Ｋ／Ｘの整数部と等しい（例えば、Ｋ／Ｘ＝３．４
３の時はＮ＝３）。また、ＡとＢは、通常は、Ａ／Ｂが
Ｋ／Ｘの小数部に等しい様に選択される。例えば、Ｋ／
Ｘ＝３．４３の時は、ＡとＢは通常は、

【００８６】

【数２６】 となる様に選択される。しかし、Ｎ，Ａ及び、Ｂの多く
の他の選択が心材し、本発明の範囲内である。

【００８７】以下に、所定の係数Ｘと格子密度係数Ｋに
対するＮ，Ａ及び、Ｂを選択する有益な３つのアルゴリ
ズム（アルゴリズム４−６）について説明する。

【００８８】Ｎ，Ａ及び、Ｂが決定された後、回路１０
４は以下のように設定される。 １）値Ａは第１の入力８２に連続して保たれる。 ２）アキュムレータの容量はＢに設定される。 ３）分周器の法は、法制御回路７５で、信号によって、
Ｎ又は、Ｎ＋１のいずれかに設定される。キャリー出力
８８がハイ（即ち、アキュムレータの連続和が容量Ｂを
超える時）には、分周器の法は、Ｎ＋１である。 ４）アキュムレータの内部状態が０とＢ−１の間に初期
化される。アキュムレータの内部状態は、Ｂ／２に初期
化されるのが好ましい。

【００８９】これらの設定は、マニュアルで，又は、コ
ンピュータ７０により行われることができ、又は、Ｘ及
びＫが回路１０４の寿命の間一定なら、回路は、常に
Ｎ、Ａ、又は、Ｂに固定の値が設定されることができ
る。

【００９０】動作中は、周波数ＫＦｏは、分周器に入力
する。分周器は、出力７３から、周波数ＫＦｏＦｏ／Ｎ
を出力する。アキュムレータは、出力７３で遷移（ハイ
からロー又は、ローからハイ）が起きたときは、第１入
力８２と第２入力８４でディジタル番号を加算する。ア
キュムレータ出力８６は、第２入力８４へ接続されてい
るので、連続和は、アキュムレータ７６内で発生され
る。アキュムレータが値０で初期化された場合には、連
続和は、連続する値０、Ａ，２Ａ，３Ａ，４Ａ等を容量
Ｂまでとる（即ち、Ａが、分周器出力７３の遷移ごとに
連続和に加算される）。アキュムレータが値１／２Ｂで
初期化された場合には、連続和は、連続する値１／２
Ｂ、１／２Ｂ＋Ａ，１／２Ｂ＋２Ａ，１／２Ｂ＋３Ａ等
を容量Ｂまでとる。連続和が容量Ｂに達したとき、キャ
リー出力８８はハイとなり、分周器の法はＮ＋１へ変更
される。キャリー出力８８がハイの間、分周器は、周波
数ＫＦｏ／Ｎ＋１を出力する。それゆえ、分周器出力７
３は、周波数ＫＦｏ／Ｎと周波数ＫＦｏ／Ｎ＋１の交番
するセグメントを供給する。

【００９１】格子密度係数Ｋ＞１に対しては、ＲＡＭＰ
信号に対応する変化がされねばならない。特に、ＲＡＭ
ＰはＫ倍の多くの電圧ステップ４６を有するように変化
される。これは、元のＲＡＭＰ信号（即ち、Ｋ＝１のＲ
ＡＭＰ）のステップを、電圧ステップに等しいＫへ分割
することにより達成される。

【００９２】図１２の最初に記載された例はＫ＝１であ
ると理解される。

【００９３】１／Ｘ＝Ｉ．Ｆ．とする。ここでＩは１／
の整数部、Ｆは１／Ｘの小数部である（即ち、Ｋ＝１に
対して、Ｉ＝Ｎ且つＦ＝Ｍ）。本発明では、Ｘは２値数
で表され、Ｆは２値数で表される。Ｆｓを表すのに使用
される、ビット数はＤと定義される。典型的には、Ｄは
約４−６（即ち、Ｆは４−６の２値の桁により表され
る）である。本発明の特定の適した実施例では、Ｋ＝２
^Ｄである。しかし、２のべき乗で無いＫは整数値を有す
ることができる。Ｋの値が高くなるほど、アナログディ
ジタル変換の精度が高くなる。また、Ｋの値が高くなる
と、高いクロック速度が要求される。

【００９４】以下の全てのアルゴリズムでは、ｎはＡ／
Ｄ変換に必要な精度のビット数として定義される（即
ち、３ビットがＡ／Ｄ変換に必要ならｎ＝３）。Ｎ，Ａ
及び、Ｂを選択するアルゴリズム４−６ アルゴリズム４ この単純なアルゴリズムにおいて、Ｎ＝Ｋ／Ｘの整数
部、即ち、Ｎ＜Ｋ／Ｘ＜Ｎ＋１ Ｂ＝２^ｎＫ、及び、Ａ＝Ｒｏｕｎｄ（Ｂ（ｆｒａｃ（Ｋ
／Ｘ））である。

【００９５】ここで、”Ｒｏｕｎｄ”は、”最も近い整
数への丸め”、”ｆｒａｃ”は、”小数部を抜き出す”
動作を示す。 アルゴリズム５ このアルゴリズムは、典型的には、最も効率的である。
アイデアは、Ｃは選択された定数より小さいという制約
内で、できるだけ正確に、分数Ｂ／ＣとしてＸ／Ｋを表
現することである。例えば、制約Ｃ＜２^ｎＫが使用され
ることができる。Ｎ，Ａ及び、Ｂは以下の式により得ら
れる。

【００９６】

【数２７】 分数Ｂ／Ｃは、番号システムとしてＳｔｅｒｎ−Ｂｒｏ
ｃｏｔ木を使用して見つけることができる。分数Ｂ／Ｃ
を見つけるＳｔｅｒｎ−Ｂｒｏｃｏｔ番号木の更なる情
報は、Ｇｒａｈａｍ、Ｋｎｕｔｈ，Ｐａｔａｓｈｎｉｋ
らによる「具体的数学」の１１８頁から１２２頁を参照
できる。 アルゴリズム６ このアルゴリズムでは、Ｂ＝Ｒｏｕｎｄ（２^ｎＸＫ）、
ここで、”Ｒｏｕｎｄ”は、”最も近い整数への丸め”
を示す。Ｎ＝

【００９７】

【数２８】 の整数部、そして、Ａ＝Ｋ^２２^ｎｍｏｄ（Ｂ）、ここ
で、”ｍｏｄ”は法とする演算を示す。

【００９８】アルゴリズム６では、Ｎは、Ｋ／Ｘの整数
部と必ずしも等しくない。言い換えると、Ｎは不等式Ｎ
＜（Ｋ／Ｘ）＜Ｎ＋１に必ずしも従うことはない。

【００９９】アルゴリズム１−３は、Ｋ＝１の特定の場
合に対してアルゴリズム４−６と同じであると考えられ
る。

【０１００】本発明は、アルゴリズム４−６に限定され
ない。

【０１０１】

【数２９】 となるＮ，Ａ及び、Ｂを見つけるのに、多くの数学的技
術が使用できる。

【０１０２】上述の様に、正確なＡ／Ｄ変換のために
は、Ｎ＋（Ａ／Ｂ）は、Ｋ／Ｘに近くなければならな
い。どのくらい近いかは、Ａ／Ｄ変換の望ましいビット
分解能による。即ち、ｎによる。最善の結果のために
は、Ｎ＋（Ａ／Ｂ）は、Ｋ／Ｘの（１／２^ｎ）倍以内で
なけらばならない。例えば、ｎ＝１（１ビット分解能Ａ
／Ｄ変換）に対しては、Ｎ＋（Ａ／Ｂ）は、Ｋ／Ｘの５
０％以内でなけらばならない。ｎ＝３に対しては、Ｎ＋
（Ａ／Ｂ）は、Ｋ／Ｘの１２．５％以内でなけらばなら
ない。しかし、これは一般的なガイドラインであり、絶
対的な要求ではない。 Ｍ−ＲＡＭＰを発生するのに適した方法 本発明では、乗算を提供するＲＡＭＰ信号は、ディジタ
ルアナログ変換器（ＤＡＣ）を使用して発生することが
好ましい。明らかに、ＤＡＣは、要素の中でディジタル
入力により主に決定される有限出力電圧分解能を有す
る。例えば、８−ビットＤＡＣは、２５６電圧のみを供
給できる。それゆえ、ＤＡＣが図６で使用されるＲＡＭ
Ｐを発生するのに使用されるなら、電圧レベル４０は、
８−ビットＤＡＣから得られる２５６電圧の１つと合う
電圧値のみを有することができるであろう。

【０１０３】図７は、前述の、Ｘ＝１．４３に対する
０．７Ｍ−ＲＡＭＰ信号を示す。電圧４０は、乗算を提
供しない基準１−ＲＡＭＰ信号と比較して丁度１．４３
倍だけ増加する。しかし、ＤＡＣからは、１．４３の乗
算のための図７に示した正確な電圧レベル４０は得られ
ない場合もある。それゆえ、ＤＡＣを発生するＭ−ＲＡ
ＭＰの有限電圧分解能は、ＭＣＢＳ装置の乗算とＡ／Ｄ
変換の分解能を制限する。

【０１０４】図１７は、電圧範囲５０に対するＭ−ＲＡ
ＭＰ信号を発生するために設計された３−ビットＤＡＣ
〜得られる８つの電圧２００を示す。得られる電圧２０
０は、一般的に、０．７Ｍ−ＲＡＭＰ信号を生成するの
に有する電圧レベル４０と一致しない。

【０１０５】しかし、３−ビットＤＡＣは、”格子への
スナップ”特性でＭ−ＲＡＭＰ信号を生成することによ
り０．７Ｍ−ＲＡＭＰ信号を近似する、Ｍ−ＲＡＭＰ信
号を生成できる。この”格子へのスナップ”特性は、前
述のＭ−ＢＩＴＸ信号の”格子へのスナップ”特性に類
似している。

【０１０６】図１８は、Ｍ−ＲＡＭＰ信号の”格子への
スナップ”特性を示す。３−ビットＤＡＣより得られ
る、電圧２００が示されている。得られる電圧２００
は、等しく配置され、”格子”を構成する。電圧２０２
は、１．４３が乗算されて得られた電圧を示す。電圧２
０２は、０．７Ｍ−ＲＡＭＰ信号に存在する電圧レベル
の電圧である。電圧２０４は、”格子へのスナップ”特
性を有するＭ−ＲＡＭＰ信号に存在する電圧である。全
ての電圧２０４は、３−ビットＤＡＣから得られる。も
ちろん、格子へのスナップ特性は、どのようなビット解
像度（例えば、８−ビット又は、どのようなのビット
数）のシステムでも有益である。

【０１０７】図１９は、格子へのスナップ特性を有する
Ｍ−ＲＡＭＰ信号２０６を示す。全電圧レベル２１０
は、得られた電圧２００と一致する。１−ＢＩＴＸ信号
も示される。範囲２１２は、ＭＣＢＳ ＡＤＣのディジ
タル出力が１のアナログ入力電圧を示す。範囲２１２
は、図に示す範囲５２に概略一致する。

【０１０８】図２０（Ａ）は、格子へのスナップを伴う
Ｍ−ＲＡＭＰを使用する本方法を示し、図２０（Ｂ）
は、格子へのスナップを伴うＭ−ＢＩＴＸを使用する本
方法を示す。Ｍ−ＲＡＭＰの範囲２１２と、Ｍ−ＢＩＴ
Ｘの範囲６４は同等である。図２０（Ａ）及び（Ｂ）
は、Ｍ−ＲＡＭＰとＭ−ＢＩＴＸの間の類似を示す。両
者は、格子へのスナップ特性を有する。Ｍ−ＲＡＭＰの
場合には、”格子”２００は、ＤＡＣから得られる電圧
で、決定される。Ｍ−ＢＩＴＸの場合には、格子は、Ｍ
−ＲＡＭＰ電圧ステップの、時間位置５６，９６により
決定される。Ｍ−ＲＡＭＰが多くの電圧ステップを有す
る場合には（即ち、時間位置５６，９６は近くに配置さ
れるので、）、Ｍ−ＢＩＴＸは正確な乗算を提供する。
同様に、Ｍ−ＲＡＭＰを発生するのに使用されるＤＡＣ
が、高ビット分解能を有する場合には、Ｍ−ＲＡＭＰ正
確な乗算を提供する。

【０１０９】格子へのスナップを伴うＭ−ＲＡＭＰ信号
は、電圧２０２で、格子へのスナップを行う離散装置を
用いて、必ずしも発生する必要はない。しかし、Ｍ−Ｂ
ＩＴＸは、格子へのスナップ特性を有するのが、最良で
ある。格子へのスナップを伴うＭ−ＲＡＭＰ信号を生成
するどのような方法も、本発明の範囲内であることに注
意する。好適な技術を以下に説明する。

【０１１０】しかし、いかなる係数Ｘに対しても格子へ
のスナップ特性を有するＭ−ＲＡＭＰ信号を、発生する
方法については、明かでない。

【０１１１】図２１は、いかなる係数Ｘに対しても格子
へのスナップ特性を有するＭ−ＲＡＭＰ信号を、発生す
る、本発明による回路２６８を示す。回路２６８は、図
１２に示した、Ｍ−ＢＩＴＸを発生する回路６８と非常
に似ている。

【０１１２】回路２６８は、コンピュータ２７０、ディ
ジタル番号選択器２７２、第１のアキュムレータ２７６
（ディジタル加算器）、第２のアキュムレータ２９６、
クロック２７８及び、ディジタルアナログ変換器２９８
を有する。番号選択器は、出力２７３、及び、制御端子
２７５を有する。第１のアキュムレータ２７６は、第１
の入力、第２の入力２８４、出力２８６、キャリー出力
２８８、エッジ検出トリガ２９０及び、容量設定入力２
９２を有する。第１のアキュムレータのキャリー出力２
８８は、制御２７５に接続されている。第１のアキュム
レータの出力２８６は、第２の入力２８４に接続されて
いる。コンピュータ２７０も、第２のアキュムレータの
内部状態をゼロにリセットするリセット制御端子２９５
を有する。

【０１１３】第２のアキュムレータ２９６は、選択器２
７２からのディジタル番号（Ｎ又は、Ｎ＋１）を受信す
るために接続されている。第２のアキュムレータ２９６
の出力３００は入力３０２に接続されており、第２のア
キュムレータは、連続和を発生する。

【０１１４】クロック２７８は、周波数Ｆｏで、第１の
アキュムレータトリガ２９０と第２のアキュムレータト
リガ３９０に矩形波信号を供給する。アキュムレータ２
７６，２９６は、クロック信号の遷移エッジ（立ち上り
及び、立下り遷移）ごとに、加算するためにトリガされ
る。それゆえ、アキュムレータ２７６，２９６は、周波
数２Ｆｏで加算する。実際には、電気信号が第１のアキ
ュムレータトリガ２７６から伝わるべき時間を有するた
めに、第２のアキュムレータ２９６の動作を遅延するこ
とが必要である。

【０１１５】動作においては、コンピュータ２７０は、
番号Ｎ，Ａ及び、Ｂを次の関係に基づいて決定する。

【０１１６】

【数３０】 値Ｋ／Ｘに近い値Ｎ＋（Ａ／Ｂ）は、正確なＡ／Ｄ変換
と乗算を提供する。Ｎは整数である。値Ｎ，Ａ及び、Ｂ
は、上述のアルゴリズム１−６を使用して選択される。

【０１１７】Ｎ，Ａ及び、Ｂが決定された後、回路６８
は以下のように設定される。 １）値Ａは、第１のアキュムレータの第１の入力２８２
に連続して供給される。 ２）アキュムレータの容量はＢに設定される。 ３）番号選択器は、制御２７５の信号によって、出力
で、Ｎ又は、Ｎ＋１のいずれかを供給するように設定さ
れる。キャリー出力２８８がハイ（即ち、第１のアキュ
ムレータ内の第１の連続和が容量Ｂを超える時）には、
選択器の出力は、Ｎ＋１である。キャリー出力２８８が
ローの時には、選択器２７２の出力は、Ｎである。 ４）第１のアキュムレータの内部状態が０とＢ−１の間
の値に初期化される。第１のアキュムレータの内部状態
は、Ｂ／２に初期化されるのが好ましい。 ５）第２のアキュムレータの内部状態は、ディジタルア
ナログ変換器２９８により受信できる最大値に等しい値
に設定されるのが好ましい。（即ち、３−ビットＤＡＣ
２９８に対しては、容量は８である。） ６）第２のアキュムレータの内部状態が、０に初期化
（即ち、リセット）される。

【０１１８】これらの設定は、マニュアルで，又は、コ
ンピュータ２７０により行われることができ、又は、Ｘ
が回路２６８の寿命の間一定なら、回路は、常にＮ、
Ａ、又は、Ｂに固定の値が設定されることができる。第
２のアキュムレータは、Ｍ−ＲＡＭＰ信号が発生される
たび後に、ゼロにリセットされねばならない。また、第
１のアキュムレータは、Ｍ−ＲＡＭ信号が発生されるた
び後に、０からＢ−１の間の値にリセットされねばなら
ない。

【０１１９】動作中は、回路２６８は、図１２の回路６
８と多くは同じように動作する。クロックが発振してい
るとき、第１のアキュムレータ２７６は、連続和（例え
ば、０、Ａ，２Ａ，３Ａ，４Ａ．．．）を生成する。ま
た、第２のアキュムレータは連続和（例えば、０，Ｎ，
２Ｎ，３Ｎ，４Ｎ．．．）を発生する。第２のアキュム
レータの連続和は、ＤＡＣへ入力される。ＤＡＣは、第
２のアキュムレータの連続和に比例するアナログ出力電
圧を発生する。第２のアキュムレータの連続和は、不連
続に増加するので、ＤＡＣは、階段状の波形出力を供給
する。

【０１２０】第１のアキュムレータの連続和が、容量Ｂ
に達するとき、キャリー出力２８８はハイとなり、番号
選択器２７２は、第２のアキュムレータ２９６へＮ＋１
を供給する。それゆえ、キャリー出力がハイの間は、Ｄ
ＡＣアナログ電圧出力はステップ状に、Ｎ＋１に比例し
て増加する。

【０１２１】キャリー出力がローに戻ったときには、Ｄ
ＡＣアナログ電圧出力はステップ状に、Ｎに比例して増
加する。

【０１２２】ＤＡＣはＫに比例するビット分解能を有し
なければならないことに注意する。それゆえ、大きなＫ
に対しては、電圧ステップはより小さな大きさを有す
る。

【０１２３】このように、ＤＡＣ出力は、２つの異なる
大きさの電圧ステップを提供する。異なる電圧ステップ
は、ＤＡＣ出力の平均傾斜（長時間に亘って，測定され
た電圧／時間傾斜）が、Ｔ／Ｘ（Ｔは１−ＲＡＭＰ信号
の電圧／時間傾斜）に近くなる様に生成される。１−Ｒ
ＡＭＰ信号の電圧ステップは、Ｖの大きさを有するよう
に定義される。それゆえ、Ｍ−ＲＡＭＰ信号の電圧ステ
ップは、ＶＮ／ＫとＶ（Ｎ＋１）／Ｋの大きさを有す
る。２つの異なる電圧ステップの大きさ（ＶＮ／ＫとＶ
（Ｎ＋１）／Ｋ）は、平均傾斜がＴ／Ｘを有するＭ−Ｒ
ＡＭＰとなるようなパターンで発生される。

【０１２４】Ｍ−ＲＡＭＰ信号の発生後、第２のアキュ
ムレータは、ゼロにリセットされ、第１のアキュムレー
タは、元もとの初期値にリセットされる。他のＭ−ＲＡ
ＭＰ信号は、ＭＣＢＳ ＡＤＣ出力の次のビットを供給
するために発生される。

【０１２５】格子密度係数が≠１の場合には、クロック
周波数はＫＦｏである。ＤＡＣ出力電圧ステップは、係
数Ｋにより分割される。全ての他の要素と設定は、変更
無く保たれる。 画像センサへの応用 以下の説明では、ＢＩＴＸ及びＲＡＭＰは乗算を提供す
る又は、提供しない信号を示す。

【０１２６】図２２は、各画素により発生されたアナロ
グ値のＡ／Ｄ変換と乗算を同時に提供する、画像センサ
１１０を示す。画像センサ１１０は、画素１１２を有
し、各画素は、ビットシリアルＡＤＣを有する。動作で
は，ＢＩＴＸ_１，ＢＩＴＸ_２及び、ＢＩＴＸ_３は、ロー
１１４，１１５，１１６の全画素にそれぞれ入力され
る。ＢＩＴＸ_１，ＢＩＴＸ_２及び、ＢＩＴＸ_３は、異な
る係数Ｂ_１，Ｂ_２及び、Ｂ _３による乗算を提供する。Ｒ
ＡＭＰ_１、ＲＡＭＰ_２及び、ＲＡＭＰ_３は、コラム１２
０，１２１，１２２の全画素にそれぞれ入力される。各
ＲＡＭＰ_１、ＲＡＭＰ_２及び、ＲＡＭＰ_３は、異なる係
数Ｒ_１，Ｒ_２及び、Ｒ_３による乗算を提供する。例え
ば、画素１１２−ａからのアナログ値は、ディジタル化
され、係数Ｂ_２Ｒ_３により乗算される。ディジタル化さ
れ、乗算された信号は、出力１２４に供給される。この
乗算機構は、既知のＭＰＥＧ及び、ＪＰＥＧ規格による
画像データ圧縮を提供する。更に一般的には、この乗算
機構は、２−Ｄの分離できる変換技術に従ったデータ圧
縮又は、フィルタ処理を提供できる。

【０１２７】動作中では、ＢＩＴＸ_１，ＢＩＴＸ_２及
び、ＢＩＴＸ_３信号は、ここで開示されるような３つの
異なるＢＩＴＸ発生器により発生できる。ＲＡＭＰ_１、
ＲＡＭＰ_２及び、ＲＡＭＰ_３信号は、３つの異なるＤＡ
Ｃにより発生できる。代わりに，１つのＢＩＴＸ発生器
をＢＩＴＸ_１，ＢＩＴＸ_２及び、ＢＩＴＸ_３を発生する
のに使用でき、出力が、異なるロー１１４，１１５，１
１６にそれぞれ分割できる。或は、１つのＲＡＭＰ発生
器をＲＡＭＰ_１、ＲＡＭＰ_２及び、ＲＡＭＰ_３を発生す
るのに使用でき、出力が、異なるコラム１２０，１２
１，１２２にそれぞれ分割できる。さらに、ＲＡＭＰと
ＢＩＴＸの設計に関するディジタル情報を検索テーブル
に蓄積できる。そして、この情報は、取り出され、ＢＩ
ＴＸとＲＡＭＰ信号に変換される。

【０１２８】本発明を使用するのに重要な点は、ＢＩＴ
ＸとＲＡＭＰ信号の数を２−Ｄ分離できる変換（例え
ば、ＤＣＴ，ＪＰＥＧ、ＭＰＥＧ、畳み込み、又は、高
域／低域通過フィルタ）に使用するブロックサイズと合
わせる事である。例えば、８つの異なるＲＡＭＰと８つ
の異なるＢＩＴＸ信号が利用できる特定の画像装置を考
える。この場合には、圧縮／フィルタ処理は画像装置内
で８ｘ８画素ブロック使用して行える。図２３は，ここ
の画素１３１を有する１６ｘ１６画素配列１３０を示
す。本発明に従って，データ圧縮は４つの８ｘ８ブロッ
クに関して行われる。４つのブロックの１つ１３６に斜
線が施されている。８ｘ８ブロックが使用されるので、
８ＲＡＭＰ（ラベル０−７）信号と８ＢＩＴＸ信号（ラ
ベル０−７）が必要である。各ＲＡＭＰ信号は、２つの
コラムに供給され、各ＢＩＴＸ信号は、２つのローに供
給される。例えば、ＲＡＭＰ信号３は、コラム３ １３
２とコラム１２ １３４の両方に供給される。

【０１２９】ある場合には、（例えば、異なる圧縮／フ
ィルタ処理アルゴリズムを使用するときには）ブロック
サイズを変えることが好ましい。図２４は、データ圧縮
／フィルタ処理を行うのに使用されるブロックサイズを
変更できる本発明の実施例を示す。装置は、フォトディ
テクターの画素配列のような、画素配列１４０を有す
る。データ圧縮／フィルタ処理を行う際には、画素配列
１４０は、処理のブロックに分割される。ブロックは、
使用される圧縮／フィルタ処理アルゴリズムにより多く
の異なるサイズであり得る。ブロックは正方形か又は、
矩形である。例えば、、８ｘ８，２ｘ２，３ｘ３，１６
ｘ１６，２ｘ３、又は、３ｘ４画素ブロックである。

【０１３０】図２４の装置は、第１のスイッチマトリク
ス１４２と、第１のスイッチマトリクス１４４を有す
る。第１のスイッチマトリクス１４２は、ＲＡＭＰ信号
０−７１４６を受信する。第２のスイッチマトリクス１
４４は、ＢＩＴＸ信号０−７１４８を受信する。第１の
スイッチマトリクス１４２は、ＲＡＭＰ信号を適切なコ
ラムへ接続する。第２のスイッチマトリクス１４４は、
ＢＩＴＸ信号を適切なローへ接続する。一般的に、第１
のスイッチマトリクス１４２は、どのコラムもどの様な
ＲＡＭＰ信号（ＲＡＭＰ信号０−７のうちの１つ）を受
信できるようにする。第２のスイッチマトリクス１４４
は、どのローもどの様なＢＩＴＸ信号（ＢＩＴＸ信号０
−７のうちの１つ）を受信できるようにする。ローとコ
ラムの適切なＲＡＭＰとＢＩＴＸ信号は、ブロックサイ
ズ及び、圧縮／フィルタ処理アルゴリズムに依存する。
スイッチマトリクスは、スイッチマトリクス制御器１５
２により動的に制御される。

【０１３１】図２５は、例えば、１２ｘ１２画素配列
が、画素１３０の３ｘ４ブロックで処理される特別な場
合を示す。３コラムごとに、同じＲＡＭＰ信号（０、１
又は、２）を受信し、４ローごとに、同じＢＩＴＸ信号
（０、１、２又は、３）を受信する。ＲＡＭＰとＢＩＴ
Ｘ信号は、適切なローとコラムに、スイッチマトリクス
１４２，１４４により向けられる。（この特定の例で
は、ＲＡＭＰ信号３−７は使用されず、また、ＢＩＴＸ
信号４−７は使用されない）。ローとコラムは、互いに
交換できる。装置を９０度向きを変えることで等価であ
る。用語ローとコラムは、単に、図の水平と垂直の整列
を示すのみで、画素又は、画素と結合したビットシリア
ルＡＤＣの基本的動作の差を示すものではない。

【０１３２】図２４の例では、８つの異なるＲＡＭＰ信
号と８つの異なるＢＩＴＸ信号が、第１及び、第２のス
イッチマトリクス１４２，１４４へ供給される。それゆ
え、処理されるべき最大ブロックは８Ｘ８ブロックであ
る。小さいブロックサイズは，上述の３ｘ４ブロックの
ように、ＲＡＭＰとＢＩＴＸ信号の部分のみを使用し
て、処理できる。例えば、３ｘ３ブロックに対しては、
３つの異なるＲＡＭＰ信号と３つの異なるＢＩＴＸ信号
が、必要である。異なる数のＲＡＭＰとＢＩＴＸ信号
は、スイッチマトリクス１４２，１４４へ供給され得る
と理解される。

【０１３３】８つの異なるＲＡＭＰ信号と８つの異なる
ＢＩＴＸ信号が、供給される場合には、８ｘ８までのブ
ロックが処理できる。小さいブロックに関しては、適切
にＲＡＭＰ又は、ＢＩＴＸ信号を接続するために、スイ
ッチマトリクス１４２，１４４を使用する必要がある。
最大サイズ（本例では８ｘ８）までの全ての可能なサイ
ズのブロックの使用ができるのに必要な配置の数は、Ｒ
ＡＭＰとＢＩＴＸ信号の数により決定される。８信号に
対しては、各スイッチマトリクスに対して、５つの配置
が必要である。これは以下の表に示される。

【０１３４】

【表１】 ２と４及び、８画素のブロック長は、同じスイッチマト
リクス配置により扱われる。２と４で８が割り切れるか
らである。同様に、３及び、６画素のブロックに対して
も同じ配置が使用できる（６は３で割り切れる）。必要
な配置の数は、常に、Ｎ／２に最も近くてそれより大き
い整数（”切り上げ”）に等しい。ここで、Ｎは、供給
されたＲＡＭＰ又は、ＢＩＴＸ信号の数である。以下の
テーブルは、異なるＲＡＭＰ又は、ＢＩＴＸ信号の数の
スイッチマトリクスの配置の数を示す。

【０１３５】

【表２】 単一傾斜ＡＤＣでの乗算 本発明は、単一傾斜ＡＤＣで、乗算とＡ／Ｄ変換を同時
に行う方法を含む。単一傾斜ＡＤＣは、従来技術で良く
知られている。図２６（Ａ）は、動作のタイミング図を
示す。図２６（Ｂ）は、単一傾斜Ａ／Ｄ変換器を示す。
単一傾斜変換器では、ＳＳ−ＲＡＭＰ波形１５０が、比
較器１５８のＳＳ−ＲＡＭＰ入力１７３へ入力される。
比較器１５８は、ＳＳ−ＲＡＭＰと、アナログ電圧１５
２を比較する。ＳＳ−ＲＡＭＰ１５０は、精密に定義さ
れた電圧対時間傾斜を有し、ゼロボルト１５３で開始す
る。クロック１５６は、精密な周波数の発振する信号Ｓ
Ｓ−ＦＲＥＱ１５４を発生する。ＳＳ−ＦＲＥＱ１５４
は、カウンタ１６０のＳＳ−ＦＲＥＱ入力１６３へ供給
される。信号１５４中の周期をカウントする。カウンタ
は、点１５５でカウントを開始する。カウンタは比較器
に接続され、カウンタ１６０は点１６２で、即ち、ＳＳ
−ＲＡＭＰ１５０がアナログ電圧１５２を超えたときに
は、カウントを停止する。それゆえ、カウンタ１６０
は、Ｓ期間１６４をカウントする。継続時間１６４内
の、カウンタによりカウントされた周期の数は、アナロ
グ電圧１５２のディジタル測定値を提供する。

【０１３６】図２６（Ｂ）の単一傾斜ＡＤＣのディジタ
ル出力は、

【０１３７】

【数３１】 により与えられる。ここで、Ｖａはアナログ電圧入力、
ＳはＳＳ−ＲＡＭＰの傾斜、ＱはＳＳ−ＦＲＥＱ１５４
の周波数である。

【０１３８】どのような単一傾斜ＡＤＣに対しても、ア
ナログ電圧を正確に表現を有するディジタル出力を供給
する、１−ＳＳ−ＲＡＭＰ及び、１−ＳＳ−ＦＲＥＱが
存在する。本説明では、１−ＳＳ−ＲＡＭＰは傾斜Ｓを
有するとして定義され、１−ＳＳ−ＦＲＥＱは周波数Ｑ
を有するとして定義される。１−ＳＳ−ＲＡＭＰ及び、
１−ＳＳ−ＦＲＥＱは、ディジタル出力の乗算を提供し
ない（即ち、１による乗算）とする。

【０１３９】本発明の１つの特徴は、Ａ／Ｄ変換と係数
Ｘとの乗算が、Ｍ−ＳＳ−ＲＡＭＰを使用（”単一傾斜
ランプを乗算”）することにより同時に提供される。図
２７は、傾斜Ｓ／Ｘを有するＭ−ＳＳ−ＲＡＭＰ１８０
のタイミング図を示す。ここでＸ＝３／４である。１−
ＳＳ−ＲＡＭＰ１８２も示される。アナログ入力１５２
に関して、１−ＳＳ−ＲＡＭＰが使用された場合には、
カウンタは、点１８４で停止する。Ｍ−ＳＳ−ＲＡＭＰ
が使用された場合には、Ｍ−ＳＳ−ＲＡＭＰの傾斜は大
きいので、カウンタは、点１８６で停止する。それゆ
え、Ｍ−ＳＳ−ＲＡＭＰは、カウンタから、１／４だけ
小さなディジタル出力となり、これゆえ、Ｘ＝３／４に
よるディジタル出力の乗算となる。もちろん、乗算は、
傾斜Ｓよりも小さな傾斜を有するＭ−ＳＳ−ＲＡＭＰ信
号を使用することにより、Ｘ＞１に対しても達成でき
る。

【０１４０】本発明の他の特徴では、Ａ／Ｄ変換と係数
Ｘとの乗算が、周波数ＱＸを有するＭ−ＳＳ−ＦＲＥＱ
を使用（”単一傾斜周波数信号を乗算”）することによ
り同時に提供される。図２８は、周波数ＱＸを有するＭ
−ＳＳ−ＦＲＥＱ１９０のタイミング図を示す。ここ
で、Ｘ＝３／４である。１−ＳＳ−ＦＲＥＱ１９２も示
される。１−ＳＳ−ＲＡＭＰ１８２は、点１８４で停止
する。それにより、カウンタが継続時間１９４をカウン
トできる。アナログ入力１５２に関して、１−ＳＳ−Ｆ
ＲＥＱ１９２が使用された場合には、カウンタは、継続
時間１９４の更なる期間をカウントする。Ｍ−ＳＳ−Ｆ
ＲＥＱ１９０が使用された場合には、カウンタは、継続
時間１９４の１／４だけ少ない期間をカウントする。そ
れゆえ、Ｍ−ＳＳ−ＦＲＥＱは、カウンタから、１／４
だけ小さなディジタル出力となり、これゆえ、Ｘ＝３／
４によるディジタル出力の乗算となる。もちろん、乗算
は、周波数Ｑよりも高い周波数を有するＭ−ＳＳ−ＦＲ
ＥＱ信号を使用することにより、Ｘ＞１に対しても達成
できる。

【０１４１】Ｍ−ＳＳ−ＦＲＥＱ信号は、分数−ＮＰＬ
Ｌ設計技術を使用して発生できることに注意することが
重要である。分数−ＮＰＬＬ設計技術は、Ｍ−ＳＳ−Ｆ
ＲＥＱの平均周波数を正確に制御することができるので
好ましい。また、Ｍ−ＳＳ−ＲＡＭＰも、分数−ＮＰＬ
Ｌ設計技術を使用して発生できる。この場合、Ｍ−ＳＳ
−ＲＡＭＰは、実際に、多くののステップを有する階段
状の波形である。、Ｍ−ＳＳ−ＲＡＭＰの多くの数のス
テップは、変化するＲＡＭＰ信号を滑らかに近似する。

【０１４２】Ｍ−ＳＳ−ＦＲＥＱとＭ−ＳＳ−ＲＡＭＰ
信号は、電子的メモリ内の検索テーブルからも発生でき
る。

【０１４３】Ｍ−ＳＳ−ＦＲＥＱを使用した乗算と、Ｍ
−ＳＳ−ＲＡＭＰを使用した乗算は、同時に行うことが
できる。本発明は、１つは、Ｍ−ＳＳ−ＲＡＭＰより決
定される係数、他はＭ−ＳＳ−ＦＲＥＱより決定される
係数の、２つの係数による乗算が可能である。

【０１４４】特定の応用では、データ圧縮／フィルタ処
理は、フォトディテクタの画像配列中で，単一傾斜ＡＤ
Ｃを使用して設けられる。図２９は、画素１１２の３ｘ
３の配列を有する。そのような装置を示す。図１７のＢ
ＩＴＸとＲＡＭＰ信号が、Ｍ−ＳＳ−ＦＲＥＱとＭ−Ｓ
Ｓ−ＲＡＭＰにより置き換えられたことを除いて、図２
９は、図２２と非常に似ている。また、各画素１１２
は、図２２（ＡＤＣは図示していない）のビットシリア
ルＡＤＣの代わりに、結合した単一傾斜ＡＤＣを有す
る。単一傾斜ＡＤＣを、フォトディテクタと同じチップ
上にま外部チップ上に配置することができる。

【０１４５】動作中は、Ｍ−ＳＳ−ＦＲＥＱ_１、Ｍ−Ｓ
Ｓ−ＦＲＥＱ_２、及び、Ｍ−ＳＳ−ＦＲＥＱ_３は、各々
が、ロー１１４，１１５，１１６の全画素にそれぞれに
入力される。Ｍ−ＳＳ−ＦＲＥＱ_１、Ｍ−ＳＳ−ＦＲＥ
Ｑ_２、及び、Ｍ−ＳＳ−ＦＲＥＱ_３の各々は、異なる係
数、Ｆ_１，Ｆ_２，及び、Ｆ_３による乗算を提供する。Ｍ
−ＳＳ−ＲＡＭＰ_１、Ｍ−ＳＳ−ＲＡＭＰ_２、及び、Ｍ
−ＳＳ−ＲＡＭＰ_３は、各々が、コラム１２０，１２
１，１２２の全画素にそれぞれに入力される。Ｍ−ＳＳ
−ＲＡＭＰ_１、Ｍ−ＳＳ−ＲＡＭＰ_２、及び、Ｍ−ＳＳ
−ＲＡＭＰ_３の各々は、異なる係数、Ｒ_１，Ｒ_２，及
び、Ｒ_３による乗算を提供する。例えば、画素１１２−
ａからのアナログ値は、ディジタル化及び、係数Ｆ_２Ｒ
_３による乗算を受ける。ディジタル化され乗算された信
号は、出力１２４へ供給される。この乗算機構は、既知
のＭＰＥＧ及び、ＪＰＥＧ規格に従った、画像データ圧
縮を提供する。一般的には、この乗算機構は、どのよう
な２−Ｄ分離できる変換技術にも従って、データ圧縮又
は、フィルタ処理ができる。

【０１４６】単一傾斜ＡＤＣとＭ−ＳＳ−ＲＡＭＰ及
び、Ｍ−ＳＳ−ＦＲＥＱ信号と組合せて、スイッチマト
リクスも使用できることにも注意する。

【０１４７】本発明は、フォトディテクタの外部にアナ
ログディジタル変換器を配置する可能性も有する。この
場合には、フォトディテクタからのアナログ信号は、ア
ナログディジタル変換のための別のチップ又は、要素へ
通信される。フォトディテクタ配列上で、アナログディ
ジタル変換が起こらなくとも、本方法は、なお、実用的
である。特に、異なるローのフォトディテクタと通信す
るアナログディジタル変換器へ、適切なＭ−ＢＩＴＸ信
号を供給することにより、乗算を行える。また、異なる
コラムのフォトディテクタと通信するアナログディジタ
ル変換器へ、適切なＭ−ＲＡＭＰ信号が供給される。し
かし、フォトディテクタと同じチップ上に、アナログデ
ィジタル変換器を配置することが好ましいことに、注意
する。

【０１４８】本発明を行うために、Ｍ−ＢＩＴＸとＭ−
ＲＡＭＰが必ずしも設けられる必要はないことに注意す
ることは重要である。乗算係数の組が所定の値なら、Ｍ
−ＢＩＴＸとＭ−ＲＡＭＰは、検索テーブルのようなコ
ンピュータメモリ内に蓄積されることができる。これ
は、画像装置で、単一の，特定のデータ圧縮／フィルタ
処理技術が使用される場合であろう。例えば、画像配列
からのデータに特定のデータ圧縮処理を行う場合には、
幾つかの（例えば、８の）Ｍ−ＢＩＴＸ信号と、幾つか
の（例えば、８の）Ｍ−ＲＡＭＰ信号が、使用されるこ
とが必要である。必要な８つのＭ−ＢＩＴＸ信号と８つ
のＭ−ＲＡＭＰ信号をコンピュータメモリに蓄積でき、
ＤＡＣにより再生できる。それゆえ、本発明は、図１
２，１６及び、２１に示すような回路を使用しないで行
うことができる。

【０１４９】本発明は、多くの異なる幾何学的パターン
で配置された、多くの形式の画素配列は共に使用できる
ことに注意する。多くの図で示したように、画素は、矩
形の格子に配置される必要はない。画素は、ローとコラ
ムが直線でない、六辺形の配列に配置できる。また、画
素は、ローが放射状線に沿って配置され、コラムは放射
直線パターンの中心の回りに描かれた円よりなる、放射
状パターンに配置できる。用語”ロー”と”コラム”
は、広く解釈される。用語”ロー”と”コラム”は、交
差するどのような２つの組みの線（曲線又は、直線）を
含む。本発明は、２−次元の分離できる変換（即ち、画
素の交差する線を有するとして記述できる画素配列）と
互換性のある構造を有するどのような画素配列とも使用
できる。

【０１５０】本発明は、主に画像フォトディテクタ配列
を参照して説明したが、本発明は、多くのアナログ信号
がディジタル化され、そのデータが２−次元の分離でき
る変換に従って、圧縮又は、フィルタ処理される、どの
ような状況でも使用できる。例えば、多くのマイクロフ
ォンからの又は、磁界センサからのアナログ信号は、デ
ィジタル化され、本発明を用いて圧縮／フィルタ処理さ
れることができる。

【０１５１】更に一般化すると、Ｍ−ＲＡＭＰ、Ｍ−Ｂ
ＩＴＸ、Ｍ−ＳＳ−ＲＡＭＰ、Ｍ−ＳＳ−ＦＲＥＱは、
コラム制御信号及び、ロー制御信号と呼ぶことができ
る。制御信号は、望ましい係数により乗算するために、
センサ配列内のＡＤＣの動作を制御する。コラム信号と
ロー信号の両方は、使用され、そして配列の、各アナロ
グ信号は、２つの係数で乗算される。

【０１５２】当業者には、本発明の範囲を超えること無
く、上述の実施例を変更できることは明らかである。従
って、本発明の範囲は、請求項より決定される。

【０１５３】

【発明の効果】本発明により、アナログディジタル変換
器で、アナログディジタル変換と乗算を同時に行える方
法を提供できる。

【図面の簡単な説明】

【図１】従来技術の８ｘ８画素画像センサを示す図。

【図２】従来技術のＭＣＢＳ ＡＤＣで使用されるハー
ドウェアを示す図。

【図３】従来技術のＭＣＢＳの動作を示す示す図。

【図４】従来技術の、図３の波形と共に動作するＭＣＢ
Ｓに関する量子化テーブルを示す図。

【図５】従来技術の多チャンネルＭＣＢＳ ＡＤＣを示
す図。

【図６】係数１の乗算（即ち乗算をしない）を提供する
ＲＡＭＰ及びＢＩＴＸ信号を示す図。

【図７】乗算を提供するＭ−ＲＡＭＰ信号の例を示す
図。

【図８】乗算を提供しないＢＩＴＸ信号の例を示す図。

【図９】Ｍ−ＢＩＴＸの”格子へのスナップ”特性を示
す図。

【図１０】Ｍ−ＢＩＴＸの”格子へのスナップ”特性を
示す図。

【図１１】図１０にしたがって構成されたＭ−ＢＩＴＸ
信号を使用する結果を示す図。

【図１２】”格子へのスナップ”特性と平均周波数Ｆｏ
Ｘを有するＭ−ＢＩＴＸ信号を発生するのに使用する回
路を示す図。

【図１３】異なる周波数の交番セグメントより成るＭ−
ＢＩＴＸ信号の例を示す図。

【図１４】格子密度係数が２に等しい場合に発生された
ＲＡＭＰ及びＭ−ＢＩＴＸ信号のを示す図。

【図１５】格子密度係数Ｋが１より大きい場合に、どの
ように”格子へのスナップ”特性を適用するかを示す
図。

【図１６】乗算係数Ｘと格子密度係数Ｋが与えられたと
きに、Ｍ−ＢＩＴＸ信号を発生するのに使用する回路を
示す図。

【図１７】３−ビットＤ／Ａ変換器（ＤＡＣ）より得ら
れるＭ−ＲＡＭＰ信号と電圧２００を示す図。

【図１８】ＤＡＣにより生成されたＭ−ＲＡＭＰ信号に
与えられる”格子へのスナップ”特性の概念を示す図。

【図１９】”格子へのスナップ”特性を伴うＭ−ＲＡＭ
Ｐ信号の動作を示す図。

【図２０】”格子へのスナップ”特性を伴うＭ−ＢＩＴ
Ｘ信号とＭ−ＲＡＭＰ信号の動作を示す図。

【図２１】”格子へのスナップ”特性を伴うＭ−ＲＡＭ
Ｐ信号を発生する回路を示す図。

【図２２】本発明に従った、データ圧縮に関して本発明
の方法を使用する、（３ｘ３画素配列を有する）画像セ
ンサを示す図。

【図２３】本発明にしたがった、８ｘ８画素ブロックの
データを処理する、１６ｘ１６画素配列を示す図。

【図２４】本発明による、Ｍ−ＲＡＭＰとＭ−ＢＩＴＸ
信号を配列の適切なローとコラムへつなぐのにマトリク
ススイッチが使用されている実施例を示す図。

【図２５】３ｘ４画素ブロックからのデータを処理する
１２ｘ１２画像画素配列を示す図。

【図２６】単一傾斜ＡＤＣの動作を示す図。

【図２７】ＡＤＣで使用されるＳＳ−ＲＡＭＰ信号の傾
斜（電圧／時間）を変えることにより単一傾斜ＡＤＣで
乗算を行う本発明の方法を示す図。

【図２８】ＡＤＣで使用されるＳＳ−ＦＲＥＱ信号の周
波数を変えることにより単一傾斜ＡＤＣで乗算を行う本
発明の方法を示す図。

【図２９】同時のＡ／Ｄ変換とデータ圧縮のために、単
一傾斜ＡＤＣを使用する画像画素配列を示す図。

【符号の説明】

２０ 比較器 ２２ １ビットラッチ ２４ ＲＡＭＰ信号 ２６ 比較器の非反転入力 ２８ ディジタル化されるべきアナログ値 ３０ 比較器の反転入力 ３２ 比較器の出力 ３４ ラッチゲート入力３４ ３６ ＢＩＴＸ ３８ ラッチ２２の入力 ４８ ＡＤＣ ６８ 回路 ７０ コンピュータ ７２ 分周器 ７４ クロック ７５ 法の制御 ７６ アキュムレータ ８２ 第１の入力 ８４ 第２の入力 ８６ 出力 ８８ キャリー出力 ９０ エッジ検出トリガ ９２ 容量設定入力 １１０ 画像センサ １１２ 画素 １３１ 画素 １３０ １６ｘ１６画素配列 １４０ 画素配列 １４２，１４４ スイッチマトリクス １５２ アナログ電圧 １５６ クロック １５８ 比較器 １６０ カウンタ ２６８ 回路 ２７０ コンピュータ ２７２ ディジタル番号選択器 ２７５ 制御端子 ２７６ 第１のアキュムレータ ２７８ クロック ２８８ キャリー出力 ２９０ エッジ検出トリガ ２９２ 容量設定入力 ２９５ リセット制御端子 ２９６ 第２のアキュムレータ ２９８ ディジタルアナログ変換器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ボイド エイ ファウラー アメリカ合衆国 カリフォルニア州 94086 サニーヴェイル エス・ベイヴュ ー・アヴェニュー 265番 Ｆ号 (72)発明者 アバス エル ガマル アメリカ合衆国 カリフォルニア州 94301 パロ・アルト ハミルトン・アヴ ェニュー 1485番

Claims (85)

【特許請求の範囲】
1. 【請求項１】 変換器は比較器入力を有し、且つ、乗算
   を生成しないとして定義された１−ＲＡＭＰ信号が存在
   する、ビットシリアルアナログディジタル変換器で、ア
   ナログディジタル変換及び、Ｘによる乗算を同時に行う
   方法であって、 ａ）１−ＲＡＭＰ信号の電圧レベルよりも１／Ｘ倍高
   い、電圧レベルのＭ−ＲＡＭＰ信号を発生するステップ
   と、 ｂ）Ｍ−ＲＡＭＰ信号を、比較器入力へ与えるステップ
   とを有する方法。
2. 【請求項２】 ０＜Ｘ＜１である請求項１記載の方法。
3. 【請求項３】 変換器は比較器入力を有し、且つ、乗算
   を生成しないとして定義された１−ＲＡＭＰ信号が存在
   する、ビットシリアルアナログディジタル変換器で、ア
   ナログディジタル変換及び、Ｘによる乗算を同時に行
   い、１−ＲＡＭＰ信号は一定の大きさＶの電圧ステップ
   を有し、且つ、１−ＲＡＭＰは平均傾斜Ｔを有する方法
   であって、 ａ）ここでＮは整数で且つ、Ｋは整数であり、Ｍ−ＲＡ
   ＭＰは約Ｔ／Ｘの平均傾斜傾斜を有し、大きさがＶＮ／
   Ｋ及び、大きさがＶ（Ｎ＋１）／Ｋの電圧ステップを有
   するＭ−ＲＡＭＰ信号を生成するステップと、 ｂ）Ｍ−ＲＡＭＰ信号を、比較器入力へ与えるステップ
   とを有する方法。
4. 【請求項４】 ０＜Ｘ＜１である請求項３記載の方法。
5. 【請求項５】 Ｄは１／Ｘの小数部を表すのに使用され
   る２値ビットの数であり、Ｋ＝２^Ｄである請求項３記載
   の方法。
6. 【請求項６】 Ｋ＝１である請求項３記載の方法。
7. 【請求項７】 Ｎは、Ｎ＜（Ｋ／Ｘ）＜Ｎ＋１のように
   選択された請求項３記載の方法。
8. 【請求項８】 Ｍ−ＲＡＭＰの平均傾斜は、Ｔ／Ｘか
   ら、Ｔ／Ｘの１／２^ｎ倍以内であり、ここでｎはアナロ
   グディジタル変換に要求される分解能のビット数である
   請求項３記載の方法。
9. 【請求項９】 Ｍ−ＲＡＭＰの平均傾斜は、Ｔ／Ｘか
   ら、Ｔ／Ｘの１／２^{ｎ −１}倍以内であり、ここでｎはア
   ナログディジタル変換に要求される分解能のビット数で
   ある請求項３記載の方法。
10. 【請求項１０】 Ｍ−ＲＡＭＰの平均傾斜はＴ／Ｘの１
    ０％以内である請求項３記載の方法。
11. 【請求項１１】 Ｍ−ＲＡＭＰの平均傾斜はＴ／Ｘの５
    ％以内である請求項３記載の方法。
12. 【請求項１２】 変換器はデータ入力を持つラッチを有
    し、乗算を提供しない周波数Ｆｏを有する１−ＢＩＴＸ
    信号が存在する、ビットシリアルアナログディジタル変
    換器で、アナログディジタル変換及び、Ｘによる乗算を
    同時に行う方法であって、 ａ）ここでＮは整数、且つ、Ｋは整数で、交番セグメン
    トはＭ−ＢＩＴＸが約ＸＦｏの平均周波数を有するよう
    に選択された継続時間を有し、周波数ＫＦｏ／Ｎ及び、
    周波数ＫＦｏ／（Ｎ＋１）の交番セグメントを有するＭ
    −ＢＩＴＸ信号生成するステップと、 ｂ）Ｍ−ＢＩＴＸ信号を、データ入力へ与えるステップ
    とを有する方法。
13. 【請求項１３】 ０＜Ｘ＜１である請求項１２記載の方
    法。
14. 【請求項１４】 Ｄは１／Ｘの小数部を表すのに使用さ
    れる２値ビットの数であり、Ｋ＝２^Ｄである請求項１２
    記載の方法。
15. 【請求項１５】 Ｋ＝１である請求項１２記載の方法。
16. 【請求項１６】 Ｎは、Ｎ＜（Ｋ／Ｘ）＜Ｎ＋１のよう
    に選択された請求項１２記載の方法。
17. 【請求項１７】 Ｍ−ＢＩＴＸの平均周波数は、ＸＦｏ
    から、ＸＦｏの１／２^ｎ倍以内であり、ここでｎはアナ
    ログディジタル変換に要求される分解能のビット数であ
    る請求項１２記載の方法。
18. 【請求項１８】 Ｍ−ＢＩＴＸの平均周波数は、ＸＦｏ
    から、ＸＦｏの１／２^ｎ−１倍以内であり、ここでｎは
    アナログディジタル変換に要求される分解能のビット数
    である請求項１２記載の方法。
19. 【請求項１９】 Ｍ−ＢＩＴＸの平均周波数はＸＦｏの
    １０％以内である請求項１２記載の方法。
20. 【請求項２０】 Ｍ−ＢＩＴＸの平均周波数はＸＦｏの
    ５％以内である請求項１２記載の方法。
21. 【請求項２１】 乗算を提供しない周波数Ｆｏを有する
    １−ＢＩＴＸ信号が存在する、ビットシリアルアナログ
    ディジタル変換器で、アナログディジタル変換及び、係
    数Ｘによる乗算を同時に行うためのＭ−ＲＡＭＰ信号を
    発生する方法であって、 ａ）Ｎは整数であり且つ、Ｋは整数であり且つ格子密度
    係数であり、関係 【数1】 にしたがって、Ｎ、Ａ及び、Ｂを選択するステップと、 ｂ）２ＫＦｏのレートで、以下のステップ（ｉ）−（ｉ
    ｉｉｉ）、 ｉ）最大値Ｂを有する第1の連続和に、Ａを加算するス
    テップと、 ｉｉ）以下の、 ａ）第1の連続和がステップ（１）の間に、Ｂを超えな
    い場合には、値Ｎ、 ｂ）第1の連続和がステップ（１）の間に、Ｂを超える
    場合には、値Ｎ＋１、を有するディジタル番号を生成す
    るステップと、 ｉｉｉ）ステップ（２）で生成されたディジタル番号
    を、第２の連続和へ加算するステップと、 ｉｉｉｉ）第２の連続和をアナログ値へ変換するステッ
    プとを実行するステップを有し、 それによって、ビットシリアルアナログディジタル変換
    器で使用されるときに、生成されたアナログ値の連続
    は、Ｘによる乗算を提供するＭ−ＢＩＴＸ信号である方
    法。
22. 【請求項２２】 ０＜Ｘ＜１である、請求項２１記載の
    方法。
23. 【請求項２３】 Ｄは１／Ｘの小数部を表すのに使用さ
    れる２値ビットの数であり、Ｋ＝２^Ｄである請求項１２
    記載の方法。
24. 【請求項２４】 Ｋ＝１である、請求項２１記載の方
    法。
25. 【請求項２５】 Ｎは、Ｎ＜（Ｋ／Ｘ）＜Ｎ＋１のよう
    に選択された請求項２１記載の方法。
26. 【請求項２６】 以下の、 【数２】 は、Ｋ／Ｘから、Ｋ／Ｘの１／２^ｎ倍以内であり、ここ
    でｎはアナログディジタル変換で要求される分解能のビ
    ット数である、請求項２１記載の方法。
27. 【請求項２７】 以下の、 【数３】 は、Ｋ／Ｘから、Ｋ／Ｘの１／２^ｎ−１倍以内であり、
    ここでｎはアナログディジタル変換で要求される分解能
    のビット数である、請求項２１記載の方法。
28. 【請求項２８】 以下の、 【数４】 は、Ｋ／Ｘの１０％以内である、請求項２１記載の方
    法。
29. 【請求項２９】 以下の、 【数５】 は、Ｋ／Ｘの５％以内である、請求項２１記載の方法。
30. 【請求項３０】 Ｎ，Ａ及び、Ｂは、 Ｎ＝Ｋ／Ｘの整数部 Ｂ＝２^ｎＫ、且つ Ａ＝Ｒｏｕｎｄ（Ｂ（ｆｒａｃ（Ｋ／Ｘ）） ここでｎはアナログディジタル変換で要求される分解能
    のビット数である、ように選択された、請求項２１記載
    の方法。
31. 【請求項３１】 Ｎ，Ａ及び、Ｂは、 Ｂ＝Ｒｏｕｎｄ（２^ｎＸＫ） Ｎ＝ 【数６】 の整数部、且つ Ａ＝Ｋ^２２^ｎｍｏｄ（Ｂ） ここでｎはアナログディジタル変換で要求される分解能
    のビット数である、ように選択された、請求項２１記載
    の方法。
32. 【請求項３２】 Ｎ，Ａ及び、Ｂは、等式 Ｂ／Ｃ＝Ｎ＋（Ａ／Ｂ） にしたがって選択され、ここで、Ｃは所定の定数より小
    さい整数であり、且つ、Ｂ／Ｃの小数部は、Ｂ／Ｃが所
    定の定数が与えられたＫ／Ｘに可能な限り近い様に、Ｓ
    ｔｅｒｎ−Ｂｒｏｃｏｔ番号木から選択される、請求項
    ２１記載の方法。
33. 【請求項３３】 所定の定数は、２^ｎＫであり、ここで
    ｎはアナログディジタル変換で要求される分解能のビッ
    ト数である、請求項２３記載の方法。
34. 【請求項３４】 乗算を提供しない周波数Ｆｏを有する
    １−ＢＩＴＸ信号が存在する、ビットシリアルアナログ
    ディジタル変換器で、アナログディジタル変換及び、係
    数Ｘによる乗算を同時に行うためのＭ−ＢＩＴＸ信号を
    発生する方法であって、 ａ）Ｎは整数、Ｋは整数であり且つ格子密度係数であ
    り、関係 【数７】 にしたがって、Ｎ、Ａ及び、Ｂを選択するステップと、 ｂ）最大値Ｂを有する連続和に、Ａを加算するステップ
    と、 ｃ）以下の、 ｉ）連続和がステップ（ｂ）の間に、Ｂを超えない場合
    には、周波数ＫＦｏ／Ｎ ｉｉ）連続和がステップ（ｂ）の間に、Ｂを超える場合
    には、周波数ＫＦｏ／（Ｎ＋１）、を有する矩形波信号
    を生成するステップとを有し、 ここで、ステップ（ｂ）は、ステップ（ｃ）で生成され
    る矩形波信号の各遷移後に行われ、 それにより、ビットシリアルアナログディジタル変換器
    で使用されるとき、矩形波信号は、Ｘによる乗算を提供
    するＭ−ＢＩＴＸ信号である方法。
35. 【請求項３５】 ０＜Ｘ＜１である請求項３４記載の方
    法。
36. 【請求項３６】 Ｄは１／Ｘの小数部を表すのに使用さ
    れる２値ビットの数であり、Ｋ＝２^Ｄである請求項３４
    記載の方法。
37. 【請求項３７】 Ｋ＝１である請求項３４記載の方法。
38. 【請求項３８】 Ｎは、Ｎ＜（Ｋ／Ｘ）＜Ｎ＋１のよう
    に選択された請求項３４記載の方法。
39. 【請求項３９】 以下の、 【数８】 は、Ｋ／Ｘから、Ｋ／Ｘの１／２^ｎ倍以内であり、ここ
    でｎはアナログディジタル変換で要求される分解能のビ
    ット数である、請求項３４記載の方法。
40. 【請求項４０】 以下の、 【数９】 は、Ｋ／Ｘから、Ｋ／Ｘの１／２^ｎ−１倍以内であり、
    ここでｎはアナログディジタル変換で要求される分解能
    のビット数である、請求項３４記載の方法。
41. 【請求項４１】 以下の、 【数１０】 は、Ｋ／Ｘの１０％以内である、請求項３４記載の方
    法。
42. 【請求項４２】 以下の、 【数１１】 は、Ｋ／Ｘの５％以内である、請求項３４記載の方法。
43. 【請求項４３】 Ｎ，Ａ及び、Ｂは、 Ｎ＝Ｋ／Ｘの整数部 Ｂ＝２^ｎＫ、且つ Ａ＝Ｒｏｕｎｄ（Ｂ（ｆｒａｃ（Ｋ／Ｘ）） ここでｎはアナログディジタル変換で要求される分解能
    のビット数である、ように選択された、請求項３４記載
    の方法。
44. 【請求項４４】 Ｎ，Ａ及び、Ｂは、 Ｂ＝Ｒｏｕｎｄ（２^ｎＸＫ） Ｎ＝ 【数１２】 の整数部、且つ Ａ＝Ｋ^２２^ｎｍｏｄ（Ｂ） ここでｎはアナログディジタル変換で要求される分解能
    のビット数である、ように選択された、請求項３４記載
    の方法。
45. 【請求項４５】 Ｎ，Ａ及び、Ｂは、等式 Ｂ／Ｃ＝Ｎ＋（Ａ／Ｂ） にしたがって選択され、ここで、Ｃは所定の定数より小
    さい整数であり、Ｂ／Ｃの小数部は、Ｂ／Ｃが所定の定
    数が与えられたＫ／Ｘに可能な限り近い様に、Ｓｔｅｒ
    ｎ−Ｂｒｏｃｏｔ番号木から選択される、請求項３４記
    載の方法。
46. 【請求項４６】 所定の定数は、２^ｎＫであり、ここで
    ｎはアナログディジタル変換で要求される分解能のビッ
    ト数である、ように選択された請求項４５記載の方法。
47. 【請求項４７】 乗算を提供しない周波数Ｆｏを有する
    １−ＢＩＴＸ信号が存在する、ビットシリアルアナログ
    ディジタル変換器で、アナログディジタル変換及び、係
    数Ｘによる乗算を同時に行うためのＭ−ＲＡＭＰ信号を
    発生する装置であって、 ａ）Ｎは整数であり、Ｋは整数であり且つ格子密度係数
    であり、増分Ａと容量Ｂは、関係 【数１３】 にしたがって選択される、周波数ＫＦｏで第１の連続和
    に増分Ａを加算する第１のアキュムレータと、 ｂ）以下の ｉ）Ａが連続和に加算された後に、第1の連続和が容量
    Ｂを超えないときには、ディジタル番号としてのＮ、 ｉｉ）Ａが連続和に加算された後に、第1の連続和が容
    量Ｂを超えるきには、ディジタル番号としてのＮ＋１、
    を出力をする、第１のアキュムレータと通信する番号選
    択器と、 ｃ）ステップ（ｂ）で生成されたディジタル番号を、周
    波数ＫＦｏで第２の連続和に加算する第２のアキュムレ
    ータと、 ｄ）第２の連続和を受信し、且つ、第２の連続和を、１
    ／Ｋに比例するアナログ値へ変換するディジタルアナロ
    グ変換器とを有する装置。
48. 【請求項４８】 Ｋ＝１である請求項４７の装置。
49. 【請求項４９】 第１及び、第２のアキュムレータが周
    波数２ＫＦｏで加算する様に、第１及び、第２のアキュ
    ムレータに周波数を供給するクロックを更に有する請求
    項４７記載の装置。
50. 【請求項５０】 ディジタルアナログ変換器が周波数２
    ＫＦｏで、第２の連続和のディジタルアナログ変換行う
    様に、ディジタルアナログ変換器に周波数を供給するク
    ロックを更に有する請求項４７記載の装置。
51. 【請求項５１】 乗算を提供しない周波数Ｆｏを有する
    １−ＢＩＴＸ信号が存在する、ビットシリアルアナログ
    ディジタル変換器で、アナログディジタル変換及び、係
    数Ｘによる乗算を同時に行うためのＭ−ＢＩＴＸ信号を
    発生する装置であって、 ａ）Ｎは整数であり、Ｋは整数であり且つ格子密度係数
    であり、増分Ａと容量Ｂは、関係 【数１４】 にしたがって選択される、連続和に増分Ａを加算するア
    キュムレータと、 ｂ）ここでＦｏは乗算を提供しない１−ＢＩＴＸ信号の
    周波数であり、以下の ｉ）Ａが連続和に加算された後に、連続和が容量Ｂを超
    えないときには、周波数ＫＦｏ／Ｎを、 ｉｉ）Ａが連続和に加算された後に、連続和が容量Ｂを
    超えるときには、周波数ＫＦｏ／（Ｎ＋１）を、発生す
    る、アキュムレータと通信する矩形波周波数発生器と、 ｃ）周波数発生器出力の各遷移エッジ後に、アキュムレ
    ータに、増分Ａを連続和へ加算させる手段とを有する装
    置。
52. 【請求項５２】 Ｋ＝１である請求項５１記載の装置。
53. 【請求項５３】 矩形波周波数発生器は、Ｎ又は、Ｎ＋
    １のいずれかの選択できる法を有する分周器と通信す
    る、周波数ＫＦｏを供給するクロックを有する請求項５
    １記載の装置。
54. 【請求項５４】 変換器はＳＳ−ＲＡＭＰ入力を有し、
    且つ、電圧対時間傾斜Ｓを有し且つ乗算を提供しない１
    −ＳＳ−ＲＡＭＰ信号が存在する、単一傾斜アナログデ
    ィジタル変換器で、アナログディジタル変換及び、Ｘに
    よる乗算を同時に行う方法であって、 ａ）平均電圧対時間傾斜Ｓ／Ｘを有するＭ−ＳＳ−ＲＡ
    ＭＰ信号を、ＳＳ−ＲＡＭＰ入力へ与えるステップを有
    する方法。
55. 【請求項５５】 ０＜Ｘ＜１である、請求項５４記載の
    方法。
56. 【請求項５６】 Ｍ−ＳＳ−ＲＡＭＰの傾斜はＳ／Ｘか
    ら、Ｓ／Ｘの１／２ ^ｎ倍以内であり、ここでｎはアナロ
    グディジタル変換に要求される分解能のビット数である
    請求項５４記載の方法。
57. 【請求項５７】 Ｍ−ＳＳ−ＲＡＭＰの傾斜はＳ／Ｘか
    ら、Ｓ／Ｘの１／２ ^ｎ−１倍以内であり、ここでｎはア
    ナログディジタル変換に要求される分解能のビット数で
    ある請求項５４記載の方法。
58. 【請求項５８】 変換器はＳＳ−ＦＲＥＱ入力を有し、
    且つ、周波数Ｑを有し且つ乗算を提供しない１−ＳＳ−
    ＦＲＥＱ信号が存在する、単一傾斜アナログディジタル
    変換器で、アナログディジタル変換及び、Ｘによる乗算
    を同時に行う方法であって、 ａ）平均周波数ＱＸを有するＭ−ＳＳ−ＦＲＥＱ信号
    を、ＳＳ−ＦＲＥＱ入力へ与えるステップを有する方
    法。
59. 【請求項５９】 ０＜Ｘ＜１である、請求項５８記載の
    方法。
60. 【請求項６０】 Ｍ−ＳＳ−ＦＲＥＱの平均周波数はＱ
    Ｘから、ＱＸの１／２^ｎ倍以内であり、ここでｎはアナ
    ログディジタル変換に要求される分解能のビット数であ
    る請求項５８記載の方法。
61. 【請求項６１】 Ｍ−ＳＳ−ＦＲＥＱの平均周波数はＱ
    Ｘから、ＱＸの１／２^ｎ−１倍以内であり、ここでｎは
    アナログディジタル変換に要求される分解能のビット数
    である請求項５８記載の方法。
62. 【請求項６２】 センサはローとコラムに配置され、セ
    ンサに結合したビットシリアルアナログディジタル変換
    器を有する画像センサ配列中で、アナログディジタル変
    換と２次元に分離できる変換を同時に行う方法であっ
    て、 ａ）どの単一のローのセンサからのディジタル値も同じ
    ロー係数で乗算されるように、異なるロー係数により乗
    算を提供する異なるＭ−ＢＩＴＸ信号を異なるローへ与
    えるステップと、 ｂ）どの単一のコラムのセンサからのディジタル値も同
    じコラム係数で乗算されるように、異なるコラム係数に
    より乗算を提供する異なるＭ−ＲＡＭＰ信号を異なるコ
    ラムへ与えるステップとを有し、 それにより、配列の各センサからのディジタル値は、配
    列中のセンサの位置により決定される２つの係数による
    乗算により影響を受ける方法。
63. 【請求項６３】 センサ配列は、ブロックを有し、且つ
    分離できる変換は各ブロックで分離して行われる請求項
    ６２記載の方法。
64. 【請求項６４】 ロー係数とコラム係数は、１に等しい
    か又は、小さい請求項６２記載の方法。
65. 【請求項６５】 センサはローとコラムに配置され、セ
    ンサに結合した単一傾斜アナログディジタル変換器を有
    する画像センサ配列中で、アナログディジタル変換と２
    次元に分離できる変換を同時に行う方法であって、 ａ）どの単一のローのセンサからのディジタル値も同じ
    ロー係数で乗算されるように、異なるロー係数により乗
    算を提供する異なるＭ−ＳＳ−ＲＡＭＰ信号を異なるロ
    ーへ与えるステップと、 ｂ）どの単一のコラムのセンサからのディジタル値も同
    じコラム係数で乗算されるように、異なるコラム係数に
    より乗算を提供する異なるＭ−ＳＳ−ＦＲＥＱ信号を異
    なるコラムへ与えるステップとを有し、 それにより、配列の各フォトディテクタからのディジタ
    ル値は、配列中のフォトディテクタの位置により決定さ
    れる２つの係数による乗算により影響を受ける方法。
66. 【請求項６６】 センサ配列は、ブロックを有し、且つ
    分離できる変換は各ブロックで分離して行われる請求項
    ６５記載の方法。
67. 【請求項６７】 ロー係数とコラム係数は、１に等しい
    か又は、小さい請求項６５記載の方法。
68. 【請求項６８】 ローとコラムに配置されたセンサから
    の複数のアナログ信号を、ディジタル化し、且つ、２次
    元の分離できる変換を行う装置であって、 ａ）アナログ信号に同時にアナログディジタル変換と乗
    算を行う複数のビットシリアルアナログディジタル変換
    器と、 ｂ）異なるコラム係数による乗算を提供する複数のＭ−
    ＲＡＭＰ信号を発生する手段と、 ｃ）異なるロー係数による乗算を提供する複数のＭ−Ｂ
    ＩＴＸ信号を発生する手段と、 ｄ）アナログディジタル変換中に、異なるコラムからの
    アナログ信号が、異なるコラム係数で乗算され、且つど
    のような単一コラムからのアナログ信号も、アナログデ
    ィジタル変換中に、同じコラム係数で乗算されるため
    に、ビットシリアルアナログディジタル変換器へＭ−Ｒ
    ＡＭＰ信号を供給する手段と、 ｅ）アナログディジタル変換中に、異なるローからのア
    ナログ信号が、異なるロー係数で乗算され、且つどのよ
    うな単一ローからのアナログ信号も、アナログディジタ
    ル変換中に、同じロー係数で乗算されるために、ビット
    シリアルアナログディジタル変換器へＭ−ＢＩＴＸ信号
    を供給する手段とを有し、それにより、装置は、各アナ
    ログ信号を、１つのコラム係数と、１つのロー係数で乗
    算する装置。
69. 【請求項６９】 要素（ｄ）はスイッチマトリックスを
    有する請求項６８記載の装置。
70. 【請求項７０】 要素（ｅ）はスイッチマトリックスを
    有する請求項６８記載の装置。
71. 【請求項７１】 要素（ｂ）は検索テーブルを有する請
    求項６８記載の装置。
72. 【請求項７２】 要素（ｃ）は検索テーブルを有する請
    求項６８記載の装置。
73. 【請求項７３】 要素（ｂ）は分数−Ｎの位相ロックル
    ープを有する請求項６８記載の装置。
74. 【請求項７４】 要素（ｃ）は分数−Ｎの位相ロックル
    ープを有する請求項６８記載の装置。
75. 【請求項７５】 ローとコラムに配置されたセンサから
    の複数のアナログ信号を、ディジタル化し、且つ、２次
    元の分離できる変換を行う装置であって、 ａ）アナログ信号に、アナログディジタル変換と乗算を
    同時に行う複数の単一傾斜アナログディジタル変換器
    と、 ｂ）異なるコラム係数による乗算を提供する複数のＭ−
    ＳＳ−ＲＡＭＰ信号を発生する手段と、 ｃ）異なるロー係数による乗算を提供する複数のＭ−Ｓ
    Ｓ−ＦＲＥＱ信号を発生する手段と、 ｄ）アナログディジタル変換中に、異なるコラムからの
    アナログ信号が、異なるコラム係数で乗算され、且つど
    のような単一コラムからのアナログ信号もアナログディ
    ジタル変換中に同じコラム係数で乗算されるために、ア
    ナログディジタル変換器へＭ−ＳＳ−ＲＡＭＰ信号を供
    給する手段と、 ｅ）アナログディジタル変換中に、異なるローからのア
    ナログ信号が、異なるロー係数で乗算され、且つどのよ
    うな単一ローからのアナログ信号もアナログディジタル
    変換中に同じロー係数で乗算されるために、アナログデ
    ィジタル変換器へＭ−ＳＳ−ＦＲＥＱ信号を供給する手
    段とを有し、それにより、装置は、各アナログ信号を、
    １つのコラム係数と、１つのロー係数で乗算する装置。
76. 【請求項７６】 要素（ｄ）はスイッチマトリックスを
    有する請求項７５記載の装置。
77. 【請求項７７】 要素（ｅ）はスイッチマトリックスを
    有する請求項７５記載の装置。
78. 【請求項７８】 要素（ｂ）は検索テーブルを有する請
    求項７５記載の装置。
79. 【請求項７９】 要素（ｃ）は検索テーブルを有する請
    求項７５記載の装置。
80. 【請求項８０】 要素（ｂ）は分数−Ｎの位相ロックル
    ープを有する請求項７５記載の装置。
81. 【請求項８１】 要素（ｃ）は分数−Ｎの位相ロックル
    ープを有する請求項７５記載の装置。
82. 【請求項８２】 ローとコラムに配置されたセンサから
    の複数のアナログ信号を、ディジタル化し、且つ、２次
    元の分離できる変換を行う装置であって、 ａ）アナログ信号に、アナログディジタル変換と乗算を
    同時に行う複数の乗算するアナログディジタル変換器
    と、 ｂ）異なるコラム係数による乗算を提供する複数のコラ
    ム制御信号を発生する手段と、 ｃ）異なるロー係数による乗算を提供する複数のロー制
    御信号を発生する手段と、 ｄ）アナログディジタル変換中に、異なるコラムからの
    アナログ信号が、異なるコラム係数で乗算され、且つど
    のような単一コラムからのアナログ信号もアナログディ
    ジタル変換中に同じコラム係数で乗算されるために、ア
    ナログディジタル変換器へコラム制御信号を供給する手
    段と、 ｅ）アナログディジタル変換中に、異なるローからのア
    ナログ信号が、異なるロー係数で乗算され、且つどのよ
    うな単一ローからのアナログ信号もアナログディジタル
    変換中に同じロー係数で乗算されるために、アナログデ
    ィジタル変換器へロー制御信号を供給する手段とを有
    し、それにより、装置は、各アナログ信号を、１つのコ
    ラム係数と、１つのロー係数で乗算する装置。
83. 【請求項８３】 センサはフォトディテクタである、請
    求項８２記載の装置。
84. 【請求項８４】 ローとコラムに配置されたセンサから
    の複数のアナログ信号を、ディジタル化し、且つ、２次
    元の分離できる変換を行う装置であって、 ａ）アナログ信号に、アナログディジタル変換と乗算を
    同時に行う、センサと通信する、複数の、乗算を行うア
    ナログディジタル変換器であって、 ｉ）アナログディジタル変換中に、異なるコラムからの
    アナログ信号が、異なるコラム係数で乗算され、 ｉｉ）どのような単一コラムからのアナログ信号も、ア
    ナログディジタル変換中に、同じコラム係数で乗算さ
    れ、 ｉｉｉ）アナログディジタル変換中に、異なるローから
    のアナログ信号が、異なるロー係数で乗算され、 ｉｉｉｉ）どのような単一ローからのアナログ信号も、
    アナログディジタル変換中に、同じロー係数で乗算さ
    れ、それにより、装置は、各アナログ信号を、１つのコ
    ラム係数と、１つのロー係数で乗算する装置。
85. 【請求項８５】 センサはフォトディテクタである、請
    求項８４記載の装置。