JP2000310956A - 薄膜トランジスタアレイ - Google Patents
薄膜トランジスタアレイInfo
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- 239000010409 thin film Substances 0.000 title claims abstract description 194
- 239000010408 film Substances 0.000 claims description 21
- 230000001681 protective effect Effects 0.000 claims description 12
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 abstract 1
- 238000000034 method Methods 0.000 description 13
- 230000007423 decrease Effects 0.000 description 8
- 239000004973 liquid crystal related substance Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000002834 transmittance Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000002123 temporal effect Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 101000984186 Homo sapiens Leukocyte immunoglobulin-like receptor subfamily B member 4 Proteins 0.000 description 1
- 102100025578 Leukocyte immunoglobulin-like receptor subfamily B member 4 Human genes 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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Abstract
(57)【要約】
開口率を低下させることなく画素電極への書き込み特性
をも向上させる薄膜トランジスタアレイを提供する。 【解決手段】 書き込み用薄膜トランジスタ１０のソー
ス電極１３と予備充電用の薄膜トランジスタ２０のソー
ス電極２３とが画素電極３に電気的に接続される。 予
備充電用の薄膜トランジスタ２０の半導体パターンは、
走査線１ａと信号線２ｂが交差する領域と、ゲートスト
レージ容量を形成する領域の一部とを覆う態様で形成さ
れる。
をも向上させる薄膜トランジスタアレイを提供する。 【解決手段】 書き込み用薄膜トランジスタ１０のソー
ス電極１３と予備充電用の薄膜トランジスタ２０のソー
ス電極２３とが画素電極３に電気的に接続される。 予
備充電用の薄膜トランジスタ２０の半導体パターンは、
走査線１ａと信号線２ｂが交差する領域と、ゲートスト
レージ容量を形成する領域の一部とを覆う態様で形成さ
れる。
Description
【０００１】
【発明の属する分野】本発明は、薄膜トランジスタを搭
載する薄膜トランジスタアレイに関するものである。
載する薄膜トランジスタアレイに関するものである。
【０００２】
【従来の技術】従来からアクティブマトリクス型の液晶
表示装置には、薄膜トランジスタアレイが設けられてい
た。この薄膜トランジスタアレイは、絶縁性の基板上に
複数の画素を多数の升目状に配置し、各画素に対して画
素信号電圧の充電を行うための薄膜トランジスタ（以
下、書き込み用の薄膜トランジスタとする）を設けてな
るものである。また、薄膜トランジスタアレイは、走査
線及び信号線から送られる信号によって薄膜トランジス
タが各画素電極に電圧を印加し、アクティブマトリクス
型の液晶表示装置を駆動させていた。
表示装置には、薄膜トランジスタアレイが設けられてい
た。この薄膜トランジスタアレイは、絶縁性の基板上に
複数の画素を多数の升目状に配置し、各画素に対して画
素信号電圧の充電を行うための薄膜トランジスタ（以
下、書き込み用の薄膜トランジスタとする）を設けてな
るものである。また、薄膜トランジスタアレイは、走査
線及び信号線から送られる信号によって薄膜トランジス
タが各画素電極に電圧を印加し、アクティブマトリクス
型の液晶表示装置を駆動させていた。
【０００３】以下に、従来の薄膜トランジスタアレイに
ついて図面を用いて説明する。図９は、従来における薄
膜トランジスタアレイの構成を示す平面図である。図９
に示すように、この薄膜トランジスタアレイには、画素
電極３を駆動するために設けられた書き込み用の薄膜ト
ランジスタ１０の他に、画素電極３に予備充電を行う、
予備充電用の薄膜トランジスタ２０が設けられていた。
この予備充電用の薄膜トランジスタ２０は、書き込み用
の薄膜トランジスタ１０と表示領域内において対角の位
置に形成されていた。また、予備充電用の薄膜トランジ
スタ２０のゲート電極２１は、書き込み用の薄膜トラン
ジスタ１０のゲート電極１１と電気的に接続された走査
線１ｂの前行の走査線１ａと電気的に接続されていた。
また、予備充電用の薄膜トランジスタ２０のドレイン電
極２２は、書き込み用の薄膜トランジスタ１０のドレイ
ン電極１２と電気的に接続された信号線１ａの次列の信
号線１ｂと電気的に接続されていた。さらに、予備充電
用の薄膜トランジスタ２０のソース電極２３は、書き込
み用の薄膜トランジスタ１０のソース電極１３と同様に
画素電極３に電気的に接続されていた。
ついて図面を用いて説明する。図９は、従来における薄
膜トランジスタアレイの構成を示す平面図である。図９
に示すように、この薄膜トランジスタアレイには、画素
電極３を駆動するために設けられた書き込み用の薄膜ト
ランジスタ１０の他に、画素電極３に予備充電を行う、
予備充電用の薄膜トランジスタ２０が設けられていた。
この予備充電用の薄膜トランジスタ２０は、書き込み用
の薄膜トランジスタ１０と表示領域内において対角の位
置に形成されていた。また、予備充電用の薄膜トランジ
スタ２０のゲート電極２１は、書き込み用の薄膜トラン
ジスタ１０のゲート電極１１と電気的に接続された走査
線１ｂの前行の走査線１ａと電気的に接続されていた。
また、予備充電用の薄膜トランジスタ２０のドレイン電
極２２は、書き込み用の薄膜トランジスタ１０のドレイ
ン電極１２と電気的に接続された信号線１ａの次列の信
号線１ｂと電気的に接続されていた。さらに、予備充電
用の薄膜トランジスタ２０のソース電極２３は、書き込
み用の薄膜トランジスタ１０のソース電極１３と同様に
画素電極３に電気的に接続されていた。
【０００４】このように、書き込み用の薄膜トランジス
タ１０のゲート電極１１と電気的に接続された走査線１
ｂの前行の走査線１ａと、書き込み用の薄膜トランジス
タ１０のドレイン電極１２と電気的に接続された信号線
２ａの次列の信号線２ｂとの交点の近傍に予備充電用の
薄膜トランジスタ２０が形成されたことによって、結果
的ではあるが、書き込み用の薄膜トランジスタ１０の駆
動に欠陥が生じた場合においても、書き込み用の薄膜ト
ランジスタ１０の代替として予備充電用の薄膜トランジ
スタ２０を用いて、正常に画素電極３を駆動させること
ができるといった効果を奏していた。
タ１０のゲート電極１１と電気的に接続された走査線１
ｂの前行の走査線１ａと、書き込み用の薄膜トランジス
タ１０のドレイン電極１２と電気的に接続された信号線
２ａの次列の信号線２ｂとの交点の近傍に予備充電用の
薄膜トランジスタ２０が形成されたことによって、結果
的ではあるが、書き込み用の薄膜トランジスタ１０の駆
動に欠陥が生じた場合においても、書き込み用の薄膜ト
ランジスタ１０の代替として予備充電用の薄膜トランジ
スタ２０を用いて、正常に画素電極３を駆動させること
ができるといった効果を奏していた。
【０００５】また、このような構成を有する薄膜トラン
ジスタアレイの回路図を示す図１０を参照して以下にそ
の電気的な接続の構成を説明する。図１０に示すよう
に、従来の薄膜トランジスタアレイは、複数の走査線Ｇ
ｍ− １（１ａ）、Ｇｍ（１ｂ）及びＧｍ＋１が平行に配
置されており、これらの走査線Ｇｍ−１（１ａ）、Ｇｍ
（１ｂ）及びＧｍ＋１に直交するように、複数の信号線
Ｄｎ−１（２ａ）、Ｄｎ（２ｂ）及びＤｎ＋１が配置さ
れている。これらの走査線Ｇｍ−１（１ａ）、Ｇｍ（１
ｂ）、Ｇｍ＋１及び、信号線Ｄｎ −１（２ａ）、Ｄ
ｎ（２ｂ）、Ｄｎ＋１によって構成される複数の領域の
それぞれに一つの画素電極３が配置されていた。また、
画素電極を駆動させるためのスイッチング素子として、
走査線１ａと信号線１ｂとが直交する交点の近傍に書き
込み用の薄膜トランジスタ１０が形成され、係る書き込
み用の薄膜トランジスタ１０のドレイン電極１２と信号
線Ｄｎ−１（２ａ）とが電気的に接続されていた。ま
た、書き込み用の薄膜トランジスタ１０のゲート電極１
１と走査線Ｇｍ−１（１ａ）とが電気的に接続され、書
き込み用の薄膜トランジスタ１０のソース電極１３は画
素電極３に電気的に接続されていた。
ジスタアレイの回路図を示す図１０を参照して以下にそ
の電気的な接続の構成を説明する。図１０に示すよう
に、従来の薄膜トランジスタアレイは、複数の走査線Ｇ
ｍ− １（１ａ）、Ｇｍ（１ｂ）及びＧｍ＋１が平行に配
置されており、これらの走査線Ｇｍ−１（１ａ）、Ｇｍ
（１ｂ）及びＧｍ＋１に直交するように、複数の信号線
Ｄｎ−１（２ａ）、Ｄｎ（２ｂ）及びＤｎ＋１が配置さ
れている。これらの走査線Ｇｍ−１（１ａ）、Ｇｍ（１
ｂ）、Ｇｍ＋１及び、信号線Ｄｎ −１（２ａ）、Ｄ
ｎ（２ｂ）、Ｄｎ＋１によって構成される複数の領域の
それぞれに一つの画素電極３が配置されていた。また、
画素電極を駆動させるためのスイッチング素子として、
走査線１ａと信号線１ｂとが直交する交点の近傍に書き
込み用の薄膜トランジスタ１０が形成され、係る書き込
み用の薄膜トランジスタ１０のドレイン電極１２と信号
線Ｄｎ−１（２ａ）とが電気的に接続されていた。ま
た、書き込み用の薄膜トランジスタ１０のゲート電極１
１と走査線Ｇｍ−１（１ａ）とが電気的に接続され、書
き込み用の薄膜トランジスタ１０のソース電極１３は画
素電極３に電気的に接続されていた。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
薄膜トランジスタアレイにおいては次のような問題があ
った。前述の薄膜トランジスタアレイは、画素電極を駆
動させるための薄膜トランジスタを２つ設けることによ
って、点欠陥等にみられる異常の発生を軽減させること
が可能である。しかし、本来１つの薄膜トランジスタの
みで駆動していた薄膜トランジスタアレイに比べて、開
口率の低下は無視し得ない状況におかれていた。ここ
で、開口率とは、液晶ディスプレイパネルの光透過率を
決定する目安となる数値であり、詳しくは画素領域の有
効表示エリアに占める表示画素の面積の割合を指すもの
である。近年、液晶表示装置の低消費電力化が求められ
てきており、それに伴って液晶ディスプレイパネルにお
ける光透過率を向上させることが必要となってきてい
る。すなわち、画素電極のスイッチング素子として２つ
の薄膜トランジスタを画像表示領域内に形成したことに
よって生じる開口率の低下が、液晶ディスプレイパネル
における光透過率の低下を招いていた。従って、このよ
うな光透過率の低下によって液晶ディスプレイパネルで
画像を表示する場合に、明瞭さに欠けた画像が表示され
るといった問題が生じていた。また、開口率が低下する
ことによって、薄膜トランジスタアレイを用いた液晶表
示装置のさらなる高精度化への対応が困難なものになっ
てしまう恐れがあった。
薄膜トランジスタアレイにおいては次のような問題があ
った。前述の薄膜トランジスタアレイは、画素電極を駆
動させるための薄膜トランジスタを２つ設けることによ
って、点欠陥等にみられる異常の発生を軽減させること
が可能である。しかし、本来１つの薄膜トランジスタの
みで駆動していた薄膜トランジスタアレイに比べて、開
口率の低下は無視し得ない状況におかれていた。ここ
で、開口率とは、液晶ディスプレイパネルの光透過率を
決定する目安となる数値であり、詳しくは画素領域の有
効表示エリアに占める表示画素の面積の割合を指すもの
である。近年、液晶表示装置の低消費電力化が求められ
てきており、それに伴って液晶ディスプレイパネルにお
ける光透過率を向上させることが必要となってきてい
る。すなわち、画素電極のスイッチング素子として２つ
の薄膜トランジスタを画像表示領域内に形成したことに
よって生じる開口率の低下が、液晶ディスプレイパネル
における光透過率の低下を招いていた。従って、このよ
うな光透過率の低下によって液晶ディスプレイパネルで
画像を表示する場合に、明瞭さに欠けた画像が表示され
るといった問題が生じていた。また、開口率が低下する
ことによって、薄膜トランジスタアレイを用いた液晶表
示装置のさらなる高精度化への対応が困難なものになっ
てしまう恐れがあった。
【０００７】本発明は、以上の従来技術における問題に
鑑みてなされたものであり、開口率を低下させることな
く画素電極への書き込み特性をも向上させる薄膜トラン
ジスタアレイを提供することが目的である。
鑑みてなされたものであり、開口率を低下させることな
く画素電極への書き込み特性をも向上させる薄膜トラン
ジスタアレイを提供することが目的である。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に提供する本願第一の発明に係る薄膜トランジスタアレ
イは、少なくとも予備充電用の薄膜トランジスタが走査
線と信号線とが交差する領域の一部を覆う態様で形成さ
れることを特徴とする。
に提供する本願第一の発明に係る薄膜トランジスタアレ
イは、少なくとも予備充電用の薄膜トランジスタが走査
線と信号線とが交差する領域の一部を覆う態様で形成さ
れることを特徴とする。
【０００９】少なくとも予備充電用の薄膜トランジスタ
が走査線と信号線とが交差する領域の一部を覆う態様で
形成されることによって、薄膜トランジスタアレイの開
口率の低下を防ぐことができ、結果として液晶表示装置
の製品精度を向上させることが可能となる。
が走査線と信号線とが交差する領域の一部を覆う態様で
形成されることによって、薄膜トランジスタアレイの開
口率の低下を防ぐことができ、結果として液晶表示装置
の製品精度を向上させることが可能となる。
【００１０】前記課題を解決するために提供する本願第
二の発明に係る薄膜トランジスタアレイは、予備充電用
の薄膜トランジスタが、信号線を形成する領域の一部を
覆う態様で形成されることを特徴とする。
二の発明に係る薄膜トランジスタアレイは、予備充電用
の薄膜トランジスタが、信号線を形成する領域の一部を
覆う態様で形成されることを特徴とする。
【００１１】予備充電用の薄膜トランジスタが、信号線
を形成する領域の一部を覆う態様で形成されることによ
って、高周波で駆動する場合においても所定のデータ電
圧を十分に画素電極に充電することができ、開口率をも
高めることが可能である。
を形成する領域の一部を覆う態様で形成されることによ
って、高周波で駆動する場合においても所定のデータ電
圧を十分に画素電極に充電することができ、開口率をも
高めることが可能である。
【００１２】前記課題を解決するために提供する本願第
三の発明に係る薄膜トランジスタアレイは、予備充電用
の薄膜トランジスタが、書き込み用の薄膜トランジスタ
のゲート電極が電気的に接続されている走査線の前行の
走査線走査線上に形成されることを特徴とする。
三の発明に係る薄膜トランジスタアレイは、予備充電用
の薄膜トランジスタが、書き込み用の薄膜トランジスタ
のゲート電極が電気的に接続されている走査線の前行の
走査線走査線上に形成されることを特徴とする。
【００１３】予備充電用の薄膜トランジスタが、書き込
み用の薄膜トランジスタのゲート電極が電気的に接続さ
れている走査線の前行の走査線走査線上に形成されるこ
とによって、開口率の低下を防ぐだけではなく、書き込
み用の薄膜トランジスタのサイズを縮小させることがで
きる。
み用の薄膜トランジスタのゲート電極が電気的に接続さ
れている走査線の前行の走査線走査線上に形成されるこ
とによって、開口率の低下を防ぐだけではなく、書き込
み用の薄膜トランジスタのサイズを縮小させることがで
きる。
【００１４】前記課題を解決するために提供する本願第
四の発明に係る薄膜トランジスタアレイは、予備充電用
の薄膜トランジスタのゲート電極が、書き込み用の薄膜
トランジスタのゲート電極と電気的に接続されている走
査線の前行の走査線に電気的に接続され、予備充電用の
薄膜トランジスタのドレイン電極が、書き込み用の薄膜
トランジスタのドレイン電極と電気的に接続されている
信号線の次列の信号線と電気的に接続されることを特徴
とする。
四の発明に係る薄膜トランジスタアレイは、予備充電用
の薄膜トランジスタのゲート電極が、書き込み用の薄膜
トランジスタのゲート電極と電気的に接続されている走
査線の前行の走査線に電気的に接続され、予備充電用の
薄膜トランジスタのドレイン電極が、書き込み用の薄膜
トランジスタのドレイン電極と電気的に接続されている
信号線の次列の信号線と電気的に接続されることを特徴
とする。
【００１５】予備充電用の薄膜トランジスタのゲート電
極が、書き込み用の薄膜トランジスタのゲート電極と電
気的に接続されている走査線の前行の走査線に電気的に
接続され、予備充電用の薄膜トランジスタのドレイン電
極が、書き込み用の薄膜トランジスタのドレイン電極と
電気的に接続されている信号線の次列の信号線と電気的
に接続されることによって、書き込み用の薄膜トランジ
スタによって所定のデータ電圧を画素電極に充電する直
前に、予備充電用の薄膜トランジスタによって画像信号
と同極性のデータ電圧を充電することができ、書き込み
時間が１個の薄膜トランジスタを使用した場合に比べ約
２倍になり、結果として書き込み特性の向上を可能にす
る。
極が、書き込み用の薄膜トランジスタのゲート電極と電
気的に接続されている走査線の前行の走査線に電気的に
接続され、予備充電用の薄膜トランジスタのドレイン電
極が、書き込み用の薄膜トランジスタのドレイン電極と
電気的に接続されている信号線の次列の信号線と電気的
に接続されることによって、書き込み用の薄膜トランジ
スタによって所定のデータ電圧を画素電極に充電する直
前に、予備充電用の薄膜トランジスタによって画像信号
と同極性のデータ電圧を充電することができ、書き込み
時間が１個の薄膜トランジスタを使用した場合に比べ約
２倍になり、結果として書き込み特性の向上を可能にす
る。
【００１６】前記課題を解決するために提供する本願第
五の発明に係る薄膜トランジスタアレイは、書き込み用
の薄膜トランジスタのソース電極上と予備充電用の薄膜
トランジスタのソース電極上とに保護絶縁膜を貫通する
コンタクトホールが形成され、前記二のソース電極が画
素電極と電気的に接続されることを特徴とする。
五の発明に係る薄膜トランジスタアレイは、書き込み用
の薄膜トランジスタのソース電極上と予備充電用の薄膜
トランジスタのソース電極上とに保護絶縁膜を貫通する
コンタクトホールが形成され、前記二のソース電極が画
素電極と電気的に接続されることを特徴とする。
【００１７】書き込み用の薄膜トランジスタのソース電
極上と予備充電用の薄膜トランジスタのソース電極上と
に保護絶縁膜を貫通するコンタクトホールが形成され、
前記二のソース電極が画素電極と電気的に接続されるこ
とによって、薄膜トランジスタアレイを作成するにあた
って、保護絶縁膜の形成工程を削減でき、結果として歩
留まりの向上及び生産コストの削減が可能となる。
極上と予備充電用の薄膜トランジスタのソース電極上と
に保護絶縁膜を貫通するコンタクトホールが形成され、
前記二のソース電極が画素電極と電気的に接続されるこ
とによって、薄膜トランジスタアレイを作成するにあた
って、保護絶縁膜の形成工程を削減でき、結果として歩
留まりの向上及び生産コストの削減が可能となる。
【００１８】前記課題を解決するために提供する本願第
六の発明に係る薄膜トランジスタアレイは、走査線の内
側近傍に形成される走査線脇遮光層と信号線の内側近傍
に形成される信号線脇遮光層とが一体形成され、予備充
電用の薄膜トランジスタのソース電極が前記一体成形さ
れた遮光層に電気的に接続され、且つ前記一体形成され
た遮光層は画素電極と容量結合していることを特徴とす
る。
六の発明に係る薄膜トランジスタアレイは、走査線の内
側近傍に形成される走査線脇遮光層と信号線の内側近傍
に形成される信号線脇遮光層とが一体形成され、予備充
電用の薄膜トランジスタのソース電極が前記一体成形さ
れた遮光層に電気的に接続され、且つ前記一体形成され
た遮光層は画素電極と容量結合していることを特徴とす
る。
【００１９】走査線の内側近傍に形成される走査線脇遮
光層及び信号線の内側近傍に形成される信号線脇遮光層
が一体形成され、予備充電用の薄膜トランジスタのソー
ス電極が前記一体形成された遮光層に電気的に接続さ
れ、且つ前記一体形成された遮光層は画素電極と容量結
合していることによって、予備充電用の薄膜トランジス
タのソース電極が画素電極と直接に接続されないため、
予備充電用薄膜トランジスタのリークによる画素電位漏
れを防止することができる。
光層及び信号線の内側近傍に形成される信号線脇遮光層
が一体形成され、予備充電用の薄膜トランジスタのソー
ス電極が前記一体形成された遮光層に電気的に接続さ
れ、且つ前記一体形成された遮光層は画素電極と容量結
合していることによって、予備充電用の薄膜トランジス
タのソース電極が画素電極と直接に接続されないため、
予備充電用薄膜トランジスタのリークによる画素電位漏
れを防止することができる。
【００２０】
【発明の実施の形態】（実施の形態１）以下に、本発明
に係る薄膜トランジスタアレイの第一の実施の形態にお
ける構成について図面を参照して説明する。図１は、本
発明に係る薄膜トランジスタアレイの第一の実施の形態
における構造を示す図である。図１に示すように、本発
明に係る薄膜トランジスタアレイは、複数の走査線１ａ
及び走査線１ｂが平行に配置されている。また、これら
の走査線１ａ及び走査線１ｂに対して、複数の信号線２
ａ及び信号線２ｂが直交するように配置されている。こ
れらの走査線１ａ及び走査線１ｂ、信号線２ａ及び信号
線２ｂによって構成される複数の画像表示領域のそれぞ
れに一つの画素電極３が配置されている。
に係る薄膜トランジスタアレイの第一の実施の形態にお
ける構成について図面を参照して説明する。図１は、本
発明に係る薄膜トランジスタアレイの第一の実施の形態
における構造を示す図である。図１に示すように、本発
明に係る薄膜トランジスタアレイは、複数の走査線１ａ
及び走査線１ｂが平行に配置されている。また、これら
の走査線１ａ及び走査線１ｂに対して、複数の信号線２
ａ及び信号線２ｂが直交するように配置されている。こ
れらの走査線１ａ及び走査線１ｂ、信号線２ａ及び信号
線２ｂによって構成される複数の画像表示領域のそれぞ
れに一つの画素電極３が配置されている。
【００２１】また、各画素電極３を駆動させるためのス
イッチング素子として、走査線と信号線とが直交する交
点、例えば走査線１ｂと信号線２ａとが交差する領域の
近傍に画素電極３に対する電荷の書き込みを行う、書き
込み用の薄膜トランジスタ１０が形成されている。ま
た、走査線１ａと信号線２ｂとが交差する領域の一部を
覆う態様で予備充電用の薄膜トランジスタ２０が形成さ
れている。この予備充電用の薄膜トランジスタ２０は、
画素電極３に対する電荷の書き込みを行うにあたって、
画素電極３の予備的な充電を行う機能を有する。ここ
で、各走査線、各信号線及び各画素電極のそれぞれに対
する書き込み用薄膜トランジスタ１０及び予備充電用薄
膜トランジスタ２０の電気的な接続を示す回路構成は、
従来における薄膜トランジスタアレイと同様であるた
め、その説明を省略する。
イッチング素子として、走査線と信号線とが直交する交
点、例えば走査線１ｂと信号線２ａとが交差する領域の
近傍に画素電極３に対する電荷の書き込みを行う、書き
込み用の薄膜トランジスタ１０が形成されている。ま
た、走査線１ａと信号線２ｂとが交差する領域の一部を
覆う態様で予備充電用の薄膜トランジスタ２０が形成さ
れている。この予備充電用の薄膜トランジスタ２０は、
画素電極３に対する電荷の書き込みを行うにあたって、
画素電極３の予備的な充電を行う機能を有する。ここ
で、各走査線、各信号線及び各画素電極のそれぞれに対
する書き込み用薄膜トランジスタ１０及び予備充電用薄
膜トランジスタ２０の電気的な接続を示す回路構成は、
従来における薄膜トランジスタアレイと同様であるた
め、その説明を省略する。
【００２２】さらに加えて、本発明に係る薄膜トランジ
スタアレイの第一の実施の形態においては、画素電極３
と信号線２ａ及び信号線２ｂとの間に挟まれる態様で、
信号線脇遮光層４が形成されている。また、画素電極３
と走査線１ｂとの間に挟まれる態様で、導電性の走査線
脇遮光層５が設けられている。さらに、この走査線脇遮
光層５は、書き込み用の薄膜トランジスタ１０のソース
電極１３と画素電極３とを電気的に接続する形態を有す
る。
スタアレイの第一の実施の形態においては、画素電極３
と信号線２ａ及び信号線２ｂとの間に挟まれる態様で、
信号線脇遮光層４が形成されている。また、画素電極３
と走査線１ｂとの間に挟まれる態様で、導電性の走査線
脇遮光層５が設けられている。さらに、この走査線脇遮
光層５は、書き込み用の薄膜トランジスタ１０のソース
電極１３と画素電極３とを電気的に接続する形態を有す
る。
【００２３】また、図１のＡ−Ａ‘における断面図を図
２に示す。図２に示すように、本発明に係る薄膜トラン
ジスタアレイは、透明絶縁性基板５０の表面上に書き込
み用薄膜トランジスタ１０のゲート電極１１及び走査線
１ａが形成される。さらには、これら書き込み用薄膜ト
ランジスタ１０のゲート電極１１及び走査線１ａを電気
的に絶縁するためにゲート絶縁膜がゲート電極１１及び
走査線１ａを覆う態様で形成される。加えて、ゲート絶
縁膜１１の表面上には、書き込み用薄膜トランジスタ１
０のゲート電極１１と対向するように書き込み用薄膜ト
ランジスタ１０が形成されている。この書き込み用薄膜
トランジスタ１０において、画素電極３が形成される反
対側には、信号線２ａが形成されており、係る信号線２
ａと書き込み用薄膜トランジスタ１０のドレイン電極１
２とが電気的に接続されている。また、書き込み用薄膜
トランジスタ１０において、画素電極３が形成される側
には、画素電極３の走査線に対向する縁部に沿って形成
された走査線脇遮光層５が形成されている。係る走査線
脇遮光層５に対して電気的に接続されるように書き込み
用薄膜トランジスタ１０のソース電極１３が形成されて
いる。
２に示す。図２に示すように、本発明に係る薄膜トラン
ジスタアレイは、透明絶縁性基板５０の表面上に書き込
み用薄膜トランジスタ１０のゲート電極１１及び走査線
１ａが形成される。さらには、これら書き込み用薄膜ト
ランジスタ１０のゲート電極１１及び走査線１ａを電気
的に絶縁するためにゲート絶縁膜がゲート電極１１及び
走査線１ａを覆う態様で形成される。加えて、ゲート絶
縁膜１１の表面上には、書き込み用薄膜トランジスタ１
０のゲート電極１１と対向するように書き込み用薄膜ト
ランジスタ１０が形成されている。この書き込み用薄膜
トランジスタ１０において、画素電極３が形成される反
対側には、信号線２ａが形成されており、係る信号線２
ａと書き込み用薄膜トランジスタ１０のドレイン電極１
２とが電気的に接続されている。また、書き込み用薄膜
トランジスタ１０において、画素電極３が形成される側
には、画素電極３の走査線に対向する縁部に沿って形成
された走査線脇遮光層５が形成されている。係る走査線
脇遮光層５に対して電気的に接続されるように書き込み
用薄膜トランジスタ１０のソース電極１３が形成されて
いる。
【００２４】また、ゲート絶縁膜５１を介した走査線１
ａの上方には、予備充電用の薄膜トランジスタ２０が形
成されている。また、予備充電用の薄膜トランジスタ２
０の上方には、画素電極３形成側に予備充電用の薄膜ト
ランジスタ２０のソース電極２３が形成されている。係
る予備充電用の薄膜トランジスタ２０のソース電極２３
と電気的に絶縁されるように信号線２ｂが形成されてい
る。また、書き込み用薄膜トランジスタ１０のソース電
極１３、走査線脇遮光層５、ゲート絶縁膜５１及び予備
充電用の薄膜トランジスタ２０のソース電極２３のそれ
ぞれの表面を覆う態様で画素電極３が形成されていた。
また、書き込み用薄膜トランジスタ１０のゲート電極１
１の上方に位置するゲート絶縁膜５１、信号線２ａ、書
き込み用薄膜トランジスタ１０のドレイン電極１２、書
き込み用薄膜トランジスタ１０、書き込み用薄膜トラン
ジスタ１０のソース電極１３及び画素電極３の縁部を覆
う態様で保護絶縁膜、いわゆる保護絶縁膜６が形成され
ている。さらに、走査線１ａの上方においても、ゲート
絶縁膜５１、信号線２ｂ、予備充電用薄膜トランジスタ
２０、予備充電用薄膜トランジスタ２０のソース電極２
３及び画素電極３の縁部を覆う態様で保護絶縁膜６が形
成されている。
ａの上方には、予備充電用の薄膜トランジスタ２０が形
成されている。また、予備充電用の薄膜トランジスタ２
０の上方には、画素電極３形成側に予備充電用の薄膜ト
ランジスタ２０のソース電極２３が形成されている。係
る予備充電用の薄膜トランジスタ２０のソース電極２３
と電気的に絶縁されるように信号線２ｂが形成されてい
る。また、書き込み用薄膜トランジスタ１０のソース電
極１３、走査線脇遮光層５、ゲート絶縁膜５１及び予備
充電用の薄膜トランジスタ２０のソース電極２３のそれ
ぞれの表面を覆う態様で画素電極３が形成されていた。
また、書き込み用薄膜トランジスタ１０のゲート電極１
１の上方に位置するゲート絶縁膜５１、信号線２ａ、書
き込み用薄膜トランジスタ１０のドレイン電極１２、書
き込み用薄膜トランジスタ１０、書き込み用薄膜トラン
ジスタ１０のソース電極１３及び画素電極３の縁部を覆
う態様で保護絶縁膜、いわゆる保護絶縁膜６が形成され
ている。さらに、走査線１ａの上方においても、ゲート
絶縁膜５１、信号線２ｂ、予備充電用薄膜トランジスタ
２０、予備充電用薄膜トランジスタ２０のソース電極２
３及び画素電極３の縁部を覆う態様で保護絶縁膜６が形
成されている。
【００２５】 このように、走査線と信号線とが交差す
る領域の一部を覆う態様で予備充電用薄膜トランジスタ
２０が形成されていることによって、薄膜トランジスタ
アレイの開口率の低下を防止し、結果として表示画像を
さらに明瞭にすることが可能である。
る領域の一部を覆う態様で予備充電用薄膜トランジスタ
２０が形成されていることによって、薄膜トランジスタ
アレイの開口率の低下を防止し、結果として表示画像を
さらに明瞭にすることが可能である。
【００２６】 次に、本発明に係る薄膜トランジスタア
レイの第一の実施の形態における駆動方法について図面
を参照して以下に説明する。 図３は、本発明に係る薄
膜トランジスタアレイの第一の実施の形態における駆動
方法を採用した場合の、駆動電圧のタイミングチャート
及び画素電位の経時的な変化を示すグラフである。ま
た、図４は、本発明に係る薄膜トランジスタアレイの第
一の実施の形態における回路構成を示すブロック図であ
る。本発明に係る薄膜トランジスタアレイの第一の実施
の形態における駆動方法を、図３及び図４を参照して以
下に説明する。まず、予備充電用の薄膜トランジスタ２
０のゲート電圧、すなわち走査線Ｇｍ− １（１ａ）にお
ける電圧ＶＧｍ−１（以下、ゲート電圧ＶＧｍ−１とす
る）がＨＩＧＨになり、予備充電用薄膜トランジスタ２
０がＯＮ状態になる。次に、予備充電用の薄膜トランジ
スタ２０のデータ電圧、すなわち信号線Ｄｎ− １（２
ａ）における電圧ＶＤｎ−１（以下、データ電圧ＶＤ
ｎ−１とする）が画素電極３に充電されはじめ、画素電
位ＶＰＩが上昇する。次に、ゲート電圧ＶＧｍ−１（１
ａ）がＬＯＷになり、予備充電用薄膜トランジスタ２０
がＯＦＦになり、画素電位ＶＰＩがＶｆｄ１だけ低下す
る。（フィードスルー現象） 一方、書き込み用の薄膜トランジスタ１０のゲート電
圧、すなわち走査線Ｇｍ（１ｂ）における電圧ＶＧ
ｍ（以下、ゲート電圧ＶＧｍとする）がＨＩＧＨにな
り、書き込み用薄膜トランジスタ１０がＯＮ状態にな
る。その結果として、書き込み用の薄膜トランジスタ１
０のデータ電圧、すなわち信号線Ｄｎ（２ｂ）における
電圧ＶＤｎ（以下、ドレイン電圧ＶＤｎとする）が画素
電極３に充電されはじめ、画素電位ＶＰＩがさらに上昇
する。その後、ゲート電圧ＶＧｍがＬＯＷになり、書き
込み用薄膜トランジスタ１０がＯＦＦになり、画素電位
ＶＰＩがＶｆｄ２だけ低下して画素電極３が駆動する。
レイの第一の実施の形態における駆動方法について図面
を参照して以下に説明する。 図３は、本発明に係る薄
膜トランジスタアレイの第一の実施の形態における駆動
方法を採用した場合の、駆動電圧のタイミングチャート
及び画素電位の経時的な変化を示すグラフである。ま
た、図４は、本発明に係る薄膜トランジスタアレイの第
一の実施の形態における回路構成を示すブロック図であ
る。本発明に係る薄膜トランジスタアレイの第一の実施
の形態における駆動方法を、図３及び図４を参照して以
下に説明する。まず、予備充電用の薄膜トランジスタ２
０のゲート電圧、すなわち走査線Ｇｍ− １（１ａ）にお
ける電圧ＶＧｍ−１（以下、ゲート電圧ＶＧｍ−１とす
る）がＨＩＧＨになり、予備充電用薄膜トランジスタ２
０がＯＮ状態になる。次に、予備充電用の薄膜トランジ
スタ２０のデータ電圧、すなわち信号線Ｄｎ− １（２
ａ）における電圧ＶＤｎ−１（以下、データ電圧ＶＤ
ｎ−１とする）が画素電極３に充電されはじめ、画素電
位ＶＰＩが上昇する。次に、ゲート電圧ＶＧｍ−１（１
ａ）がＬＯＷになり、予備充電用薄膜トランジスタ２０
がＯＦＦになり、画素電位ＶＰＩがＶｆｄ１だけ低下す
る。（フィードスルー現象） 一方、書き込み用の薄膜トランジスタ１０のゲート電
圧、すなわち走査線Ｇｍ（１ｂ）における電圧ＶＧ
ｍ（以下、ゲート電圧ＶＧｍとする）がＨＩＧＨにな
り、書き込み用薄膜トランジスタ１０がＯＮ状態にな
る。その結果として、書き込み用の薄膜トランジスタ１
０のデータ電圧、すなわち信号線Ｄｎ（２ｂ）における
電圧ＶＤｎ（以下、ドレイン電圧ＶＤｎとする）が画素
電極３に充電されはじめ、画素電位ＶＰＩがさらに上昇
する。その後、ゲート電圧ＶＧｍがＬＯＷになり、書き
込み用薄膜トランジスタ１０がＯＦＦになり、画素電位
ＶＰＩがＶｆｄ２だけ低下して画素電極３が駆動する。
【００２７】このような薄膜トランジスタアレイの駆動
方法をドット反転駆動方式で実行することによって、書
き込み用の薄膜トランジスタ１０のみを設置した薄膜ト
ランジスタアレイに比べて、画素電極３に対する書き込
み時間がほぼ２倍になり、画素電極３を十分に充電する
ことが可能である。
方法をドット反転駆動方式で実行することによって、書
き込み用の薄膜トランジスタ１０のみを設置した薄膜ト
ランジスタアレイに比べて、画素電極３に対する書き込
み時間がほぼ２倍になり、画素電極３を十分に充電する
ことが可能である。
【００２８】（実施の形態２）また、本発明に係る薄膜
トランジスタアレイの第二の実施の形態について図を参
照して以下に説明する。但し、本発明に係る薄膜トラン
ジスタアレイの第二の実施の形態においては、前述の本
発明に係る第一の実施の形態と同一の構成及び駆動方法
等を有する点についての説明は省略する。図５は、本発
明に係る薄膜トランジスタアレイの第二の実施の形態に
おける構造を示す平面図である。図５に示すように、本
発明に係る薄膜トランジスタアレイの第二の実施の形態
においては、書き込み用の薄膜トランジスタ１０のソー
ス電極１３の表面と予備充電用の薄膜トランジスタ２０
のソース電極２３の表面に保護絶縁膜６を貫通して画素
電極３に電気的に接続されるコンタクトホールが形成さ
れる。すなわち、図５のＢ−Ｂ‘の断面図を示した図６
からも明らかなように、保護絶縁膜６の形成時にその保
護絶縁膜６に対するエッチング処理を行わず、コンタク
トホール１０１ａ及びコンタクトホール１０１ｂの形成
によって、画素電極３と、書き込み用の薄膜トランジス
タ１０のソース電極１３及び予備充電用の薄膜トランジ
スタ２０のソース電極２３とを電気的に接続する。
トランジスタアレイの第二の実施の形態について図を参
照して以下に説明する。但し、本発明に係る薄膜トラン
ジスタアレイの第二の実施の形態においては、前述の本
発明に係る第一の実施の形態と同一の構成及び駆動方法
等を有する点についての説明は省略する。図５は、本発
明に係る薄膜トランジスタアレイの第二の実施の形態に
おける構造を示す平面図である。図５に示すように、本
発明に係る薄膜トランジスタアレイの第二の実施の形態
においては、書き込み用の薄膜トランジスタ１０のソー
ス電極１３の表面と予備充電用の薄膜トランジスタ２０
のソース電極２３の表面に保護絶縁膜６を貫通して画素
電極３に電気的に接続されるコンタクトホールが形成さ
れる。すなわち、図５のＢ−Ｂ‘の断面図を示した図６
からも明らかなように、保護絶縁膜６の形成時にその保
護絶縁膜６に対するエッチング処理を行わず、コンタク
トホール１０１ａ及びコンタクトホール１０１ｂの形成
によって、画素電極３と、書き込み用の薄膜トランジス
タ１０のソース電極１３及び予備充電用の薄膜トランジ
スタ２０のソース電極２３とを電気的に接続する。
【００２９】本発明に係る薄膜トランジスタアレイの第
二の実施の形態に示す構造を採用することによって、従
来から画素電極３上に成膜されていた保護絶縁膜６の形
成工程を省略することができ、コスト削減及び工程に要
する労力の軽減が可能である。
二の実施の形態に示す構造を採用することによって、従
来から画素電極３上に成膜されていた保護絶縁膜６の形
成工程を省略することができ、コスト削減及び工程に要
する労力の軽減が可能である。
【００３０】（実施の形態３）さらに、本発明に係る薄
膜トランジスタアレイの第三の実施の形態について図を
参照して以下に説明する。但し、本発明に係る薄膜トラ
ンジスタアレイの第三の実施の形態においては、前述の
本発明に係る第一の実施の形態及び第二の実施の形態と
同一の構成及び駆動方法を有する点についての説明は省
略する。図７は、本発明に係る薄膜トランジスタアレイ
の第三の実施の形態における構造を示す平面図である。
図７に示すように、本発明に係る薄膜トランジスタアレ
イの第三の実施の形態においては、信号線の画素電極側
に設けられた２つの信号線脇遮光層４及び走査線の画素
電極側に設けられた走査線脇遮光層５が一体に成形さ
れ、配線脇遮光層１０２として画素電極３と信号線２ａ
及び信号線２ｂとの間に挟まれる態様で設けられる。ま
た、図７のＣ−Ｃ‘断面図である図８を参照すると、予
備充電用の薄膜トランジスタ２０のソース電極２３は、
保護絶縁膜６及びゲート絶縁膜５１を貫通して配線脇遮
光層１０２と電気的に接続されるようにコンタクトホー
ル１０１ｂが設けられている。
膜トランジスタアレイの第三の実施の形態について図を
参照して以下に説明する。但し、本発明に係る薄膜トラ
ンジスタアレイの第三の実施の形態においては、前述の
本発明に係る第一の実施の形態及び第二の実施の形態と
同一の構成及び駆動方法を有する点についての説明は省
略する。図７は、本発明に係る薄膜トランジスタアレイ
の第三の実施の形態における構造を示す平面図である。
図７に示すように、本発明に係る薄膜トランジスタアレ
イの第三の実施の形態においては、信号線の画素電極側
に設けられた２つの信号線脇遮光層４及び走査線の画素
電極側に設けられた走査線脇遮光層５が一体に成形さ
れ、配線脇遮光層１０２として画素電極３と信号線２ａ
及び信号線２ｂとの間に挟まれる態様で設けられる。ま
た、図７のＣ−Ｃ‘断面図である図８を参照すると、予
備充電用の薄膜トランジスタ２０のソース電極２３は、
保護絶縁膜６及びゲート絶縁膜５１を貫通して配線脇遮
光層１０２と電気的に接続されるようにコンタクトホー
ル１０１ｂが設けられている。
【００３１】ここで、本発明に係る薄膜トランジスタア
レイの第三の実施の形態における駆動方法を図面を参照
して以下に説明する。図９は、本発明に係る薄膜トラン
ジスタアレイの第三の実施の形態における駆動方法を採
用した場合の駆動電圧のタイミングチャートと画素電位
の経時的な変化とを示すグラフである。図９に示すよう
に、まず、ゲート電圧ＶＧｍ−１がＨＩＧＨになり、予
備充電用薄膜トランジスタ２０がＯＮ状態になる。次
に、データ電圧ＶＤｎ＋１が配線脇遮光層１０２に充電
されると同時に、予備充電用の薄膜トランジスタ２０の
ソース電極２３と画素電極３との間に生じる寄生容量を
介して画素電位ＶＰＩ’が上昇する。次に、ゲート電圧
ＶＧｍ−１（１ａ）がＬＯＷになり、予備充電用薄膜ト
ランジスタ２０がＯＦＦになり、それと同時に画素電位
ＶＰＩ’がＶｆｄ１’だけ低下する。一方、ゲート電圧
ＶＧｍがＨＩＧＨになり、書き込み用薄膜トランジスタ
１０がＯＮ状態になる。その結果として、データ電圧Ｖ
Ｄｎが画素電極３に充電されはじめ、画素電位ＶＰＩ’
がさらに上昇する。その後、ゲート電圧ＶＧｍがＬＯＷ
になり、書き込み用薄膜トランジスタ１０がＯＦＦにな
り、それと同時に、画素電位ＶＰＩ’がＶｆｄ２’だけ
低下して画素電極３が駆動する。ここで、前述のデータ
電圧ＶＤｎ＋１が配線脇遮光層１０２に充電されること
によって上昇するＶ１’は以下の式で表される。Ｖ１’
＝｛Ｃ２１／（Ｃ２１＋Ｃ１９）｝×ＶＳＣ 但し、
Ｃ２１は、予備充電用の薄膜トランジスタ２０のソース
電極２３と画素電極３との間に生じる寄生容量、Ｃ１９
は付加容量、ＶＳＣは、配線脇遮光層１０２に充電され
る電圧とする。
レイの第三の実施の形態における駆動方法を図面を参照
して以下に説明する。図９は、本発明に係る薄膜トラン
ジスタアレイの第三の実施の形態における駆動方法を採
用した場合の駆動電圧のタイミングチャートと画素電位
の経時的な変化とを示すグラフである。図９に示すよう
に、まず、ゲート電圧ＶＧｍ−１がＨＩＧＨになり、予
備充電用薄膜トランジスタ２０がＯＮ状態になる。次
に、データ電圧ＶＤｎ＋１が配線脇遮光層１０２に充電
されると同時に、予備充電用の薄膜トランジスタ２０の
ソース電極２３と画素電極３との間に生じる寄生容量を
介して画素電位ＶＰＩ’が上昇する。次に、ゲート電圧
ＶＧｍ−１（１ａ）がＬＯＷになり、予備充電用薄膜ト
ランジスタ２０がＯＦＦになり、それと同時に画素電位
ＶＰＩ’がＶｆｄ１’だけ低下する。一方、ゲート電圧
ＶＧｍがＨＩＧＨになり、書き込み用薄膜トランジスタ
１０がＯＮ状態になる。その結果として、データ電圧Ｖ
Ｄｎが画素電極３に充電されはじめ、画素電位ＶＰＩ’
がさらに上昇する。その後、ゲート電圧ＶＧｍがＬＯＷ
になり、書き込み用薄膜トランジスタ１０がＯＦＦにな
り、それと同時に、画素電位ＶＰＩ’がＶｆｄ２’だけ
低下して画素電極３が駆動する。ここで、前述のデータ
電圧ＶＤｎ＋１が配線脇遮光層１０２に充電されること
によって上昇するＶ１’は以下の式で表される。Ｖ１’
＝｛Ｃ２１／（Ｃ２１＋Ｃ１９）｝×ＶＳＣ 但し、
Ｃ２１は、予備充電用の薄膜トランジスタ２０のソース
電極２３と画素電極３との間に生じる寄生容量、Ｃ１９
は付加容量、ＶＳＣは、配線脇遮光層１０２に充電され
る電圧とする。
【００３２】このような素子構造を採用することによっ
て、予備充電用の薄膜トランジスタ２０のソース電極２
３と画素電極３との間に生じる寄生容量により、画素電
極３に予備充電が行われるので、予備充電用の薄膜トラ
ンジスタ２０のリークによる画素電位漏れを軽減させる
ことができる。
て、予備充電用の薄膜トランジスタ２０のソース電極２
３と画素電極３との間に生じる寄生容量により、画素電
極３に予備充電が行われるので、予備充電用の薄膜トラ
ンジスタ２０のリークによる画素電位漏れを軽減させる
ことができる。
【００３３】
【発明の効果】 本発明に係る薄膜トランジスタアレイ
によって、予備充電用の薄膜トランジスタの形成位置が
画素電極の形成領域に干渉せず、結果として高開口率を
実現するだけではなく、画素電極への書き込み特性をも
向上させる薄膜トランジスタアレイを提供することが可
能となる。
によって、予備充電用の薄膜トランジスタの形成位置が
画素電極の形成領域に干渉せず、結果として高開口率を
実現するだけではなく、画素電極への書き込み特性をも
向上させる薄膜トランジスタアレイを提供することが可
能となる。
【００３４】
【図１】本発明に係る薄膜トランジスタアレイの第一の
実施の形態における構成を示す図である。
実施の形態における構成を示す図である。
【図２】本発明に係る薄膜トランジスタアレイの第一の
実施の形態における構造を示す断面図である。
実施の形態における構造を示す断面図である。
【図３】本発明に係る薄膜トランジスタアレイの第一の
実施の形態における駆動方法を採用した場合の駆動電圧
のタイミングチャートと画素電位の経時的な変化とを示
すグラフである。
実施の形態における駆動方法を採用した場合の駆動電圧
のタイミングチャートと画素電位の経時的な変化とを示
すグラフである。
【図４】本発明に係る薄膜トランジスタアレイの第一の
実施の形態における回路構成を示すブロック図である。
実施の形態における回路構成を示すブロック図である。
【図５】本発明に係る薄膜トランジスタアレイの第二の
実施の形態における構成を示す平面図である。
実施の形態における構成を示す平面図である。
【図６】本発明に係る薄膜トランジスタアレイの第二の
実施の形態における構造を示す断面図である。
実施の形態における構造を示す断面図である。
【図７】本発明に係る薄膜トランジスタアレイの第三の
実施の形態における構成を示す平面図である。
実施の形態における構成を示す平面図である。
【図８】本発明に係る薄膜トランジスタアレイの第三の
実施の形態における構造を示す断面図である。
実施の形態における構造を示す断面図である。
【図９】本発明に係る薄膜トランジスタアレイの第三の
実施の形態における駆動方法を採用した場合の駆動電圧
のタイミングチャートと画素電位の経時的な変化とを示
すグラフである。
実施の形態における駆動方法を採用した場合の駆動電圧
のタイミングチャートと画素電位の経時的な変化とを示
すグラフである。
【図１０】従来における薄膜トランジスタアレイの構成
を示す平面図である。
を示す平面図である。
【図１１】従来における薄膜トランジスタアレイの回路
構成を示すブロック図である。
構成を示すブロック図である。
１ａ．走査線 １ｂ．走査線 ２ａ．信号線 ２ｂ．信号線 ３．画素電極 ４．信号線脇遮光層 ５．走査線側遮光層 ６．保護絶縁膜 １０．書き込み用薄膜トランジスタ １１．ゲート電極（書き込み用薄膜トランジスタ） １２．ドレイン電極（書き込み用薄膜トランジスタ） １３．ソース電極（書き込み用薄膜トランジスタ） ２０．予備充電用薄膜トランジスタ ２１．ゲート電極（予備充電用薄膜トランジスタ） ２２．ドレイン電極（予備充電用薄膜トランジスタ） ２３．ソース電極（予備充電用薄膜トランジスタ） ５０．透明絶縁性基板 ５１．ゲート絶縁膜 １０１ａ．コンタクトホール（書き込み用薄膜トランジ
スタ） １０１ｂ．コンタクトホール（予備充電用薄膜トランジ
スタ） １０２．配線脇遮光層
スタ） １０１ｂ．コンタクトホール（予備充電用薄膜トランジ
スタ） １０２．配線脇遮光層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 GA29 JA24 JA37 JA41 JA46 JB22 JB31 JB52 JB67 NA07 NA25 5C094 AA07 BA03 BA43 CA19 DA13 EA04 EA07 ED15 GA10 5F110 AA06 AA16 CC07 HM18 NN02 NN77 NN80
Claims (6)
- 【請求項１】透明な絶縁性の基板上に、互いに直交する
複数の走査線及び信号線が設けられ、係る走査線及び信
号線によって形成された画素領域に画素電極が設置さ
れ、係る画素電極のスイッチング素子としてゲート電極
及び走査線と、ドレイン電極及び信号線と、ソース電極
及び画素電極とがそれぞれ電気的に接続され、画素電極
に対して電圧を印加する書き込み用の薄膜トランジスタ
と画素電極の予備充電を行う予備充電用の薄膜トランジ
スタとが画素領域内に設置された薄膜トランジスタアレ
イにおいて、少なくとも予備充電用の薄膜トランジスタ
が走査線と信号線とが交差する領域の一部を覆う態様で
形成されることを特徴とする薄膜トランジスタアレイ - 【請求項２】予備充電用の薄膜トランジスタが、信号線
を形成する領域の一部を覆う態様で形成されることを特
徴とする請求項１に記載の薄膜トランジスタアレイ - 【請求項３】予備充電用の薄膜トランジスタが、書き込
み用の薄膜トランジスタのゲート電極が電気的に接続さ
れている走査線の前行の走査線走査線上に形成されるこ
とを特徴とする請求項１又は請求項２に記載の薄膜トラ
ンジスタアレイ - 【請求項４】予備充電用の薄膜トランジスタのゲート電
極と接続されている走査線が、書き込み用の薄膜トラン
ジスタのゲート電極と電気的に接続されている走査線の
前行の走査線であり、予備充電用の薄膜トランジスタの
ドレイン電極と電気的に接続されている信号線が、書き
込み用の薄膜トランジスタのドレイン電極と電気的に接
続されている信号線の次列の信号線であることを特徴と
する請求項１乃至請求項３の何れか一に記載の薄膜トラ
ンジスタアレイ - 【請求項５】書き込み用の薄膜トランジスタのソース電
極上と予備充電用の薄膜トランジスタのソース電極上と
に保護絶縁膜を貫通するコンタクトホールが形成され、
前記二のソース電極が画素電極と電気的に接続されるこ
とを特徴とする請求項１乃至請求項４の何れか一に記載
の薄膜トランジスタアレイ - 【請求項６】走査線の内側に形成される走査線脇遮光層
及び信号線の内側に形成される信号線脇遮光層が一体形
成され、予備充電用の薄膜トランジスタのソース電極が
前記一体形成された遮光層に電気的に接続され、且つ前
記一体形成された遮光層は画素電極と容量結合している
ことを特徴とする請求項１乃至請求項５の何れか一に記
載の薄膜トランジスタアレイ
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12059299A JP3512675B2 (ja) | 1999-04-27 | 1999-04-27 | 薄膜トランジスタアレイ |
| US09/556,630 US6404466B1 (en) | 1999-04-27 | 2000-04-21 | Thin film transistor array for liquid crystal display (LCD) apparatus |
| TW089107947A TW580661B (en) | 1999-04-27 | 2000-04-25 | Thin film transistor array for liquid crystal display (LCD) apparatus |
| KR10-2000-0022014A KR100379291B1 (ko) | 1999-04-27 | 2000-04-25 | 액정 디스플레이 장치용 박막 트랜지스터 어레이 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12059299A JP3512675B2 (ja) | 1999-04-27 | 1999-04-27 | 薄膜トランジスタアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000310956A true JP2000310956A (ja) | 2000-11-07 |
| JP3512675B2 JP3512675B2 (ja) | 2004-03-31 |
Family
ID=14790089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12059299A Expired - Lifetime JP3512675B2 (ja) | 1999-04-27 | 1999-04-27 | 薄膜トランジスタアレイ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6404466B1 (ja) |
| JP (1) | JP3512675B2 (ja) |
| KR (1) | KR100379291B1 (ja) |
| TW (1) | TW580661B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008026908A (ja) * | 2006-07-24 | 2008-02-07 | Samsung Electronics Co Ltd | 液晶表示装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4966444B2 (ja) * | 2000-11-10 | 2012-07-04 | ゲットナー・ファンデーション・エルエルシー | Ｔｆｔ液晶表示装置 |
| KR20020057022A (ko) * | 2000-12-30 | 2002-07-11 | 주식회사 현대 디스플레이 테크놀로지 | 액정표시장치의 보조용량 확장형 화소구조 |
| KR100493380B1 (ko) * | 2001-12-28 | 2005-06-07 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 제조방법 |
| KR100913303B1 (ko) * | 2003-05-06 | 2009-08-26 | 삼성전자주식회사 | 액정표시장치 |
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| KR101030545B1 (ko) * | 2004-03-30 | 2011-04-21 | 엘지디스플레이 주식회사 | 액정표시소자 |
| KR101209051B1 (ko) * | 2005-05-04 | 2012-12-06 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그를 포함하는 액정 표시 장치 |
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| KR102603598B1 (ko) * | 2016-11-30 | 2023-11-21 | 엘지디스플레이 주식회사 | 표시장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3270112B2 (ja) * | 1992-06-17 | 2002-04-02 | 株式会社東芝 | 液晶表示素子 |
| JPH04174822A (ja) * | 1990-11-08 | 1992-06-23 | Fujitsu Ltd | アクティブマトリクス型液晶表示パネル |
| JP3396130B2 (ja) * | 1996-06-03 | 2003-04-14 | シャープ株式会社 | 液晶表示装置 |
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1999
- 1999-04-27 JP JP12059299A patent/JP3512675B2/ja not_active Expired - Lifetime
-
2000
- 2000-04-21 US US09/556,630 patent/US6404466B1/en not_active Expired - Lifetime
- 2000-04-25 KR KR10-2000-0022014A patent/KR100379291B1/ko not_active Expired - Fee Related
- 2000-04-25 TW TW089107947A patent/TW580661B/zh not_active IP Right Cessation
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| KR101358827B1 (ko) * | 2006-07-24 | 2014-02-06 | 삼성디스플레이 주식회사 | 액정 표시 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3512675B2 (ja) | 2004-03-31 |
| KR20000071809A (ko) | 2000-11-25 |
| US6404466B1 (en) | 2002-06-11 |
| TW580661B (en) | 2004-03-21 |
| KR100379291B1 (ko) | 2003-04-10 |
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| Date | Code | Title | Description |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080116 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090116 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100116 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120116 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
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|
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|
| R350 | Written notification of registration of transfer |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
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