JP2000311987A - テスト機能付き半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 複数の機能モジュールを内蔵した論理集積回
路において、小規模なテスト回路の追加によって各機能
モジュールを効率良くテストすることができるようにす
る。 【解決手段】 各々複数の回路ブロックからなる複数の
機能モジュールが内蔵された半導体集積回路において、
上記複数の回路ブロックのうちテストを行ないたいモジ
ュール内に、テストモード時に当該モジュール内の一部
の回路に供給されるクロックを遮断するためのクロック
供給／遮断回路（１８）を設けるようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体論理集積回路に
おけるテスト技術に関し、特に複数の機能モジュールに
よって構成されるシングルチップ・マイクロコンピュー
タ（以下、シングルチップマイコンと称する）のような
汎用論理集積回路における故障検出に適用して有効な技
術に関する。

【０００２】

【従来の技術】ＣＰＵコアやＲＯＭ、ＲＡＭ、タイマ回
路等所定の機能を有するように設計された機能モジュー
ルを組み合せて所望の仕様を満たす論理ＬＳＩを開発す
る技術がある。

【０００３】論理集積回路の開発においては、開発の最
終段階で内部論理回路が期待どおりに論理機能動作する
か検証（故障検出）するためロジックテストが行なわれ
る。小規模な論理集積回路のテストは、テストパターン
を入力して出力信号を期待値と比較する方法を適用でき
るが、大規模な論理集積回路ではテストパターンが膨大
になり故障検出率も低下するため、カスタムＩＣのよう
な論理集積回路ではシフトスキャン方式のテスト機能を
設けるようにしたものがある。

【０００４】シフトスキャン方式のテスト回路は、論理
回路を構成する複数のフリップフロップを直列形態に接
続してシフトレジスタを構成可能にし、テスト時にこの
シフトレジスタに入力ピンからテストデータをスキャン
インして論理回路の内部に直接データを入れて動作させ
るとともに、ある時点でフリップフロップに保持されて
いるデータを、シフトレジスタを利用して出力ピンにス
キャンアウトさせることで、効率の良いテストを行なえ
るようにした技術である。

【０００５】

【発明が解決しようとする課題】複数の機能モジュール
を組み合わせて構成され、さらに顧客が設計した論理回
路（いわゆる顧客論理）を搭載したＡＳＩＣマイコンの
ような論理ＬＳＩでは、スキャンパス回路を組み込まれ
ることが多くこれによりテスト容易性を高めかつ故障検
出率を充分に確保することができる。ただし、スキャン
パス回路自体が比較的大きな論理規模を有しているた
め、その代償としてチップ面積の増大、コストアップを
招くという課題ある。

【０００６】ところで、ＡＳＩＣマイコンにようなカス
タムＬＳＩでは、設計コストと製造コストを比較して採
算を確保することができるが、汎用マイクロコンピュー
タではスキャンパス回路を組み込むことで製造コストが
増加して採算割れを引き起こすおそれがある。

【０００７】また、複数の機能モジュールからなる論理
集積回路のテスト方法としては、各モジュールの入出力
端子を外部端子に引き出して各モジュール毎にテストパ
ターンを入力して検査する方法も考えられる。この方法
は、一度作成したテストパターンを利用することができ
るという利点があるものの、端子数が大幅に増加し、ひ
いてはチップサイズが増大するという問題点がある。

【０００８】一方、ＣＰＵやＲＯＭ，ＲＡＭを内蔵した
シングルチップマイコンのようなＬＳＩでは、テスト用
のプログラムを実行してすべてのモジュールのすべての
機能を動作させる方法も考えられる。しかし、この方法
はすべての機能をチェックできるようなテストプログラ
ムを作成するのが極めて困難であり、故障検出率が上が
らずまた故障検出率を上げようとするとテスト時間も長
くなるという問題点がある。

【０００９】そこで、本発明者らは、各モジュール毎に
テストパターンを入力したり出力信号を取り込むための
レジスタ（以下、テストレジスタと称する）を設け、こ
のテストレジスタを用いて各モジュールの機能をテスト
できるようにする方式について検討した。

【００１０】しかしながら、このテストレジスタを使用
した方式は、テスト信号と本来の機能の信号とを調停す
るための回路や、テスト信号によってある機能が動作を
開始することによって他のモジュールに不適切な信号が
伝わらないように制御するための回路等を必要とする。
そして、このような回路を設けると、それが本来の機能
の信号の伝播遅延を引き起こし動作周波数が低下してし
まうとともに、テスト回路の論理規模が大きくなってそ
のテスト回路自身の故障によって歩留まりを低下させて
しまうという問題点を有していることが明らかになっ
た。

【００１１】この発明の目的は、複数の機能モジュール
を内蔵した論理集積回路において、小規模なテスト回路
の追加によって各機能モジュールを効率良くテストする
ことができるようにすることにある。

【００１２】この発明の他の目的は、複数の機能モジュ
ールを内蔵した論理集積回路において、比較的容易に故
障検出率を高め信頼性を向上させることができるように
することにある。

【００１３】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１５】すなわち、各々複数の回路ブロックからな
る複数の機能モジュールが内蔵された半導体集積回路に
おいて、上記複数の機能モジュールのうちテストを行な
いたい機能モジュール内に、テスト動作の際に当該機能
モジュール内の一部の回路ブロックに供給されるクロッ
クを遮断可能なクロック供給／遮断回路を設けるように
したものである。

【００１６】具体的には、上記クロック供給／遮断回路
は、上記機能モジュールのテストのために動作を停止さ
せる要求があるか否かを判定する動作停止要求判定手段
と、該動作要求判定手段から出力される判定結果に基づ
いて上記一部の回路ブロックに供給されるクロックの供
給と遮断を制御するクロック制御手段とにより構成す
る。

【００１７】また、上記クロック供給／遮断回路は、上
記機能モジュールがテスト動作中であるか否かを判定す
る継続動作判定手段を備え、上記クロック制御手段は上
記継続動作判定手段から出力される判定結果および動作
停止要求判定手段から出力される判定結果に基づいて上
記一部の回路ブロックに供給されるクロックの供給と遮
断を制御するように構成する。

【００１８】さらに、テストモードを示す信号が上記動
作停止要求判定手段に入力され、該テストモードを示す
信号に基づいて上記回路ブロックのテストのためにその
動作を停止させる要求があるか否かを判定するように構
成する。

【００１９】また、テストモードにおいてテストされる
回路に供給される信号を生成するテストレジスタを設
け、該テストレジスタからの信号に基づいて上記継続動
作判定手段が判定を行なうように構成する。

【００２０】さらに、クロックの供給が遮断される上記
機能モジュール内の一部の回路は、当該回路ブロックの
上記テストレジスタのアクセスを含むテスト制御を行な
う回路を除いたテスト対象回路とする。

【００２１】上記した手段によれば、複数の機能モジュ
ールを内蔵した論理集積回路において、小規模なテスト
回路の追加によって各機能モジュールを効率良くテスト
することができるとともに、比較的容易に故障検出率を
高め信頼性を向上させることができるようになる。

【００２２】また、モジュール化された中央処理ユニッ
トと、読出し専用メモリと、随時読出し書込み可能なメ
モリと、１または２以上の周辺回路と、これらのモジュ
ール間を接続するバスとを備えたシングルチップマイコ
ンにおいて、上記周辺回路モジュールの全てもしくは一
部に、当該周辺回路モジュール内の一部の回路に供給さ
れるクロックを遮断可能なクロック供給／遮断回路を設
けるようにする。これにより、回路規模の増大を防止し
つつ効率の良いテストを行なえるシングルチップマイコ
ンが得られる。

【００２３】

【発明の実施の形態】以下、本発明の一実施例を、図面
を用いて説明する。

【００２４】図１には、本発明に係る複数の機能モジュ
ールを組み合わせてなるシングルチップマイコンの概略
構成が示されている。特に制限されないが、図１に示さ
れている各回路ブロックを構成する回路素子は、ＭＯＳ
ＦＥＴ（絶縁ゲート型電界効果トランジスタ）を基本構
成素子とするＭＯＳ集積回路の製造技術により、単結晶
シリコンのような１個の半導体チップＣＨＩＰ上に形成
される。

【００２５】図１に示されているように、この実施例の
シングルチップマイコンは、プログラム制御方式の中央
処理ユニットＣＰＵと、プログラムや固定データを格納
する読出し専用メモリＲＯＭと、ＣＰＵの作業領域やデ
ータの一次格納領域を提供する随時読出し書込み可能な
メモリＲＡＭと、バスの使用権の管理等を行なうバスコ
ントローラＢＳＣと、シリアルコミュニケーションイン
タフェース，タイマー回路，ＤＭＡ（ダイレクトメモリ
アクセス）コントローラ，デジタル・アナログ変換回
路，アナログ・デジタル変換回路などの周辺回路ＰＲＭ
１，ＰＲＭ２等とを備える。

【００２６】そして、上記中央処理ユニットＣＰＵ、メ
モリとしてのＲＯＭ、ＲＡＭ、バスコントローラＢＳＣ
および周辺回路ＰＲＭ１，ＰＲＭ２の間はそれぞれシス
テム内部バスＢＵＳを介して接続されている。上記中央
処理ユニットＣＰＵは、ＲＯＭもしくはＲＡＭに格納さ
れた制御プログラムに従って動作し、各種演算処理を行
うとともに、シングルチップマイコン内の各モジュール
を統括制御する。

【００２７】この実施例では、上記中央処理ユニットＣ
ＰＵ、メモリとしてのＲＯＭ、ＲＡＭ、バスコントロー
ラＢＳＣおよび周辺回路ＰＲＭ１，ＰＲＭ２が、それぞ
れ予め設計された機能モジュールである。各機能モジュ
ールは、例えばデータベースに登録されており、それら
のモジュールの中から所望の機能を有するモジュールを
選択してそのままもしくは若干の変更を加えて組み合せ
ることによって、図１に示されているようなシングルチ
ップマイコンが構成される。

【００２８】所望の機能のモジュールが登録されていな
い場合には、他の機能モジュールとの整合性や置換性を
考慮して新たに回路の設計を行ない、他の機能モジュー
ルと共にチップを構成して検証を行なって信頼性ありと
判断した場合にはそれを新規モジュールとしてデータベ
ースに登録することもある。また、図１に示されている
のは汎用シングルチップマイコンであるが、ＡＳＩＣマ
イコンでは、上記モジュール以外に顧客が設計した顧客
論理回路が搭載されることがある。

【００２９】各機能モジュールには、モジュールに起動
をかけたりＩ／Ｏポートの状態やモジュール内の所定の
部位の状態等の制御を行なうコントロールレジスタ（以
下、Ｉ／Ｏレジスタと称する）の他、後に詳述するテス
トレジスタが内蔵されており、Ｉ／Ｏレジスタおよびテ
ストレジスタを使用して各モジュール毎に効率の良いロ
ジックテストを行なえるように構成されている。

【００３０】図２には、本発明を適用した周辺回路モジ
ュールＰＲＭの概略構成が示されている。

【００３１】周辺回路モジュールＰＲＭは、上述したよ
うな機能を有するＩ／Ｏレジスタ１１と、該Ｉ／Ｏレジ
スタ１１のリード・ライトの制御を行なうＩ／Ｏレジス
タ制御回路１２と、テストモードでのみアクセス可能で
モジュール内の所定の部位に入力する信号や他の機能モ
ジュールからの入力信号を代わりに発生するためのテス
トレジスタ１３と、これらのレジスタが接続されたモジ
ュール内部バス１４と、該モジュール内部バス１４と前
記システム内部バスＢＵＳとの信号の入出力制御を行な
う内部インタフェース回路１５と、モジュールの本来の
機能を実行するためのモジュール本体回路１６等から構
成されている。

【００３２】上記モジュール本体回路１６は、モジュー
ルが実行すべき機能に応じて種々の構成を採るもので、
例えば演算器とそれを制御する制御回路（Ｉ／Ｏレジス
タ１１の値をデコードするデコーダ）などで構成され
る。また、モジュールが例えばシリアルコミュニケーシ
ョンインタフェースの場合、モジュール本体回路１６に
はシリアル／パラレル変換回路等が設けられる。モジュ
ールが例えばタイマの場合、モジュール本体回路１６に
はクロックを計数するタイマカウンタ等が設けられる。

【００３３】特に限定されるものでないが、上記モジュ
ール内部バス１４とシステム内部バスＢＵＳは、例えば
８ビットや１６ビット、３２ビットのようなデータ幅と
される。各周辺回路モジュールＰＲＭは、ＣＰＵによっ
て上記モジュール内部バス１４とシステム内部バスＢＵ
Ｓを介してＩ／Ｏレジスタ１１が所定の値に設定される
と、動作を開始するように構成される。モジュールがシ
リアルコミュニケーションインタフェースやＡ／Ｄ変換
回路のように、外部装置との間の信号の送受信を行なう
モジュールでは、モジュール本体回路１６は所定の外部
端子１７に接続される。

【００３４】この実施例では、上記テストレジスタ１３
をテストモードでのみアクセス可能にするため、例えば
前記バスコントローラＢＳＣなどにモードコントロール
レジスタを設けておいて、このモードコントロールレジ
スタがテストモードであることを示している場合に、内
部インタフェース回路１５を介してテストレジスタ１３
へのリード・ライトが行なえるように構成される。

【００３５】さらに、この実施例では、モジュール本体
回路１６に供給されるクロック信号ＣＫを遮断するため
のクロック供給／遮断回路１８が設けられている。この
クロック供給／遮断回路１８は、モードコントロールレ
ジスタがテストモードであることを示している場合に、
モジュール内のテスト機能によってテストされる回路
（例えば後述の順序回路ＳＱＣ１，ＳＱＣ２等）へのク
ロックＣＫの供給を遮断するように制御される。

【００３６】上記モジュール本体回路１６は、そのモジ
ュールの機能に応じてそれぞれ異なる論理に構成される
が、大きく分けると図３に示されているように、ラッチ
回路やフリップフロップを含みある時点での出力がその
ときの入力信号のみでは決定されず入力信号と直前の内
部状態によって決定される順序回路ＳＱＣ１，ＳＱＣ２
や、ある時点での出力がそのときの入力信号のみで決定
されるデコーダや演算器などの組合せ回路ＣＢＣによっ
て構成されているとみなすことができる。順序回路ＳＱ
Ｃ１，ＳＱＣ２には、内部のフリップフロップなどにラ
ッチタイミングを与えるためクロック信号ＣＫが供給さ
れる。

【００３７】本実施例の周辺回路モジュールでは、上記
テストレジスタ１３からの信号を組合せ回路ＣＢＣに入
力することによって、モジュール内の奥部の信号パスに
のる信号や他のモジュールからの入力信号を代わりに発
生して与えることができるように構成されている。な
お、この実施例では、テストレジスタ１３から出力され
る信号（以下、テスト信号と称する）は、順序回路ＳＱ
Ｃ１でタイミングをとる必要がないつまりクロックＣＫ
に同期させる必要はないので、直接組合せ回路ＣＢＣに
入力されている。

【００３８】特に制限されるものでないが、この実施例
のモジュール本体回路１６に入力される信号は、次の５
種類である。すなわち、 （１） 他のモジュールからの入力信号で、順序回路Ｓ
ＱＣ１で保持されてから組合せ回路ＣＢＣに入力される
もの（Ｖｉｎ１） （２） 他のモジュールからの入力信号で、組合せ回路
ＣＢＣに直接入力されるもの（Ｖｉｎ２） （３） Ｉ／Ｏレジスタ１１の値から生成される信号
で、順序回路ＳＱＣ１でタイミングを制御してから組合
せ回路ＣＢＣに入力されるもの（ＲｅｇＡ） （４） Ｉ／Ｏレジスタ１１の値から生成される信号
で、組合せ回路ＣＢＣに直接入力されるもの（Ｒｅｇ
Ｂ） （５） テストレジスタ１３の値から生成される信号
（テスト信号）で、組合せ回路ＣＢＣに直接入力される
もの（Ｔｉｎ）の５つである。

【００３９】また、モジュール本体回路１６から出力さ
れる信号も５種類ある。すなわち、 （１） 組合せ回路ＣＢＣから他のモジュールへの出力
信号で、順序回路ＳＱＣ２で保持されてから出力される
もの（Ｖｏｕｔ１） （２） 他のモジュールへの出力信号で、組合せ回路Ｃ
ＢＣから直接出力されるもの（Ｖｏｕｔ２） （３） Ｉ／Ｏレジスタ１１を制御する信号で、組合せ
回路ＣＢＣからＩ／Ｏレジスタに供給されるもの（Ｃｔ
ｌＡ） （４） Ｉ／Ｏレジスタ１１を制御する信号で、順序回
路ＳＱＣ２で保持されてからＩ／Ｏレジスタに供給され
るもの（ＣｔｌＢ） （５） テストレジスタ１３に取り込まれて保持される
信号で、組合せ回路ＣＢＣからテストレジスタに供給さ
れるもの（Ｔｏｕｔ） の５つである。

【００４０】さらに、上記以外信号にもモジュール本体
回路１６内の信号として、順序回路ＳＱＣ１から組合せ
回路ＣＢＣへ供給される信号と、組合せ回路ＣＢＣから
順序回路ＳＱＣ２へ供給される信号と、順序回路ＳＱＣ
２から組合せ回路ＣＢＣへフィードバックされる信号と
がある。このうち、順序回路ＳＱＣ２から組合せ回路Ｃ
ＢＣへフィードバックされる信号には、次のサイクルで
の処理動作を決定する内部ステータス信号Ｆｓｔが含ま
れる。この内部ステータス信号Ｆｓｔは、組合せ回路Ｃ
ＢＣで生成され順序回路ＳＱＣ２で一旦保持されてから
組合せ回路ＣＢＣへフィードバックされる。組合せ回路
ＣＢＣには、この内部ステータス信号Ｆｓｔを見て次の
処理を判定する内部ステータス判定回路が含まれる。

【００４１】本実施例の機能モジュールにおいて、上記
テストレジスタ１３に取り込まれた信号は、モジュール
内部の状態を外部から検査するための信号であり、外部
のテスタによってモジュール内部バス１４およびシステ
ム内部バスＢＵＳを介して読み出されて期待値と比較さ
れ、判定される。

【００４２】上記のように構成された本実施例のモジュ
ールによれば、ＣＰＵにより各モジュールを動作させる
プログラムを実行して行なう従来のテスト方法では困難
であったテストを比較的容易に行なうことができ、故障
検出率を高めることができるとともにテスト時間も短縮
することができる。また、スキャンパス方式では、テス
トのための回路のモジュールに占める割合が３０％近く
にも達していたものが、上記実施例では、クロック供給
／遮断回路１８およびテストレジスタ１３とその信号を
モジュール内の所望の部位に供給する信号線を設けてや
れば良いだけであるため、テストのための回路のモジュ
ールに占める割合を５％程度に抑えることができる。

【００４３】さらに、上記実施例では、モジュール本体
回路１６に供給されるクロック信号ＣＫを遮断するため
のクロック供給／遮断回路１８が設けられているため、
クロックによってテストされる回路がかってに動作し
て、本来出力してはならない信号（例えばバス使用権要
求信号等）を出力してしまうような不所望な動作が行な
われて、マイコンがハングアップしまうような異常事態
の発生を回避することができる。

【００４４】また、テスト中は他のモジュールからの入
力信号を遮断したいような場合にクロック供給／遮断回
路１８がないと、それらの入力信号を禁止するためのゲ
ート回路をそれぞれ設けると共にその制御信号をテスト
レジスタ１３から与えるように構成してやらなければな
らないため、回路規模が大きくなってしまうところを、
小規模な回路で同様な機能を持たせることができるよう
になる。

【００４５】なお、各モジュールのテストは、すべて上
記テストレジスタを使用して行なう必要はなく、ＣＰＵ
によりモジュールを動作させるプログラムを実行して容
易に行なうことができるテストに関しては従来の方法を
使用するようにして、２つのテスト方式を併用して実行
するようにしてもよい。

【００４６】図４は、上記クロック供給／遮断回路１８
の構成例を示す。この実施例のクロック供給／遮断回路
１８は、前記モードコントロールレジスタ等から供給さ
れるテストモードか否か示すテストモード信号ＴＭＳ
と、ＣＰＵ等から供給されるチップないしはモジュール
の動作の可否を示すスタンバイ信号ＳＴＢとを入力とす
るＯＲゲート回路Ｇ１と、該ＯＲゲートの出力信号とク
ロック信号ＣＫとを入力とするＮＡＮＤゲート回路Ｇ４
と、上記スタンバイ信号ＳＴＢとクロック信号ＣＫとを
入力とするＮＡＮＤゲート回路Ｇ５と、ＮＡＮＤゲート
回路Ｇ４，Ｇ５の各出力を波形整形して出力するインバ
ータＩＮＶ１，ＩＮＶ２とからなり、ＯＲゲート回路Ｇ
１によって動作停止要求判定手段２１が構成され、ゲー
ト回路Ｇ４，Ｇ５とインバータＩＮＶ１，ＩＮＶ２とに
よってクロック制御手段２２が構成されている。

【００４７】上記テストモード信号ＴＭＳはそれがハイ
レベル（論理“１”）のときにテストモードであること
を示し、ＯＲゲート回路Ｇ１の出力がハイレベルにされ
てＮＡＮＤゲート回路Ｇ４がクロックＣＫを遮断する。
インバータＩＮＶ１の出力は、図３の順序回路ＳＱＣ
１，ＳＱＣ２のようなテストモードで動作させたくない
回路に供給されており、テストモード信号ＴＭＳがハイ
レベルのときはそれらの回路へのクロックＣＫの供給が
遮断される。

【００４８】一方、インバータＩＮＶ２の出力は図３の
テストレジスタ１３等テストモードで動作させたい回路
に供給されており、テストモード信号ＴＭＳがハイレベ
ルでもそのときスタンバイ信号ＳＴＢがロウレベルであ
れば、ＮＡＮＤゲート回路Ｇ５は開かれており、クロッ
クＣＫはテストレジスタ１３等へ供給され、テスト動作
が可能にされる。

【００４９】スタンバイ信号ＳＴＢはそれがハイレベル
（論理“１”）のときに無効ないしは非動作状態である
ことを示し、ＯＲゲート回路Ｇ１の出力がハイレベルに
されてＮＡＮＤゲート回路Ｇ４がクロックＣＫを遮断す
るとともに、ＮＡＮＤゲート回路Ｇ５を閉じてテストレ
ジスタ１３等へのクロックＣＫの供給を遮断する。これ
によって、モジュール全体が停止状態にされる。テスト
モードでないときにスタンバイ信号ＳＴＢがロウレベル
（論理“０”）にされると、ＮＡＮＤゲート回路Ｇ４，
Ｇ５の両方が開かれて、いずれの回路にもクロックＣＫ
が供給される。

【００５０】図５は、クロック供給／遮断回路１８の他
の実施例を示す。図４の実施例では、モジュールが比較
的単純でテストモードか否かによってクロックＣＫを供
給するか遮断するか制御すれば良い場合に使用されるク
ロック供給／遮断回路１８の例を示した。しかし、モジ
ュール本体回路１６内にＩ／Ｏレジスタ１１の制御信号
を生成する回路が含まれているような複雑なモジュール
では、単にテストモードか否かによってクロックを供給
するか遮断するか制御するだけでは足りず、テスト動作
中において例えば図３に示されている内部ステータス信
号Ｆｓｔが継続動作を要求しているような場合にはクロ
ックを供給して動作させたい回路が含まれることがあ
る。図５はそのようなモジュールに対して好適なクロッ
ク供給／遮断回路１８の例を示す。

【００５１】この実施例のクロック供給／遮断回路１８
は、モジュール本体回路１６内の内部ステータス信号Ｆ
ｓｔと前記テストレジスタ１３から供給されるクロック
制御用テスト信号ＴｉｎＣとを入力とするＮＡＮＤゲー
ト回路Ｇ０と、該ＮＡＮＤゲート回路Ｇ０の出力信号と
ＣＰＵ等から供給されるスタンバイ信号ＳＴＢとを入力
とするＯＲゲート回路Ｇ１と、ＣＰＵ等から供給される
スタンバイ信号ＳＴＢとＩ／Ｏレジスタ１１へのアクセ
ス信号ＩＯＡとを入力とするＯＲゲート回路Ｇ２と、該
ＯＲゲート回路Ｇ２と上記ＯＲゲート回路Ｇ１の出力信
号を入力とするＡＮＤゲート回路Ｇ３と、上記ＯＲゲー
ト回路Ｇ１の出力信号とクロック信号ＣＫとを入力とす
るＮＡＮＤゲート回路Ｇ４と、上記ＡＮＤゲート回路Ｇ
３の出力信号とクロック信号ＣＫとを入力とするＮＡＮ
Ｄゲート回路Ｇ５と、上記ＯＲゲート回路Ｇ２の出力信
号とクロック信号ＣＫとを入力とするＮＡＮＤゲート回
路Ｇ６と、ＮＡＮＤゲート回路Ｇ４，Ｇ５，Ｇ６の各出
力を波形整形して出力するインバータＩＮＶ１，ＩＮＶ
２，ＩＮＶ３とからなる。上記ゲート回路Ｇ０は継続動
作判定手段を構成し、ゲート回路Ｇ１〜Ｇ３によって動
作停止要求判定手段２１が構成され、ゲート回路Ｇ４〜
Ｇ６とインバータＩＮＶ１〜ＩＮＶ３とによってクロッ
ク制御手段２２が構成されている。

【００５２】このうちインバータＩＮＶ１の出力はモジ
ュール本体回路１６等テスト対象となる回路に供給さ
れ、インバータＩＮＶ３の出力はＩ／Ｏレジスタ１１の
制御回路１２に供給され、インバータＩＮＶ２の出力は
モジュール本体回路の動作およびＩ／Ｏレジスタの制御
動作のどちらにも関係する回路に供給されるように構成
されている。

【００５３】表１には、上記ＮＡＮＤゲート回路Ｇ０に
おける入力信号の組合せと出力信号の状態との関係及び
それぞれの制御内容が示されている。表において、＊印
が記されている欄はその信号が論理“０”または論理
“１”のいずれの場合をも含むことを意味している。

【００５４】

【表１】 表１に従って、図５の回路の機能を説明すると、回路に
入力される内部ステータス信号Ｆｓｔは、それがロウレ
ベル（論理“０”）のとき本体回路が動作中でないこと
を意味し、そのときはクロック制御用テスト信号Ｔｉｎ
Ｃのいかんに関わらずＡＮＤゲート回路Ｇ０の出力信号
ＣＲＱはロウレベルつまりモジュール本体回路１６の継
続動作を要求しない。つまり、動作停止要求判定手段２
１に対してクロックの停止を要求し、モジュール本体回
路の動作は停止される。

【００５５】一方、内部ステータス信号Ｆｓｔがハイレ
ベル（論理“１”）のときは本体回路が動作中であるこ
とを示している。このとき、クロック制御用テスト信号
ＴｉｎＣがロウレベル（論理“０”）であれば出力であ
る継続動作要求信号ＣＲＱはハイレベルとされ、動作停
止要求判定手段２１に対して継続動作を要求する。ま
た、クロック制御用テスト信号ＴｉｎＣがハイレベル
（論理“１”）であれば、本体回路が継続動作を要求し
ているがＡＮＤゲート回路Ｇ０の出力はロウレベル（論
理“０”）となって動作停止要求判定手段２１に対して
クロックの停止を要求し、モジュール本体回路の動作は
停止される。

【００５６】表２には、ゲート回路Ｇ１〜Ｇ３からなる
動作停止要求判定手段２１における入力信号の組合せと
出力信号の状態との関係及びそれぞれの制御内容が示さ
れている。

【００５７】

【表２】 スタンバイ信号ＳＴＢはＣＰＵ等から供給されるチップ
ないしはモジュールの動作の可否を示す信号で、それが
ロウレベル（論理“０”）のときはモジュールが動作す
ることを指示し、ハイレベル（論理“１”）のときはモ
ジュールの動作を停止することを指示する。従って、ス
タンバイ信号ＳＴＢがハイレベル（論理“１”）のとき
は、他のＩ／Ｏレジスタアクセス信号ＩＯＡおよび前記
ＡＮＤゲート回路Ｇ０からの継続動作要求信号ＣＲＱの
いかんに関わらず、動作停止要求判定手段２１の出力ｎ
ｅｔＡ，ｎｅｔＢ，ｎｅｔＣはすべてハイレベル（論理
“１”）となり（表２の最下欄）、すべてのクロックが
遮断されて当該モジュールの動作が完全に停止される。

【００５８】Ｉ／Ｏレジスタアクセス信号ＩＯＡは、Ｃ
ＰＵ等から供給されるＩ／Ｏレジスタ１１へのアクセス
の有無を示す信号で、それがロウレベル（論理“０”）
のときはレジスタへのアクセス要求がないことを意味
し、ハイレベル（論理“１”）のときはＩ／Ｏレジスタ
１１へのアクセス要求があることを意味する。

【００５９】従って、Ｉ／Ｏレジスタアクセス信号ＩＯ
Ａがロウレベル（論理“０”）のときは継続動作要求信
号ＣＲＱに応じて、継続動作要求信号ＣＲＱがロウレベ
ルであれば、動作停止要求判定手段２１の出力ｎｅｔ
Ａ，ｎｅｔＢ，ｎｅｔＣはすべてハイレベル（論理
“１”）となり（表２の最上欄）、すべてのクロックが
遮断されて当該モジュールの動作が停止される。ただ
し、このときテストレジスタ１３からテスト信号があれ
ばそれによる動作は行なわれる（図３では組合せ回路Ｃ
ＢＣのみ）。一方、継続動作要求信号ＣＲＱがハイレベ
ルであれば動作停止要求判定手段２１の出力ｎｅｔＡが
ハイレベル、ｎｅｔＢおよびｎｅｔＣがロウレベルとな
り（表２の第２欄）、ゲート回路Ｇ６が閉じられてＩ／
Ｏレジスタ１１の制御回路１２へのクロックの供給が遮
断されて制御回路１２の動作が停止される。

【００６０】スタンバイ信号ＳＴＢがロウレベル（論理
“０”）でＩ／Ｏレジスタアクセス信号がハイレベル
（論理“１”）のときは継続動作要求信号ＣＲＱに応じ
て、継続動作要求信号ＣＲＱがロウレベルであれば、動
作停止要求判定手段２１の出力ｎｅｔＡおよびｎｅｔＢ
はロウレベル、ｎｅｔＣはハイレベルとなり（表２の第
３欄）、ゲート回路Ｇ４が閉じられてモジュール本体回
路１６へのクロックのみが遮断されてモジュール本体回
路の動作が停止される。ただし、このときテストレジス
タ１３からテスト信号があればそれによる動作は行なわ
れる。一方、継続動作要求信号ＣＲＱがハイレベルであ
れば動作停止要求判定手段２１の出力ｎｅｔＡ，ｎｅｔ
Ｂ，ｎｅｔＣがすべてロウレベルとなり（表２の第４
欄）、モジュール本体回路１６及びＩ／Ｏレジスタ１１
の制御回路１２へのクロックの供給が行なわれ、これら
の回路が動作される。

【００６１】以上のように、図５のクロック供給／遮断
回路によれば、テスト動作中はモジュール内のテスト対
象以外の回路へのクロックをクロック制御用テスト信号
ＴｉｎＣの状態に応じて遮断できるためテストされる回
路がかってに動作して、本来出力してはならない信号を
出力してしまうような異常事態の発生を回避することが
できるとともに、Ｉ／Ｏレジスタアクセス信号ＩＯＡの
状態に応じてＩ／Ｏレジスタ１１を動作させることがで
きるため、テスト動作中にＩ／Ｏレジスタ１１の値を変
更して多様な動作をさせることができる。これによっ
て、故障検出率を高めることができる。

【００６２】図６は、テストレジスタ１３の具体的な回
路構成例を示す。図６に示されているように、この実施
例のテストレジスタ１３は、書込み専用の８ビットの入
力レジスタＴＳＴin1〜ＴＳＴin8と、読出し専用の８ビ
ットの出力レジスタＴＳＴout1〜ＴＳＴout8とからな
り、それぞれがモジュール内部バス１４に接続され、８
ビット同時にリードまたはライトされる。

【００６３】入力レジスタＴＳＴin1〜ＴＳＴin8に設定
された値から生成された信号は、テスト信号Ｔin1〜Ｔi
n8としてモジュール本体回路１６に入力される。モジュ
ール本体回路１６内の所望の部位から取り出された信号
Ｔout1〜Ｔout8は、出力レジスタＴＳＴout1〜ＴＳＴou
t8に取り込まれ、監視対象信号としてモジュール内部バ
ス１４を介して読み出される。

【００６４】入力レジスタＴＳＴin1〜ＴＳＴin8と出力
レジスタＴＳＴout1〜ＴＳＴout8はそれぞれ１本に限定
されるものでなく、モジュール本体回路１６内に入力し
たいテスト信号の数やモジュール本体回路１６内から取
り出したい監視対象信号の数に応じた本数だけ設けてや
れば良い。具体的には、テスト信号として３２本、監視
対象信号として４０本必要な場合には、入力レジスタを
４本、出力レジスタを５本、計９本設けておけばよい。

【００６５】特に制限されるものでないが、入力レジス
タＴＳＴin1〜ＴＳＴin8と出力レジスタＴＳＴout1〜Ｔ
ＳＴout8には同一のアドレスが割り当てられている。す
なわち、ＣＰＵが入力レジスタＴＳＴin1〜ＴＳＴin8を
指定するアドレスを出力すると、同時に出力レジスタＴ
ＳＴout1〜ＴＳＴout8も選択される。入力レジスタと出
力レジスタは同時にアクセスする必要がないので、同一
のアドレスを当てることによって、アドレス空間を有効
に利用することができる。

【００６６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、クロック供給／遮断回路１８はモードコン
トロールレジスタがテストモードであることを示してい
る場合にモジュール内部へのクロックの供給を遮断する
ように構成されているが、テストレジスタ１３から出力
される信号によってクロックの供給を遮断するように構
成されてもよい。

【００６７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である論理Ｌ
ＳＩの一例としてシングルチップマイコンに適用したも
のについて説明したが、本発明はそれに限定されるもの
でなく、複数のモジュールによって構成される論理ＬＳ
Ｉ一般に利用することができる。

【００６８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００６９】すなわち、本発明に従うと、回路規模の増
大を防止しつつテスト効率を上げることができるととも
に、故障検出率を高め回路の信頼性を向上させることが
できるようになるという効果がある。

【図面の簡単な説明】

【図１】本発明に係る複数の機能モジュールを組み合わ
せてなるシングルチップマイコンの概略構成を示すブロ
ック図である。

【図２】本発明を適用したモジュールの構成例を示すブ
ロック図である。

【図３】モジュール本体回路の概略構成を示すブロック
図である。

【図４】クロック供給／遮断回路の具体例を示す論理構
成図である。

【図５】クロック供給／遮断回路の他の実施例を示す論
理構成図である。

【図６】テストレジスタの具体例を示す概略構成図であ
る。

【符号の説明】 ＢＳＣ バスコントローラ ＰＲＭ１，ＰＲＭ２ 周辺回路 １１ Ｉ／Ｏレジスタ １２ レジスタ制御回路 １３ テストレジスタ １４ モジュール内部バス １６ モジュール本体回路 １７ 外部端子 １８ クロック供給／遮断回路 ＳＱＣ１，ＳＱＣ２ 順序回路 ＣＢＳ 組合せ回路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M106 AA08 AB20 AC01 AC07 AC08 AC10 5B062 AA01 AA08 CC01 DD10 HH01 JJ05 5F038 CD06 DF04 DF05 DT02 DT07 DT08 DT12 EZ20

Claims (7)

【特許請求の範囲】
1. 【請求項１】 各々複数の回路ブロックからなる複数の
   機能モジュールが内蔵された半導体集積回路において、
   上記複数の機能モジュールのうちテストを行ないたい機
   能モジュール内に、テスト動作の際に当該機能モジュー
   ル内の一部の回路ブロックに供給されるクロックを遮断
   可能なクロック供給／遮断回路が設けられていることを
   特徴とするテスト機能付き半導体集積回路。
2. 【請求項２】 上記クロック供給／遮断回路は、上記機
   能モジュールのテストのために動作を停止させる要求が
   あるか否かを判定する動作停止要求判定手段と、該動作
   要求判定手段から出力される判定結果に基づいて上記一
   部の回路ブロックに供給されるクロックの供給と遮断を
   制御するクロック制御手段とにより構成されていること
   を特徴とする請求項１に記載のテスト機能付き半導体集
   積回路。
3. 【請求項３】 上記クロック供給／遮断回路は、上記機
   能モジュールがテスト動作中であるか否かを判定する継
   続動作判定手段を備え、上記クロック制御手段は上記継
   続動作判定手段から出力される判定結果および動作停止
   要求判定手段から出力される判定結果に基づいて上記一
   部の回路ブロックに供給されるクロックの供給と遮断を
   制御するように構成されていることを特徴とする請求項
   ２に記載のテスト機能付き半導体集積回路。
4. 【請求項４】 テストモードを示す信号が上記動作停止
   要求判定手段に入力され、該テストモードを示す信号に
   基づいて上記機能モジュールのテストのためにその動作
   を停止させる要求があるか否かを判定するように構成さ
   れていることを特徴とする請求項２または３に記載のテ
   スト機能付き半導体集積回路。
5. 【請求項５】 テストモードにおいてテストされる回路
   に供給される信号を生成するテストレジスタを備え、該
   テストレジスタからの信号に基づいて上記継続動作判定
   手段が判定を行なうように構成されていることを特徴と
   する請求項３または４に記載のテスト機能付き半導体集
   積回路。
6. 【請求項６】 クロックの供給が遮断される上記機能モ
   ジュール内の一部の回路ブロックは、当該機能モジュー
   ル内の上記テストレジスタのアクセスを含むテスト制御
   を行なう回路を除いたテスト対象回路であることを特徴
   とする請求項１、２、３、４または５に記載のテスト機
   能付き半導体集積回路。
7. 【請求項７】 モジュール化された中央処理ユニット
   と、読出し専用メモリと、随時読出し書込み可能なメモ
   リと、１または２以上の周辺回路と、これらのモジュー
   ル間を接続するバスとを備え、上記周辺回路モジュール
   の全てもしくは一部に、当該周辺回路モジュール内の一
   部の回路に供給されるクロックを遮断可能なクロック供
   給／遮断回路が設けられていることを特徴とするテスト
   機能付きシングルチップマイクロコンピュータ。