JP2000315389A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 各メモリセルに格納されているデータの種類
や配列パターンに応じて生じていたセンスアンプの増幅
時間のばらつきを小さくする。 【解決手段】 相補関係にある２つのイネーブル信号le
x,lez のうち、Ｎチャネル用のイネーブル信号lez の入
力系統に遅延回路２０を設け、第１および第２のセンス
アンプ活性化信号ｐｓａ，ｎｓａの駆動タイミングに差
を付けるようにすることにより、最初にセンスアンプ活
性化信号ｐｓａのみが駆動された状態ではセンスアンプ
２による増幅動作を緩やかに行い、増幅動作による電流
消費を少なくして電圧降下を抑制し、センスアンプドラ
イバ１０から遠い位置にあるセンスアンプ２においても
増幅時間が遅延しないようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、センスアンプ（Ｓ／Ａ）の駆動技術に関する
ものである。

【０００２】

【従来の技術】近年、半導体記憶装置の大容量化に伴っ
てチップ面積が増大してきている。この対策としては、
アドレス信号に従って所望のワード線を選択するワード
デコーダやセンスアンプ等の繰り返しパターンの構成部
を大きくとることが有効である。そこで、１つのアドレ
ス信号に従って同時に活性化するセンスアンプの数、つ
まり１つの活性化ブロックを大きくすることで、大容量
化によるチップ面積の増大を防いでいる。

【０００３】図５に、このように活性化ブロックを大き
くとった半導体記憶装置の構成例を示す。この図５は、
半導体記憶装置の一例であるＤＲＡＭの構成を示すもの
であり、ある１つのバンク内の構成を示している。１つ
のバンク内には、ロウ（行）方向およびコラム（列）方
向のマトリクス状に複数のメモリセルアレイ（セルブロ
ック）１が備えられている。

【０００４】各メモリセルアレイ１の上下には、複数の
センスアンプ（Ｓ／Ａｍｐ）２が夫々備えられる（図で
は詳細に示していないが、１つのＳ／Ａｍｐ２の中に複
数個のセンスアンプが設けられる）。また、バンク内の
最終行にはメインアンプ３が備えられ、先頭行には、列
方向に配線された所望のビット線（図示せず）をアドレ
ス信号に従って選択するコラムデコーダ（Ｃ／ｄｅｃ）
４が備えられる。

【０００５】バンク内の行方向には、メインワードライ
ン５が行内の各メモリセルアレイ１を貫いて配線される
とともに、各メモリセルアレイ１毎にサブワードライン
６が配線される（図では代表として１つの行の配線のみ
を示している）。上記メインワードライン５の選択は、
入力されたアドレス信号をメインワードデコーダ（ＭＷ
／ｄｅｃ）７でデコードした信号に基づいて行われ、サ
ブワードライン６の選択は、入力されたアドレス信号を
サブワードデコーダ（ＳＷ／ｄｅｃ）８でデコードした
信号に基づいて行われる。

【０００６】また、バンク内にはセンスアンプドライバ
９が１セルブロック置きに備えられており、矢印で示す
ように、その両側に配置された複数のセンスアンプ２を
駆動する。１つのセンスアンプドライバ９に接続された
複数のセンスアンプ２は、或るアドレス信号に従って同
時に活性化され、１つの活性化ブロックを構成してい
る。このように同時に活性化された複数のセンスアンプ
２のうち、アドレス信号をコラムデコーダ（Ｃ／ｄｅ
ｃ）４でデコードした信号によって何れか１つが選択さ
れ、データの増幅が行われる。

【０００７】図６は、１つの活性化ブロックの一部構成
を示す図である。図６において、センスアンプドライバ
９に入力される信号lex,lez は、互いに相補関係にある
イネーブル信号であり、それぞれソースが電源電圧Ｖii
およびグランドレベルＶssに接続されたＰチャネルトラ
ンジスタ１１およびＮチャネルトランジスタ１２のゲー
トに入力される。また、rst はプリチャージの起動信
号、Ｖprはビット線対ｂｌ，／ｂｌ（／は反転信号であ
ることを示す）のプリチャージ時における電圧レベルで
あり、１／２Ｖiiに設定される。

【０００８】また、ｐｓａ，ｎｓａはそれぞれＰチャネ
ル用およびＮチャネル用のセンスアンプ活性化信号であ
り、センスアンプドライバ９にイネーブル信号lex,lez
が入力されたときに、センスアンプドライバ９に従属接
続された複数のセンスアンプ２に供給されるようになっ
ている。各々のセンスアンプ２は、図７（ａ）に示すよ
うに、２つのＰチャネルトランジスタＴｒ１，Ｔｒ２か
ら成るインバータと、２つのＮチャネルトランジスタＴ
ｒ３，Ｔｒ４から成るインバータとのフリップフロップ
構成になっている。

【０００９】図７（ｂ）は、センスアンプ２の活性化タ
イミングとビット線対ｂｌ，／ｂｌに現れる電圧レベル
の動作波形を示す図である。ワード線が選択されてメモ
リセルの電荷がビット線対ｂｌ，／ｂｌに現れる前は、
センスアンプ２内の各トランジスタＴｒ１〜Ｔｒ４のゲ
ート、ソース、ドレインの各電圧レベルはＶprで全て同
電位である。ここで、例えば“Ｈ”データの増幅を行う
場合、つまり一方のビット線ｂｌが“Ｈ”、もう一方の
ビット線／ｂｌが“Ｌ”の場合を考える。

【００１０】この場合、メモリセルからの電荷によって
ビット線対ｂｌ，／ｂｌに差電位ΔＶが生じると、Ｐチ
ャネルトランジスタＴｒ２およびＮチャネルトランジス
タＴｒ４のゲート電圧は（Ｖpr＋ΔＶ）まで上昇する。
その後、センスアンプ活性化信号ｐｓａ，ｎｓａが同時
に入ってくることでＮチャネルトランジスタＴｒ４がＯ
Ｎとなり、ノードＡの電位レベルが落ちる。

【００１１】これにより、ＰチャネルトランジスタＴｒ
１がＯＮとなり、当該ＰチャネルトランジスタＴｒ１に
よりビット線ｂｌの電圧がＰチャネル用センスアンプ活
性化信号ｐｓａの電圧レベル（＝Ｖii）まで充電される
とともに、ビット線／ｂｌの電圧がＮチャネル用センス
アンプ活性化信号ｎｓａのレベル（＝Ｖss）まで落ち込
む。

【００１２】一方、“Ｌ”データの増幅を行う場合は、
メモリセルからの電荷によってビット線対ｂｌ，／ｂｌ
に差電位ΔＶが生じると、ＰチャネルトランジスタＴｒ
２およびＮチャネルトランジスタＴｒ４のゲート電圧は
（Ｖpr−ΔＶ）まで下降する。その後、センスアンプ活
性化信号ｐｓａ，ｎｓａが同時に入ってくることでＮチ
ャネルトランジスタＴｒ２がＯＮとなり、ノードＡの電
位レベルが上がる。

【００１３】これにより、ＰチャネルトランジスタＴｒ
３がＯＮとなり、当該ＰチャネルトランジスタＴｒ３に
よりビット線ｂｌの電圧がＮチャネル用センスアンプ活
性化信号ｎｓａの電圧レベル（＝Ｖss）まで放電される
とともに、ビット線／ｂｌの電圧がＰチャネル用センス
アンプ活性化信号ｐｓａのレベル（＝Ｖii）まで上昇す
る。

【００１４】センスアンプ２で“Ｈ”データを増幅する
場合はＮチャネルトランジスタＴｒ４が、“Ｌ”データ
を増幅する場合はＰチャネルトランジスタＴｒ２が最初
に動き始める。すなわち、トランジスタのしきい値電圧
は、ＰチャネルよりもＮチャネルの方が小さいので、差
電位ΔＶが同じ場合には、ＮチャネルトランジスタＴｒ
４の方がＰチャネルトランジスタＴｒ２よりも早くＯＮ
となる。これにより、ＰチャネルトランジスタＴｒ１の
ゲート電圧が早く下がるため、センスアンプ２内の動作
は“Ｈ”データの増幅の方が若干速くなっている。

【００１５】

【発明が解決しようとする課題】しかしながら、上記従
来の技術では、チップ面積の増大を防止するために活性
化ブロック中のセンスアンプ２の数を増加させた場合、
センスアンプドライバ９から出力されたセンスアンプ活
性化信号ｐｓａ，ｎｓａは個々のセンスアンプ２に順次
供給されて電流を消費していくため、センスアンプドラ
イバ９から遠い位置にあるセンスアンプ２ほど駆動電圧
のレベルが低下してしまい、動作スピードが遅くなって
しまうという問題があった。

【００１６】例えば、図８（ａ）に示すように、センス
アンプドライバ９から一番遠い最終段のセンスアンプ２
で“Ｌ”データの増幅を行い、その他のセンスアンプ２
で全て“Ｈ”データの増幅を行う場合（ワーストケー
ス）、“Ｈ”データの増幅によってＰチャネルトランジ
スタＴｒ１を通してビット線対ｂｌへの充電が行われる
ため、ここでセンスアンプ活性化信号ｐｓａ，ｎｓａの
電流が消費される。

【００１７】そのため、図８（ｂ）に示すように、Ｐチ
ャネル用センスアンプ活性化信号ｐｓａの電圧レベル
は、センスアンプドライバ９から遠ざかるに従って徐々
に低下し、また、Ｎチャネル用センスアンプ活性化信号
ｎｓａの電圧レベルは、センスアンプドライバ９から遠
ざかるに従って徐々に上昇してしまう。すなわち、セン
スアンプ活性化信号ｐｓａ，ｎｓａの電圧レベルの差が
徐々に小さくなるという電圧降下を起こしてしまう。

【００１８】図９は、センスアンプ２の活性化タイミン
グとビット線対ｂｌ，／ｂｌに現れる電圧レベルの動作
波形を示す図である。図９（ａ）に示すように、センス
アンプドライバ９に近い方のセンスアンプ２では、セン
スアンプ活性化信号ｐｓａ，ｎｓａの電圧降下がそれほ
ど起きていないので、その電圧レベルＰＳＡ，ＮＳＡは
急峻に立ち上がる。そのため、センスアンプ活性化信号
ｐｓａ，ｎｓａの電圧レベル差が短時間で大きくなり、
それに応じてビット線対ｂｌ，／ｂｌの電圧レベル差も
短時間のうちに大きくなっていく。

【００１９】これに対して、センスアンプドライバ９か
ら一番遠い最終段のセンスアンプ２では、センスアンプ
活性化信号ｐｓａ，ｎｓａの電圧降下が大きく生じてい
るため、図９（ｂ）のように電圧レベルＰＳＡ，ＮＳＡ
の立ち上がりは鈍くなる。そのため、ビット線対ｂｌ，
／ｂｌの電圧レベル差の開き方がセンスアンプドライバ
９に近い方のセンスアンプ２と比べて遅くなり、“Ｌ”
データのセンス時間（増幅時間）に遅延をもたらす結果
となってしまう。

【００２０】このように、１つの活性化ブロック内のセ
ンスアンプ数を多くした従来の半導体記憶装置では、セ
ンスアンプ２の増幅時間は、各メモリセルに格納されて
いるデータの種類（“Ｈ”データと“Ｌ”データ）や配
列パターンに応じてばらつきが生じてしまうという問題
があった（上述のように、センスアンプ２の増幅動作は
“Ｌ”データよりも“Ｈ”データの方が速く、消費電流
が大きいので、“Ｈ”データが連続した後に“Ｌ”デー
タがくる場合がワーストケースとなる）。

【００２１】本発明は、このような問題を解決するため
に成されたものであり、各メモリセルに格納されている
データの種類や配列パターンに応じて生じていたセンス
時間のばらつきを小さくできるようにすることを目的と
する。

【００２２】

【課題を解決するための手段】本発明の半導体記憶装置
は、第１および第２のセンスアンプ活性化信号に応答し
て動作する複数のセンスアンプを有する半導体記憶装置
の中で、上記第１および第２のセンスアンプ活性化信号
の駆動タイミングに差を付けるようにしたものである。
また、上記第１および第２のセンスアンプ活性化信号の
駆動タイミング差を調整する調整手段を備えても良い。

【００２３】本発明は上記技術手段より成るので、第１
および第２のセンスアンプ活性化信号のうち一方のみが
駆動された状態では、センスアンプによる増幅動作が緩
やかに行われ、センスアンプによる増幅動作によってセ
ンスアンプ活性化信号の電流消費が増加するのは、上記
第１および第２のセンスアンプ活性化信号が全て駆動さ
れてからとなる。そのため、増幅動作時における消費電
流を少なく抑え、センスアンプ活性化信号の電圧降下を
抑制することが可能となり、増幅時間の遅延を最小限に
抑えることが可能となる。

【００２４】

【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１は、本実施形態による半導体
記憶装置の一部構成を示す図であり、図６に示した構成
要素と同じものには同一の符号を付している。

【００２５】図１に示すように、本実施形態のセンスア
ンプドライバ１０は、相補関係にある２つのイネーブル
信号lex,lez のうち、Ｎチャネル用のイネーブル信号le
z の入力系統に遅延回路２０を備えている。この遅延回
路２０は、例えば多段接続されたインバータにより構成
される。このように構成することにより、センスアンプ
活性化信号ｐｓａ，ｎｓａ（第１および第２のセンスア
ンプ活性化信号）の立ち上がりタイミングに差を付け
る。なお、センスアンプドライバ１０の入力段に設けら
れたインバータ２１は、信号の位相を調整するためのも
のである。

【００２６】図２は、センスアンプドライバ１０から一
番遠い最終段のセンスアンプ２で“Ｌ”データの増幅を
行い、その他のセンスアンプ２で全て“Ｈ”データの増
幅を行う場合におけるセンスアンプ活性化信号ｐｓａ，
ｎｓａの電圧レベルを示した図であり、（ａ）は１つの
活性化ブロックの一部構成を示し、（ｂ）はセンスアン
プ活性化信号ｐｓａ，ｎｓａの電圧レベルの変動を示し
ている。なお、各々のセンスアンプ２内の構成は、図７
（ａ）に示したのと同様である。

【００２７】また、図３は、センスアンプ２の活性化タ
イミングとビット線対ｂｌ，／ｂｌに現れる電圧レベル
の動作波形を示す図であり、（ａ）はセンスアンプドラ
イバ１０から近い位置にあるセンスアンプ２によって
“Ｈ”データの増幅を行う場合の動作波形を示し、
（ｂ）は最終段のセンスアンプ２によって“Ｌ”データ
の増幅を行う場合の動作波形を示している。

【００２８】図３（ａ）において、ワード線が選択され
てメモリセルの電荷がビット線対ｂｌ，／ｂｌに現れる
前は、センスアンプ２内の各トランジスタＴｒ１〜Ｔｒ
４のゲート、ソース、ドレインの各電圧レベルはＶprで
全て同電位である。この状態で“Ｈ”データの増幅を行
う場合、メモリセルからの電荷によってビット線対ｂ
ｌ，／ｂｌに差電位ΔＶが生じると、センスアンプ２内
のＰチャネルトランジスタＴｒ２およびＮチャネルトラ
ンジスタＴｒ４のゲート電圧が（Ｖpr＋ΔＶ）まで上昇
する。ここまでは、図７に示した従来例と同様である。

【００２９】その後、まず最初に、入力系統に遅延回路
が設けられていないＰチャネル用のセンスアンプ活性化
信号ｐｓａが入力されることで、センスアンプ２内のＰ
チャネルトランジスタＴｒ１，Ｔｒ２のソース電位が上
がる。これにより、ＰチャネルトランジスタＴｒ１のゲ
ート・ソース間の差電位Ｖgs1 が次第に大きくなり、電
荷の供給が生じ始める。このとき、ビット線ｂｌのノー
ドＢの電圧は、ＰチャネルトランジスタＴｒ１からの電
荷供給により徐々に上昇する。

【００３０】一方、ＰチャネルトランジスタＴｒ２のゲ
ート電圧は（Ｖpr＋ΔＶ）まで上昇しているので、Ｐチ
ャネルトランジスタＴｒ２の差電位Ｖgs2 は、Ｐチャネ
ルトランジスタＴｒ１の差電位Ｖgs1 ほど大きくならな
い。そのため、ＰチャネルトランジスタＴｒ２からの電
荷供給は少なく、ビット線／ｂｌのノードＡの電圧上昇
は、ノードＢの電圧上昇と比べて小さくなっている。

【００３１】このとき、Ｎチャネル用のセンスアンプ活
性化信号ｎｓａはまだ入力されていないので、Ｎチャネ
ルトランジスタＴｒ３，Ｔｒ４はＯＦＦの状態にあり、
ＰチャネルトランジスタＴｒ１のゲート電圧はＶprレベ
ルのままである。そのため、センスアンプ活性化信号ｐ
ｓａからＰチャネルトランジスタＴｒ１を通しての電荷
供給はない。

【００３２】つまり、Ｐチャネル用センスアンプ活性化
信号ｐｓａのみが入力され、Ｎチャネル用センスアンプ
活性化信号ｎｓａが入力されていない状態では、Ｎチャ
ネルトランジスタＴｒ４はＯＦＦのままでノードＡの電
位が十分に落ちず、ＰチャネルトランジスタＴｒ１もＯ
Ｎにならない。よって、センスアンプ活性化信号ｐｓａ
からＰチャネルトランジスタＴｒ１を通して電荷供給が
行われることはないが、センスアンプ活性化信号ｐｓａ
の電圧が上昇しているため、ＰチャネルトランジスタＴ
ｒ１のゲート・ソース間の差電位Ｖgs1 が徐々に上昇し
て、しきい値電圧に近づいていく。

【００３３】そのため、ＰチャネルトランジスタＴｒ１
からの電荷供給による充電が徐々に行われて、ビット線
ｂｌの電圧レベルが緩やかに上昇していく。したがっ
て、ビット線ｂｌ上における電圧レベルの立ち上がり
は、センスアンプ活性化信号ｐｓａ，ｎｓａが同時に入
力されていた従来と比べて緩くなる。

【００３４】その後、入力系統に遅延回路２０が設けら
れたＮチャネル用センスアンプ活性化信号ｎｓａを入力
することで、Ｎチャネル用センスアンプ活性化信号ｎｓ
ａの電圧レベルを下げる。これにより、Ｎチャネルトラ
ンジスタＴｒ３，Ｔｒ４のソース電位は下がる。

【００３５】このときＮチャネルトランジスタＴｒ４の
ゲート電圧は上昇しているため、そのソース・ゲート間
の差電位Ｖgs4 は十分に大きくなり、Ｐチャネルトラン
ジスタＴｒ１のゲート電位（ビット線／ｂｌの電圧）を
引き下げる。その結果、センスアンプ活性化信号ｐｓａ
からＰチャネルトランジスタＴｒ１を通してビット線対
ｂｌに十分な電荷供給が行われ、その電圧レベルが急峻
に上昇していく。

【００３６】一方、“Ｌ”データの増幅を行う場合は、
メモリセルからの電荷によってビット線対ｂｌ，／ｂｌ
に差電位ΔＶが生じると、ＰチャネルトランジスタＴｒ
２およびＮチャネルトランジスタＴｒ４のゲート電圧は
（Ｖpr−ΔＶ）まで下降する。ここまでの動作は、図７
に示した従来例と同様である。

【００３７】その後、まず最初に、Ｐチャネル用センス
アンプ活性化信号ｐｓａの電圧レベルを上げることで、
ＰチャネルトランジスタＴｒ２のゲート・ソース間の差
電位Ｖgs2 が次第に大きくなる。これにより、センスア
ンプ活性化信号ｐｓａからＰチャネルトランジスタＴｒ
２を通して電荷の供給が始まり、ビット線／ｂｌのノー
ドＡの電圧が徐々に上昇する。

【００３８】次に、Ｎチャネル用センスアンプ活性化信
号ｎｓａの電圧レベルを下げることで、Ｎチャネルトラ
ンジスタＴｒ３のゲート・ソース間の差電位Ｖgs3 が次
第に大きくなる。これにより、ビット線ｂｌの電圧がＰ
チャネルトランジスタＴｒ３を通してセンスアンプ活性
化信号ｎｓａの電圧レベルまで放電される。

【００３９】以上詳しく説明したように、Ｎチャネル用
センスアンプ活性化信号ｎｓａの駆動タイミングをＰチ
ャネル用センスアンプ活性化信号ｐｓａの駆動タイミン
グより遅らせることにより、Ｐチャネル用センスアンプ
活性化信号ｐｓａの電流消費が増加するのは、Ｎチャネ
ル用センスアンプ活性化信号ｎｓａの電圧レベルが下が
ってからとなる。そのため、データ増幅時における消費
電流を少なく抑え、センスアンプ活性化信号ｐｓａ，ｎ
ｓａの電圧降下を抑制することができる。

【００４０】これにより、図２（ｂ）に示すように、セ
ンスアンプドライバ１０から遠い位置にあるセンスアン
プ２においても、センスアンプ活性化信号ｐｓａ，ｎｓ
ａの電圧降下がそれほど生じることはなくなり、センス
時間（増幅時間）の遅延は起こりにくくなる。したがっ
て、各メモリセルに格納されているデータの配列パター
ンが異なっていても、各センスアンプ２における増幅時
間のばらつきを小さくすることができる。

【００４１】また、センスアンプ２内のＰチャネルトラ
ンジスタＴｒ１，Ｔｒ２およびＮチャネルトランジスタ
Ｔｒ３，Ｔｒ４のしきい値電圧の差により“Ｈ”データ
を増幅する時間と“Ｌ”データを増幅する時間とに差が
生じるが、この増幅時間の差を従来と比べて小さくする
こともできる（図３参照）。さらに、センスアンプ活性
化信号ｐｓａ，ｎｓａの電圧レベルの低下をセンスアン
プドライバ１０のトランジスタ能力（トランジスタ幅）
で補償する必要がなく、センスアンプドライバ１０のレ
イアウト面積を小さくすることもできる。

【００４２】図４は、上記センスアンプドライバ１０内
の遅延回路２０の構成例を示す図である。図４に示すよ
うに、本実施形態の遅延回路２０は、複数のインバータ
２２と複数のヒューズ回路２３とを従属接続することに
よって構成する。このように構成することにより、遅延
回路２０の遅延量を任意に調整することができるように
している。

【００４３】すなわち、センスアンプ２内のＰチャネル
トランジスタＴｒ１，Ｔｒ２のしきい値電圧とＮチャネ
ルトランジスタＴｒ３，Ｔｒ４のしきい値電圧との差
や、本実施形態の半導体記憶装置で主に取り扱うデータ
の種類などに応じて、各センスアンプ２の増幅時間のば
らつきをなくすために最適な遅延時間は異なってくる。
そこで、遅延回路２０内にヒューズ回路２３を設け、必
要に応じてこれを切断することにより、センスアンプ活
性化信号ｐｓａ，ｎｓａの駆動タイミング差を所望の遅
延量に調整することができるようにしている。

【００４４】なお、上記実施形態において示した各部の
構成および配線等は、何れも本発明を実施するにあたっ
ての具体化の一例を示したものに過ぎず、これらによっ
て本発明の技術的範囲が限定的に解釈されてはならない
ものである。すなわち、本発明はその精神、またはその
主要な特徴から逸脱することなく、様々な形で実施する
ことができる。

【００４５】例えば、上記実施形態では、遅延回路２０
をセンスアンプドライバ１０内のＮチャネルトランジス
タ１２の入力側に設けたが、出力側に設けても良い。ま
た、この遅延回路２０は必ずしもセンスアンプドライバ
１０内に設ける必要はなく、センスアンプ活性化信号ｐ
ｓａ，ｎｓａの駆動タイミングに差を付けることができ
ればどのような構成でも構わない。

【００４６】

【発明の効果】本発明は上述したように、第１および第
２のセンスアンプ活性化信号の駆動タイミングに差を付
けるようにしたので、当該第１および第２のセンスアン
プ活性化信号のうち一方のみが駆動された状態ではセン
スアンプによる増幅動作を緩やかに行い、増幅動作によ
る電流消費を少なくすることができる。これにより、セ
ンスアンプ活性化信号の電圧降下を抑制することがで
き、増幅時間が遅延するのを防止することができる。し
たがって、各メモリセルに格納されているデータの種類
や配列パターン等によって生じる各センスアンプの増幅
時間のばらつきを小さくすることができる。

【図面の簡単な説明】

【図１】本実施形態による半導体記憶装置の活性化ブロ
ックの一部構成を示す図である。

【図２】本実施形態によるセンスアンプ活性化信号の電
圧レベル変動を示す図であり、（ａ）は活性化ブロック
の一部構成を示し、（ｂ）はセンスアンプ活性化信号の
電圧レベルの変動を示す図である。

【図３】本実施形態によるセンスアンプの活性化タイミ
ングと動作波形を示す図であり、（ａ）はセンスアンプ
ドライバから近い位置にあるセンスアンプで“Ｈ”デー
タの増幅を行う場合の動作波形を示し、（ｂ）は最終段
のセンスアンプで“Ｌ”データの増幅を行う場合の動作
波形を示す図である。

【図４】本実施形態による遅延回路の構成例を示す図で
ある。

【図５】ＤＲＡＭの構成例を示す図である。

【図６】活性化ブロックの一部構成を示す図である。

【図７】センスアンプの構成と動作波形を示す図であ
り、（ａ）はセンスアンプの構成を示し、（ｂ）はその
動作波形を示す図である。

【図８】従来のセンスアンプ活性化信号の電圧レベル変
動を示す図であり、（ａ）は活性化ブロックの一部構成
を示し、（ｂ）はセンスアンプ活性化信号の電圧レベル
の変動を示す図である。

【図９】従来のセンスアンプの活性化タイミングと動作
波形を示す図であり、（ａ）はセンスアンプドライバか
ら近い位置にあるセンスアンプで“Ｈ”データの増幅を
行う場合の動作波形を示し、（ｂ）は最終段のセンスア
ンプで“Ｌ”データの増幅を行う場合の動作波形を示す
図である。

【符号の説明】

２ センスアンプ １０ センスアンプドライバ ２０ 遅延回路 ２２ インバータ ２３ ヒューズ回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１および第２のセンスアンプ活性化信
   号に応答して動作する複数のセンスアンプを有する半導
   体記憶装置であって、 上記第１および第２のセンスアンプ活性化信号の駆動タ
   イミングに差を付けるようにしたことを特徴とする半導
   体記憶装置。
2. 【請求項２】 上記第１および第２のセンスアンプ活性
   化信号の駆動回路内において上記第１および第２のセン
   スアンプ活性化信号の駆動タイミングに差を付けるよう
   にしたことを特徴とする請求項１に記載の半導体記憶装
   置。
3. 【請求項３】 上記第１および第２のセンスアンプ活性
   化信号の駆動タイミング差を調整する調整手段を備えた
   ことを特徴とする請求項１に記載の半導体記憶装置。
4. 【請求項４】 上記調整手段は、上記第１および第２の
   センスアンプ活性化信号のうち、一方のセンスアンプ活
   性化信号の駆動タイミングを遅延させる遅延回路内に備
   えたヒューズ回路であることを特徴とする請求項３に記
   載の半導体記憶装置。
5. 【請求項５】 第１および第２のセンスアンプ活性化信
   号に応答して動作する複数のセンスアンプを有する半導
   体記憶装置であって、 上記第１および第２のセンスアンプ活性化信号のうち、
   一方のセンスアンプ活性化信号の駆動タイミングを他方
   よりも遅延させる遅延回路を備えたことを特徴とする半
   導体記憶装置。