JP2000322822A - デジタルデータ処理装置及びこれを用いた光ディスク再生装置の制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 低周波数のクロックで動作させてもデータ処
理速度が速いデジタルデータ処理装置及びそれを用いた
光ディスク再生装置の制御回路を提供する。 【解決手段】 書き込み処理回路１１、ｎ個の信号処理
回路１２、読み出し処理回路１３が循環セレクタ２２を
介してｎ＋２個のバッファＲＡＭ２１に接続されてい
る。循環セレクタは、各処理回路１１、１２、１３を異
なるバッファＲＡＭ２１ａ、ｂ、ｃに接続し、各処理回
路はそれぞれのバッファＲＡＭに記憶された異なるデー
タブロックに対して並列に処理を行う。循環セレクタ２
２は処理が終了すると出力されるローテーション信号Ｒ
を受信すると各処理回路の接続先をローテーションさせ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＤ（Compact Di
sc）やＤＶＤ（Digital Video Disc）、ＭＤ（Mini Dis
k）等の記録媒体からデジタルデータを読み出す光ディ
スク再生装置の制御回路に関し、特に読み出したデータ
を一時的に保存し、所定の処理を施して出力するデジタ
ルデータ処理装置に関する。

【０００２】

【従来の技術】図６は光ディスク再生装置の制御回路の
例として、ＣＤ−ＲＯＭ再生装置の制御回路を示すブロ
ック図である。

【０００３】ピックアップ部１は、ディスク２に照射さ
れる光の反射光を受け、その光の強弱を電圧値の変化と
して取り出す。ピックアップ制御部３は、ピックアップ
部１がディスク２に記憶されたデータを正しい順序で読
み出すことができるように、ディスク２に対するＣＤピ
ックアップ部１の読みとり位置を制御する。ディスク２
の再生では、ピックアップ部１で読みとられるトラック
の線速度を一定に保つあるいは、ディスク２の回転角速
度を一定に保つようにするため、ピックアップ制御部３
によるピックアップ部１の位置の制御に合わせて、ディ
スク２を所定の速度で回転駆動するようにサーボ制御が
行われる。

【０００４】アナログ信号処理部４は、ピックアップ部
１から出力される電圧値の変化を読みとり、５８８ビッ
トを１フレームとするＥＦＭ（Eight to Fourteen Modu
lation）信号を生成する。

【０００５】デジタル信号処理部５はアナログ信号処理
部４から入力されるＥＦＭ信号に対してＥＦＭ復調を施
す。更に復調された信号に対してＣＩＲＣ（Cross-Inte
rleave Reed-Solomon Code）復号処理を施し、１フレー
ム２４バイトからなるＣＤ−ＲＯＭデータを生成する。

【０００６】ＣＤ−ＲＯＭデコーダ６は、デジタル信号
処理部５から入力される復調されたＣＤ−ＲＯＭデータ
に対して、誤り訂正符号（ＥＣＣ；Error Collecting C
ode）を基に符号のエラーを検出して誤り訂正を行い、
処理が完了したＣＤ−ＲＯＭデータをホストコンピュー
タへ出力するデコーダである。

【０００７】バッファＲＡＭ７は、ＣＤ−ＲＯＭデコー
ダ６に接続され、デジタル信号処理部５からＣＤ−ＲＯ
Ｍデコーダ６に入力されるＣＤ−ＲＯＭデータを１ブロ
ック単位で一時的に記憶する記憶装置である。誤り訂正
は１ブロック分のデータに対して行われるためＣＤ−Ｒ
ＯＭデコーダ６での処理には少なくとも１ブロック分の
ＣＤ−ＲＯＭデータが必要となる。ＣＤ−ＲＯＭデータ
の読み出しは逐次行われていくので、それぞれの処理で
必要なＣＤ−ＲＯＭデータをバッファＲＡＭ７が記憶す
る。制御マイコン８は、ＲＯＭ及びＲＡＭを内蔵したい
わゆるワンチップマイコンで構成され、ＲＯＭに記憶さ
れた制御プログラムに従ってＣＤ−ＲＯＭデコーダ６の
動作を制御する。同時に、制御マイコン８は、ホストコ
ンピュータから入力されるコマンドデータをいったん内
蔵のＲＡＭに記憶する。これにより制御マイコン８はホ
ストコンピュータからの指示に応答して各部の動作を制
御し、ＣＤ−ＲＯＭデコーダ６からホストコンピュータ
へ所望のＣＤ−ＲＯＭデータを出力させる。

【０００８】図７はＣＤ−ＲＯＭデコーダ６をより詳細
に示したブロック図である。ＣＤ−ＲＯＭデコーダ６は
書き込み処理回路１１、信号処理回路１２、読み出し処
理回路１３、メモリ制御部１４、マイコンインターフェ
イス１５を有しており、メモリ制御部１４にはＤＲＡＭ
であるバッファＲＡＭ７が接続されている。マイコンイ
ンターフェイス１５は制御マイコン８に接続され、制御
マイコン８からのコマンドを受け取って各部に転送し、
各部のステータス情報を制御マイコン８に送信する。

【０００９】書き込み処理回路１１は、デジタル信号処
理された所定のフォーマットのＣＤ−ＲＯＭデータが１
フレームずつ順次入力され、ディスクランブル処理を施
して、メモリ制御部１４の制御に従ってバッファＲＡＭ
７に出力する。信号処理回路１２は、バッファＲＡＭ７
に記憶された１ブロック分のＣＤ−ＲＯＭデータを読み
出し、データのエラー検出と訂正、即ちデコード処理を
行う。１ブロックのＣＤ−ＲＯＭデータとは、１セクタ
のデータであり、同期信号や誤り訂正符号などを含み、
通常２３５２バイトの容量を有する。デコード処理の結
果、内容が変更されたデータについては、メモリ制御部
１４の制御に従ってバッファＲＡＭ７の内容を書き換え
る。読み出し処理回路１３は、ＣＤ−ＲＯＭデータを受
けるホストコンピュータとのインターフェイスであり、
バッファＲＡＭ７に記憶されたデータを読み出してホス
トコンピュータに出力する。また、ホストコンピュータ
から送られてくる各種の制御コマンドを受け取り、ＣＤ
−ＲＯＭシステムを制御する制御マイコン８に供給す
る。メモリ制御部１４は、書き込み処理回路１１、信号
処理回路１２、読み出し処理回路１３に接続され、各処
理回路１１、１２、１３とバッファＲＡＭ７との間でＣ
Ｄ−ＲＯＭデータの受け渡しを制御する。

【００１０】図８は各処理回路１１、１２、１３の動作
状況を示すタイミング図である。まず期間Ａで、ブロッ
ク１のデータが光ディスクから順次読み出され、書き込
み処理回路１１に入力されると、書き込み処理回路１１
はメモリ制御部１４の指示に従ってブロック１のデータ
を順次書き込む。次に、期間Ｂで、データがそろったブ
ロック１のデータを信号処理回路１２が読み出し、誤り
訂正などの処理を施して再び書き込む。同一期間に書き
込み処理回路１１は新たなブロック２を順次書き込む。
次に期間Ｃで、読み出し処理回路１３が処理の終了した
ブロック１を読み出して、ホストコンピュータに出力
し、同時にブロック２を信号処理回路１２が処理、書き
込み処理回路１１が新たなブロック３を書き込む。以
下、各処理回路１１、１２、１３では、書き込み、訂
正、読み込み、出力それぞれの処理が異なるブロックの
データに関して並列して行われている。しかし、バッフ
ァＲＡＭ７は複数の読み込み、書き込みの処理を同時に
行うことができないので、メモリ制御回路１４は、各処
理回路１１、１２、１３の動作状況に合わせて、その内
の一つからのバッファＲＡＭ７へのアクセスを許可す
る。

【００１１】複数のブロックを並列に処理するため、バ
ッファＲＡＭ７は複数ブロックを同時に記憶する必要が
ある。従って、バッファＲＡＭ７の容量は通常１メガバ
イト程度の容量を有する。

【００１２】

【発明が解決しようとする課題】一般的なオーディオ用
ＣＤ再生装置や、いわゆる１倍速のＣＤ−ＲＯＭ再生装
置が、１つのブロックを読み出すのに要する時間は13.3
msである。データの読み出しは連続的に行われるので、
上述した各処理回路１１、１２、１３の処理はこの時間
内に全て終了する必要がある。

【００１３】近年、ＣＤ−ＲＯＭの読み出し時間を１０
倍速、５０倍速などと高速化する事が要求されている。
読み出し時間を高速化すると、１ブロックを読み出すの
に要する時間は例えば１０倍速ならば1.33msと１０分の
１になる。必然的に、各処理回路１１、１２、１３の処
理も高速化する必要が生じる。各処理回路１１、１２、
１３の処理を高速化しないと、各処理回路１１、１２、
１３が行う３つの処理のうち、一番優先順位の低い処理
は待たされてしまったり、処理が終了しないまま次々と
新たなブロックのデータがバッファＲＡＭ７に書き込ま
れ、バッファＲＡＭ７の容量が不足して、データを書き
込み切れなくなってしまう。いずれにせよ、結果的に読
み出しの高速化に対してデーコード処理が間に合わなく
なってしまう。

【００１４】各部の処理を高速化する方法としては、各
部の動作クロック周波数を高め、また、バッファＲＡＭ
７の動作速度を高める事が考えられる。しかし、クロッ
ク周波数を高めると、消費電力が増大してしまう。さら
に動作の安定性等の観点から周波数の向上には上限があ
る。また、高速のＤＲＡＭは、消費電力が大きく、製造
コストも高い。

【００１５】そこで本発明は、低周波数のクロックや、
低速のＤＲＡＭを組み合わせて実施でき、かつデコード
処理の速いデータ処理装置及びそれを用いた光ディスク
再生装置の制御回路を提供することをその目的とする。

【００１６】

【課題を解決するための手段】本発明は上記課題を解決
するためになされ、複数のデータブロックが入力され、
データブロックを記憶装置に一時的に記憶し、それぞれ
のデータブロックに所定の処理を施して出力するデジタ
ルデータ処理装置において、少なくとも１つのデータブ
ロックを記憶できる記憶装置を複数と、入力されたそれ
ぞれのデータブロックを異なる記憶装置に記憶させる書
き込み処理回路と、記憶されたデータブロックを読み出
して所定の処理を行い、記憶された内容を必要に応じて
変更する信号処理回路と、信号処理回路の処理が終了し
たデータブロックを読み出して出力する読み出し処理回
路と、（書き込み処理回路、信号処理回路、読み出し処
理回路を各処理回路と表記する）各処理回路をそれぞれ
異なる記憶装置に接続し、接続先を循環させる循環セレ
クタとを有し、各処理回路は互いに独立して動作するデ
ジタルデータ処理装置である。

【００１７】また、上述した信号処理回路とは異なる処
理を行ういくつかの信号処理回路を更に有し、循環セレ
クタはいくつかの信号処理回路を各処理回路に加えた各
処理回路をそれぞれ異なる記憶装置に接続し、接続先を
循環させ、各処理回路はそれぞれ独立して動作する。

【００１８】そして、循環セレクタはローテーション信
号が入力されると接続先を循環させ、このローテーショ
ン信号は、各処理回路のそれぞれの処理が終了すると作
成され、または各処理回路のうち最も処理時間を要する
可能性がある処理回路のそれぞれの処理が終了すると作
成され、または各処理回路のうち、最も処理時間を要す
る処理回路は処理が終了するとその処理回路によって発
生される。

【００１９】また、各処理回路はそれぞれの処理が終了
すると終了信号を出力し、循環セレクタは終了信号を出
力した処理回路を次の接続先に接続するための接続待ち
とし、次の接続先が接続可能になり次第順次接続する。

【００２０】更に、データブロックは、光ディスクの１
ブロック分のデータであって、信号処理回路が行う所定
の処理とは、デコード処理である上記デジタルデータ処
理装置をデコーダとして有する光ディスク再生装置の制
御回路である。

【００２１】

【発明の実施の形態】図１は本発明のデータ処理装置の
第１の実施形態を示すブロック図である。本実施形態の
データ処理装置は、図６に示した光ディスク再生装置の
ＣＤ−ＲＯＭデコーダ６、バッファＲＡＭ７、制御マイ
コン８の部分である。バッファＲＡＭ７は、複数の小容
量のバッファＲＡＭ２１、即ち第１のバッファＲＡＭ２
１ａ、第２のバッファＲＡＭ２１ｂ、第３のバッファＲ
ＡＭ２１ｃより構成されている。書き込み処理回路１
１、信号処理回路１２、読み出し処理回路１３は、循環
セレクタ２２を介してバッファＲＡＭ２１ａ、ｂ、ｃの
いずれかに接続されている。各処理回路１１、１２、１
３の基本動作は従来と同様であるが、それぞれの処理が
終了すると終了信号ENDを出力する点で異なっている。
それぞれの終了信号の論理積をとったものがローテーシ
ョン信号Ｒとして出力される。即ち、ローテーション信
号Ｒは各処理回路１１、１２、１３全ての処理が終了し
たときに出力される。循環セレクタ２２はローテーショ
ン信号Ｒが入力されると接続を循環させるセレクタであ
る。マイコンインターフェイス１５は、従来と同様であ
るので詳述を省略する。

【００２２】本実施形態の動作について、図２のタイミ
ングチャートを併用して以下に説明する。図２は各処理
回路１１、１２、１３の各期間における接続先と処理対
象データブロックを示している。

【００２３】まず、期間Ａにおいて、循環セレクタ２２
は、書き込み処理回路１１を第１のバッファＲＡＭ２１
ａに、信号処理回路１２を第２のバッファＲＡＭ２１ｂ
に、読み出し処理回路１３を第３のバッファＲＡＭ２１
ｃに、それぞれ接続している。書き込み処理回路１１
に、デジタル処理回路５よりＣＩＲＣ処理されたデジタ
ルデータの第１ブロックが入力される。書き込み処理回
路１１は１フレーム毎に入力されるＣＤ−ＲＯＭデータ
を逐次第１のバッファＲＡＭ２１に書き込む。１ブロッ
ク全てのデータを第１のバッファＲＡＭ２１ａに書き込
み終わると、書き込み処理回路１１は終了信号ENDをハ
イにする。信号処理回路１２及び読み出し処理回路１３
は、第２、第３のバッファＲＡＭに接続されているが、
ここにはこの期間で処理すべきデータは記憶されていな
いため、すでに終了信号ENDが出力されている。

【００２４】各処理回路１１、１２、１３の終了信号EN
Dが全て出力されると、ＡＮＤゲートからローテーショ
ン信号Ｒが出力され、循環セレクタ２２は書き込み処理
回路１１を第３のバッファＲＡＭ２１ｃに、信号処理回
路１２をそれまで書き込み処理回路１１が接続されてい
たバッファＲＡＭ、つまり第１のバッファＲＡＭ２１ａ
に、読み出し処理回路１３をそれまで信号処理回路１２
が接続されていたバッファＲＡＭ、つまり第２のバッフ
ァＲＡＭ２１ｂに、それぞれ切り換えて接続する。ロー
テーション信号Ｒの出力によって各処理回路１１、１
２、１３の接続切り替えが終了すると終了信号ENDがロ
ーになる。

【００２５】次に期間Ｂにおいて、書き込み処理回路１
１には、第２ブロックのＣＤ−ＲＯＭデータが１フレー
ム毎に入力され、書き込み処理回路１１はこれを逐次第
３のバッファＲＡＭ２１ｃに書き込む。同時に信号処理
回路１２は第１のバッファＲＡＭ２１ａに書き込まれた
第１ブロックのＣＤ−ＲＯＭデータを読み出し、エラー
訂正などのデコード処理を施し、修正があれば第１のバ
ッファＲＡＭ２１ａを書き換える。書き込み処理回路１
１及び信号処理回路１２は、それぞれの処理が終了する
と、終了信号ENDを出力する。読み出し処理回路１３は
期間Ａと同様すでに終了信号ENDを出力している。

【００２６】各処理回路１１、１２、１３の終了信号EN
Dが全て出力されると、ＡＮＤゲートからローテーショ
ン信号Ｒが出力され、循環セレクタ２２は書き込み処理
回路１１を第２のバッファＲＡＭ２１ｂに、信号処理回
路１２を第３のバッファＲＡＭ２１ｃに、読み出し処理
回路１３を第１のバッファＲＡＭ２１ａに、それぞれ切
り換えて接続する。

【００２７】次に期間Ｃにおいて、書き込み処理回路１
１には、第３ブロックのＣＤ−ＲＯＭデータが１フレー
ム毎に入力され、書き込み処理回路１１はこれを逐次第
２のバッファＲＡＭ２１ｂに書き込む。同時に信号処理
回路１２は第３のバッファＲＡＭ２１ｃに書き込まれた
第２ブロックのＣＤ−ＲＯＭデータを読み出し、エラー
訂正などのデコード処理を施し、修正があれば第３のバ
ッファＲＡＭ２１ｃを書き換える。読み出し処理回路１
３は、第１のバッファＲＡＭ２１ａに書き込まれた第１
ブロックのＣＤ−ＲＯＭデータを読み出し、ホストコン
ピュータに出力する。各処理回路１１、１２、１３は、
それぞれの処理が終了すると、終了信号ENDを出力す
る。

【００２８】各処理回路１１、１２、１３の終了信号EN
Dが全て出力されると、ローテーション信号Ｒが出力さ
れ、循環セレクタ２２は書き込み処理回路１１を第１の
バッファＲＡＭ２１ａに、信号処理回路１２を第２のバ
ッファＲＡＭ２１ｂに、読み出し処理回路１３を第３の
バッファＲＡＭ２１ｃに、それぞれ切り換えて接続す
る。これによって各処理回路１１、１２、１３とバッフ
ァＲＡＭ２１ａ、２１ｂ、２１ｃの接続が１周循環した
ことになる。

【００２９】次に期間Ｄにおいて、書き込み処理回路１
１には、第４ブロックのＣＤ−ＲＯＭデータが１フレー
ム毎に入力され、書き込み処理回路１１はこれを逐次第
１のバッファＲＡＭ２１ａに書き込む。同時に信号処理
回路１２は第２のバッファＲＡＭ２１ｂに書き込まれた
第３ブロックのＣＤ−ＲＯＭデータを読み出し、エラー
訂正などのデコード処理を施し、修正があれば第２のバ
ッファＲＡＭ２１ｂを書き換える。読み出し処理回路１
３は、第３のバッファＲＡＭ２１ｃに書き込まれた内容
を読み出し、ホストコンピュータに出力する。各処理回
路１１、１２、１３は、それぞれの処理が終了すると、
終了信号ENDを出力する。

【００３０】以下同様にして、ＣＤ−ＲＯＭデータをブ
ロック毎に異なるバッファＲＡＭに書き込み、各処理回
路の処理を並列して実行し、処理が終了する度に接続先
を循環させて切り換える。

【００３１】図３は本発明のデータ処理装置の第２の実
施形態を示すブロック図である。第１の実施形態では信
号処理回路１２をひとつ設けたが、本実施形態はデータ
ブロックに複数のデータ処理を施す場合であり、複数の
信号処理回路２３を有する点で第１の実施形態と異なっ
ている。信号処理回路の個数は、データブロックに施す
処理の数だけ設ける。例えばｎ個の信号処理回路２３を
設けた場合、バッファＲＡＭ２１は、第４のバッファＲ
ＡＭ〜第ｎ＋２のバッファＲＡＭ２４を設ける。バッフ
ァＲＡＭ２４の個数はｎ個の信号処理回路と、書き込
み、読み出し処理回路で合わせてｎ＋２個となる。この
場合も、循環セレクタ２５は各処理回路１１、１２、１
３、２３をそれぞれバッファＲＡＭ２１ａ、ｂ、ｃ、２
４のいずれかに接続し、各部の処理が終了したとき、こ
れをローテーションして切り換えて接続する。

【００３２】このように多くの処理回路を有する例とし
ては、例えば第１の信号処理回路として、ＥＣＣによる
エラー訂正回路を設け、第２の信号処理回路として、Ｅ
ＤＣによるエラー検出回路を別の回路として設けること
があげられる。この場合は、書き込み処理回路１１、第
１の信号処理回路１２としてエラー訂正回路、第２の信
号処理回路２３としてエラー検出回路、読み出し処理回
路１３を循環セレクタ２２を介して第１〜第４のバッフ
ァＲＡＭに接続する。そして、循環セレクタ２２は、１
つのブロックの処理が終了したとき、第１の信号処理回
路１２をそれまで書き込み処理回路１１が接続されてい
たバッファＲＡＭに、第２の信号処理回路２３を第１の
信号処理回路１２が接続されていたバッファＲＡＭに、
読み出し処理回路１３を第２の信号処理回路２３が接続
されていたバッファＲＡＭにそれぞれ接続するようにし
て循環させる。また、ＭＤの再生装置であれば、デコー
ド処理、データ伸張処理を施す。この場合は第１の信号
処理回路としてデコーダ、第２の信号処理回路としてデ
ータ伸張処理回路とする。

【００３３】図４は、本発明の第３の実施形態を示すブ
ロック図である。今、例えば書き込み処理回路１１、信
号処理回路１２、読み出し処理回路１３の処理に要する
時間は、全てのフレームを書き込む必要のある書き込み
処理回路１１の処理時間が常に最も長いとする。本実施
形態はこのようなどれか特定の処理回路が常に最も時間
を要することが固定されている場合である。本実施形態
は、書き込み処理回路１１の終了信号ENDを直接ローテ
ーション信号Ｒとして循環セレクタ２２に入力している
点が第１の実施形態と異なる。それ以外の動作に関して
は第１の実施形態と同様であるので説明を省略する。

【００３４】また、処理するブロックによって最も処理
時間を要する回路が異なる可能性がある場合であって
も、全ての各処理回路から終了信号ENDを出力させる必
要はなく、処理終了が最後になる可能性のある処理回路
全てから終了信号ENDを出力させて、これの論理積をと
ってローテーション信号Ｒとしてもよい。例えば読み出
し処理回路１３はそれほど処理に時間を要することはな
く、各処理回路の中で最も遅く処理を終了することはあ
り得ないとすれば、読み出し処理回路１３からは終了信
号ENDは出力させずに、書き込み処理回路１１と、信号
処理回路１２、２３からの終了信号ENDの論理積をもっ
てローテーション信号Ｒとすればよい。

【００３５】また、バッファＲＡＭの個数は、信号処理
回路の個数ｎに対し、ｎ＋２個必要であることは上述し
たが、これよりも多くのバッファＲＡＭを有していても
よい。バッファＲＡＭの個数を多くする事によって、例
えばホストコンピュータの都合によってデータの読み出
しが停滞していたとしても、光ディスクからのデータ読
み出し動作を継続して行うことができる。また、読み出
し処理回路１３よりも先行してデータをバッファＲＡＭ
に記憶しておくことによって、ショックプルーフ（耐震
処理）とする事ができる。

【００３６】以上に述べた本発明の実施形態の利点につ
いて以下に述べる。

【００３７】まず第１に、書き込み、デコード（エラー
訂正）、読み出しの各処理回路１１、１２、１３は、異
なるブロックのデータを処理し、それぞれのブロックの
データはそれぞれ異なるバッファＲＡＭ２１ａ、ｂ、ｃ
に記憶されているので、各処理を完全に並列して行うこ
とができ、それぞれの処理回路は必要に応じて自由にバ
ッファＲＡＭ２１にアクセスすることができる。従っ
て、各処理回路１１、１２、１３や各バッファＲＡＭ２
１の処理動作が従来と同等であれば、更に高速なデータ
読み出しが可能になる。逆に、同じ速度の読み出しを行
うためには、従来よりも処理動作の遅い回路を用いるこ
とができるので、コストの削減ができる。

【００３８】第２に、メモリ制御回路１４が簡略化でき
る点がある。メモリ制御回路は、各処理回路１１、１
２、１３の動作状況を観察し、その中からその時点で最
も優先順位の高い処理を行う回路をバッファＲＡＭ７に
接続するという、複雑な処理を行うので、回路設計に手
間がかかり、開発コストが高い。これに対し、本実施形
態の循環セレクタ２２はローテーション信号Ｒに応じて
接続をローテーションする単純な処理を行うだけである
ので、設計に多くの手間をかける必要がない。

【００３９】第３に、ひとつのバッファＲＡＭ７が大き
な容量を有する場合に比較して、本実施形態のバッファ
ＲＡＭ２１は、小容量に分割されているので、バッファ
ＲＡＭ２１のアドレス指定を行う回路を小規模化し、回
路面積を縮小する事ができる。加えて、個々のバッファ
ＲＡＭ２１ａ、ｂ、ｃの記憶容量は、光ディスク再生装
置に用いる場合、１ブロック分のデータが保存できれば
充分であり、その大きさは、２３５２バイトである。そ
して、第１の実施形態であれば、バッファＲＡＭ２１
は、３つあればよいので、その総容量は、２３５２×３
＝７０５６バイトと、高々１０キロバイトで済む。仮に
第４以降のバッファＲＡＭ２４を１０個搭載したとして
も、その総容量は、１００キロバイトに満たない。従っ
て、従来のバッファＲＡＭ７が１メガバイトの容量を有
していたのに比較して、本実施形態のバッファＲＡＭ
は、小容量であり、回路面積が縮小できる。また、大き
なバッファＲＡＭ７をひとつ有するよりも、小容量のバ
ッファＲＡＭ２１を複数有する方が、バッファＲＡＭの
アドレス回路を小さくすることができる。

【００４０】第４に、個々のバッファＲＡＭ２１の容量
が小さいので、バッファＲＡＭの消費電力を低減でき
る。また、従来よりも遅い処理速度の処理回路１１、１
２、１３を用いることで、処理回路の消費電力を低減さ
せることもできる。

【００４１】図５は本発明の第４の実施形態を示すブロ
ック図である。第１の実施形態同様、各処理回路１１、
１２、１３はそれぞれの処理が終了すると終了信号END
を出力する。第１の実施形態とは、終了信号ENDが循環
セレクタ３４に入力される点と、循環セレクタ３４の動
作とが異なる。以下に循環セレクタ３４の動作について
説明する。

【００４２】まず第１の実施形態の期間ＡもしくはＤと
同様、書き込み処理回路３１が第１のバッファＲＡＭ２
１ａに、信号処理回路３２が第２のバッファＲＡＭ２１
ｂに、読み出し処理回路３３が第３のバッファＲＡＭ２
１ｃにそれぞれ接続されているとする。各処理回路３
１、３２、３３は、それぞれが接続されたバッファＲＡ
Ｍ２１に書き込み、デコード、読み出しを行う。上述し
た例のように、光ディスク再生装置のデコーダの場合、
書き込み処理回路３１、信号処理回路３２、読み出し処
理回路３３の処理に要する時間は、１ブロック分の全て
のデータを書き込む必要のある書き込み処理回路３１の
処理時間が最も長く、逆に、読み出しのみを行う読み出
し処理回路３３は最も速く処理を終了する事が多い。
今、読み出し処理回路３３の処理が終了し、終了信号EN
Dが出力され、書き込み処理回路３１及び信号処理回路
３２は処理を継続中であるとする。循環セレクタ３４
は、終了信号ENDを発した読み出し処理回路３３とバッ
ファＲＡＭ２１ｃとの接続を解除し、バッファＲＡＭ２
１ｂへの接続待ちの状態とする。循環セレクタ３４は、
バッファＲＡＭ２１ｂに接続されている回路、即ち信号
処理回路３２の接続が解除され次第読み出し処理回路３
３をバッファＲＡＭ２１ｂに接続する。

【００４３】次に信号処理回路３２の処理が終了し、終
了信号ENDが出力されたとする。循環セレクタ３４は終
了信号を発した信号処理回路３２の接続を解除し、バッ
ファＲＡＭ２１ａへの接続待ちの状態とする。これによ
って、バッファＲＡＭ２１ｂの接続が解除されたので、
循環セレクタ３４は読み出し処理回路３３をバッファＲ
ＡＭ２１ｂに接続し、読み出し処理回路３３は直ちにこ
の読み出し処理を開始する。

【００４４】そして、書き込み処理回路３１の処理が終
了し、終了信号ENDが出力されると、循環セレクタ３４
は書き込み処理回路３１の接続を解除する。この時はバ
ッファＲＡＭ２１ａと２１ｃは接続が解除されているの
で、書き込み処理回路３１を第３のバッファＲＡＭ２１
ｃに、信号処理回路３２を第１のバッファＲＡＭ２１ａ
にそれぞれ接続し、両処理回路３１、３２は次の処理を
開始する。

【００４５】以上で第１の実施形態における期間Ｂもし
くはＥに移行する。以降は同様にして、第１の実施形態
に説明したように処理を継続する。

【００４６】本実施形態においても、図１に対する図３
の様に、更に多数の処理回路と、それに対応する更に多
数のバッファＲＡＭを有していてもよい。

【００４７】本実施形態は、第１の実施形態と全く同様
の効果を有すると共に、より早く処理を終了した処理回
路から先に次の処理を開始することができるので、同じ
処理速度の処理回路３１、３２、３３を用いれば、更に
高速に処理を行うことができる。

【００４８】

【発明の効果】以上に述べたように、各処理回路をそれ
ぞれ異なる記憶装置に接続し、接続先を循環させる循環
セレクタによって接続し、各処理回路は互いに独立して
動作するので、より速くデジタルデータ処理を行うこと
ができる。また、同じ速さでデータ処理を行うのであれ
ば、消費電力、製造コストを低減することができる。

【図面の簡単な説明】

【図１】本発明のデジタルデータ処理装置のブロック図
である。

【図２】各処理装置の接続先と処理ブロックを示すタイ
ミング図である。

【図３】本発明の別の実施形態のブロック図である。

【図４】本発明の別の実施形態のブロック図である。

【図５】本発明の別の実施形態のブロック図である。

【図６】光ディスク再生装置の制御回路のブロック図で
ある。

【図７】従来のデジタルデータ処理装置のブロック図で
ある。

【図８】従来の各処理装置の処理ブロックを示すタイミ
ング図である。

【符号の説明】

１１，３１：書き込み処理回路、１２，２３，３２：信
号処理回路 １３，３３：読み出し処理回路、２１，２４：バッファ
ＲＡＭ ２２，２５，３４：循環セレクタ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数のデータブロックが順次入力され、
   該データブロックを記憶し、それぞれの該データブロッ
   クに所定の処理を施して出力するデジタルデータ処理装
   置において、少なくとも１つの前記データブロックを記
   憶できる容量を有する複数の記憶装置と、入力された前
   記データブロックを前記記憶装置に記憶させる処理を行
   う書き込み処理回路と、前記記憶されたデータブロック
   を読み出して所定の処理を行い、記憶された内容を必要
   に応じて変更する処理を行う信号処理回路と、前記信号
   処理回路の処理が終了したデータブロックを読み出して
   出力する処理を行う読み出し処理回路と、前記書き込み
   処理回路、信号処理回路、読み出し処理回路の各処理回
   路それぞれを異なる前記記憶装置に接続し、該接続先を
   循環させる循環セレクタとを有し、前記各処理回路は互
   いに異なる記憶装置に接続され、互いに異なるデータブ
   ロックに対して互いに独立して処理を行うことを特徴と
   するデジタルデータ処理装置。
2. 【請求項２】 前記処理回路を複数有し、前記記憶装置
   は該処理回路の数よりも多いことを特徴とする請求項１
   に記載のデジタルデータ処理装置。
3. 【請求項３】 前記各処理回路のそれぞれの処理が終了
   するとローテーション信号が前記循環セレクタに入力さ
   れ、前記循環セレクタは該ローテーション信号が入力さ
   れると接続先を循環させることを特徴とする請求項１も
   しくは請求項２に記載のデジタルデータ処理装置。
4. 【請求項４】 前記ローテーション信号は、前記各処理
   回路のうちのいくつかの処理回路は、処理が終了すると
   終了信号を出力し、該終了信号の論理積によって前記ロ
   ーテーション信号が生成されることを特徴とする請求項
   ３に記載のデジタルデータ処理装置。
5. 【請求項５】 前記各処理回路のうち、常に最も処理時
   間を要する処理回路は処理が終了すると前記ローテーシ
   ョン信号を発生することを特徴とする請求項３に記載の
   デジタルデータ処理装置。
6. 【請求項６】 前記各処理回路はそれぞれの処理が終了
   すると終了信号を出力し、前記循環セレクタは終了信号
   を出力した処理回路を次の接続先に接続するための接続
   待ちとし、該次の接続先が接続可能になり次第順次接続
   することを特徴とする請求項１もしくは請求項２に記載
   のデジタルデータ処理装置。
7. 【請求項７】 前記データブロックは、光ディスクの１
   セクタのデータであって、前記信号処理回路が行う所定
   の処理とは、デコード処理である請求項１乃至請求項６
   に記載のデジタルデータ処理装置をデコーダとして有す
   ることを特徴とする光ディスク再生装置の制御回路。