JP2000322894A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 読み出したデータの有効性を判断することが
可能であり、データの書き込み，消去と同時に読み出し
が可能な不揮発性の半導体記憶装置を提供することを目
的とする。 【解決手段】 複数の記憶領域からなり、複数の記憶領
域にデータを格納するメモリセルアレイ１１，２１と、
複数の記憶領域のうち、データの消去を行なっている第
１記憶領域を識別する識別手段５１と、メモリセルアレ
イ１１，２１に格納されているデータを読み出す命令が
供給されると、そのデータが格納されている第２記憶領
域と前記第１記憶領域とを比較する比較手段５２と、比
較手段５２による比較結果を出力する第２出力手段６３
とを有することにより上記課題を解決する。
可能であり、データの書き込み，消去と同時に読み出し
が可能な不揮発性の半導体記憶装置を提供することを目
的とする。 【解決手段】 複数の記憶領域からなり、複数の記憶領
域にデータを格納するメモリセルアレイ１１，２１と、
複数の記憶領域のうち、データの消去を行なっている第
１記憶領域を識別する識別手段５１と、メモリセルアレ
イ１１，２１に格納されているデータを読み出す命令が
供給されると、そのデータが格納されている第２記憶領
域と前記第１記憶領域とを比較する比較手段５２と、比
較手段５２による比較結果を出力する第２出力手段６３
とを有することにより上記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特に、データの書き込み，消去と同時に読み出し
が可能な不揮発性の半導体記憶装置に関する。
係り、特に、データの書き込み，消去と同時に読み出し
が可能な不揮発性の半導体記憶装置に関する。
【０００２】
【従来の技術】近年、電気的にデータの書き込み及び消
去が可能な不揮発性半導体記憶装置の主力商品としてフ
ラッシュＥＥＰＲＯＭ（以下、フラッシュメモリとい
う）が多数開発されている。一般に、フラッシュメモリ
のデータ書き換え時間は、ＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ），ＳＲＡ
Ｍ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎ
ｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の他の半導体
記憶装置と比較すると極めて長い。さらに、フラッシュ
メモリはデータの書き換え中に他のデータを読み出すこ
とができなかった。
去が可能な不揮発性半導体記憶装置の主力商品としてフ
ラッシュＥＥＰＲＯＭ（以下、フラッシュメモリとい
う）が多数開発されている。一般に、フラッシュメモリ
のデータ書き換え時間は、ＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ），ＳＲＡ
Ｍ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎ
ｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の他の半導体
記憶装置と比較すると極めて長い。さらに、フラッシュ
メモリはデータの書き換え中に他のデータを読み出すこ
とができなかった。
【０００３】そこで、この不便さを解消するためにフラ
ッシュメモリのデータを記憶するメモリセルアレイを複
数のバンクに分割し、一のバンクのデータを書き換えて
いる間に、他のバンクのデータを読み出すことが可能な
デュアルオペレーションタイプのフラッシュメモリが開
発された。図１は、デュアルオペレーションタイプのフ
ラッシュメモリの一例の構成図を示す。図１のデュアル
オペレーションタイプのフラッシュメモリ１０は、メモ
リセルアレイ１１，Ｘデコーダ１２，Ｙデコーダ１３，
及び読み出し回路１４を含むバンク１と、メモリセルア
レイ２１，Ｘデコーダ２２，Ｙデコーダ２３，及び読み
出し回路２４を含むバンク２と、書き込み回路３１と、
消去回路３２と、制御回路３３と、アドレスバッファ３
４と、アドレスジェネレータ３５と、出力回路３６と、
アドレス入力端子４１と、データ入出力端子４２と、Ｒ
Ｄ／ＢＹ＃端子４３とを含む構成である。
ッシュメモリのデータを記憶するメモリセルアレイを複
数のバンクに分割し、一のバンクのデータを書き換えて
いる間に、他のバンクのデータを読み出すことが可能な
デュアルオペレーションタイプのフラッシュメモリが開
発された。図１は、デュアルオペレーションタイプのフ
ラッシュメモリの一例の構成図を示す。図１のデュアル
オペレーションタイプのフラッシュメモリ１０は、メモ
リセルアレイ１１，Ｘデコーダ１２，Ｙデコーダ１３，
及び読み出し回路１４を含むバンク１と、メモリセルア
レイ２１，Ｘデコーダ２２，Ｙデコーダ２３，及び読み
出し回路２４を含むバンク２と、書き込み回路３１と、
消去回路３２と、制御回路３３と、アドレスバッファ３
４と、アドレスジェネレータ３５と、出力回路３６と、
アドレス入力端子４１と、データ入出力端子４２と、Ｒ
Ｄ／ＢＹ＃端子４３とを含む構成である。
【０００４】フラッシュメモリ１０は二つに分割された
メモリセルアレイ１１，２１毎にメモリセルを選択する
ためのＸデコーダ１２，２２と、Ｙデコーダ１３，２３
と、メモリセルからデータを読み出す読み出し回路１
４，２４とを設けている。一方、フラッシュメモリ１０
はデータを書き込む書き込み回路３１及びデータを消去
する消去回路３２を、チップ上での占有面積が大きいた
め１系統しか有しておらず、二つのバンク１，２で共有
している。
メモリセルアレイ１１，２１毎にメモリセルを選択する
ためのＸデコーダ１２，２２と、Ｙデコーダ１３，２３
と、メモリセルからデータを読み出す読み出し回路１
４，２４とを設けている。一方、フラッシュメモリ１０
はデータを書き込む書き込み回路３１及びデータを消去
する消去回路３２を、チップ上での占有面積が大きいた
め１系統しか有しておらず、二つのバンク１，２で共有
している。
【０００５】したがって、フラッシュメモリ１０は複数
のバンクを同時に書き換えることができない。しかしな
がら、一のバンクのデータを書き換えている間に、他の
バンクのデータを読み出すことは可能である。このよう
に、一のバンクのデータを書き換えている間に、他のバ
ンクのデータを読み出すことをデュアルオペレーション
動作という。
のバンクを同時に書き換えることができない。しかしな
がら、一のバンクのデータを書き換えている間に、他の
バンクのデータを読み出すことは可能である。このよう
に、一のバンクのデータを書き換えている間に、他のバ
ンクのデータを読み出すことをデュアルオペレーション
動作という。
【０００６】以下、このデュアルオペレーション動作に
ついて簡単に説明する。例えばバンク１にデータを書き
込む、又はデータの消去を行なうための命令を入力する
と、アドレスバッファ３４がバンク１にデータを書き込
む又はデータの消去を行なうアドレスを記憶し、書き込
み回路３１又は消去回路３２を利用してそのアドレスへ
のデータの書き込み又は消去を行なう。なお、書き込み
の場合、書き込みを行なうデータは、データ入出力端子
４２から入力され、書き込み回路３１に供給される。
ついて簡単に説明する。例えばバンク１にデータを書き
込む、又はデータの消去を行なうための命令を入力する
と、アドレスバッファ３４がバンク１にデータを書き込
む又はデータの消去を行なうアドレスを記憶し、書き込
み回路３１又は消去回路３２を利用してそのアドレスへ
のデータの書き込み又は消去を行なう。なお、書き込み
の場合、書き込みを行なうデータは、データ入出力端子
４２から入力され、書き込み回路３１に供給される。
【０００７】この書き込み又は消去を行なっているとき
に、アドレス入力端子４１に読み出しアドレスが入力さ
れると、制御回路３３はアドレスバッファ３４を制御し
てそのアドレスをバンク１には供給せずにバンク２に供
給する。バンク２はバンク１とは独立したＸデコーダ２
２，Ｙデコーダ２３，及び読み出し回路２４を有してい
るため、メモリセルアレイ２１に含まれるメモリセルの
データを読み出すことが可能となる。
に、アドレス入力端子４１に読み出しアドレスが入力さ
れると、制御回路３３はアドレスバッファ３４を制御し
てそのアドレスをバンク１には供給せずにバンク２に供
給する。バンク２はバンク１とは独立したＸデコーダ２
２，Ｙデコーダ２３，及び読み出し回路２４を有してい
るため、メモリセルアレイ２１に含まれるメモリセルの
データを読み出すことが可能となる。
【０００８】なお、書き込み又は消去を行なっていると
きに外部より入力されるアドレスは、その書き込み又は
消去を行なっていないバンクに含まれるアドレスを指定
する必要がある。読み出されたデータは、データ入出力
端子４２より出力される。ところで、フラッシュメモリ
１０は書き込み又は消去動作中を表す信号を外部に出力
するＲＤ／ＢＹ＃端子４３を有している。例えばＲＤ／
ＢＹ＃端子４３の出力がＨｉｇｈであるときは、フラッ
シュメモリ１０内で書き込み又は消去を行なっておら
ず、読み出し可能な状態であることを示す。また、ＲＤ
／ＢＹ＃端子４３の出力がＬｏｗであるときは、フラッ
シュメモリ１０内で書き込み又は消去を行なっており、
読み出し不可な状態であることを示す。
きに外部より入力されるアドレスは、その書き込み又は
消去を行なっていないバンクに含まれるアドレスを指定
する必要がある。読み出されたデータは、データ入出力
端子４２より出力される。ところで、フラッシュメモリ
１０は書き込み又は消去動作中を表す信号を外部に出力
するＲＤ／ＢＹ＃端子４３を有している。例えばＲＤ／
ＢＹ＃端子４３の出力がＨｉｇｈであるときは、フラッ
シュメモリ１０内で書き込み又は消去を行なっておら
ず、読み出し可能な状態であることを示す。また、ＲＤ
／ＢＹ＃端子４３の出力がＬｏｗであるときは、フラッ
シュメモリ１０内で書き込み又は消去を行なっており、
読み出し不可な状態であることを示す。
【０００９】なお、図１のフラッシュメモリは何れか一
のバンクが書き込み又は消去を行なっているときにＲＤ
／ＢＹ＃端子４３の出力がＬｏｗとなっているが、書き
込み又は消去を行なっていないバンクの読み出し動作は
禁止されていない。
のバンクが書き込み又は消去を行なっているときにＲＤ
／ＢＹ＃端子４３の出力がＬｏｗとなっているが、書き
込み又は消去を行なっていないバンクの読み出し動作は
禁止されていない。
【００１０】
【発明が解決しようとする課題】ところで、フラッシュ
メモリのデータの消去は所定のブロック単位で行い、そ
のブロックのことをセクタと呼んでいる。例えば、図１
に示すようなデュアルオペレーションタイプのフラッシ
ュメモリにおいて、消去を行なうセクタが複数の場合、
そのセクタが複数のバンクにまたがっていることがあ
る。
メモリのデータの消去は所定のブロック単位で行い、そ
のブロックのことをセクタと呼んでいる。例えば、図１
に示すようなデュアルオペレーションタイプのフラッシ
ュメモリにおいて、消去を行なうセクタが複数の場合、
そのセクタが複数のバンクにまたがっていることがあ
る。
【００１１】このとき、データの消去はセクタ毎に順次
行われていくが、どのタイミングで消去を行なうバンク
が切り換わるか、すなわち、どちらのバンクが読み出し
可能な状態であるのかがフラッシュメモリ１０の外部で
リアルタイムで判断できない。これは、ＲＤ／ＢＹ＃端
子４３は少なくとも一のバンクが書き込み又は消去を行
なっているときにＬｏｗを出力するためであり、そのと
きの読み出し可能なバンクを判定することができなかっ
た。
行われていくが、どのタイミングで消去を行なうバンク
が切り換わるか、すなわち、どちらのバンクが読み出し
可能な状態であるのかがフラッシュメモリ１０の外部で
リアルタイムで判断できない。これは、ＲＤ／ＢＹ＃端
子４３は少なくとも一のバンクが書き込み又は消去を行
なっているときにＬｏｗを出力するためであり、そのと
きの読み出し可能なバンクを判定することができなかっ
た。
【００１２】本発明は、上記の点に鑑みなされたもの
で、読み出したデータの有効性を判断することが可能で
あり、データの書き込み，消去と同時に読み出しが可能
な不揮発性の半導体記憶装置を提供することを目的とす
る。
で、読み出したデータの有効性を判断することが可能で
あり、データの書き込み，消去と同時に読み出しが可能
な不揮発性の半導体記憶装置を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】そこで、上記課題を解決
するため、請求項１記載の本発明は、複数の記憶領域か
らなり、前記複数の記憶領域にデータを格納するメモリ
セルアレイと、前記複数の記憶領域のうち、データの消
去を行なっている一の記憶領域を識別する識別手段と、
前記データの消去を行なっていると識別された一の記憶
領域に対応する出力端子に信号を出力する第１出力手段
とを有することを特徴とする。
するため、請求項１記載の本発明は、複数の記憶領域か
らなり、前記複数の記憶領域にデータを格納するメモリ
セルアレイと、前記複数の記憶領域のうち、データの消
去を行なっている一の記憶領域を識別する識別手段と、
前記データの消去を行なっていると識別された一の記憶
領域に対応する出力端子に信号を出力する第１出力手段
とを有することを特徴とする。
【００１４】このように、メモリセルアレイを構成して
いる複数の記憶領域のうち、データの消去を行なってい
る一の記憶領域を識別することにより、現在データの読
込みが可能である他の記憶領域を識別することができ
る。これは、本発明の不揮発性の半導体記憶装置は、一
の記憶領域でデータの消去を行なっているときに、他の
記憶領域ではデータの読み出しが可能であることに基づ
くものである。
いる複数の記憶領域のうち、データの消去を行なってい
る一の記憶領域を識別することにより、現在データの読
込みが可能である他の記憶領域を識別することができ
る。これは、本発明の不揮発性の半導体記憶装置は、一
の記憶領域でデータの消去を行なっているときに、他の
記憶領域ではデータの読み出しが可能であることに基づ
くものである。
【００１５】したがって、第１出力手段により現在デー
タの消去を行なっている一の記憶領域を半導体記憶装置
の外部で確認することができ、データの消去と読み出し
とを同時に行なうことが可能となる。また、請求項２記
載の本発明は、２つの記憶領域からなり、前記２つの記
憶領域にデータを格納するメモリセルアレイと、前記２
つの記憶領域のうち、データの消去を行なっている一の
記憶領域を識別する識別手段と、前記データの消去を行
なっていると識別された一の記憶領域を示す信号を既存
の出力端子に出力するように制御する制御手段とを有す
ることを特徴とする。
タの消去を行なっている一の記憶領域を半導体記憶装置
の外部で確認することができ、データの消去と読み出し
とを同時に行なうことが可能となる。また、請求項２記
載の本発明は、２つの記憶領域からなり、前記２つの記
憶領域にデータを格納するメモリセルアレイと、前記２
つの記憶領域のうち、データの消去を行なっている一の
記憶領域を識別する識別手段と、前記データの消去を行
なっていると識別された一の記憶領域を示す信号を既存
の出力端子に出力するように制御する制御手段とを有す
ることを特徴とする。
【００１６】このように、メモリセルアレイを構成して
いる２つの記憶領域のうち、データの消去を行なってい
る一の記憶領域を識別することにより、現在データの読
込みが可能である他の記憶領域を識別することができ
る。また、制御手段により識別手段による識別結果を既
存の出力端子に出力することが可能であるので、専用の
出力端子を設けることなく現在データの消去を行なって
いる一の記憶領域を半導体記憶装置の外部で確認するこ
とができ、データの消去と読み出しとを同時に行なうこ
とが可能となる。
いる２つの記憶領域のうち、データの消去を行なってい
る一の記憶領域を識別することにより、現在データの読
込みが可能である他の記憶領域を識別することができ
る。また、制御手段により識別手段による識別結果を既
存の出力端子に出力することが可能であるので、専用の
出力端子を設けることなく現在データの消去を行なって
いる一の記憶領域を半導体記憶装置の外部で確認するこ
とができ、データの消去と読み出しとを同時に行なうこ
とが可能となる。
【００１７】また、請求項３記載の本発明は、複数の記
憶領域からなり、前記複数の記憶領域にデータを格納す
るメモリセルアレイと、前記複数の記憶領域のうち、デ
ータの消去を行なっている第１記憶領域を識別する識別
手段と、前記メモリセルアレイに格納されているデータ
を読み出す命令が供給されると、そのデータが格納され
ている第２記憶領域と前記第１記憶領域とを比較する比
較手段と、前記比較手段による比較結果を出力する第２
出力手段とを有することを特徴とする。
憶領域からなり、前記複数の記憶領域にデータを格納す
るメモリセルアレイと、前記複数の記憶領域のうち、デ
ータの消去を行なっている第１記憶領域を識別する識別
手段と、前記メモリセルアレイに格納されているデータ
を読み出す命令が供給されると、そのデータが格納され
ている第２記憶領域と前記第１記憶領域とを比較する比
較手段と、前記比較手段による比較結果を出力する第２
出力手段とを有することを特徴とする。
【００１８】このように、メモリセルアレイを構成して
いる複数の記憶領域のうち、データの消去を行なってい
る第１記憶領域を識別し、そのときメモリセルアレイに
格納されているデータを読み出す命令が供給されると、
そのデータが格納されている第２記憶領域と第１記憶領
域とを比較することにより、現在データの消去を行なっ
ている記憶領域と供給された命令に基づいてデータを読
み出す記憶領域とが同一であるか否かを判定できる。
いる複数の記憶領域のうち、データの消去を行なってい
る第１記憶領域を識別し、そのときメモリセルアレイに
格納されているデータを読み出す命令が供給されると、
そのデータが格納されている第２記憶領域と第１記憶領
域とを比較することにより、現在データの消去を行なっ
ている記憶領域と供給された命令に基づいてデータを読
み出す記憶領域とが同一であるか否かを判定できる。
【００１９】これは、本発明の不揮発性の半導体記憶装
置は、一の記憶領域でデータの消去とデータの読み出し
とを同時に行なうことができないことに基づくものであ
り、データの消去を行なう記憶領域とデータの読み出し
を行なう記憶領域とが同一であるとき、その読み出した
データが無効であると判定できる。また、第２出力手段
から出力される比較結果は、現在データの消去を行なっ
ている記憶領域と供給された命令に基づいてデータを読
み出す記憶領域とが同一であるか否かを示す、言い換え
れば読み出したデータが有効であるか否かを示す出力信
号であり、記憶領域の増加に基づく出力端子の増加がな
い。
置は、一の記憶領域でデータの消去とデータの読み出し
とを同時に行なうことができないことに基づくものであ
り、データの消去を行なう記憶領域とデータの読み出し
を行なう記憶領域とが同一であるとき、その読み出した
データが無効であると判定できる。また、第２出力手段
から出力される比較結果は、現在データの消去を行なっ
ている記憶領域と供給された命令に基づいてデータを読
み出す記憶領域とが同一であるか否かを示す、言い換え
れば読み出したデータが有効であるか否かを示す出力信
号であり、記憶領域の増加に基づく出力端子の増加がな
い。
【００２０】また、請求項４記載の本発明は、前記比較
手段による比較結果を既存の出力端子に出力するように
制御する制御手段を有することを特徴とする。このよう
に、制御手段により識別手段による識別結果を既存の出
力端子に出力することが可能であるので、専用の出力端
子を設けることなく、現在データの消去を行なっている
記憶領域と供給された命令に基づいてデータを読み出す
記憶領域とが同一であるか否かを判定できる。
手段による比較結果を既存の出力端子に出力するように
制御する制御手段を有することを特徴とする。このよう
に、制御手段により識別手段による識別結果を既存の出
力端子に出力することが可能であるので、専用の出力端
子を設けることなく、現在データの消去を行なっている
記憶領域と供給された命令に基づいてデータを読み出す
記憶領域とが同一であるか否かを判定できる。
【００２１】また、請求項５記載の本発明は、前記比較
手段による比較結果が前記第２記憶領域と前記第１記憶
領域との同一を示すとき、前記メモリセルアレイから読
み出されたデータを無効とすることを特徴とする。この
ように、比較手段による比較結果に基づいて、メモリセ
ルアレイから読み出されたデータが有効であるか否かを
判断できる。
手段による比較結果が前記第２記憶領域と前記第１記憶
領域との同一を示すとき、前記メモリセルアレイから読
み出されたデータを無効とすることを特徴とする。この
ように、比較手段による比較結果に基づいて、メモリセ
ルアレイから読み出されたデータが有効であるか否かを
判断できる。
【００２２】
【発明の実施の形態】以下に、本発明の実施例を図面に
基づいて説明する。図２は、本発明の半導体記憶装置の
第１実施例の構成図を示す。なお、図２の半導体記憶装
置１０は一部を除いて図１の構成図と同様であり、同一
部分には同一符号を付し説明を省略する。また、本実施
例では一例としてフラッシュメモリについて説明するが
これに限るものではない。
基づいて説明する。図２は、本発明の半導体記憶装置の
第１実施例の構成図を示す。なお、図２の半導体記憶装
置１０は一部を除いて図１の構成図と同様であり、同一
部分には同一符号を付し説明を省略する。また、本実施
例では一例としてフラッシュメモリについて説明するが
これに限るものではない。
【００２３】図２のフラッシュメモリ１０は、メモリセ
ルアレイ１１，Ｘデコーダ１２，Ｙデコーダ１３，及び
読み出し回路１４を含むバンク１と、メモリセルアレイ
２１，Ｘデコーダ２２，Ｙデコーダ２３，及び読み出し
回路２４を含むバンク２と、書き込み回路３１と、消去
回路３２と、制御回路３３と、アドレスバッファ３４
と、アドレスジェネレータ３５と、出力回路３６と、ア
ドレス入力端子４１と、データ入出力端子４２と、ＲＤ
／ＢＹ＃端子４３と、バンクデコーダ５１と、ＲＥ１端
子６１と、ＲＥ２端子６２とを含む構成である。
ルアレイ１１，Ｘデコーダ１２，Ｙデコーダ１３，及び
読み出し回路１４を含むバンク１と、メモリセルアレイ
２１，Ｘデコーダ２２，Ｙデコーダ２３，及び読み出し
回路２４を含むバンク２と、書き込み回路３１と、消去
回路３２と、制御回路３３と、アドレスバッファ３４
と、アドレスジェネレータ３５と、出力回路３６と、ア
ドレス入力端子４１と、データ入出力端子４２と、ＲＤ
／ＢＹ＃端子４３と、バンクデコーダ５１と、ＲＥ１端
子６１と、ＲＥ２端子６２とを含む構成である。
【００２４】フラッシュメモリ１０は二つに分割された
メモリセルアレイ１１，２１毎にメモリセルを選択する
ためのＸデコーダ１２，２２と、Ｙデコーダ１３，２３
と、メモリセルからデータを読み出す読み出し回路１
４，２４とを設けている。一方、フラッシュメモリ１０
はデータを書き込む書き込み回路３１及び消去回路３２
を、チップ上での占有面積が大きいため１系統しか有し
ておらず、二つのバンク１，２で共有している。したが
って、フラッシュメモリ１０は複数のバンクを同時に書
き換えることができない。
メモリセルアレイ１１，２１毎にメモリセルを選択する
ためのＸデコーダ１２，２２と、Ｙデコーダ１３，２３
と、メモリセルからデータを読み出す読み出し回路１
４，２４とを設けている。一方、フラッシュメモリ１０
はデータを書き込む書き込み回路３１及び消去回路３２
を、チップ上での占有面積が大きいため１系統しか有し
ておらず、二つのバンク１，２で共有している。したが
って、フラッシュメモリ１０は複数のバンクを同時に書
き換えることができない。
【００２５】このように、複数のバンクのデータを同時
に書き込み又は消去することができないため、複数のバ
ンクにまたがっている複数のセクタを消去する場合はセ
クタ単位で順次処理を行なっていく。なお、各バンクの
データの読み出し，書き込み，及び消去のどの処理を行
なうかは制御回路３３により制御される。また、制御回
路３３は、入力されるアドレス等の信号をどのバンクに
供給するか、又はどのバンクからのデータ信号を出力す
るか等の制御を行なう。
に書き込み又は消去することができないため、複数のバ
ンクにまたがっている複数のセクタを消去する場合はセ
クタ単位で順次処理を行なっていく。なお、各バンクの
データの読み出し，書き込み，及び消去のどの処理を行
なうかは制御回路３３により制御される。また、制御回
路３３は、入力されるアドレス等の信号をどのバンクに
供給するか、又はどのバンクからのデータ信号を出力す
るか等の制御を行なう。
【００２６】以下、図２のフラッシュメモリ１０の動作
について説明する。例えばバンク１のデータの消去を行
なうための命令を入力すると、アドレスバッファ３４は
バンク１から消去するデータのアドレスを記憶する。ま
た、アドレスジェネレータ３５は消去を指定されたセク
タの選択、そのセクタを含むバンクを示すバンクアドレ
スの選択を行い、その選択されたセクタ及びバンクアド
レスをバンク１に出力する。消去回路３２は、その選択
されたセクタのデータを消去する。
について説明する。例えばバンク１のデータの消去を行
なうための命令を入力すると、アドレスバッファ３４は
バンク１から消去するデータのアドレスを記憶する。ま
た、アドレスジェネレータ３５は消去を指定されたセク
タの選択、そのセクタを含むバンクを示すバンクアドレ
スの選択を行い、その選択されたセクタ及びバンクアド
レスをバンク１に出力する。消去回路３２は、その選択
されたセクタのデータを消去する。
【００２７】このアドレスジェネレータ３５から出力さ
れているバンクアドレスが、その時実際に消去を行なっ
ているセクタを含むバンクを示している。したがって、
図２のフラッシュメモリ１０は、そのバンクアドレスを
デコードするバンクデコーダ５１を有している。バンク
デコーダ５１は、アドレスジェネレータ３５から供給さ
れるバンクアドレスをデコードし、その時実際に消去を
行なっているセクタを含むバンクを示す信号をＲＥ１端
子６１又はＲＥ２端子６２に出力する。例えば、その時
実際に消去を行なっているセクタを含むバンクがバンク
２である場合、ＲＥ１端子６１の出力信号をＨｉｇｈ，
ＲＥ２端子６２の出力信号をＬｏｗとすることにより、
バンク１が読み出し可能な状態であり、バンク２が読み
出し不可な状態であることがフラッシュメモリ１０の外
部で確認できる。
れているバンクアドレスが、その時実際に消去を行なっ
ているセクタを含むバンクを示している。したがって、
図２のフラッシュメモリ１０は、そのバンクアドレスを
デコードするバンクデコーダ５１を有している。バンク
デコーダ５１は、アドレスジェネレータ３５から供給さ
れるバンクアドレスをデコードし、その時実際に消去を
行なっているセクタを含むバンクを示す信号をＲＥ１端
子６１又はＲＥ２端子６２に出力する。例えば、その時
実際に消去を行なっているセクタを含むバンクがバンク
２である場合、ＲＥ１端子６１の出力信号をＨｉｇｈ，
ＲＥ２端子６２の出力信号をＬｏｗとすることにより、
バンク１が読み出し可能な状態であり、バンク２が読み
出し不可な状態であることがフラッシュメモリ１０の外
部で確認できる。
【００２８】図３は、本発明の半導体記憶装置の第１実
施例のタイミング図を示す。図３（Ｂ），図３（Ｃ）を
参照すると、ＲＥ１端子６１の出力信号がＨｉｇｈ、Ｒ
Ｅ２端子６２の出力信号がＬｏｗであることが確認でき
る。このとき、フラッシュメモリ１０は、バンク１が読
み出し可能な状態であり、バンク２が読み出し不可な状
態であることがフラッシュメモリ１０の外部で確認でき
る。
施例のタイミング図を示す。図３（Ｂ），図３（Ｃ）を
参照すると、ＲＥ１端子６１の出力信号がＨｉｇｈ、Ｒ
Ｅ２端子６２の出力信号がＬｏｗであることが確認でき
る。このとき、フラッシュメモリ１０は、バンク１が読
み出し可能な状態であり、バンク２が読み出し不可な状
態であることがフラッシュメモリ１０の外部で確認でき
る。
【００２９】したがって、図３（Ａ）に示されるタイミ
ングでアドレス入力端子４１から読み出しアドレスが入
力されると、その読み出しアドレスに基づいたデータが
図３（Ｄ）に示されるタイミングで読み出される。この
とき、読み出されたデータがバンク１から読み出された
場合、そのデータは有効なデータであると判断すること
ができる。一方、読み出されたデータがバンク２から読
み出された場合、そのデータは無効なデータであると判
断することができる。
ングでアドレス入力端子４１から読み出しアドレスが入
力されると、その読み出しアドレスに基づいたデータが
図３（Ｄ）に示されるタイミングで読み出される。この
とき、読み出されたデータがバンク１から読み出された
場合、そのデータは有効なデータであると判断すること
ができる。一方、読み出されたデータがバンク２から読
み出された場合、そのデータは無効なデータであると判
断することができる。
【００３０】したがって、図２のフラッシュメモリ１０
の場合、専用の出力端子を設けているので複数のバンク
を有していてもバンク毎に読み出し可能な状態である
か、又は読み出し不可な状態であるかを判定することが
できる。次に、本発明の第２実施例について説明する。
図４は、本発明の半導体記憶装置の第２実施例の構成図
を示す。なお、図４の半導体記憶装置１０は一部を除い
て図２の構成図と同様であり、同一部分には同一符号を
付し説明を省略する。また、本実施例では一例としてフ
ラッシュメモリについて説明するがこれに限るものでは
ない。
の場合、専用の出力端子を設けているので複数のバンク
を有していてもバンク毎に読み出し可能な状態である
か、又は読み出し不可な状態であるかを判定することが
できる。次に、本発明の第２実施例について説明する。
図４は、本発明の半導体記憶装置の第２実施例の構成図
を示す。なお、図４の半導体記憶装置１０は一部を除い
て図２の構成図と同様であり、同一部分には同一符号を
付し説明を省略する。また、本実施例では一例としてフ
ラッシュメモリについて説明するがこれに限るものでは
ない。
【００３１】フラッシュメモリに含まれるバンク数が２
の場合、専用の出力端子を設けることなく既存のＲＤ／
ＢＹ＃端子４３を利用することが可能である。図４のフ
ラッシュメモリ１０は、バンクデコーダ５１の出力信号
を選択器６５を介して既存のＲＤ／ＢＹ＃端子４３に出
力する。通常のＲＤ／ＢＹ＃端子４３の機能と本願発明
の機能との切り替えは、例えば切り替えコマンドにより
制御回路３３が選択器６５の出力を切り替えることによ
り行われる。選択器６５はバンクデコ−タ５１からの出
力信号と制御回路３３からの出力信号とが供給され、制
御回路３３の制御によりどちらか一の信号を選択してＲ
Ｄ／ＢＹ＃端子４３に出力する。
の場合、専用の出力端子を設けることなく既存のＲＤ／
ＢＹ＃端子４３を利用することが可能である。図４のフ
ラッシュメモリ１０は、バンクデコーダ５１の出力信号
を選択器６５を介して既存のＲＤ／ＢＹ＃端子４３に出
力する。通常のＲＤ／ＢＹ＃端子４３の機能と本願発明
の機能との切り替えは、例えば切り替えコマンドにより
制御回路３３が選択器６５の出力を切り替えることによ
り行われる。選択器６５はバンクデコ−タ５１からの出
力信号と制御回路３３からの出力信号とが供給され、制
御回路３３の制御によりどちらか一の信号を選択してＲ
Ｄ／ＢＹ＃端子４３に出力する。
【００３２】例えば、ＲＤ／ＢＹ＃端子４３の出力信号
をどちらのバンクが読み出し可能な状態であるかを示す
ように切り替えた場合、ＲＤ／ＢＹ＃端子４３の出力信
号がＨｉｇｈの場合にバンク１が読み出し可能な状態で
あり，ＲＤ／ＢＹ＃端子４３の出力信号がＬｏｗの場合
にバンク２が読み出し可能な状態であることがフラッシ
ュメモリ１０の外部で確認できる。
をどちらのバンクが読み出し可能な状態であるかを示す
ように切り替えた場合、ＲＤ／ＢＹ＃端子４３の出力信
号がＨｉｇｈの場合にバンク１が読み出し可能な状態で
あり，ＲＤ／ＢＹ＃端子４３の出力信号がＬｏｗの場合
にバンク２が読み出し可能な状態であることがフラッシ
ュメモリ１０の外部で確認できる。
【００３３】図５は、本発明の半導体記憶装置の第２実
施例のタイミング図を示す。図５（Ｂ）を参照すると、
ＲＤ／ＢＹ＃端子４３の出力信号がＨｉｇｈであること
が確認できる。ＲＤ／ＢＹ＃端子４３の出力信号がＨｉ
ｇｈの場合にバンク１が読み出し可能な状態であると定
義すると、フラッシュメモリ１０はバンク１が読み出し
可能な状態であり、バンク２が読み出し不可な状態であ
ることが外部で確認できる。
施例のタイミング図を示す。図５（Ｂ）を参照すると、
ＲＤ／ＢＹ＃端子４３の出力信号がＨｉｇｈであること
が確認できる。ＲＤ／ＢＹ＃端子４３の出力信号がＨｉ
ｇｈの場合にバンク１が読み出し可能な状態であると定
義すると、フラッシュメモリ１０はバンク１が読み出し
可能な状態であり、バンク２が読み出し不可な状態であ
ることが外部で確認できる。
【００３４】したがって、図５（Ａ）に示されるタイミ
ングでアドレス入力端子４１から読み出しアドレスが入
力されると、その読み出しアドレスに基づいたデータが
図５（Ｃ）に示されるタイミングで読み出される。この
とき、読み出されたデータがバンク１から読み出された
場合、そのデータは有効なデータであると判断すること
ができる。一方、読み出されたデータがバンク２から読
み出された場合、そのデータは無効なデータであると判
断することができる。
ングでアドレス入力端子４１から読み出しアドレスが入
力されると、その読み出しアドレスに基づいたデータが
図５（Ｃ）に示されるタイミングで読み出される。この
とき、読み出されたデータがバンク１から読み出された
場合、そのデータは有効なデータであると判断すること
ができる。一方、読み出されたデータがバンク２から読
み出された場合、そのデータは無効なデータであると判
断することができる。
【００３５】したがって、図４のフラッシュメモリ１０
の場合、専用の出力端子を設けることなく、どちらのバ
ンクが読み出し可能な状態であるか、又は読み出し不可
な状態であるかを判定することができる。次に、本発明
の第３実施例について説明する。図６は、本発明の半導
体記憶装置の第３実施例の構成図を示す。なお、図６の
半導体記憶装置１０は一部を除いて図２の構成図と同様
であり、同一部分には同一符号を付し説明を省略する。
また、本実施例では一例としてフラッシュメモリについ
て説明するがこれに限るものではない。
の場合、専用の出力端子を設けることなく、どちらのバ
ンクが読み出し可能な状態であるか、又は読み出し不可
な状態であるかを判定することができる。次に、本発明
の第３実施例について説明する。図６は、本発明の半導
体記憶装置の第３実施例の構成図を示す。なお、図６の
半導体記憶装置１０は一部を除いて図２の構成図と同様
であり、同一部分には同一符号を付し説明を省略する。
また、本実施例では一例としてフラッシュメモリについ
て説明するがこれに限るものではない。
【００３６】図６のフラッシュメモリ１０は、メモリセ
ルアレイ１１，Ｘデコーダ１２，Ｙデコーダ１３，及び
読み出し回路１４を含むバンク１と、メモリセルアレイ
２１，Ｘデコーダ２２，Ｙデコーダ２３，及び読み出し
回路２４を含むバンク２と、書き込み回路３１と、消去
回路３２と、制御回路３３と、アドレスバッファ３４
と、アドレスジェネレータ３５と、出力回路３６と、ア
ドレス入力端子４１と、データ入出力端子４２と、ＲＤ
／ＢＹ＃端子４３と、バンクデコーダ５１と、比較器５
２と、専用出力端子６３とを含む構成である。
ルアレイ１１，Ｘデコーダ１２，Ｙデコーダ１３，及び
読み出し回路１４を含むバンク１と、メモリセルアレイ
２１，Ｘデコーダ２２，Ｙデコーダ２３，及び読み出し
回路２４を含むバンク２と、書き込み回路３１と、消去
回路３２と、制御回路３３と、アドレスバッファ３４
と、アドレスジェネレータ３５と、出力回路３６と、ア
ドレス入力端子４１と、データ入出力端子４２と、ＲＤ
／ＢＹ＃端子４３と、バンクデコーダ５１と、比較器５
２と、専用出力端子６３とを含む構成である。
【００３７】バンクデコーダ５１は、アドレスジェネレ
ータ３５から供給されるバンクアドレスをデコードし、
その時実際に消去を行なっているセクタを含むバンクを
示す信号を比較器５２に出力する。また、アドレス入力
端子４１から読み出しアドレスが入力されると、その読
み出しアドレスに基づくバンクを示す信号を比較器５２
に出力する。比較器５２は、バンクデコーダ５１及びア
ドレス入力端子４１から供給された信号を比較し、その
比較結果に基づいた信号を専用出力端子６３に出力す
る。
ータ３５から供給されるバンクアドレスをデコードし、
その時実際に消去を行なっているセクタを含むバンクを
示す信号を比較器５２に出力する。また、アドレス入力
端子４１から読み出しアドレスが入力されると、その読
み出しアドレスに基づくバンクを示す信号を比較器５２
に出力する。比較器５２は、バンクデコーダ５１及びア
ドレス入力端子４１から供給された信号を比較し、その
比較結果に基づいた信号を専用出力端子６３に出力す
る。
【００３８】例えば、比較器５２での比較結果がバンク
の一致を示す、すなわち、消去を行なっているセクタを
含むバンクと、読み出しアドレスに基づくバンクとが一
致した場合に、比較器５２から専用出力端子６３にＬｏ
ｗの信号を出力するように定義する。このとき、読み出
しアドレスに基づくバンクは読み出し不可な状態であ
り、読み出されたデータが無効なデータであるとフラッ
シュメモリ１０の外部で判断することができる。
の一致を示す、すなわち、消去を行なっているセクタを
含むバンクと、読み出しアドレスに基づくバンクとが一
致した場合に、比較器５２から専用出力端子６３にＬｏ
ｗの信号を出力するように定義する。このとき、読み出
しアドレスに基づくバンクは読み出し不可な状態であ
り、読み出されたデータが無効なデータであるとフラッ
シュメモリ１０の外部で判断することができる。
【００３９】一方、比較器５２での比較結果がバンクの
不一致を示す、すなわち、消去を行なっているセクタを
含むバンクと、読み出しアドレスに基づくバンクとが一
致していない場合に、比較器５２から専用出力端子６３
にＨｉｇｈの信号を出力するように定義する。このと
き、読み出しアドレスに基づくバンクは読み出し可能な
状態であり、読み出されたデータが有効なデータである
とフラッシュメモリ１０の外部で判断することができ
る。
不一致を示す、すなわち、消去を行なっているセクタを
含むバンクと、読み出しアドレスに基づくバンクとが一
致していない場合に、比較器５２から専用出力端子６３
にＨｉｇｈの信号を出力するように定義する。このと
き、読み出しアドレスに基づくバンクは読み出し可能な
状態であり、読み出されたデータが有効なデータである
とフラッシュメモリ１０の外部で判断することができ
る。
【００４０】図７及び図８は、本発明の半導体記憶装置
の第３実施例のタイミング図を示す。図７（Ｂ）を参照
すると、専用出力端子６３の出力信号がＬｏｗである。
比較器５２での比較結果がバンクの一致を示す場合に比
較器５２から専用出力端子６３にＬｏｗの信号を出力す
るように定義している場合、図７（Ａ）に示す読み出し
アドレスに基づいて読み出された図７（Ｃ）に示す読み
出しデータが無効であると判断できる。
の第３実施例のタイミング図を示す。図７（Ｂ）を参照
すると、専用出力端子６３の出力信号がＬｏｗである。
比較器５２での比較結果がバンクの一致を示す場合に比
較器５２から専用出力端子６３にＬｏｗの信号を出力す
るように定義している場合、図７（Ａ）に示す読み出し
アドレスに基づいて読み出された図７（Ｃ）に示す読み
出しデータが無効であると判断できる。
【００４１】一方、図８（Ｂ）を参照すると、専用出力
端子６３の出力信号がＨｉｇｈであり、図８（Ａ）に示
す読み出しアドレスに基づいて読み出された図８（Ｃ）
に示す読み出しデータが有効であると判断できる。した
がって、図６のフラッシュメモリ１０の場合、アドレス
入力端子４１から入力される読み出しアドレスに基づく
バンクと、アドレスジェネレータ３５から出力されるバ
ンクアドレスに基づく、その時実際に消去を行なってい
るセクタを含むバンクとを比較した結果に基づいて、読
み出しデータが有効であるか無効であるかを判断するた
め、バンク数の増加による制限がない。
端子６３の出力信号がＨｉｇｈであり、図８（Ａ）に示
す読み出しアドレスに基づいて読み出された図８（Ｃ）
に示す読み出しデータが有効であると判断できる。した
がって、図６のフラッシュメモリ１０の場合、アドレス
入力端子４１から入力される読み出しアドレスに基づく
バンクと、アドレスジェネレータ３５から出力されるバ
ンクアドレスに基づく、その時実際に消去を行なってい
るセクタを含むバンクとを比較した結果に基づいて、読
み出しデータが有効であるか無効であるかを判断するた
め、バンク数の増加による制限がない。
【００４２】次に、本発明の第４実施例について説明す
る。図９は、本発明の半導体記憶装置の第４実施例の構
成図を示す。なお、図９の半導体記憶装置１０は一部を
除いて図６の構成図と同様であり、同一部分には同一符
号を付し説明を省略する。また、本実施例では一例とし
てフラッシュメモリについて説明するがこれに限るもの
ではない。
る。図９は、本発明の半導体記憶装置の第４実施例の構
成図を示す。なお、図９の半導体記憶装置１０は一部を
除いて図６の構成図と同様であり、同一部分には同一符
号を付し説明を省略する。また、本実施例では一例とし
てフラッシュメモリについて説明するがこれに限るもの
ではない。
【００４３】図６のフラッシュメモリ１０において、専
用出力端子６３を設けることはチップ面積の増大につな
がるので図４のフラッシュメモリ１０のように既存のＲ
Ｄ／ＢＹ＃端子４３を利用することも可能である。図９
のフラッシュメモリ１０は、比較器５２の出力信号を選
択器６５を介して既存のＲＤ／ＢＹ＃端子４３に出力す
る。通常のＲＤ／ＢＹ＃端子４３の機能と本願発明の機
能との切り替えは、例えば切り替えコマンドにより制御
回路３３が選択器６５の出力を切り替えることにより行
われる。選択器６５は比較器５２からの出力信号と制御
回路３３からの出力信号とが供給され、制御回路３３の
制御によりどちらか一の信号を選択してＲＤ／ＢＹ＃端
子４３に出力する。
用出力端子６３を設けることはチップ面積の増大につな
がるので図４のフラッシュメモリ１０のように既存のＲ
Ｄ／ＢＹ＃端子４３を利用することも可能である。図９
のフラッシュメモリ１０は、比較器５２の出力信号を選
択器６５を介して既存のＲＤ／ＢＹ＃端子４３に出力す
る。通常のＲＤ／ＢＹ＃端子４３の機能と本願発明の機
能との切り替えは、例えば切り替えコマンドにより制御
回路３３が選択器６５の出力を切り替えることにより行
われる。選択器６５は比較器５２からの出力信号と制御
回路３３からの出力信号とが供給され、制御回路３３の
制御によりどちらか一の信号を選択してＲＤ／ＢＹ＃端
子４３に出力する。
【００４４】例えば、ＲＤ／ＢＹ＃端子４３の出力信号
を読み出しデータが有効であるか無効であるかを示すよ
うに切り替えた場合、ＲＤ／ＢＹ＃端子４３の出力信号
がＨｉｇｈの場合に読み出しデータが有効であり、ＲＤ
／ＢＹ＃端子４３の出力信号がＬｏｗの場合に読み出し
データが無効であることがフラッシュメモリ１０の外部
で確認できる。
を読み出しデータが有効であるか無効であるかを示すよ
うに切り替えた場合、ＲＤ／ＢＹ＃端子４３の出力信号
がＨｉｇｈの場合に読み出しデータが有効であり、ＲＤ
／ＢＹ＃端子４３の出力信号がＬｏｗの場合に読み出し
データが無効であることがフラッシュメモリ１０の外部
で確認できる。
【００４５】図１０は、本発明の半導体記憶装置の第５
実施例のタイミング図を示す。図１０（Ｂ）を参照する
と、ＲＤ／ＢＹ＃端子４３の出力信号がＨｉｇｈである
ことが確認できる。ＲＤ／ＢＹ＃端子４３の出力信号が
Ｈｉｇｈの場合に読み出しデータが有効であると定義す
ると、図１０（Ａ）に示す読み出しアドレスに基づいて
読み出された図１０（Ｃ）に示す読み出しデータが有効
であると判断できる。一方、ＲＤ／ＢＹ＃端子４３の出
力信号がＬｏｗである場合、図１０（Ａ）に示す読み出
しアドレスに基づいて読み出された図１０（Ｃ）に示す
読み出しデータが無効であると判断できる。
実施例のタイミング図を示す。図１０（Ｂ）を参照する
と、ＲＤ／ＢＹ＃端子４３の出力信号がＨｉｇｈである
ことが確認できる。ＲＤ／ＢＹ＃端子４３の出力信号が
Ｈｉｇｈの場合に読み出しデータが有効であると定義す
ると、図１０（Ａ）に示す読み出しアドレスに基づいて
読み出された図１０（Ｃ）に示す読み出しデータが有効
であると判断できる。一方、ＲＤ／ＢＹ＃端子４３の出
力信号がＬｏｗである場合、図１０（Ａ）に示す読み出
しアドレスに基づいて読み出された図１０（Ｃ）に示す
読み出しデータが無効であると判断できる。
【００４６】したがって、図９のフラッシュメモリ１０
の場合、専用出力端子６３を設けることなく、読み出し
アドレスに基づいて読み出されたデータが有効であるか
無効であるかを判定することができる。なお、特許請求
の範囲に記載した記憶領域は、バンク１，２に対応し、
識別手段はバンクデコーダ５１に対応し、第１出力手段
はＲＥ１端子６１，ＲＥ２端子６２に対応し、比較手段
は比較器５２に対応し、第２出力手段は専用出力端子６
３に対応する。
の場合、専用出力端子６３を設けることなく、読み出し
アドレスに基づいて読み出されたデータが有効であるか
無効であるかを判定することができる。なお、特許請求
の範囲に記載した記憶領域は、バンク１，２に対応し、
識別手段はバンクデコーダ５１に対応し、第１出力手段
はＲＥ１端子６１，ＲＥ２端子６２に対応し、比較手段
は比較器５２に対応し、第２出力手段は専用出力端子６
３に対応する。
【００４７】
【発明の効果】上述の如く、請求項１記載の本発明によ
れば、メモリセルアレイを構成している複数の記憶領域
のうち、データの消去を行なっている一の記憶領域を識
別することにより、現在データの読込みが可能である他
の記憶領域を識別することができる。これは、本発明の
不揮発性の半導体記憶装置は、一の記憶領域でデータの
消去を行なっているときに、他の記憶領域ではデータの
読み出しが可能であることに基づくものである。
れば、メモリセルアレイを構成している複数の記憶領域
のうち、データの消去を行なっている一の記憶領域を識
別することにより、現在データの読込みが可能である他
の記憶領域を識別することができる。これは、本発明の
不揮発性の半導体記憶装置は、一の記憶領域でデータの
消去を行なっているときに、他の記憶領域ではデータの
読み出しが可能であることに基づくものである。
【００４８】したがって、第１出力手段により現在デー
タの消去を行なっている一の記憶領域を半導体記憶装置
の外部で確認することができ、データの消去と読み出し
とを同時に行なうことが可能となる。また、請求項２記
載の本発明は、メモリセルアレイを構成している２つの
記憶領域のうち、データの消去を行なっている一の記憶
領域を識別することにより、現在データの読込みが可能
である他の記憶領域を識別することができる。また、制
御手段により識別手段による識別結果を既存の出力端子
に出力することが可能であるので、専用の出力端子を設
けることなく現在データの消去を行なっている一の記憶
領域を半導体記憶装置の外部で確認することができ、デ
ータの消去と読み出しとを同時に行なうことが可能とな
る。
タの消去を行なっている一の記憶領域を半導体記憶装置
の外部で確認することができ、データの消去と読み出し
とを同時に行なうことが可能となる。また、請求項２記
載の本発明は、メモリセルアレイを構成している２つの
記憶領域のうち、データの消去を行なっている一の記憶
領域を識別することにより、現在データの読込みが可能
である他の記憶領域を識別することができる。また、制
御手段により識別手段による識別結果を既存の出力端子
に出力することが可能であるので、専用の出力端子を設
けることなく現在データの消去を行なっている一の記憶
領域を半導体記憶装置の外部で確認することができ、デ
ータの消去と読み出しとを同時に行なうことが可能とな
る。
【００４９】また、請求項３記載の本発明は、メモリセ
ルアレイを構成している複数の記憶領域のうち、データ
の消去を行なっている第１記憶領域を識別し、そのとき
メモリセルアレイに格納されているデータを読み出す命
令が供給されると、そのデータが格納されている第２記
憶領域と第１記憶領域とを比較することにより、現在デ
ータの消去を行なっている記憶領域と供給された命令に
基づいてデータを読み出す記憶領域とが同一であるか否
かを判定できる。
ルアレイを構成している複数の記憶領域のうち、データ
の消去を行なっている第１記憶領域を識別し、そのとき
メモリセルアレイに格納されているデータを読み出す命
令が供給されると、そのデータが格納されている第２記
憶領域と第１記憶領域とを比較することにより、現在デ
ータの消去を行なっている記憶領域と供給された命令に
基づいてデータを読み出す記憶領域とが同一であるか否
かを判定できる。
【００５０】これは、本発明の不揮発性の半導体記憶装
置は、一の記憶領域でデータの消去とデータの読み出し
とを同時に行なうことができないことに基づくものであ
り、データの消去を行なう記憶領域とデータの読み出し
を行なう記憶領域とが同一であるとき、その読み出した
データが無効であると判定できる。また、第２出力手段
から出力される比較結果は、現在データの消去を行なっ
ている記憶領域と供給された命令に基づいてデータを読
み出す記憶領域とが同一であるか否かを示す、言い換え
れば読み出したデータが有効であるか否かを示す出力信
号であり、記憶領域の増加に基づく出力端子の増加がな
い。
置は、一の記憶領域でデータの消去とデータの読み出し
とを同時に行なうことができないことに基づくものであ
り、データの消去を行なう記憶領域とデータの読み出し
を行なう記憶領域とが同一であるとき、その読み出した
データが無効であると判定できる。また、第２出力手段
から出力される比較結果は、現在データの消去を行なっ
ている記憶領域と供給された命令に基づいてデータを読
み出す記憶領域とが同一であるか否かを示す、言い換え
れば読み出したデータが有効であるか否かを示す出力信
号であり、記憶領域の増加に基づく出力端子の増加がな
い。
【００５１】また、請求項４記載の本発明は、制御手段
により識別手段による識別結果を既存の出力端子に出力
することが可能であるので、専用の出力端子を設けるこ
となく、現在データの消去を行なっている記憶領域と供
給された命令に基づいてデータを読み出す記憶領域とが
同一であるか否かを判定できる。また、請求項５記載の
本発明は、比較手段による比較結果に基づいて、メモリ
セルアレイから読み出されたデータが有効であるか否か
を判断できる。
により識別手段による識別結果を既存の出力端子に出力
することが可能であるので、専用の出力端子を設けるこ
となく、現在データの消去を行なっている記憶領域と供
給された命令に基づいてデータを読み出す記憶領域とが
同一であるか否かを判定できる。また、請求項５記載の
本発明は、比較手段による比較結果に基づいて、メモリ
セルアレイから読み出されたデータが有効であるか否か
を判断できる。
【図１】デュアルオペレーションタイプのフラッシュメ
モリの一例の構成図である。
モリの一例の構成図である。
【図２】本発明の半導体記憶装置の第１実施例の構成図
である。
である。
【図３】本発明の半導体記憶装置の第１実施例のタイミ
ング図である。
ング図である。
【図４】本発明の半導体記憶装置の第２実施例の構成図
である。
である。
【図５】本発明の半導体記憶装置の第２実施例のタイミ
ング図である。
ング図である。
【図６】本発明の半導体記憶装置の第３実施例の構成図
である。
である。
【図７】本発明の半導体記憶装置の第３実施例のタイミ
ング図である。
ング図である。
【図８】本発明の半導体記憶装置の第３実施例のタイミ
ング図である。
ング図である。
【図９】本発明の半導体記憶装置の第４実施例の構成図
である。
である。
【図１０】本発明の半導体記憶装置の第４実施例のタイ
ミング図である。
ミング図である。
１０ フラッシュメモリ １１，２１ メモリセルアレイ １２，２２ Ｘデコーダ １３，２３ Ｙデコーダ １４，２４ 読み出し回路 ３１ 書き込み回路 ３２ 消去回路 ３３ 制御回路 ３４ アドレスバッファ ３５ アドレスジェネレータ ３６ 出力回路 ４１ アドレス入力端子 ４２ データ入出力端子 ４３ ＲＤ／ＢＹ＃端子 ５１ バンクデコーダ ５２ 比較器 ６１ ＲＥ１端子 ６２ ＲＥ２端子 ６３ 専用出力端子 ６５ 選択器
Claims (5)
- 【請求項１】 複数の記憶領域からなり、前記複数の記
憶領域にデータを格納するメモリセルアレイと、 前記複数の記憶領域のうち、データの消去を行なってい
る一の記憶領域を識別する識別手段と、 前記データの消去を行なっていると識別された一の記憶
領域に対応する出力端子に信号を出力する第１出力手段
とを有する不揮発性の半導体記憶装置。 - 【請求項２】 ２つの記憶領域からなり、前記２つの記
憶領域にデータを格納するメモリセルアレイと、 前記２つの記憶領域のうち、データの消去を行なってい
る一の記憶領域を識別する識別手段と、 前記データの消去を行なっていると識別された一の記憶
領域を示す信号を既存の出力端子に出力するように制御
する制御手段とを有する不揮発性の半導体記憶装置。 - 【請求項３】 複数の記憶領域からなり、前記複数の記
憶領域にデータを格納するメモリセルアレイと、 前記複数の記憶領域のうち、データの消去を行なってい
る第１記憶領域を識別する識別手段と、 前記メモリセルアレイに格納されているデータを読み出
す命令が供給されると、そのデータが格納されている第
２記憶領域と前記第１記憶領域とを比較する比較手段
と、 前記比較手段による比較結果を出力する第２出力手段と
を有する不揮発性の半導体記憶装置。 - 【請求項４】 前記比較手段による比較結果を既存の出
力端子に出力するように制御する制御手段を有する請求
項３記載の不揮発性の半導体記憶装置。 - 【請求項５】 前記比較手段による比較結果が前記第２
記憶領域と前記第１記憶領域との同一を示すとき、前記
メモリセルアレイから読み出されたデータを無効とする
ことを特徴とする請求項４記載の不揮発性の半導体記憶
装置。
Priority Applications (6)
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|---|---|---|---|
| JP13010999A JP3792435B2 (ja) | 1999-05-11 | 1999-05-11 | 半導体記憶装置 |
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| EP00302138A EP1052646B1 (en) | 1999-05-11 | 2000-03-16 | Non-volatile semiconductor memory device permitting data-read operation performed during data-write/erase operation |
| TW089105078A TW466497B (en) | 1999-05-11 | 2000-03-20 | Non-volatile semiconductor memory device permitting data-read operation performed during data-write/erase operation |
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| JP2005316831A (ja) * | 2004-04-30 | 2005-11-10 | Nec Electronics Corp | 電子制御装置及びデータ調整方法 |
| JP2009510656A (ja) * | 2005-09-30 | 2009-03-12 | モサイド・テクノロジーズ・インコーポレーテッド | 複数の独立したシリアルリンクメモリ |
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1999
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