JP2000322896A - フラッシュメモリ - Google Patents

Abstract

(57)【要約】 【課題】単一電源動作のフラッシュメモリにおいて、低
消費電力化を実現する。 【解決手段】通常読み出し時のメモリＭＯＳのゲート駆
動電圧をＮ型デプレッションＭＯＳによるクランプ電圧
とし、電流センス型センスアンプ回路を用いて読み出
す。 【効果】広範囲の電源電圧で消費電力を低減した読み出
し動作が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はシングルチップマイ
コン等に搭載される単一電源動作のフラッシュメモリに
関する。

【０００２】

【従来の技術】単一電源動作のフラッシュメモリでは、
フローティングゲートに電子を注入し、メモリＭＯＳの
しきい値電圧Ｖｔｈを高くすることを消去と呼び、フロ
ーティングゲートから電子を放出し、メモリＭＯＳのＶ
ｔｈを低くすることを書き込みと呼ぶ（この定義は逆に
設定される場合もある）。読み出し動作では、アドレス
デコーダで選択されたメモリＭＯＳの電流の大小をセン
スアンプ回路にて論理出力に変換する。この時、メモリ
ＭＯＳが消去状態であれば“Ｈ”、書き込み状態であれ
ば“Ｌ”を出力する。また、読み出し動作では、データ
の信頼性を保つため、メモリＭＯＳのゲートを駆動する
電圧を、ワード線ディスターブを起こさないような電圧
とする必要がある他、メモリＭＯＳの電流を稼ぐため、
換言すれば高速動作を実現するため、なるべく高い電圧
としたい。

【０００３】従来、前記メモリセル駆動電圧の生成には
オペアンプ回路を用いていた。図５に特開平10−214496
号公報中の図１２にも示されているオペアンプ回路を用
いた読み出し電圧生成回路の構成の概略を示す。この読
み出し電圧生成回路は、基準電圧発生回５１，第一の定
電圧発生回路５２，第二の定電圧発生回路５３より構成
される。

【０００４】基準電圧発生回路５１は、電源電圧及び温
度に依存せずにある一定の基準電圧Ｖｒｅｆを発生する
回路である。

【０００５】第一の定電圧発生回路５２は、基準電圧Ｖ
ｒｅｆを参照電圧として、出力回路をクランプ電圧Ｖｒ
ｅｆＡに負帰還制御する回路である。具体的には、NMOS
Q1と帰還抵抗回路（ラダー抵抗回路）５４とによって構
成されたソースフォロア回路を出力回路として備えると
共に、オペアンプＯＰ１を持ち、オペアンプＯＰ１の非
反転入力端子（＋）に基準電圧Ｖｒｅｆを受け、オペア
ンプＯＰ１の反転入力端子（−）に出力回路からの帰還
信号を受け、オペアンプＯＰ１の出力によってＮＭＯＳ
Ｑ１のコンダクタンスを制御する。クランプ電圧Ｖｒｅ
ｆＡは、帰還抵抗回路５４の分圧比と基準電圧Ｖｒｅｆ
とによって定まる一定の電圧になる。このクランプ電圧
ＶｒｅｆＡは、論理的には電源電圧Ｖｃｃに依存しな
い。また、第一の定電圧発生回路５２ではプロセスバラ
ツキによる基準電圧Ｖｒｅｆの変動を帰還抵抗回路５４
を調整することで補正を行っている。

【０００６】第二の定電圧発生回路５３は、前記クラン
プ電圧ＶｒｅｆＡを参照電圧として、出力回路をクラン
プ電圧ＶｆｉｘＡに負帰還制御する回路である。具体的
には、ＮＭＯＳＱ２と帰還抵抗Ｒ１，Ｒ２とによって構
成されたソースフォロア回路を出力回路として備えると
共に、オペアンプＯＰ２を持ち、オペアンプＯＰ２の非
反転入力端子（＋）にクランプ電圧ＶｒｅｆＡを受け、
オペアンプＯＰ２の反転入力端子（−）に出力回路から
の帰還信号を受け、オペアンプＯＰ２の出力によってＮ
ＭＯＳＱ２のコンダクタンスを制御する。クランプ電圧
ＶｆｉｘＡは、帰還抵抗Ｒ１，Ｒ２の分圧比とクランプ
電圧ＶｒｅｆＡとによって定まる一定の電圧になる。こ
のクランプ電圧ＶｆｉｘＡは、論理的には電源電圧Ｖｃ
ｃに依存しない。

【０００７】前記クランプ電圧ＶｆｉｘＡをメモリＭＯ
Ｓの駆動電圧として使用することにより、ワード線ディ
スターブ電圧以下で可能な限り高い電圧での読み出し動
作が可能となる。

【０００８】一方、オペアンプではバイアス電流を必要
とし、読み出し動作中常に一定の直流電流を流している
（数ｍＡ程度）。このため、サブアクティブモード等の
低消費電力モードでも消費電力が小さくならないという
問題を生じる。

【０００９】図６に従来使用されている電流電圧変換型
センスアンプ回路（以下Ｉ−Ｖ変換型センスアンプ回路
と称す）の構成の概略を示す。負荷ＰＭＯＳ６１，検出
用インバータ６２，ゲートバイアス回路６３から構成さ
れ、Ｙセレクタ１１０，111,選択ＭＯＳ１０２，メモリ
ＭＯＳ１０１と接続する。読み出し動作時、ソース電位
制御回路１０４はメモリＭＯＳ１０１のソースにＧＮＤ
電位を供給する。メモリＭＯＳ１０１が消去状態である
時は、メモリＭＯＳ１０１の電流が微小となり、負荷Ｐ
ＭＯＳ６１とメモリＭＯＳ１０１とで分圧されるノード
ｃの電位は、検出用インバータ６２のロジカルスレッシ
ョルド電圧ＶＬＴ以上になり、検出用インバータ６２は
ＧＮＤ電位レベル“０”を出力する。一方、メモリＭＯ
Ｓ１０１が書き込み状態である時は、メモリＭＯＳ１０
１の電流が大となり、ノードｃの電位は検出用インバー
タ６２のロジカルスレッショルド電圧ＶＬＴ以下にな
り、検出用インバータ６２は電源電圧電位レベル“１”
を出力する。

【００１０】メモリＭＯＳ１０１の駆動電位（図５中の
クランプ電圧ＶｆｉｘＡ）は理論的には電源電圧Ｖｃｃ
に依存しないが、実際には電源電圧Ｖｃｃがクランプ電
圧以下となると、電源電圧Ｖｃｃを出力する。Ｖｃｃが
クランプ電圧以下となるような低電圧領域では、メモリ
ＭＯＳの駆動電圧がＶｃｃとなり、書き込み状態のメモ
リＭＯＳ１０１の電流が減少する。よって、読み出し速
度の劣化または、誤読み出しの可能性を有する。

【００１１】

【発明が解決しようとする課題】本発明の目的は、低消
費電力化が可能な単一電源動作のフラッシュメモリを提
供することにある。

【００１２】

【課題を解決するための手段】本発明によるフラッシュ
メモリにおいては、通常読み出し時に際しては、メモリ
ＭＯＳのゲート駆動電圧生成回路を、外部から供給され
る通常の電源電圧をＮ型デプレッションＭＯＳのＶｔｈ
の絶対値と、Ｎ型デプレッションＭＯＳのゲート電圧の
和の値以下にクランプするＤＭＯＳクランプ回路とす
る。Ｎ型デプレッションＭＯＳのＶｔｈの絶対値と、Ｎ
型デプレッションＭＯＳのゲート電圧の和の値は、消去
状態のメモリＭＯＳのＶｔｈと書き込み状態のメモリＭ
ＯＳのＶthの間とし、上限をメモリＭＯＳがワード線デ
ィスターブを起こさないような値とする。一方、消去後
のベリファイ，書き込み後のベリファイに際しては、現
状の消去後のベリファイ用電源、書き込み後のベリファ
イ用電源を用いてベリファイを行う。また、通常読み出
し時のセンスアンプ回路には、書き込み状態のメモリＭ
ＯＳのＶｔｈがメモリＭＯＳのゲート駆動電圧以下、消
去状態のメモリＭＯＳのＶｔｈがメモリＭＯＳのゲート
駆動電圧以上であれば正常な値を出力する、換言すれば
メモリＭＯＳの電流の有無を検出する、高速電流センス
型センスアンプ回路を使用する。一方、書き込み後のベ
リファイ，消去後のベリファイに際しては、メモリＭＯ
Ｓの書き込みレベル及び消去レベルをモニタ可能な現状
の、Ｉ−Ｖ変換型センスアンプ回路を使用する。

【００１３】前記ＤＭＯＳクランプ回路は、外部より供
給する電源電圧ＶｃｃからメモリＭＯＳのゲートを駆動
するゲート駆動電圧を生成する働きがある。更に外部電
源電圧Ｖｃｃが変動してもゲート駆動電圧を一定の電圧
にクランプする働きを有する。更に前記電流センス型セ
ンスアンプ回路は、メモリＭＯＳ電流の有無を検出して
電圧レベルに変換し、論理値“Ｈ”又は“Ｌ”を出力す
る働きを有する。

【００１４】

【発明の実施の形態】（実施例１）図１に本発明の読み
出し回路の概略を示す。通常読み出し用電源１０５，書
き込み後のベリファイ用電源１０６及び消去後のベリフ
ァイ用電源１０７が切り換えスイッチ１０８を介してワ
ード線駆動用のレベルシフト回路１０９の電源端子に接
続する。ワード線ＷＬにはメモリＭＯＳ１０１が接続
し、メモリＭＯＳ101のソースがソース電位制御回路１
０４と接続する。メモリＭＯＳ１０１のドレインは、副
ビット線ＳＢＬに接続し、選択ＭＯＳ１０２，１０３を
介してビット線ＢＬに接続する。ビット線ＢＬは、Ｙセ
レクタ１１０，１１１を介してＩ−Ｖ変換型センスアン
プ回路１１２と電流センス型センスアンプ回路１１３に
接続する。上記二種類のセンスアンプ回路は、データ線
初期化信号ＰＲＥとセンスアンプ起動信号ＳＡＣとモー
ド切り換え信号ＭＯＤＣにて制御され、出力を切り換え
スイッチ１１４を介してＳＯＵＴとして出力する。

【００１５】消去後のベリファイ及び書き込み後のベリ
ファイに際しては、従来と同様に消去後のベリファイ用
電源１０７及び書き込み後のベリファイ用電源１０６に
てメモリＭＯＳ１０１のゲートを駆動し、Ｉ−Ｖ変換型
センスアンプ回路１１２を用いて、消去レベル及び書き
込みレベルの設定を行う。

【００１６】一方、通常の読み出しに際しては、通常読
み出し用電源１０５にてメモリＭＯＳ１０１のゲートを
駆動し、電流センス型センスアンプ回路１１３を用いて
データを読み出す。

【００１７】図１中の通常読み出し用電源１０５の構成
を図２に示す。本回路は、外部から供給される通常の電
源電圧Ｖｃｃとクランプ電圧出力ノードＶＣＬとの間に
Ｎ型デプレッションＭＯＳ２１のドレイン・ソースが直
列に接続され、そのゲートにゲートバイアス回路２２の
出力Ｖｂが印加される。クランプ電圧出力ノードVCL
は、Ｎ型デプレッションＭＯＳ２１のＶｔｈの絶対値と
ゲートバイアス回路２２の出力Ｖｂとの和の値となる。
例えば、Ｎ型デプレッションＭＯＳ２１のＶｔｈが−
３.０Ｖ，Ｖｂが０.５Ｖの場合、ＶＣＬは３.５Ｖとな
る。

【００１８】上記クランプ電圧出力ノードＶＣＬの値
は、電流センス型センスアンプ回路がメモリＭＯＳ電流
の有無をセンスする特性と、書き込み状態のメモリＭＯ
Ｓのデータを保証することより、消去状態のメモリＭＯ
ＳのＶｔｈと書き込み状態のメモリＭＯＳのＶｔｈの間
とし、上限をメモリＭＯＳが消去動作を起こさないよう
な値とする。

【００１９】また、上記クランプ電圧出力ノードＶＣＬ
の生成に際し発生する消費電力は、ゲートバイアス回路
２２の消費電力のみとなり、ゲートバイアス回路２２の
消費電力を抑えることにより、低消費電力化が可能とな
る。

【００２０】図２中のゲートバイアス回路２２の構成を
図３に示す。動作クロックＣＬＫによりＰＭＯＳ３１，
３２が排他動作を行う。ＰＭＯＳ３１がオンすると容量
３３の両端電圧が共にＶｃｃとなり容量３３は放電状態
となる。次いでＰＭＯＳ３２がオンすると、ＰＭＯＳ３
２，ＮＭＯＳ３４を介して容量３３の充電電流がGNDに
向かって流れ、これによって、ＮＭＯＳ３４のゲート・
ソース間電位Ｖｂが確立する。さらにＰＭＯＳ３２がオ
フ，ＰＭＯＳ３１がオンとなれば上記初期状態に戻り容
量３３は放電モードとなり充電電流をオフする。ここ
で、一旦確立したＮＭＯＳ３４のゲート・ソース間電位
Ｖｂは、ＮＭＯＳ３４のサブスレッショルド電流で抜か
れる以外のリークパスがないため、その放電時定数は、
動作クロックＣＬＫの幅に対して十分長くなる。よって
動作クロックにより断続的に容量３３の充電電流を供給
することにより電位を維持することができる。本回路
は、ＶｃｃからＧＮＤへの直流パスがなく、動作クロッ
クＣＬＫの切り換え時にほとんどの電流を消費する。よ
って動作クロックが低速になるほど低消費電力化に効果
を発揮する。例えばこのゲートバイアス回路がマイコン
の低消費電力モードで消費する電流は、数十ｎＡ程度と
小さい。

【００２１】図１中のＩ−Ｖ変換型センスアンプ回路１
１２の構成を図８に示す。Ｉ−Ｖ変換型センスアンプ回
路は、第一のデータ線初期化回路８１，第二のデータ線
初期化回路８２，メモリＭＯＳのドレイン電圧を一定に
保つ電圧クランプ回路８３，データ検出部８４，消去後
のベリファイ用の負荷ＰＭＯＳ８５，書き込み後のベリ
ファイ用の負荷ＰＭＯＳ８６，データ線ディスチャージ
ＮＭＯＳ８７，８８から構成される。図９に動作タイミ
ングを示す。書き込み及び消去後のベリファイ時、起動
信号ＩＶＳＡＣ，ＳＡＣの立ち上がりから１ショットパ
ルスで初期設定信号ＩＶＰＲＥを生成し、第一のデータ
線初期化回路８１，第二のデータ線初期化回路８２でデ
ータ線ＩＮの初期化を行う。ＩＶＰＲＥの立ち下がりで
初期設定プリチャージ電流はＯＦＦし、書き込み後のベ
リファイ時には負荷ＰＭＯＳ８６から、また、消去後の
ベリファイ時には負荷ＰＭＯＳ８５からメモリＭＯＳに
向かっての電流を生じる。この時メモリＭＯＳの動作抵
抗と負荷ＰＭＯＳの動作抵抗の分圧比で定まるノードｄ
のレベルをデータ検出部８４にて論理出力に変換する。
その後、ＩＶＳＡＣ，ＳＡＣが立ち下がりベルファイ動
作を終了すると、データ線ディスチャージＮＭＯＳ８
７，８８がＯＮし、データ線の電位を引き抜く。また、
データ線ディスチャージＮＭＯＳ８７，８８は通常読み
出しモードでのディスチャージ動作も兼用しており、読
み出し終了後にデータ線の電位を引き抜いている。

【００２２】図１０に書き込み時及び消去時のＩ−Ｖ変
換型センスアンプ回路の負荷PMOSとメモリＭＯＳの電流
特性を示す。負荷ＰＭＯＳは、負荷抵抗として動作し、
また、この時センスアンプ電源電圧がある一定の電圧に
クランプされるため、ある電流値に固定される。一方、
メモリＭＯＳは、ソースがＧＮＤに接続され、ドレイン
が電圧クランプ回路８３により、ある一定の値にクラン
プされるので二乗曲線の特性となる。この特性は書き込
み動作を行うと左に平行移動し、消去動作を行うと右に
平行移動する。Ｉ−Ｖ変換型センスアンプ回路はメモリ
ＭＯＳの電流値が負荷ＰＭＯＳの電流値以下では“Ｌ”
を出力し、メモリＭＯＳの電流値が負荷ＰＭＯＳの電流
値以上では“Ｈ”を出力する。よってメモリＭＯＳのＶ
ｔｈを書き込みレベルに設定する場合は、ワード線電位
を設定したい書き込みレベル＋ΔＶ（ΔＶは負荷ＰＭＯ
Ｓサイズに依存するため、任意に設定可能）として書き
込み動作を行い、Ｉ−Ｖ変換型センスアンプ回路の出力
が“Ｌ”から“Ｈ”への切り換わる点をモニタすればよ
い。同様にメモリＭＯＳのＶｔｈを消去レベルに設定す
る場合は、ワード線電位を設定したい消去レベル＋ΔＶ
として消去動作を行い、Ｉ−Ｖ変換型センスアンプ回路
の出力が“Ｈ”から“Ｌ”への切り換わる点をモニタす
ればよい。このようにＩ−Ｖ変換型センスアンプ回路を
用いることで書き込みレベル及び消去レベルを任意の値
に設定可能である。

【００２３】図１中の電流センス型センスアンプ回路１
１３の構成を図４に示す。電流センス型センスアンプ回
路はメモリＭＯＳのドレイン電圧を一定に保つ電圧クラ
ンプ回路４１，データ検出部４２，メモリＭＯＳ電流増
幅部４３，データ線初期化ＰＭＯＳ４４から構成され
る。図７に動作タイミングをしめす。通常読み出し動作
時、モード切り換え信号ＭＯＤＣは“Ｈ”となり、起動
信号ＣＳＡＣの立ち上がりから１ショットパルスで初期
設定信号ＣＰＲＥを生成し、データ線初期化ＰＭＯＳ４
４でデータ線ＩＮの初期化を行う。ＣＰＲＥの立ち下が
りで初期設定プリチャージ電流はＯＦＦし、書き込み，
消去の状態に応じた電流が経路ａに流れる。この電流を
メモリＭＯＳ電流増幅部４３で増幅し、データ検出部４
２で論理出力に変換する。メモリＭＯＳが消去状態であ
れば経路ａに電流が生じないため、ノードｂはＣＰＲＥ
とＮＭＯＳ４５によりＧＮＤレベルとなる。よって、出
力ＯＵＴは、“Ｌ”を出力する。メモリＭＯＳが書き込
み状態であれば経路ａに電流が生じ、メモリＭＯＳ電流
増幅部４３で増幅され、ノードｂは電源電圧Ｖcc近くの
レベルとなる。よって、出力ＯＵＴは、“Ｈ”を出力す
る。また、書き込み状態のメモリＭＯＳ電流が低電圧領
域で減少してしまったとしても、メモリＭＯＳ電流増幅
部４３で増幅するため、正常動作を期待できる。以上よ
り、本センスアンプは、メモリＭＯＳ電流の有無そのも
のを検出可能であり、ワード線駆動電位が書き込み状態
のメモリＭＯＳのＶｔｈと消去状態のメモリＭＯＳのＶ
thの間の電位であれば、安定した動作を望める。

【００２４】（実施例２）図１１に実施例１のフラッシ
ュメモリのマイクロコンピュータへの搭載例を示す。マ
イクロコンピュータ１１０１には、フラッシュメモリ１
１０２，中央処理装置１１０６，ランダムアクセスメモ
リ１１０７，タイマ１１０８，シリアル１１０９等が内
蔵され、外部から供給される単一の電源電圧Ｖｃｃを動
作電源とする。フラッシュメモリ１１０２の通常読み出
し動作では、前記電源電圧Ｖｃｃを通常読み出し用電源
１０５により、書き込み状態のメモリＭＯＳのＶｔｈと
消去状態のメモリＭＯＳのＶｔｈの間の電圧にクランプ
し、ワードドライバ１０９の電源としてメモリセルアレ
イ１１０４中のメモリＭＯＳのゲートを駆動する。更に
通常読み出し動作では、メモリＭＯＳ電流の有無を検出
する電流センス型センスアンプ回路１１３にてデータバ
ス１１０５へのデータ出力を行う。本実施例によれば、
マイクロコンピュータのプログラム実行時での低消費，
低電圧動作が可能となる。

【００２５】

【発明の効果】本発明によれば、Ｖｃｃ＝２.２Ｖ程度
のような低電圧からＶｃｃ＝５.５Ｖ程度のような高電
圧まで低消費電力化を実現したフラッシュメモリの読み
出し動作が実現できる。

【図面の簡単な説明】

【図１】本発明の実施例の構成を示すブロック図。

【図２】図１における通常読み出し用電源の構成。

【図３】図２におけるゲートバイアス回路の構成。

【図４】図１における電流センス型センスアンプ回路の
構成。

【図５】従来の通常読み出し用電源の構成。

【図６】従来の電流−電圧変換型センスアンプ回路の概
略図。

【図７】図４におけるタイミング図。

【図８】図１におけるＩ−Ｖ変換型センスアンプ回路の
構成。

【図９】図８におけるタイミング図。

【図１０】図８における負荷ＰＭＯＳとメモリＭＯＳの
電流特性。

【図１１】図１の実施例のマイクロコンピュータへの応
用を示す概略図。

【符号の説明】

１０１…メモリＭＯＳ、１０２，１０３…選択ＭＯＳ、
１０４…ソース電位制御回路、１０５…通常読み出し用
電源、１０６…書き込み後のベリファイ用電源、１０７
…消去後のベリファイ用電源、１０８，１１４…切り換
えスイッチ、１０９…レベルシフト回路、１１０，１１
１…Ｙセレクタ、１１２…Ｉ−Ｖ変換型センスアンプ回
路、１１３…電流センス型センスアンプ回路、ＷＬ…ワ
ード線、ＳＢＬ…副ビット線、ＢＬ…ビット線、ＤＬ…
データ線、２１…Ｎ型デプレッションＭＯＳ、２２…ゲ
ートバイアス回路、３１，３２…ＰＭＯＳ、３３…容
量、３４…ＮＭＯＳ、４１…電圧クランプ回路、４２…
データ検出部、４３…メモリＭＯＳ電流増幅部、４４…
データ初期化ＰＭＯＳ、５１…基準電圧発生回路、５２
…第一の定電圧発生回路、５３…第二の定電圧発生回
路、５４…帰還抵抗回路、６１…負荷ＰＭＯＳ、６２…
検出用インバータ、６３…ゲートバイアス回路、８１…
第一のデータ線初期化回路、８２…第二のデータ線初期
化回路、８３…電圧クランプ回路、８４…データ検出
部、８５…消去後のベリファイ用の負荷ＰＭＯＳ、８６
…書き込み後のベリファイ用の負荷ＰＭＯＳ、８７，８
８…データ線ディスチャージＮＭＯＳ、１１０１…マイ
クロコンピュータ、１１０２…フラッシュメモリの通常
読み出し回路の概略、１１０３…電源電圧Ｖｃｃ、1104
…メモリセルアレイ、１１０５…データバス、１１０６
…中央処理装置、１１０７…ランダムアクセスメモリ、
１１０８…タイマ、１１０９…シリアル。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋本 重行 茨城県日立市幸町三丁目２番１号 日立エ ンジニアリング株式会社内 (72)発明者 河野 淳一 茨城県日立市幸町三丁目１番１号 株式会 社日立製作所日立工場内 (72)発明者 木田 博之 茨城県日立市幸町三丁目１番１号 株式会 社日立製作所日立工場内 Ｆターム(参考） 5B025 AD03 AD06 AE06

Claims (4)

【特許請求の範囲】
1. 【請求項１】外部電源端子に供給される単一の電源電圧
   を動作電源とし、読み出し時のメモリＭＯＳのゲート駆
   動電圧が、外部から供給される通常の電源電圧を、Ｎ型
   デプレッションＭＯＳのＶｔｈの絶対値と、Ｎ型デプレ
   ッションＭＯＳのゲート電圧の和の値以下にクランプし
   た電圧であることを特徴とするフラッシュメモリ。
2. 【請求項２】請求項１において、Ｎ型デプレッションＭ
   ＯＳのゲート電圧を設定するゲートバイアス回路を有す
   ることを特徴とするフラッシュメモリ。
3. 【請求項３】請求項１において、Ｎ型デプレッションＭ
   ＯＳのＶｔｈの絶対値と、Ｎ型デプレッションＭＯＳの
   ゲート電圧の和の値が、消去状態のメモリＭＯＳのＶｔ
   ｈと書き込み状態のメモリＭＯＳのＶｔｈの間の電圧で
   あることを特徴とするフラッシュメモリ。
4. 【請求項４】請求項１において、特性の異なる二種類の
   センスアンプ回路とセンスアンプ切り換え手段を有し、
   消去後のベリファイ及び書き込み後のベリファイモード
   と通常読み出しモードで使い分けていることを特徴とす
   るフラッシュメモリ。