JP2000323491A

JP2000323491A - ヘテロ接合バイポーラトランジスタ及びその製造方法

Info

Publication number: JP2000323491A
Application number: JP11126123A
Authority: JP
Inventors: Naoki Furuhata; 直規古畑
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-05-06
Filing date: 1999-05-06
Publication date: 2000-11-24

Abstract

(57)【要約】【課題】本発明は、ヘテロ接合バイポーラトランジス
タにおいて、高いデバイス特性を維持しつつ、しかも高
信頼性動作が可能なデバイス構造と製造方法を提供する
ことを目的とする。【解決手段】半導体基板10上に、III−Ｖ族化合物半
導体で形成されたｎ型コレクタ層12、ｐ型ベース層13、
このｐ型ベース層13より禁制帯幅が大きいｎ型エミッタ
層14を有するヘテロ接合バイポーラトランジスタであっ
て、ｐ型ベース層13に、III族またはＶ族のいずれにも
該当しない原子から構成される不純物であって、ｐ型ベ
ース層13構成する原子よりも、原子半径が大きい不純物
と小さい不純物がドーピングされているヘテロ接合バイ
ポーラトランジスタ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ヘテロ接合バイポ
ーラトランジスタ及びその製造方法に関し、特に高信頼
性動作のためのヘテロ接合バイポーラトランジスタ及び
その製造方法に関する。

【０００２】

【従来の技術】III−Ｖ族化合物半導体を用いたヘテロ
接合バイポーラトランジスタ(以下ＨＢＴとする)は、優
れた高周波特性と高い電流駆動能力から、移動体通信機
器や光通信システムの高周波素子や高出力素子への応用
が有望視され、すでに一部実用化されている。実用化に
際しては、信頼性の向上が重要であり、ＨＢＴにおいて
も従来から、信頼性に関する研究が活発に行われてき
た。

【０００３】ＨＢＴにおける信頼性の劣化は、高温通電
試験中に電流増幅率の低下という現象で現れ、多くの場
合ベース電流の増加が見られる。この原因として、ベー
ス層中のｐ型ドーパントの拡散や、ベース表面の再結合
電流の増加、さらにベース層中における欠陥形成等が、
考えられる。そこで最近では、ベースドーパントを、拡
散しやすいベリリウムBeから、拡散係数の小さいカーボ
ンCに転換したり、エミッタ端を棚状にベース面に張り
出し、ベース面の露出を小さくするような、ヘテロガー
ドリングを設けるのが一般的である。

【０００４】このような対策により、ＨＢＴの信頼性は
かなり改善したが、たとえばパワーデバイスで用いるよ
うな大電流を流した場合には、やはり素子の劣化が起き
る。

【０００５】この主な原因は不純物の拡散ではなく、以
下の文献に記載されているように、ベース層に高濃度に
不純物がドーピングされているため、原子半径の違いか
らベース層中に歪が生じ、転位のような欠陥が発生し、
そこが再結合中心になっていると考えられる(アイ、デ
ィ、イー、エム1995 テクニカルダイジェスト811頁；
T.ヘンダーソン：IEDM 1995,Technical Digest p81
1；T.Henderson)。

【０００６】例えばGaAsベース層では、p型ドーパント
としてBeやCが用いられるが、これらはGaやAsよりも原
子半径が小さく、その分、格子が小さくなる。この歪を
緩和するため、特開平05-299432または特開平06-037105
に開示されているように、ベース層中にGaやAsより原子
半径の大きいIII−Ｖ族元素を添加する方法が試みられ
ている。

【０００７】図６は、上記のような従来法により形成さ
れたヘテロ接合バイポーラトランジスタの構造を模式的
に示したものである。半絶縁性GaAs基板50上に、バッフ
ァ層51、サブコレクタ層（n-GaAs）56、コレクタ層（ｎ
-GaAs）52、ベース層（p-GaAs）53、エミッタ層（n-AlG
aAsまたはn-InGaP）54、エミッタキャップ層（n⁺-GaA
s）55が順次形成され、エミッタキャップ層（n⁺-GaAs）
55上には、エミッタ電極（WSi）62が、コレクタ層（ｎ-
GaAs）52上には、コレクタ電極（Ni/AuGe/Au合金）60
が、ベース層（p-GaAs）53上には、ベース電極（Ti/Pt/
Au）61がそれぞれ形成されている。

【０００８】ここで、ベース層（p-GaAs）53には、Gaや
Asより原子半径の大きいIn、Sbが添加されており、これ
により歪みを緩和している。

【０００９】

【発明が解決しようとする課題】前述したベース層中に
GaやAsより原子半径の大きいInやSbを添加する方法は、
格子緩和という点では有効であるが、InやSbはIII−Ｖ
族化合物半導体を構成する原子であるために、GaAsに添
加した場合、部分的にInAsやGaSbを形成する。

【００１０】これらの化合物は、GaAsより禁制帯幅が小
さく、GaAsのバンド構造自体も変化する。そのため、ON
電圧が変わったり、コレクタ側とのバンドギャップが大
きくなり、電子の走行特性が悪くなるという問題が生じ
る。

【００１１】本発明の目的は、上記課題に鑑み、高信頼
性を維持し、しかもデバイス特性が劣化しないようなヘ
テロ接合バイポーラトランジスタを提供することを目的
とする。

【００１２】

【課題を解決するための手段】本発明は、半導体基板上
に、III−Ｖ族化合物半導体膜からなるｎ型コレクタ
層、ｐ型ベース層、該ｐ型ベース層より禁制帯幅が大き
いｎ型エミッタ層を有するヘテロ接合バイポーラトラン
ジスタにおいて、前記ｐ型ベース層のｐ型ドーパントと
して、III族またはＶ族のいずれにも該当しない原子か
ら構成される不純物であって、前記ｐ型ベース層を構成
する原子よりも、原子半径が大きい不純物と小さい不純
物がドーピングされていることを特徴とするヘテロ接合
バイポーラトランジスタに関する。

【００１３】また前記ヘテロ接合バイポーラトランジス
タにおいて、前記ｎ型コレクタ層と前記半導体基板の間
に、ｎ型不純物が1×10¹⁸cm^-3以上の濃度でドーピング
されたサブコレクタ層が形成され、該サブコレクタ層上
にコレクタ電極が形成されていることが好ましい。

【００１４】さらに、前記ヘテロ接合バイポーラトラン
ジスタにおいて、前記ｎ型エミッタ層上に、エミッタ層
より禁制帯幅が小さく、ｎ型不純物が1×10¹⁸cm^-3以上
ドーピングされた化合物半導体で形成されるエミッタキ
ャップ層を備え、該エミッタキャップ層上にエミッタ電
極が形成されていることが好ましい。

【００１５】また本発明は、半導体基板上に、III−Ｖ
族化合物半導体を用いて、ｎ型コレクタ層、ｐ型ベース
層、該ｐ型ベース層より禁制帯幅が大きいｎ型エミッタ
層を順次エピタキシャル成長させる工程を有するヘテロ
接合バイポーラトランジスタの製造方法であって、前記
ｐ型ベース層を成長させる工程において、該ｐ型ベース
層を構成する原子よりも、原子半径が大きい不純物と小
さい不純物をドーピングすることを特徴とするヘテロ接
合バイポーラトランジスタの製造方法に関する。

【００１６】本発明によれば、GaAsベース層を例にとる
と、ｐ型ドーパントとして、GaやAsより原子半径が大き
い不純物と小さい不純物を組み合せて添加することによ
り、格子定数の違いが相殺され、歪を緩和することがで
きる。従って、歪による結晶欠陥は発生せず、高信頼性
動作が可能になる。

【００１７】しかも、これらの不純物はIII−Ｖ族化合
物半導体を構成するものではないので、GaAsのバンド構
造に大きな影響を与えることはない。その上、どちらの
不純物もｐ型ドーパントとして作用するので、デバイス
特性が劣化することはない。

【００１８】

【発明の実施の形態】本発明の上記目的、特徴および利
点を明確にすべく、添付した図面を参照しながら、本発
明の実施形態を以下に詳述する。

【００１９】なお、本発明は、以下の実施形態に限定さ
れることなく、本発明の技術思想の範囲内において、各
実施例は適宜変更され得る。

【００２０】図１に、本発明のヘテロ接合バイポーラト
ランジスタの一実施形態の構成断面図を示す。

【００２１】同図において、半絶縁性GaAs基板10上に、
i-GaAsもしくはi-AlGaAsからなるバッファ層11(100nm)
が形成されており、このバッファ層11上にSiを5×10¹⁷c
m^-3ドーピングしたn-GaAsコレクタ層12(1000nm)が形成
されている。コレクタ層12上に、C(原子半径：0.77Å)2
×10¹⁹cm^-3とMg(原子半径：1.40Å)2×10¹⁹cm^-3をドー
ピングしたp-GaAsベース層13(80nm)が形成されている。
なおGa、Asの原子半径は、それぞれ1.26Å、1.18Åであ
り、Mgがベース層13を構成する原子よりも原子半径が大
きい不純物、Cが原子半径が小さい不純物として、ベー
ス層13にドーピングされている。

【００２２】ここで、原子半径が大きい不純物と原子半
径が小さい不純物のドーピング比は、上記例では、原子
半径が大きい不純物：原子半径が小さい不純物＝1：1で
あるが、所望のトランジスタの特性に応じて適宜決める
ことができる。通常の場合は、原子半径が大きい不純
物：原子半径が小さい不純物＝３０：７０〜７０：３０
の範囲が、適当である。

【００２３】また、原子半径が大きい不純物が大きい不
純物複数と、小さい不純物複数の組み合わせも可能であ
る。

【００２４】ベース層13上には、Siを3×10¹⁷cm^-3ドー
ピングしたn-AlGaAsもしくはn-InGaPエミッタ層14(100n
m)が形成されている。エミッタ層14上には、エミッタ電
極をとるために、エミッタ層14よりも禁制帯幅が小さ
く、Siを高濃度(1×10¹⁸cm^-3以上)にドーピングしたn⁺-
GaAsエミッタキャップ層15(100nm)が形成されている。S
iの濃度は、1×10¹⁸cm^-3以上が好ましい。

【００２５】さらにコレクタ層12上にNi/AuGe/Au合金か
らなるコレクタ電極20、ベース層13上にTi/Pt/Au合金か
らなるベース電極21、エミッタキャップ層15上にWSiか
らなるエミッタ電極22が、それぞれ形成されている。

【００２６】図１に示したヘテロ接合バイポーラトラン
ジスタを、コレクタ電圧3V、コレクタ電流密度2×10⁴A/
cm²、ジャンクション温度200℃の条件で信頼性試験を行
ったところ、連続1000時間、デバイス特性が変化するこ
とはなかった。またベース抵抗は、50Ωと低い値を示
し、高周波特性として、最高発振周波数(fmax)が200GHz
以上を示した。

【００２７】このように、ベース層に、その層を構成す
る原子よりも、原子半径が大きい不純物と原子半径が小
さい不純物をドーピングすることにより、格子定数の違
いによる歪が緩和され、上記のような高信頼性を得るこ
とができた。また、ドーピングした不純物は、III−Ｖ
族化合物半導体を構成する元素ではないので、ドーピン
グによりON電圧が変化したり、また電子の走行特性が悪
化したりすることはない。

【００２８】図１に示したヘテロ接合バイポーラトラン
ジスタの層構成以外に、半導体基板とコレクタ層の間
に、ｎ型不純物を高濃度にドーピングしたサブコレクタ
層を設けることができる。

【００２９】図２に、サブコレクタ層を設けたヘテロ接
合バイポーラトランジスタの構成断面図を示す。同図
は、コレクタ層の下にSiを1×10¹⁸cm^-3以上ドーピング
したn-GaAsサブコレクタ層16を設け、コレクタ電極20を
サブコレクタ層16上に設けた以外は図１と全く同一の層
構成をとるが、このような構造を採用することにより、
コレクタ抵抗を低減でき、さらにデバイス特性を向上す
ることができる。

【００３０】図２のヘテロ接合バイポーラトランジスタ
に対して、エミッタ抵抗をさらに低減させることも可能
である。図3に示す構造は、このような目的のために、
エミッタキャップ層としてn⁺-GaAsだけでなく、Siを1×
10¹⁸cm^-3以上ドーピングしたn⁺-InGaAs層17を設けたも
のである。それ以外の層構成は、図２の構造と全く同様
である。InGaAsはGaAsより禁制帯幅がさらに狭く、高濃
度ドーピングが可能で、このような層構成をとることに
より、エミッタ抵抗をさらに低減でき、デバイス特性を
向上できる。またエミッタ電極とのノンアロイオーミッ
クをとることもできる。

【００３１】なお上記実施の形態において、GaAs、InGa
As、AlGaAs、InGaPの膜厚、ドーピング濃度、組成は、
本構造の目的に適応するものならば、任意である。

【００３２】またｎ型不純物としてSi、ｐ型不純物とし
て、C、Mgの組み合せを用いているが、ｎ型不純物とし
て例えば、Se、Snが使用可能であり、ｐ型不純物とし
て、CとZn、BeとMg等の組み合せもあり、本発明の主旨
に適合するものは、すべて使用可能である。

【００３３】さらに、基板としてGaAsだけでなく、Siを
用いても良い。

【００３４】また電極に用いる合金も、その目的に適応
するものならば、すべて使用可能である。

【００３５】次に、本発明のヘテロ接合バイポーラトラ
ンジスタの製造方法について、実施例を示しながら詳述
する。

【００３６】本発明のヘテロ接合バイポーラトランジス
タの製造方法について、図４及び図５を用いて説明す
る。同図において、半絶縁性GaAs基板10上に、分子線エ
ピタキシ法(MBE)を用いて基板温度600℃で、i-GaAsから
なるバッファ層11(100nm)、Siを5×10¹⁷cm^-3ドーピング
したn-GaAsコレクタ層12(1000nm)を成長させる。

【００３７】続いて、Be：2×10¹⁹cm^-3とMg：2×10¹⁹cm
^-3を同時にドーピングしながらp-GaAsベース層13(80nm)
を成長させる。さらにSiを3×10¹⁷cm^-3ドーピングしたn
-AlGaAsエミッタ層14(100nm)、Siを5×10¹⁸cm^-3以上ド
ーピングしたn⁺-GaAsエミッタキャップ層15(100nm)を、
この順で成長させる(図４(a))。

【００３８】次にWSiからなるエミッタ電極22をスパッ
タで形成し、フォトレジスト(PR)23でマスクして、ドラ
イエッチングで加工する。さらにウェットエッチングを
用いて、n⁺-GaAsエミッタキャップ層15とn-AlGaAsエミ
ッタ層14をエッチングする。この時、エミッタ層を40nm
だけ残す(図４(b))。

【００３９】次いでフォトレジスト(PR)24でマスクし、
不要ベース層をウェットエッチングして、コレクタ層12
を露出させる(図４(c))。

【００４０】次にベース電極部のみ開口して、この開口
部におけるエミッタ層14をエッチング除去し、ベース層
13を露出させる。このベース層13の露出した部分に、Ti
/Pt/Au合金からなるベース電極21をリフトオフにより形
成する(図5(d))。

【００４１】最後にPRマスクをかけて、コレクタ電極部
を開口し、Ni/AuGe/Au合金からなるコレクタ電極20をリ
フトオフにより形成して、デバイスを完成させる(図5
(e))。

【００４２】なおコレクタ層12の下にSiを1×10¹⁸cm^-3
以上ドーピングしたサブコレクタ層を成長し、またエミ
ッタキャップ層として、n⁺-GaAs層15上に、Siを1×10¹⁸
cm^-3以上ドーピングしたn⁺-InGaAs層17を成長させる
と、コンタクト抵抗が低減し、デバイス特性をさらに向
上させることができる。

【００４３】本製造方法において、成長条件、それぞれ
の層の組成、膜厚、ドーピング濃度、さらにｎ型不純物
の種類、ｐ型不純物の組み合せ、電極に用いる合金等
も、その目的に適合するものならば、すべて任意性があ
る。

【００４４】またプロセスにおいても、ウェットエッチ
ングではなく、ドライエッチングを用いてもよい。特に
エミッタキャップ層をエッチングする際に、AlGaAs/GaA
s選択エッチングを用いると、エミッタメサ形成が容易
になる。

【００４５】本発明のヘテロ接合バイポーラトランジス
タの他の製造方法にいて、図６を示しながら説明する。
本発明のヘテロ接合バイポーラトランジスタの製造方法
については、成長方法として、有機金属気相成長法(MOV
PE)を用いる以外は、実施例１の図４に示した方法と同
様である。

【００４６】半絶縁性GaAs基板10上に、まずトリメチル
ガリウム(TMG)とアルシン(AsH₃)を用いて基板温度600℃
で、i-GaAsからなるバッファ層31(100nm)、Siを5×10¹⁷
cm^- ³ドーピングしたn-GaAsコレクタ層32(1000nm)を成長
させる。Siドーパントガスとしてはシラン(SiH₄)を用い
る。

【００４７】引き続いて、C：2×10¹⁹cm^-3とZn：2×10
¹⁹cm^-3を同時にドーピングしながらp-GaAsベース層33(8
0nm)を成長させる。C、Znのドーパントガスは、CBr₄とZ
nH₂である。

【００４８】さらにSiを3×10¹⁷cm^-3ドーピングしたn-I
nGaPエミッタ層34(100nm)をトリメチルインジウム(TM
I)、TMG、ホスフィン(PH₃)を用いて成長させる。

【００４９】次いで、Siを5×10¹⁸cm^-3以上ドーピング
したn⁺-GaAsエミッタキャップ層35(100nm)を成長させ
る。

【００５０】このエミッタキャップ層の形成工程以降の
工程については、実施例１と全く同様な方法により、コ
レクタ電極40、ベース電極41、エミッタ電極43を形成
し、ヘテロ接合バイポーラトランジスタを作製した。

【００５１】

【発明の効果】以上説明したように、本発明によれば、
ヘテロ接合バイポーラトランジスタにおいて、ベース層
を構成する原子よりも、原子半径の大きい不純物と、小
さい不純物を組み合せてドーピングすることにより、格
子定数の違いが相殺され、歪を緩和することができた。
従って、歪による結晶欠陥は発生せず、デバイス特性の
劣化のない高信頼性動作が可能になった。

【図面の簡単な説明】

【図１】本発明のヘテロ接合バイポーラトランジスタの
一実施形態の構成断面図を示す。

【図２】本発明のヘテロ接合バイポーラトランジスタの
一実施形態の構成断面図を示す。

【図３】本発明のヘテロ接合バイポーラトランジスタの
一実施形態の構成断面図を示す。

【図４】本発明のヘテロ接合バイポーラトランジスタの
製造方法の一実施形態を示す工程断面図（前半の工程）
である。

【図５】本発明のヘテロ接合バイポーラトランジスタの
製造方法の一実施形態を示す工程断面図（図４に引き続
いて行われる後半の工程）である。

【図６】本発明のヘテロ接合バイポーラトランジスタの
一実施形態の構成断面図を示す。

【図７】従来のヘテロ接合バイポーラトランジスタの構
造断面図を示す。

【符号の説明】

10 半絶縁性GaAs基板 11 バッファ層（i-GaAs又はi-AlGaAs） 12 コレクタ層（n-GaAs） 13 ベース層（p-GaAs） 14 エミッタ層（n-AlGaA又はn-InGaP） 15 エミッタキャップ層（n⁺-GaAs） 16 サブコレクタ層（n-GaAs） 17 エミッタキャップ層（n⁺-InGaAs） 20 コレクタ電極（Ni/AuGe/Au合金） 21 ベース電極（Ti/Pt/Au） 22 エミッタ電極（WSi） 23 フォトレジスト 31 バッファ層（i-GaAs又はi-AlGaAs） 32 コレクタ層（n-GaAs） 33 ベース層（p-GaAs） 34 エミッタ層（n-AlGaA又はn-InGaP） 40 コレクタ電極（Ni/AuGe/Au合金） 41 ベース電極（Ti/Pt/Au） 42 エミッタ電極（WSi） 50 半絶縁性GaAs基板 51 バッファ層（i-GaAs又はi-AlGaAs） 52 コレクタ層（n-GaAs） 53 ベース層（p-GaAs） 54 エミッタ層（n-AlGaA又はn-InGaP） 55 エミッタキャップ層（n⁺-GaAs） 56 サブコレクタ層（n-GaAs） 60 コレクタ電極（Ni/AuGe/Au合金） 61 ベース電極（Ti/Pt/Au） 62 エミッタ電極（WSi）

Claims

【特許請求の範囲】

【請求項１】半導体基板上に、III−Ｖ族化合物半導
体膜からなるｎ型コレクタ層、ｐ型ベース層、該ｐ型ベ
ース層より禁制帯幅が大きいｎ型エミッタ層を有するヘ
テロ接合バイポーラトランジスタにおいて、前記ｐ型ベ
ース層のｐ型ドーパントとして、III族またはＶ族のい
ずれにも該当しない原子から構成される不純物であっ
て、前記ｐ型ベース層を構成する原子よりも、原子半径
が大きい不純物と小さい不純物がドーピングされている
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２】前記ｎ型コレクタ層と前記半導体基板の
間に、ｎ型不純物が1×10¹⁸cm^-3以上の濃度でドーピン
グされたサブコレクタ層が形成され、該サブコレクタ層
上にコレクタ電極が形成されていることを特徴とする請
求項１記載のヘテロ接合バイポーラトランジスタ。
【請求項３】前記ｎ型エミッタ層上に、エミッタ層よ
り禁制帯幅が小さく、ｎ型不純物が1×10¹⁸cm^-3以上ド
ーピングされた化合物半導体で形成されるエミッタキャ
ップ層を備え、該エミッタキャップ層上にエミッタ電極
が形成されていることを特徴とする請求項１または２項
記載のヘテロ接合バイポーラトランジスタ。
【請求項４】半導体基板上に、III−Ｖ族化合物半導
体を用いて、ｎ型コレクタ層、ｐ型ベース層、該ｐ型ベ
ース層より禁制帯幅が大きいｎ型エミッタ層を順次エピ
タキシャル成長させる工程を有するヘテロ接合バイポー
ラトランジスタの製造方法であって、前記ｐ型ベース層
を成長させる工程において、該ｐ型ベース層を構成する
原子よりも、原子半径が大きい不純物と小さい不純物を
ドーピングすることを特徴とするヘテロ接合バイポーラ
トランジスタの製造方法。
【請求項５】前記半導体基板と、前記ｎ型コレクタ層
の間に、ｎ型不純物が1×10¹⁸cm^-3以上の濃度でドーピ
ングされたサブコレクタ層をエピタキシャル成長させる
工程を有することを特徴とする請求項４記載のヘテロ接
合バイポーラトランジスタの製造方法。
【請求項６】前記ｎ型エミッタ層上に、エミッタ層よ
り禁制帯幅が小さく、ｎ型不純物が1×10¹⁸cm^-3以上の
濃度でドーピングされたエミッタキャップ層をエピタキ
シャル成長させる工程を有することを特徴とする第４ま
たは５項記載のヘテロ接合バイポーラトランジスタの製
造方法。